JPH0974095A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0974095A JPH0974095A JP23017395A JP23017395A JPH0974095A JP H0974095 A JPH0974095 A JP H0974095A JP 23017395 A JP23017395 A JP 23017395A JP 23017395 A JP23017395 A JP 23017395A JP H0974095 A JPH0974095 A JP H0974095A
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- metal film
- film
- groove
- semiconductor device
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Abstract
(57)【要約】
【課題】 溝を形成しこの溝に埋め込まれた金属膜にて
配線を行う半導体装置の製造方法の工程数が多いという
問題点があった。 【解決手段】 半導体基板１上の絶縁膜２に形成された
配線用の溝３の壁面上および絶縁膜２上にバリアメタル
膜４を積層し、バリアメタル膜４上に銅膜５を溝３が埋
め込まれるまで積層し、化学機械的研磨法にてバリアメ
タル膜４および銅膜５のエッチングを、溝３の上端部と
バリアメタル膜４および銅膜５の上端面とが同一高さと
なるまで行う。そして、銅膜５のエッチングを銅膜５の
上端面が溝３の上端部より低くなるまで行い、選択ＣＶ
Ｄ法にて銅膜５上にタングステン膜８をタングステン膜
８の上端面と溝３の上端部とが同一高さとなるまで積層
する。
配線を行う半導体装置の製造方法の工程数が多いという
問題点があった。 【解決手段】 半導体基板１上の絶縁膜２に形成された
配線用の溝３の壁面上および絶縁膜２上にバリアメタル
膜４を積層し、バリアメタル膜４上に銅膜５を溝３が埋
め込まれるまで積層し、化学機械的研磨法にてバリアメ
タル膜４および銅膜５のエッチングを、溝３の上端部と
バリアメタル膜４および銅膜５の上端面とが同一高さと
なるまで行う。そして、銅膜５のエッチングを銅膜５の
上端面が溝３の上端部より低くなるまで行い、選択ＣＶ
Ｄ法にて銅膜５上にタングステン膜８をタングステン膜
８の上端面と溝３の上端部とが同一高さとなるまで積層
する。
Description
【０００１】
【発明の属する技術分野】この発明は、溝を形成しこの
溝に金属膜を埋め込むことにより配線を行う半導体装置
の製造方法に関するものである。
溝に金属膜を埋め込むことにより配線を行う半導体装置
の製造方法に関するものである。
【０００２】
【従来の技術】図４は従来の半導体装置の構成を示す断
面図である。図において、１は半導体基板、２はこの半
導体基板１上に例えばシリコン酸化膜が積層されて成る
絶縁膜、３はこの絶縁膜２に形成された配線用の溝、４
はこの溝３の壁面に形成された例えば窒化チタン膜から
成るバリアメタル膜、５は溝３に埋め込まれた銅膜、６
は銅膜５上面に形成されたスクラッチ、７は溝３の上部
に銅膜５が露出しないように、銅膜５上に形成された例
えば窒化チタン膜から成る保護金属膜で、上端面が溝３
の上端部と同一の高さにて形成される。
面図である。図において、１は半導体基板、２はこの半
導体基板１上に例えばシリコン酸化膜が積層されて成る
絶縁膜、３はこの絶縁膜２に形成された配線用の溝、４
はこの溝３の壁面に形成された例えば窒化チタン膜から
成るバリアメタル膜、５は溝３に埋め込まれた銅膜、６
は銅膜５上面に形成されたスクラッチ、７は溝３の上部
に銅膜５が露出しないように、銅膜５上に形成された例
えば窒化チタン膜から成る保護金属膜で、上端面が溝３
の上端部と同一の高さにて形成される。
【０００３】次いで上記のように構成された従来の半導
体装置の製造方法について図４ないし図６を用いて説明
する。まず、半導体基板１上に例えばＣＶＤ法にて絶縁
膜２を積層する。次に、絶縁膜２上にレジストを塗布し
写真製版技術を用いてパターニングを行い、パターニン
グされたレジスト膜をマスクとして絶縁膜２のエッチン
グを行い配線用の溝３を形成する（図５（ａ））。
体装置の製造方法について図４ないし図６を用いて説明
する。まず、半導体基板１上に例えばＣＶＤ法にて絶縁
膜２を積層する。次に、絶縁膜２上にレジストを塗布し
写真製版技術を用いてパターニングを行い、パターニン
グされたレジスト膜をマスクとして絶縁膜２のエッチン
グを行い配線用の溝３を形成する（図５（ａ））。
【０００４】次に、絶縁膜２上および溝３の壁面上に例
えばスパッタ法又はＣＶＤ法によりバリアメタル膜４ａ
を積層させる。このバリアメタル膜４ａは後工程で形成
される銅膜の絶縁膜２および半導体基板１への拡散を防
止する（図５（ｂ））。次に、バリアメタル膜４ａ上に
例えばＣＶＤ法により銅膜５ａを溝３を埋め込むまで積
層する（図５（ｃ））。次に、化学機械的研磨法（Chem
ical Mechanical Polishing）（以下、ＣＭＰ法と略
す）にて、銅膜５ａおよびバリアメタル膜４ａのエッチ
ングを行い、溝３内のみにバリアメタル膜４ｂおよび銅
膜５ｂを残す。この際、銅膜５ｂの上面にはキズ状の溝
であるスクラッチ６ａが形成されている（図６
（ａ））。
えばスパッタ法又はＣＶＤ法によりバリアメタル膜４ａ
を積層させる。このバリアメタル膜４ａは後工程で形成
される銅膜の絶縁膜２および半導体基板１への拡散を防
止する（図５（ｂ））。次に、バリアメタル膜４ａ上に
例えばＣＶＤ法により銅膜５ａを溝３を埋め込むまで積
層する（図５（ｃ））。次に、化学機械的研磨法（Chem
ical Mechanical Polishing）（以下、ＣＭＰ法と略
す）にて、銅膜５ａおよびバリアメタル膜４ａのエッチ
ングを行い、溝３内のみにバリアメタル膜４ｂおよび銅
膜５ｂを残す。この際、銅膜５ｂの上面にはキズ状の溝
であるスクラッチ６ａが形成されている（図６
（ａ））。
【０００５】次に、銅膜５ｂの上端面が溝３の上端部よ
り低くなるように銅膜５ｂを例えばドライエッチング法
にてエッチングを行い、溝３内に銅膜５、バリアメタル
膜４を残す。そしてこの際、スクラッチ６ａも同様にエ
ッチングされるため銅膜５の上面にはスクラッチ６が残
存することとなる（図６（ｂ））。次に、絶縁膜２上に
例えばスパッタ法あるいはＣＶＤ法により保護金属膜７
ａが積層され、同時に保護金属膜７ａにてスクラッチ６
は埋め込まれる（図６（ｃ））。次に、ＣＭＰ法により
保護金属膜７ａをエッチングし、溝３内のみに保護金属
膜７を残すようにし、抵抗上昇の原因となる銅膜５の上
面の酸化をこの保護金属膜７にて防止する（図４）。
り低くなるように銅膜５ｂを例えばドライエッチング法
にてエッチングを行い、溝３内に銅膜５、バリアメタル
膜４を残す。そしてこの際、スクラッチ６ａも同様にエ
ッチングされるため銅膜５の上面にはスクラッチ６が残
存することとなる（図６（ｂ））。次に、絶縁膜２上に
例えばスパッタ法あるいはＣＶＤ法により保護金属膜７
ａが積層され、同時に保護金属膜７ａにてスクラッチ６
は埋め込まれる（図６（ｃ））。次に、ＣＭＰ法により
保護金属膜７ａをエッチングし、溝３内のみに保護金属
膜７を残すようにし、抵抗上昇の原因となる銅膜５の上
面の酸化をこの保護金属膜７にて防止する（図４）。
【０００６】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は以上のように行われているので、銅膜５のスク
ラッチ６を埋め込み又、銅膜５の上面を保護するための
保護金属膜７を、絶縁膜２上全面に積層した後、ＣＭＰ
法にてエッチングして形成しなければならないため、工
程数が多くなるという問題点があった。
造方法は以上のように行われているので、銅膜５のスク
ラッチ６を埋め込み又、銅膜５の上面を保護するための
保護金属膜７を、絶縁膜２上全面に積層した後、ＣＭＰ
法にてエッチングして形成しなければならないため、工
程数が多くなるという問題点があった。
【０００７】この発明は、上記のような問題点を解消す
るためになされたもので、溝内の金属膜のスクラッチを
埋め込み、且つ、この金属膜の上面を保護する保護金属
膜を工程数を少なくして形成することが可能な半導体装
置の製造方法を得ることを目的とする。
るためになされたもので、溝内の金属膜のスクラッチを
埋め込み、且つ、この金属膜の上面を保護する保護金属
膜を工程数を少なくして形成することが可能な半導体装
置の製造方法を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明にかかわる請求
項１の半導体装置の製造方法は、半導体基板上に形成さ
れた絶縁膜に配線用の溝を形成し、絶縁膜上および溝の
壁面上にバリアメタル膜を積層し、バリアメタル膜上に
金属膜を溝が埋め込まれるまで積層し、化学機械的研磨
法にてバリアメタル膜および金属膜のエッチングを、溝
の上端部とバリアメタル膜および金属膜の上端面とが同
一高さとなるまで行う。そして、金属膜のエッチングを
金属膜の上端面が溝の上端部より低くなるまで行い、選
択ＣＶＤ法にて金属膜上に保護金属膜を保護金属膜の上
端面と溝の上端部とが同一高さとなるまで積層するもの
である。
項１の半導体装置の製造方法は、半導体基板上に形成さ
れた絶縁膜に配線用の溝を形成し、絶縁膜上および溝の
壁面上にバリアメタル膜を積層し、バリアメタル膜上に
金属膜を溝が埋め込まれるまで積層し、化学機械的研磨
法にてバリアメタル膜および金属膜のエッチングを、溝
の上端部とバリアメタル膜および金属膜の上端面とが同
一高さとなるまで行う。そして、金属膜のエッチングを
金属膜の上端面が溝の上端部より低くなるまで行い、選
択ＣＶＤ法にて金属膜上に保護金属膜を保護金属膜の上
端面と溝の上端部とが同一高さとなるまで積層するもの
である。
【０００９】又、この発明に係る請求項２の半導体装置
の製造方法は、請求項１において、金属膜が銅またはア
ルミニウムにて成るものである。
の製造方法は、請求項１において、金属膜が銅またはア
ルミニウムにて成るものである。
【００１０】又、この発明に係る請求項３の半導体装置
の製造方法は、請求項１または請求項２において、保護
金属膜がタングステンまたはアルミニウムまたは窒化チ
タンまたはチタンシリサイドまたはモリブデンまたはモ
リブデンシリサイドまたはタングステンシリサイドまた
はタンタルシリサイドにて成るものである。
の製造方法は、請求項１または請求項２において、保護
金属膜がタングステンまたはアルミニウムまたは窒化チ
タンまたはチタンシリサイドまたはモリブデンまたはモ
リブデンシリサイドまたはタングステンシリサイドまた
はタンタルシリサイドにて成るものである。
【００１１】
実施の形態１．以下、この発明の実施の形態を図につい
て説明する。図１はこの発明における実施の形態１の半
導体装置の構成を示す断面図である。図において、従来
の場合と同様の部分は同一符号を付して説明を省略す
る。８は溝３の上部に銅膜５が露出しないように、銅膜
５上に形成された保護金属膜としてのタングステン膜
で、上端面が溝３の上端部と同一の高さにて形成され
る。
て説明する。図１はこの発明における実施の形態１の半
導体装置の構成を示す断面図である。図において、従来
の場合と同様の部分は同一符号を付して説明を省略す
る。８は溝３の上部に銅膜５が露出しないように、銅膜
５上に形成された保護金属膜としてのタングステン膜
で、上端面が溝３の上端部と同一の高さにて形成され
る。
【００１２】次いで上記のように構成された実施の形態
１の半導体装置の製造方法について図１ないし図３を用
いて説明する。まず、従来の場合と同様に半導体基板１
上に例えばＣＶＤ法にて絶縁膜２を積層する。次に、絶
縁膜２上にレジストを塗布し写真製版技術を用いてパタ
ーニングを行い、パターニングされたレジスト膜をマス
クとして絶縁膜２のエッチングを行い例えば深さ３００
ｎｍの配線用の溝３を形成する（図２（ａ））。
１の半導体装置の製造方法について図１ないし図３を用
いて説明する。まず、従来の場合と同様に半導体基板１
上に例えばＣＶＤ法にて絶縁膜２を積層する。次に、絶
縁膜２上にレジストを塗布し写真製版技術を用いてパタ
ーニングを行い、パターニングされたレジスト膜をマス
クとして絶縁膜２のエッチングを行い例えば深さ３００
ｎｍの配線用の溝３を形成する（図２（ａ））。
【００１３】次に、絶縁膜２上および溝３の壁面上に例
えばスパッタ法又はＣＶＤ法によりバリアメタル膜４ａ
を例えば厚み１００ｎｍ積層させる。このバリアメタル
膜４ａは後工程で形成される銅膜の絶縁膜２および半導
体基板１への拡散を防止する（図２（ｂ））。次に、バ
リアメタル膜４ａ上に例えばＣＶＤ法により銅膜５ａを
溝３を埋め込むまで例えば厚み６００ｎｍ積層する（図
２（ｃ））。次に、ＣＭＰ法にて、銅膜５ａおよびバリ
アメタル膜４ａのエッチングを行い、溝３内のみにバリ
アメタル膜４ｂおよび銅膜５ｂを残す。この際、銅膜５
ｂの上面には例えば深さ４０ｎｍ程度のキズ状の溝であ
るスクラッチ６ａが形成されている（図３（ａ））。
えばスパッタ法又はＣＶＤ法によりバリアメタル膜４ａ
を例えば厚み１００ｎｍ積層させる。このバリアメタル
膜４ａは後工程で形成される銅膜の絶縁膜２および半導
体基板１への拡散を防止する（図２（ｂ））。次に、バ
リアメタル膜４ａ上に例えばＣＶＤ法により銅膜５ａを
溝３を埋め込むまで例えば厚み６００ｎｍ積層する（図
２（ｃ））。次に、ＣＭＰ法にて、銅膜５ａおよびバリ
アメタル膜４ａのエッチングを行い、溝３内のみにバリ
アメタル膜４ｂおよび銅膜５ｂを残す。この際、銅膜５
ｂの上面には例えば深さ４０ｎｍ程度のキズ状の溝であ
るスクラッチ６ａが形成されている（図３（ａ））。
【００１４】次に、銅膜５ｂの上端面が溝３の上端部よ
り例えば５０〜９０ｎｍ低くなるように銅膜５ｂを例え
ばドライエッチング法にてエッチングを行い、溝３内に
銅膜５、バリアメタル膜４を残す。そしてこの際、スク
ラッチ６ａも同様にエッチングされるため銅膜５の上面
にはスクラッチ６が残存することとなる（図３
（ｂ））。次に、選択ＣＶＤ法にて条件を例えば成膜温
度２５０〜３００℃、材料ガスＷＦ6／ＳｉＨ4を１０／
５（ｓｃｃｍ）、圧力０．０１〜０．０５ｔｏｒｒにし
て、タングステン膜を積層していく。すると、タングス
テン膜は絶縁膜２上には積層せず溝３内の銅膜５および
バリアメタル膜４上のみに選択的に積層する。そして溝
３内を埋め込みタングステン膜８と成ると積層工程を終
了する。よってタングステン膜８は、スクラッチ６を埋
め込むとともに、銅膜５の上面の酸化防止膜として作用
する（図１）。
り例えば５０〜９０ｎｍ低くなるように銅膜５ｂを例え
ばドライエッチング法にてエッチングを行い、溝３内に
銅膜５、バリアメタル膜４を残す。そしてこの際、スク
ラッチ６ａも同様にエッチングされるため銅膜５の上面
にはスクラッチ６が残存することとなる（図３
（ｂ））。次に、選択ＣＶＤ法にて条件を例えば成膜温
度２５０〜３００℃、材料ガスＷＦ6／ＳｉＨ4を１０／
５（ｓｃｃｍ）、圧力０．０１〜０．０５ｔｏｒｒにし
て、タングステン膜を積層していく。すると、タングス
テン膜は絶縁膜２上には積層せず溝３内の銅膜５および
バリアメタル膜４上のみに選択的に積層する。そして溝
３内を埋め込みタングステン膜８と成ると積層工程を終
了する。よってタングステン膜８は、スクラッチ６を埋
め込むとともに、銅膜５の上面の酸化防止膜として作用
する（図１）。
【００１５】上記のように構成された実施の形態１の半
導体装置の製造方法によれば、銅膜５の上面のスクラッ
チ６を埋め込むとともに、銅膜５の上面の酸化防止を行
うためのタングステン膜８を選択ＣＶＤ法を用いて形成
するため、従来のようなエッチングの工程を必要とせず
溝３の上端部とタングステン膜８の上端面とを同一高さ
に形成することができるので、工程数を減少することが
できる。
導体装置の製造方法によれば、銅膜５の上面のスクラッ
チ６を埋め込むとともに、銅膜５の上面の酸化防止を行
うためのタングステン膜８を選択ＣＶＤ法を用いて形成
するため、従来のようなエッチングの工程を必要とせず
溝３の上端部とタングステン膜８の上端面とを同一高さ
に形成することができるので、工程数を減少することが
できる。
【００１６】実施の形態２．上記銅膜１では溝３を埋め
込む金属膜として銅膜５を用いる例を示したけれども、
これに限られることはなく、低抵抗のアルミニウム膜ま
たは銅とアルミニウムとの合金膜にて形成しても同様の
効果を奏することができる。
込む金属膜として銅膜５を用いる例を示したけれども、
これに限られることはなく、低抵抗のアルミニウム膜ま
たは銅とアルミニウムとの合金膜にて形成しても同様の
効果を奏することができる。
【００１７】実施の形態３．又、上記各実施の形態では
保護金属膜としてタングステン膜８を形成する例を示し
たけれども、これに限られることはなく保護金属膜は溝
３内の金属膜の上面の酸化を防止でき、又、金属膜の上
面のスクラッチを埋め込めることができ、又、選択ＣＶ
Ｄ法にて形成できるものであればよく、例えばアルミニ
ウムまたは窒化チタンまたはチタンシリサイドまたはモ
リブデンまたはモリブデンシリサイドまたはタングステ
ンシリサイドまたはタンタルシリサイド等にて形成する
ことができる。
保護金属膜としてタングステン膜８を形成する例を示し
たけれども、これに限られることはなく保護金属膜は溝
３内の金属膜の上面の酸化を防止でき、又、金属膜の上
面のスクラッチを埋め込めることができ、又、選択ＣＶ
Ｄ法にて形成できるものであればよく、例えばアルミニ
ウムまたは窒化チタンまたはチタンシリサイドまたはモ
リブデンまたはモリブデンシリサイドまたはタングステ
ンシリサイドまたはタンタルシリサイド等にて形成する
ことができる。
【００１８】尚、バリアメタル膜４は窒化チタン膜にて
形成しているが、バリアメタルとして作用するものであ
ればよく、例えばチタンタングステン、窒化チタンタン
グステン等を用いることができる。
形成しているが、バリアメタルとして作用するものであ
ればよく、例えばチタンタングステン、窒化チタンタン
グステン等を用いることができる。
【００１９】
【発明の効果】以上のように、この発明の請求項１によ
れば半導体基板上に形成された絶縁膜に配線用の溝を形
成し、絶縁膜上および溝の壁面上にバリアメタル膜を積
層し、バリアメタル膜上に金属膜を溝が埋め込まれるま
で積層し、化学機械的研磨法にてバリアメタル膜および
金属膜のエッチングを、溝の上端部とバリアメタル膜お
よび金属膜の上端面とが同一高さとなるまで行う。そし
て、金属膜のエッチングを金属膜の上端面が溝の上端部
より低くなるまで行い、選択ＣＶＤ法にて金属膜上に保
護金属膜を保護金属膜の上端面と溝の上端部とが同一高
さとなるまで積層するので、保護金属膜を形成の際のエ
ッチング工程を必要としないため工程数を減少できる半
導体装置の製造方法を提供することが可能である。
れば半導体基板上に形成された絶縁膜に配線用の溝を形
成し、絶縁膜上および溝の壁面上にバリアメタル膜を積
層し、バリアメタル膜上に金属膜を溝が埋め込まれるま
で積層し、化学機械的研磨法にてバリアメタル膜および
金属膜のエッチングを、溝の上端部とバリアメタル膜お
よび金属膜の上端面とが同一高さとなるまで行う。そし
て、金属膜のエッチングを金属膜の上端面が溝の上端部
より低くなるまで行い、選択ＣＶＤ法にて金属膜上に保
護金属膜を保護金属膜の上端面と溝の上端部とが同一高
さとなるまで積層するので、保護金属膜を形成の際のエ
ッチング工程を必要としないため工程数を減少できる半
導体装置の製造方法を提供することが可能である。
【００２０】又、この発明の請求項２によれば、請求項
１において、金属膜が銅またはアルミニウムにて成るよ
うにしたので、配線が低抵抗となる半導体装置の製造方
法を提供することが可能である。
１において、金属膜が銅またはアルミニウムにて成るよ
うにしたので、配線が低抵抗となる半導体装置の製造方
法を提供することが可能である。
【００２１】又、この発明の請求項３によれば、請求項
１において、保護金属膜がタングステンまたはアルミニ
ウムまたは窒化チタンまたはチタンシリサイドまたはモ
リブデンまたはモリブデンシリサイドまたはタングステ
ンシリサイドまたはタンタルシリサイドにて成るように
したので、確実に保護金属膜を選択ＣＶＤ法にて形成で
きる半導体装置の製造方法を提供することが可能であ
る。
１において、保護金属膜がタングステンまたはアルミニ
ウムまたは窒化チタンまたはチタンシリサイドまたはモ
リブデンまたはモリブデンシリサイドまたはタングステ
ンシリサイドまたはタンタルシリサイドにて成るように
したので、確実に保護金属膜を選択ＣＶＤ法にて形成で
きる半導体装置の製造方法を提供することが可能であ
る。
【図１】 この実施の形態１における半導体装置の構成
を示す断面図。
を示す断面図。
【図２】 図１に示した半導体装置の製造方法を示す断
面図。
面図。
【図３】 図１に示した半導体装置の製造方法を示す断
面図。
面図。
【図４】 従来の半導体装置の構成を示す断面図。
【図５】 図４に示した半導体装置の製造方法を示す断
面図。
面図。
【図６】 図４に示した半導体装置の製造方法を示す断
面図。
面図。
１ 半導体基板、２ 絶縁膜、３ 溝、４ バリアメタ
ル膜、５ 銅膜、６ スクラッチ、８ タングステン
膜。
ル膜、５ 銅膜、６ スクラッチ、８ タングステン
膜。
Claims (3)
- 【請求項１】 半導体基板上に形成された絶縁膜に配線
用の溝を形成する工程と、上記絶縁膜上および上記溝の
壁面上にバリアメタル膜を積層する工程と、上記バリア
メタル膜上に金属膜を上記溝が埋め込まれるまで積層す
る工程と、化学機械的研磨法にて上記バリアメタル膜お
よび上記金属膜のエッチングを、上記溝の上端部と上記
バリアメタル膜および上記金属膜の上端面とが同一高さ
となるまで行う工程と、上記金属膜のエッチングを上記
金属膜の上端面が上記溝の上端部より低くなるまで行う
工程と、選択ＣＶＤ法にて上記金属膜上に保護金属膜を
上記保護金属膜の上端面と上記溝の上端部とが同一高さ
となるまで積層する工程とを備えたことを特徴とする半
導体装置の製造方法。 - 【請求項２】 金属膜が銅またはアルミニウムにて成る
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 保護金属膜がタングステンまたはアルミ
ニウムまたは窒化チタンまたはチタンシリサイドまたは
モリブデンまたはモリブデンシリサイドまたはタングス
テンシリサイドまたはタンタルシリサイドにて成ること
を特徴とする請求項１または請求項２に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23017395A JPH0974095A (ja) | 1995-09-07 | 1995-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23017395A JPH0974095A (ja) | 1995-09-07 | 1995-09-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974095A true JPH0974095A (ja) | 1997-03-18 |
Family
ID=16903758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23017395A Pending JPH0974095A (ja) | 1995-09-07 | 1995-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974095A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990003485A (ko) * | 1997-06-25 | 1999-01-15 | 김영환 | 반도체 소자의 금속 배선 형성 방법 |
| JP2002118111A (ja) * | 2000-10-12 | 2002-04-19 | Sony Corp | 半導体装置およびその製造方法 |
| JP2005033164A (ja) * | 2003-07-09 | 2005-02-03 | Hynix Semiconductor Inc | 半導体素子の銅配線形成方法 |
| WO2006134899A1 (ja) * | 2005-06-13 | 2006-12-21 | Tohoku University | 薄膜トランジスタ、配線板、及び電子装置の製造方法 |
| KR20220116254A (ko) * | 2020-12-03 | 2022-08-22 | 어플라이드 머티어리얼스, 인코포레이티드 | 트렌치 구조들 내의 선택적 텅스텐 증착 |
-
1995
- 1995-09-07 JP JP23017395A patent/JPH0974095A/ja active Pending
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