JP2000208638A - 半導体素子の二重ゲ―トの形成方法 - Google Patents

半導体素子の二重ゲ―トの形成方法

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東 均 孫
Chomo Ko
丁 模 黄
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Abstract

(57)【要約】 【課題】 素子の信頼性を向上させ、セル領域及びロジ
ック領域でのゲート電極物質を統一して製造工程を簡略
化することのできる半導体素子の二重ゲートの形成方法
を提供する。 【解決手段】 半導体素子の二重ゲート形成方法は、Ｐ
型及びＮ型ウェル33,34を含む基板31上にゲート絶縁膜3
5、ポリシリコン層36、低抵抗金属層38を順次積層する
工程と、各ウェル33,34に対応する基板31に第１及び第
２ゲートパターン39,39aを各々形成する工程と、各ゲー
トパターン39,39aの側面に側壁スペーサ40を形成し、Ｐ
型ウェル33を露出させる工程と、その露出部位にＮ型不
純物を注入する工程と、Ｎ型ウェル34を露出させる工程
と、その露出部位にＰ型の不純物を注入する工程と、第
１及び第２ゲートパターン39,39aの金属層38からポリシ
リコン層36へ不純物を拡散させて第１及び第２ゲート電
極を形成する工程とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子に関し、
特に工程を簡略化し素子の信頼性を向上させるに適した
半導体素子の二重ゲートの形成方法に関する。
【０００２】
【従来の技術】一般に、単層のポリゲート構造では、埋
込型ＰＭＯＳを採用すべきであるため、ショートチャネ
ル効果が増大し、ゲート長が０．２５μｍ以下の微細素
子の形成が不可能である。このため、ゲートの構造を二
重ゲートとし、ポリつまりＰＭＯＳではＰ−ポリ構造
を、ＮＭＯＳではＮ−ポリ構造を具現する技術が提案さ
れている。
【０００３】以下、従来の技術による半導体素子の二重
ゲートの形成方法を添付図面を参照して説明する。図１
（ａ）〜図２（ｃ）は従来の半導体素子の二重ゲートの
形成方法を説明するための工程断面図である。
【０００４】図１（ａ）に示すように、局部酸化(LOCO
S)工程またはトレンチアイソレーション(trench isolat
ion)工程を用いて半導体基板１１に部分的に素子隔離領
域１２を形成する。この後、不純物イオン注入工程を通
じて前記半導体基板１１に選択的にＰウェル領域１３及
びＮウェル領域１４を形成する。
【０００５】このとき、図示していないが、Ｐウェル領
域１３を形成するための不純物イオンを注入する場合、
Ｎウェル１４はマスキングされる。これに対して、Ｎウ
ェル１４を形成する場合にはＰウェル領域１３がマスキ
ングされる。
【０００６】図１（ｂ）に示すように、素子隔離領域１
２が形成された半導体基板１１上にゲート絶縁膜１５を
形成する。そして、ゲート絶縁膜１５上に不純物がドー
プされていないポリシリコン１６を連続して蒸着する。
さらに、前記ポリシリコン１６上に第１フォトレジスト
１７を塗布する。露光及び現像工程を用いて第１フォト
レジスト１７をパターニングしてＮウェル領域１４のポ
リシリコン１６をマスキングする。この後、Ｐウェル領
域１３の露出されたポリシリコン１６にＮ導電型の不純
物イオンを注入する。
【０００７】図１（ｃ）に示すように、第１フォトレジ
スト１７を取り除いた後、Ｎ導電型の不純物イオンが注
入されたポリシリコン１６を含む半導体基板１１の全面
に再び第２フォトレジスト１７ａを塗布する。露光及び
現像工程を用いて第２フォトレジスト１７ａをパターニ
ングしてＰウェル領域１３のポリシリコン１６（Ｎ導電
型の不純物の注入されたポリシリコン）をマスキングす
る。そして、露出したポリシリコン１６にＰ導電型の不
純物イオンを注入する。
【０００８】ここで、Ｎ導電型の不純物イオンの注入と
Ｐ導電型の不純物イオンの注入とを互いに逆順に行って
もよい。図２（ａ）に示すように、第２フォトレジスト
１７ａを取り除いた後、前記ポリシリコン１６上にタン
グステンシリサイド（ＷＳｉ2）層１８またはタングス
テン（Ｗ）層を形成する。そして、タングステンシリサ
イド層１８上に第３フォトレジストを塗布する。露光及
び現像工程を用いて第３フォトレジストをパターニング
してフォトレジストパターン１９を形成する。これによ
り、図２（ａ）に示すように、Ｎ導電型及びＰ導電型の
不純物が注入されたポリシリコン１６上のタングステン
シリサイド層１８上にそれぞれフォトレジストパターン
１９が形成される。
【０００９】図２（ｂ）に示すように、フォトレジスト
パターン１９をマスクとして用いた食刻工程でタングス
テンシリサイド層１８、ポリシリコン層１６、及びゲー
ト絶縁膜１５を選択的に取り除いて第１ゲート電極２０
と第２ゲート電極２０ａとを形成する。ここで、第１ゲ
ート電極２０はＮＭＯＳトランジスタ用であり、第２ゲ
ート電極２０ａはＰＭＯＳトランジスタ用である。
【００１０】図２（ｃ）に示すように、ゲート電極２
０、２０ａを含む基板の全面に酸化膜或いは窒化膜を蒸
着した後エッチバックを行って、前記ゲート電極２０、
２０ａの両側面に側壁スペーサ２１を形成する。この
後、Ｎウェル領域１４をマスキングした後、第１ゲート
電極２０両側のＰウェル領域１３に不純物イオンを注入
して、第１ソース／ドレイン不純物拡散領域２２を形成
する。次いで、Ｐウェル領域１３をマスキングした後、
第２ゲート電極２０ａ両側のＮウェル領域１４に不純物
イオンを注入して第２ソース／ドレイン不純物拡散領域
２２ａを形成する。
【００１１】ここで、第１ソース／ドレイン不純物拡散
領域２２を形成することと、第２ソース／ドレイン不純
物拡散領域２２ａを形成することとは互いに手順を変え
て行ってもよい。
【００１２】このような工程によって半導体素子の二重
ゲートを形成する。
【００１３】
【発明が解決しようとする課題】しかし、上記のような
従来の半導体素子の二重ゲートの形成方法には以下のよ
うな問題点があった。
【００１４】（１）アンドープのポリシリコンに不純物
をドープするためには２回のイオン注入工程を必要とす
る。さらに、各トランジスタに対応するソース／ドレイ
ン不純物拡散領域を形成する時も、２回のイオン注入工
程を必要とする。このため、工程が複雑となり、マスク
の数が増えてコストが上昇する。
【００１５】（２）ポリシリコンへイオン注入する時、
ポリシリコン厚の薄い場合、不純物がポリシリコンを通
過してゲート絶縁膜にダメージを与えるため、絶縁特性
を低下させる。更に、ＰＭＯＳトランジスタ用のゲート
電極を形成するためのボロンを注入する際、前記ボロン
は拡散速度が大きいため、チャネルの近くまで影響を与
えて素子のしきい電圧を変化させる要因として作用す
る。
【００１６】（３）ポリシリコン上に形成されるタング
ステンシリサイド層の比抵抗は１００μΩｃｍ程度であ
るため、１０００Å（１０００×１０-10ｍ）以上蒸着
しても面積抵抗を１０Ω／□以下にし難い。
【００１７】（４）抵抗を減少させるべくポリシリコン
上に前記タングステンシリサイド層よりも比抵抗の低い
タングステンを蒸着する場合、シリコンとの反応を防止
するべく拡散防止膜としてＴｉＮ（チタン窒化物）また
はＷＮ（タングステン窒化物）膜を更に形成する必要が
ある。このため、工程が複雑となる。
【００１８】（５）ゲート電極の形成のための食刻工程
時にゲート絶縁膜が受けたダメージを回復させるには再
酸化工程を必要とする。このとき、タングステンは酸素
雰囲気で反応し易いため、選択的な再酸化を行わなけれ
ばならない。選択酸化のためにはＨ2／Ｏ2の割合や酸化
温度等の酸化可能条件を正確に満足すべきであり、この
ため選択酸化のための工程のマージンが小さい。
【００１９】（６）セル領域とロジック領域とをワンチ
ップ化した場合、ロジック領域はサリサイド(salicide)
工程を採用しなければならないため、セル領域のゲート
電極と異なるゲート電極物質を有する。
【００２０】本発明は上記の従来の問題点を解決するた
めになされたものであり、その目的は、素子の信頼性を
向上させ、セル領域及びロジック領域でのゲート電極物
質を統一させて工程を単純化するに適した半導体素子の
二重ゲートの形成方法を提供することにある。
【００２１】
【課題を解決するための手段】上記目的を達するための
本発明の半導体素子の二重ゲートの形成方法は、第１導
電型ウェル及び第２導電型ウェルが形成された半導体基
板上にゲート絶縁膜、半導体層、および低抵抗金属層を
順次積層する工程と、前記第１及び第２導電型ウェルに
対応する前記基板上に前記半導体層と前記金属層とから
なる第１及び第２ゲートパターンを各々形成する工程
と、前記各ゲートパターンの側面に側壁スペーサを形成
し、前記第１ゲートパターンを含む前記第１導電型ウェ
ルを露出させる工程と、前記第１導電型ウェルの露出部
位にソース／ドレイン用の第２導電型の不純物を注入す
る工程と、前記第２ゲートパターンを含む前記第２導電
型ウェルを露出させる工程と、前記第２導電型ウェルの
露出部位にソース／ドレイン用の第１導電型の不純物を
注入する工程と、前記第１及び第２ゲートパターンをな
す金属層から前記半導体層へ不純物を拡散させてそれぞ
れ第１及び第２ゲート電極を形成する工程とを備えるこ
とを特徴とする。
【００２２】
【発明の実施の形態】以下、本発明による一実施形態の
半導体素子の二重ゲートの形成方法を説明する。
【００２３】図３（ａ）〜図４（ｃ）は本発明の半導体
素子の二重ゲートの形成方法を説明するための工程断面
図である。図３（ａ）に示すように、ＬＯＣＯＳ工程ま
たはトレンチアイソレーション工程を用いて半導体基板
３１に選択的に素子隔離領域３２を形成する。マスク
（図示せず）を用いたイオン注入工程を通じて素子隔離
領域３２の形成された前記半導体基板３１にＰウェル領
域３３、Ｎウェル領域３４を形成する。
【００２４】図３（ｂ）に示すように、素子隔離領域３
２を含む半導体基板３１上にゲート絶縁膜３５を形成す
る。ゲート絶縁膜３５上に不純物がドープされていない
ポリシリコン３６を蒸着する。そして、前記ポリシリコ
ン３６上にドーパント（例えばＡｓ、Ｂ、Ｐ等）と反応
しない低抵抗金属層３８を連続して形成する。前記金属
層３８の物質として、例えば、コバルトシリサイド（Ｃ
ｏＳｉ2）を用いる。そして、前記金属層３８を形成す
る方法には、ＣｏＳｉ2をスパッタリング工程を用いて
蒸着、またはコバルトＣｏをＣＶＤ等の工程を用いて蒸
着した後熱処理するシリサイド工程を用いて形成する方
法がある。
【００２５】ここで、前記ＣｏＳｉ2物質は、後の工程
であるソース／ドレイン形成のためのボロンイオンの注
入時に前記ボロンの拡散を抑制する特性を有する。図３
（ｃ）に示すように、写真食刻工程を通じて前記金属層
３８、ポリシリコン層３６、そしてゲート絶縁膜３５を
選択的に取り除いて第１ゲートパターン３９、第２ゲー
トパターン３９ａを形成する。ここで、第１ゲートパタ
ーン３９は後にＮＭＯＳトランジスタのゲート電極とし
て用いられ、第２ゲートパターン３９ａはＰＭＯＳトラ
ンジスタのゲート電極として用いられる。
【００２６】図４（ｄ）に示すように、前記ゲートパタ
ーン３９、３９ａを含む半導体基板３１上に酸化膜又は
窒化膜からなる絶縁膜を蒸着する。絶縁膜をエッチバッ
クして各ゲートパターン３９、３９ａの両側面に側壁ス
ペーサ４０を形成する。この後、ＮＭＯＳトランジスタ
及びＰＭＯＳトランジスタのソース／ドレイン用の不純
物イオンの注入工程を行う。詳しくは、Ｎウェル領域３
４を第１フォトレジスト４１でマスキングした後、露出
されたＰウェル領域３３内にＮ導電型の不純物をイオン
注入する。このとき、第１ゲートパターン３９の金属層
３８にもＮ導電型の不純物を注入する。
【００２７】図４（ｂ）に示すように、Ｎウェル領域３
４をマスキングした第１フォトレジスト４１を取り除い
た後、再びＰウェル領域１３をマスキングする第２フォ
トレジスト４２を塗布した後パターニングする。そし
て、露出されたＮウェル領域３４内にＰ導電型の不純
物、つまりボロン（Ｂ）をイオン注入する。このとき、
第２ゲートパターン３９ａの金属層３８にもＰ導電型の
不純物を注入する。
【００２８】上記の工程で、Ｎ導電型の不純物イオンを
注入する手順と、Ｐ導電型の不純物を注入する手順とは
逆に行ってもよい。このように、Ｎ導電型の不純物とＰ
導電型の不純物をそれぞれ注入した後、図４（ｃ）に示
すように前記第２フォトレジスト４２を取り除く。熱処
理工程を行ってＮＭＯＳトランジスタのソース／ドレイ
ン不純物拡散領域４３とＰＭＯＳトランジスタのソース
／ドレイン不純物拡散領域４３ａを形成する。ここで、
前記熱処理工程の時、前記第１ゲートパターン３９の金
属層３８に注入されたＮ導電型の不純物、及び第２ゲー
トパターン３９ａの金属層３８に注入されたＰ導電型の
不純物がその下部の不純物未ドープのポリシリコン３６
に拡散され、これによって二重ゲート構造の共ポリサイ
ド(co-polycide)ゲートが形成される。
【００２９】かかる工程を通じてＤＲＡＭのゲート電極
が形成される。上記の工程をＤＲＡＭとロジック回路と
をワンチップ化した組込式ＤＲＡＭ(embedded DRAM)に
適用すると、ＤＲＡＭのゲート電極物質とロジック回路
のゲート電極物質とを同じ物質で統一可能である。
【００３０】また、この場合、ＤＲＡＭ領域及びロジッ
ク回路領域でのゲート電極の形成工程が同時に行えるの
で、製造工程を一層簡略化することができる。これを以
下に更に詳しく説明する。
【００３１】図５（ａ）〜図６（ｃ）は本発明を組込式
ＤＲＡＭに適用する場合のゲート電極の形成方法を説明
するための工程断面図である。図５（ａ）に示すよう
に、第１導電型の半導体基板３１をＤＲＡＭ領域Ｉとロ
ジック回路領域IIで定義する。前記第１導電型の半導体
基板３１にＬＯＣＯＳ工程またはトレンチアイソレーシ
ョン工程を用いて選択的に素子隔離領域３２を形成す
る。この後、マスクを用いたイオン注入工程を通じて前
記ＤＲＡＭ領域Ｉの半導体基板３１に選択的に不純物イ
オンを注入してＰウェル領域３３とＮウェル領域３４を
形成する。このとき、前記ＤＲＡＭ領域IのＰウェル領
域３３とＮウェル領域３４を形成する間に、ロジック回
路領域IIはマスキングしてある。
【００３２】図５（ｂ）に示すように、素子隔離領域３
２の形成された基板３１の全面にゲート絶縁膜３５を形
成する。ゲート絶縁膜３５上に不純物のドーピングされ
ないアンドープのポリシリコン３６を蒸着する。そし
て、前記ポリシリコン３６上にドーパント（例えばＡ
ｓ、Ｂ、Ｐ等）と反応しない低抵抗金属層３８を形成す
る。ここで、前記金属層３８は、コバルトシリサイド
（ＣｏＳｉ2）を用いる。前記金属層３８は、後の工程
であるＤＲＡＭ領域Iのソース／ドレインの形成のため
のボロンイオンを注入する際、ボロンの拡散速度を抑制
する特性を有する。次いで、金属層３８上にフォトレジ
ストを塗布した後、露光及び現像工程を通じてゲート電
極のパターニングのためのフォトレジストパターン５１
を形成する。
【００３３】図５（ｃ）に示すように、フォトレジスト
パターン５１をマスクとして用いた食刻工程を通じて前
記金属層３８、ポリシリコン層３６、ゲート絶縁膜３５
を選択的に取り除いてＤＲＡＭ領域Ｉ、ロジック回路領
域IIにゲートパターン３９、３９ａ、３９ｂを形成す
る。ここで、便宜上、ＤＲＡＭ領域Ｉのゲートパターン
３９、３９ａをそれぞれ第１及び第２ゲートパターンと
定義し、ロジック回路領域IIのゲートパターン３９ｂを
第３ゲートパターンと定義する。
【００３４】このとき、図５（ｃ）に示すように、ロジ
ック回路領域IIの金属層３８を取り除かなくてもよく、
ゲートパターンの形成前にロジック回路領域IIの金属層
を除去しても良い。通常、ロジック回路領域IIにはシリ
サイド工程が要求されるが、前記金属層３８を取り除い
ても取り除かなくてもシリサイド工程には全く影響を及
ぼさない。
【００３５】このように、第１、第２及び第３ゲートパ
ターン３９、３９ａ、３９ｂを形成した後、前記各ゲー
トパターン３９、３９ａ、３９ｂの両側面に側壁スペー
サ４０を形成する。参考のため、前記第１ゲートパター
ン３９は後でＮＭＯＳトランジスタのゲート電極として
用いられ、第２ゲートパターン３９ａはＰＭＯＳトラン
ジスタのゲート電極として用いられる。
【００３６】次いで、前記基板３１の全面に第１フォト
レジスト４１を塗布した後、パターニングしてＮウェル
領域３４のみをマスキングした後、露出されたＰウェル
領域３３及びロジック回路領域IIにＮ導電型の不純物イ
オンを注入する。このとき、ポリシリコン３６上の金属
層３８にもＮ導電型の不純物、つまりリン（Ｐ）または
ヒ素（Ａｓ）イオンを注入する。前記Ｎ導電型の不純物
イオンの注入は、ＤＲＡＭ領域ＩにＮＭＯＳトランジス
タのソース／ドレイン領域、ロジック回路領域IIにソー
ス／ドレイン領域を形成するため処理である。
【００３７】図６（ａ）に示すように、前記第１フォト
レジスト４１を取り除いた後、再び基板の全面に第２フ
ォトレジスト４２を塗布する。露光及び現像工程を用い
てフォトレジスト４２をパターニングしてＮウェル領域
３４のみを露出させる。この後、露出されたＮウェル領
域３４にＰ導電型の不純物、つまりボロン（Ｂ）をイオ
ン注入する。このとき、第２ゲートパターン３９ａの金
属層３８にもボロンイオンを注入する。
【００３８】このように、Ｎ導電型の不純物とＰ導電型
の不純物をそれぞれ注入した後、熱処理工程を施すと、
図６（ｂ）に示すように、ＤＲＡＭ領域ＩにはＮＭＯＳ
トランジスタ用のソース／ドレイン不純物拡散領域４３
及びＰＭＯＳトランジスタ用のソース／ドレイン不純物
拡散領域４３ａが形成され、ロジック回路領域IIにはソ
ース／ドレイン不純物拡散領域４３ｂが形成される。こ
の後、ロジック回路領域IIにシリサイド処理を施す。こ
のために、図６（ｂ）に示すように、ロジック回路領域
IIのみを露出させるように、マスク５２を用いてＤＲＡ
Ｍ領域Ｉをマスキングする。露出されたロジック回路領
域IIの基板３１の全面に前記低抵抗金属層３８と同物質
のコバルト（Ｃｏ）５３を蒸着する。このとき、前記マ
スク５２の物質とは、シリコン窒化膜またはシリコン酸
化膜またはフォトレジストを適用可能である。
【００３９】次いで、図６（ｃ）に示すように、熱処理
及び洗浄工程を用いて前記ソース／ドレイン領域４３ｂ
の基板３１上にコバルトシリサイド層５３ａを形成す
る。以上説明したように、本実施形態の半導体素子の二
重ゲートの形成方法によれば、以下のような効果を奏す
る。ＤＲＡＭにおいてＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタを形成するにあたって、Ｎ導電型のソー
ス／ドレイン不純物領域を形成するための不純物を注入
する際にＮ導電型のゲートを形成し、Ｐ導電型のソース
／ドレイン不純物を形成するための不純物イオンを注入
する際にＰ導電型のゲートを形成する。これにより、イ
オン注入及びマスクを行う回数を減らすことができ、製
造工程を一層簡略化することができる。
【００４０】また、二重のゲート電極の金属層としてコ
バルトシリサイド層を用いるので、ボロンイオンの注入
時にボロンのゲート絶縁膜への急速な拡散を防止するこ
とができる。これにより、ゲート絶縁膜３５の特性を改
善し、タングステンシリサイドに比べて低い比抵抗を有
し、ゲートパターン３９，３９ａ，３９ｂを形成するこ
とによるゲート絶縁膜３５のダメージを修復するための
再酸化工程時に工程のマージンを確保することができ
る。
【００４１】さらに、ＤＲＡＭとロジック回路とをワン
チップ化した組込式ＤＲＡＭにおいて、ＤＲＡＭ領域I
に形成されるゲート電極物質とロジック回路領域IIに形
成されるゲート電極物質とを同じ物質で形成し、しかも
ＤＲＡＭ領域I及びロジック回路領域IIにゲート電極を
形成する時に同一の工程で行えるので、製造工程を一層
簡略化することができる。
【００４２】加えて、タングステンシリサイドはボロン
の急激な拡散を阻止しないのに対して、コバルトシリサ
イドはボロンの拡散を抑制できるので、以後の熱処理時
に、不純物未ドープのポリシリコンにボロンをドープす
るための拡散源として使用可能である。
【００４３】
【発明の効果】以上説明したように、本発明の半導体素
子の二重ゲートの形成方法には下記のような効果があ
る。
【００４４】請求項１、３の発明によれば、ＤＲＡＭに
おいてＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
を形成するにあたって、Ｎ導電型のソース／ドレイン不
純物領域を形成するための不純物を注入する際にＮ導電
型のゲートを形成し、Ｐ導電型のソース／ドレイン不純
物を形成するための不純物イオンを注入する際にＰ導電
型のゲートを形成することにより、イオン注入及びマス
クの数を減らす。従って、工程を一層簡略化させること
ができる。
【００４５】請求項２、４、６の発明によれば、二重の
ゲート電極における金属層をコバルトシリサイド層とし
て用いるので、ボロンイオンの注入時にボロンのゲート
絶縁膜への急な拡散を防止することができる。これによ
り、ゲート絶縁膜の特性を改善させ、タングステンシリ
サイドに比べて低い比抵抗を有し、ゲートパターンを形
成することによるゲート絶縁膜のダメージを回復させる
ための再酸化工程時に工程のマージンを確保することが
できる。
【００４６】請求項５の発明によれば、ＤＲＡＭとロジ
ック回路とをワンチップ化した組込式ＤＲＡＭにおい
て、ＤＲＡＭ領域に形成されるゲート電極物質とロジッ
ク回路領域に形成されるゲート電極物質とを同じ物質で
形成し、しかもＤＲＡＭ領域及びロジック回路領域でゲ
ート電極を形成する時に同一の工程で行えるので、工程
を一層簡略化させ得る。
【００４７】請求項７の発明によれば、タングステンシ
リサイドはボロンの急激な拡散を阻止しないのに対し
て、コバルトシリサイドはボロンの拡散を抑制できるの
で、以後の熱処理時に、不純物未ドープのポリシリコン
にボロンをドープするための拡散源として使用可能であ
る。
【図面の簡単な説明】
【図１】 従来の半導体素子の二重ゲートの形成方法を
説明するための工程断面図。
【図２】 図１の工程に引き続き行われる従来の半導体
素子の二重ゲートの形成方法を説明するための工程断面
図。
【図３】 本発明の半導体素子の二重ゲートの形成方法
を説明するための工程断面図。
【図４】 図３の工程に引き続き行われる本発明の半導
体素子の二重ゲートの形成方法を説明するための工程断
面図。
【図５】 本発明による組込式ＤＲＡＭのゲート電極の
形成方法を説明するための工程断面図。
【図６】 図５の工程に引き続き行われる本発明による
組込式ＤＲＡＭのゲート電極の形成方法を説明するため
の工程断面図。
【符号の説明】
３１ 半導体基板 ３２ 素子隔離領域 ３３ Ｐウェル領域 ３４ Ｎウェル領域 ３５ ゲート絶縁膜 ３６ アンドープのポリシリコン ３８ 低抵抗金属層 ３９ 第１ゲートパターン ３９ａ 第２ゲートパターン ３９ｂ 第３ゲートパターン ４０ 側壁スペーサ ４１、４２ フォトレジスト ５３ａ コバルトシリサイド層

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型ウェル及び第２導電型ウェル
    が形成された基板上にゲート絶縁膜、半導体層および低
    抵抗金属層を順次積層する工程と、 前記第１及び第２導電型ウェルに対応する基板に前記半
    導体層と前記低抵抗金属層とからなる第１及び第２ゲー
    トパターンを各々形成する工程と、 前記各ゲートパターンの側面に側壁スペーサを形成し、
    前記第１ゲートパターンを含む前記第１導電型ウェルを
    露出させる工程と、 前記第１導電型ウェルの露出部位にソース／ドレイン用
    の第２導電型の不純物を注入する工程と、 前記第２ゲートパターンを含む前記第２導電型ウェルを
    露出させる工程と、 前記第２導電型ウェルの露出部位にソース／ドレイン用
    の第１導電型の不純物を注入する工程と、 前記第１及び第２ゲートパターンをなす金属層から前記
    半導体層へ不純物を拡散させてそれぞれ第１及び第２ゲ
    ート電極を形成する工程とを備えることを特徴とする半
    導体素子の二重ゲートの形成方法。
  2. 【請求項２】 前記低抵抗金属層はコバルトシリサイド
    であり、前記半導体層は不純物未ドープのポリシリコン
    であることを特徴とする請求項１記載の半導体素子の二
    重ゲートの形成方法。
  3. 【請求項３】 半導体基板に選択的に素子隔離領域を形
    成する工程と、 前記基板内にＰウェル領域、Ｎウェル領域をそれぞれ形
    成する工程と、 前記基板の全面にゲート絶縁膜、不純物未ドープのポリ
    シリコン、コバルトシリサイド層を順次に形成する工程
    と、 前記Ｐウェル領域及びＮウェル領域の基板上に各々アン
    ドープのポリシリコンとコバルトシリサイド層とからな
    る第１及び第２ゲートパターンを形成する工程と、 前記各ゲートパターンの側面に側壁スペーサを形成した
    後、前記第１ゲートパターンを含むＰウェル領域を露出
    させる工程と、 前記第１ゲートパターンの上部及び前記Ｐウェル領域に
    ソース／ドレイン用のＮ導電型の不純物を注入する工程
    と、 前記第２ゲートパターンを含む前記Ｎウェル領域を露出
    させる工程と、 前記第２ゲートパターンの上部及び前記Ｎウェル領域に
    ソース／ドレイン用のＰ導電型の不純物を注入する工程
    と、 前記第１及び第２ゲートパターンの上部に注入された不
    純物を拡散させて各々の下部に位置する不純物未ドープ
    のポリシリコンをドープしてコバルトシリサイド層とド
    ープされたポリシリコンとからなる第１及び第２ゲート
    電極を形成するとともに、各ゲートパターンの両側の基
    板内にソース／ドレイン不純物拡散領域を形成する工程
    とを備えることを特徴とする半導体素子の二重ゲートの
    形成方法。
  4. 【請求項４】 前記コバルトシリサイド層は、ＣｏＳｉ
    2をスパッタリング工程を用いて蒸着するか、或いはコ
    バルトをＣＶＤの工程を用いて蒸着した後熱処理するシ
    リサイド工程を用いて形成することを特徴とする請求項
    ３記載の半導体素子の二重ゲートの形成方法。
  5. 【請求項５】 ＤＲＡＭとロジック回路とをワンチップ
    化した組込式ＤＲＡＭのゲート電極の形成方法におい
    て、 半導体基板をＤＲＡＭ領域とロジック回路領域とに分
    け、前記ＤＲＡＭ領域にＰウェル領域とＮウェル領域と
    を形成する工程と、 前記基板上にゲート絶縁膜、不純物未ドープのポリシリ
    コン、及び低抵抗金属層を順次に形成する工程と、 食刻工程により前記ＤＲＡＭ領域に第１及び第２ゲート
    パターンを、前記ロジック回路領域に第３ゲートパター
    ンを形成する工程と、 前記各ゲートパターンの両側面に側壁スペーサを形成す
    る工程と、 前記Ｎウェル領域及び前記第２ゲート電極をマスキング
    した後、前記基板の全面にＮ導電型の不純物イオンを注
    入する工程と、 前記Ｎウェル領域及び前記第２ゲート電極を露出させた
    後、前記基板の全面にＰ導電型の不純物イオンを注入す
    る工程と、 不純物拡散工程で前記各ゲートパターン下部の不純物未
    ドープのポリシリコンを該導電型でドープするととも
    に、各ゲートパターンの両側の基板に該導電型のソース
    ／ドレイン不純物拡散領域を形成する工程と、 前記ＤＲＡＭ領域をマスキングした後、前記第３ゲート
    パターンの上部及びその両側の基板上に前記金属層と同
    物質の金属層を形成する工程とを備えることを特徴とす
    る半導体素子の二重ゲートの形成方法。
  6. 【請求項６】 前記低抵抗金属層の物質は、コバルトシ
    リサイド（ＣｏＳｉ 2）であることを特徴とする請求項
    ５記載の半導体素子の二重ゲートの形成方法。
  7. 【請求項７】 前記低抵抗金属層は、前記Ｎ導電型及び
    Ｐ導電型の不純物を前記アンドープのポリシリコンに拡
    散させるための拡散源として用いられることを特徴とす
    る請求項５記載の半導体素子の二重ゲートの形成方法。
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