JPH08264660A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH08264660A
JPH08264660A JP7065793A JP6579395A JPH08264660A JP H08264660 A JPH08264660 A JP H08264660A JP 7065793 A JP7065793 A JP 7065793A JP 6579395 A JP6579395 A JP 6579395A JP H08264660 A JPH08264660 A JP H08264660A
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polysilicon
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gate electrode
drain
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豊二 山本
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潔 竹内
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Abstract

(57)【要約】 【目的】 ＭＯＳ型ＦＥＴのデュアルゲート化と低抵抗
化を、製造工程数を増加させることなく、かつ安定した
プロセスにより実現する。 【構成】 ノンドープポリシリコン６上にタングステン
シリサイド７を堆積した２層構造のゲート電極を形成
し、そのあとイオン注入してソース及びドレインを形成
する。このイオン注入でゲート電極にも不純物が導入さ
れる。この不純物を加熱によってポリシリコン中に拡散
させることでＮチャネル素子のゲートをＮ型に、Ｐチャ
ネル素子のゲートをＰ型にドープする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＯＳ型ＦＥＴの製造方
法に関する。
【０００２】
【従来の技術】シリコンのＭＯＳ型ＦＥＴは、消費電力
の低さ、回路設計の容易さなどの利点から、Ｎチャネル
素子とＰチャネル素子を組み合わせた相補型ＭＯＳ（Ｃ
ＭＯＳ）構成で使用することが現在の主流である。その
とき、ゲート電極の形成に関して２つの要請がある。
【０００３】第１の要請はデュアルゲート化である。Ｍ
ＯＳＦＥＴのゲート長が０．５μm程度以上の場合、ゲ
ート電極としては製造が容易なＮ型ポリシリコンが広く
用いられてきた。ところが、Ｎ型ポリシリコンを用いる
と、Ｐチャネル素子のしきい値電圧を０．５Ｖ程度に設
定するために、基板表面に薄いＰ型層を設ける埋め込み
チャネル構成が必要となる。このＰ型層は微細化するほ
ど薄く高濃度にする必要があり、素子の微細化により実
現が困難になってきた。これを解決するため、ゲート電
極をＮチャネル素子ではＮ型、Ｐチャネル素子ではＰ型
を用いるデュアルゲート構成が必要となる。
【０００４】第２の要請は低抵抗化である。回路を十分
高速化するためには、ポリシリコンでは抵抗が高すぎ
る。そこで、ポリシリコンに低抵抗層を重ねた積層ゲー
トを用いるのが一般的である。
【０００５】低抵抗化とデュアルゲート化は同時に実現
する必要がある。低抵抗化したゲートの形成方法には、
その順番に着目すると大別して２通りあり、第１はポリ
シリコンをエッチングしてゲート電極に加工したのち、
低抵抗層を何らかの方法で形成するもの、第２はポリシ
リコンと低抵抗層を積層したあとでエッチングによりゲ
ートを形成する方法、である。以下に、これら２種類の
従来例を図を参照して説明する。
【０００６】まず、第１の方法の例としてサリサイド法
を用いる場合を図２により説明する。サリサイドとは、
自己整合シリサイドを意味する。
【０００７】まず、ノンドープポリシリコンのゲート電
極６とその側面を覆う絶縁膜側壁１０を、Ｎチャネル素
子（Ｐウェル２上に位置する）とＰチャネル素子（Ｎウ
ェル３上に位置する）の両方について形成する（ａ
図）。ただし、本明細書においてノンドープとは、事実
上不純物を含まないとみなせる程度（１×１０19cm-2程
度以下）以下しか不純物を含まないという意味である。
【０００８】次に、フォトリソグラフィを用いてＰチャ
ネル領域をフォトレジスト１３で覆い、Ｎチャネル領域
にヒ素（Ａｓ）を注入してＮ型のソースとドレイン８を
形成する。このとき、ＡｓはＮチャネル素子のゲート電
極６Ａにも導入される（ｂ図）。
【０００９】次に、フォトリソグラフィによりＮチャネ
ル領域をフォトレジスト１３で覆って、Ｐチャネル領域
にフッ化ボロン（ＢＦ2 ）を注入してＰ型のソースとド
レイン９を形成する。このとき、ＢＦ2 はＰチャネル素
子のゲート電極６Ｂにも導入される（ｃ図）。
【００１０】次に比較的高温の熱処理によりソースとド
レインの不純物を活性化させると同時に、ゲート電極中
に導入された不純物を拡散させ、ゲート電極６Ａと６Ｂ
が一様に不純物を含むようにする（ｄ図）。
【００１１】ポリシリコン内の不純物拡散は結晶粒界を
経て起こるため、シリコン基板内と比べて非常に高速で
ある。このため、ソースとドレインを浅く保ったままゲ
ート内は底面まで一様に不純物を行き渡らせることがで
きる。以上でゲート電極はＮチャネル素子においてはＮ
型、Ｐチャネル素子においてはＰ型にドープされる。
【００１２】次に、シリサイド化反応を起こす金属１１
（チタン、コバルトなど）を全面に堆積し（ｅ図）、加
熱を行って金属１１とシリコンが密着するゲート上とソ
ース・ドレイン上にのみ自己整合的にシリサイド１２を
形成し、シリサイド化しなかった金属をウェットエッチ
ングにより除去する（ｆ図）。
【００１３】本方式の利点は、Ｎ型とＰ型のソース・ド
レインを形成するためのリソグラフィ工程と、Ｎ型とＰ
型のゲートを形成するためのリソグラフィ工程を兼用で
きることである。これにより、デュアルゲートを用いな
い場合と比べて工程を追加する必要がない。
【００１４】一方、本方法で用いるシリサイド化には種
々の問題がある。例えば、使用可能なシリサイド材料は
低温で反応する必要があることから耐熱性が低く後のプ
ロセスで高抵抗化しやすい、反応を起こす温度範囲が狭
い、微細化によりソースとドレインを浅くする必要があ
るがシリサイド層の厚さはソースとドレインの深さより
厚くできない、ゲートとソース・ドレインが短絡しやす
い、といった点である。このため本従来例の微細素子へ
の適用には困難が伴う。以上の説明と類似の方法とし
て、サリサイドの替わりに、タングステンなど金属をゲ
ートとソース・ドレイン上に選択的に成長させる方法も
提案されている。この場合も、選択成長条件の不安定
さ、プロセス温度の制約、ゲートとソース・ドレインの
短絡、といった困難がある。
【００１５】次にポリシリコンと低抵抗層を積層したの
ちエッチングを行う方法でデュアルゲート構造を実現す
る例を図３により説明する。
【００１６】低抵抗層としてはタングステンシリサイド
（ＷＳｉ2 ）やチタンシリサイド（ＴｉＳｉ2 ）を用い
るのが一般的である。
【００１７】まず、Ｐウェル２、Ｎウェル３、素子分離
４、ゲート酸化膜５を形成した基板全面にノンドープポ
リシリコン６を堆積する（ａ図）。
【００１８】次に、フォトリソグラフィを用いてＰチャ
ネル領域をフォトレジスト１３で覆い、Ｎチャネル領域
のゲートポリシリコン６Ａにリン（Ｐ）を注入する（ｂ
図）。
【００１９】次に、フォトリソグラフィを用いてＮチャ
ネル領域をフォトレジスト１３で覆い、Ｐチャネル領域
のゲートポリシリコン６Ｂにボロン（Ｂ）を注入する
（ｃ図）。
【００２０】次にシリサイド層７を全面に堆積する（ｄ
図）。その後フォトリソグラフィとエッチングによりＮ
チャネル素子とＰチャネル素子のゲート電極を同時に形
成する（ｅ図）。
【００２１】次に、フォトリソグラフィを用いてＰチャ
ネル領域をフォトレジスト１３で覆い、Ｎチャネル領域
にヒ素（Ａｓ）を注入してＮ型ソースとドレイン８を形
成する（ｆ図）。
【００２２】次に、フォトリソグラフィを用いてＮチャ
ネル領域をフォトレジスト１３で覆い、Ｐチャネル領域
にフッ化ボロン（ＢＦ2 ）を注入してＰ型ソースとドレ
イン９を形成する（ｇ図）。
【００２３】最後に加熱処理によりソースとドレインの
不純物を活性化するとともに、ゲート電極中の不純物を
ゲート内に一様に拡散させる（ｈ図）。
【００２４】本方法では、ゲート電極のシリサイド層を
堆積する前に、ポリシリコン層に直接不純物を導入して
いる。これによりポリシリコン層を、その後上面に堆積
される低抵抗層の材質や厚さと無関係に、確実にＮ型及
びＰ型にドーピングできるが、そのために２回のリソグ
ラフィ工程を追加することになる。これは製造コストを
上昇させるため、実用上大きな問題である。しかし、低
抵抗層の形成を単純な全面堆積によって行うため、サリ
サイド法や選択成長法のように制御の困難なプロセスが
不要であり、低抵抗層の厚さを自由に設定でき、安定し
て低抵抗化が実現できる。
【００２５】
【発明が解決しようとする課題】ＭＯＳＦＥＴのデュア
ルゲート形成に関し、ポリシリコンをエッチングしてゲ
ート電極を形成し、ソース・ドレイン注入によってゲー
ト電極にＮ型及びＰ型不純物を導入した後で低抵抗化を
行う手法（サリサイド、タングステンの選択成長など）
は、リソグラフィ工程の増加はないが、低抵抗層の形成
プロセスに困難がある。
【００２６】一方、ポリシリコンと低抵抗層の積層膜を
エッチングしてゲートを形成する場合は、安定した低抵
抗化が実現できるが、予めリソグラフィ工程を用いてポ
リシリコンにＮ型とＰ型の不純物をイオン注入した後に
低抵抗層を堆積する方法が採られているため、２回のリ
ソグラフィ工程が追加され、プロセスが長くなる。
【００２７】本発明の目的は、工程の増加なしで安定し
た低抵抗化が可能なデュアルゲート製造プロセスを実現
することである。
【００２８】
【課題を解決するための手段】前記課題を解決するた
め、本発明による半導体装置の製造方法は、ポリシリコ
ン上に低抵抗層を積層した多層構造を成すゲート電極を
形成する工程と、前記ゲート電極をマスクとしてソース
及びドレインを形成するためのイオン注入を行う工程
と、前記イオン注入によって前記ゲート電極に導入され
た不純物を拡散させることで前記ポリシリコンを所望の
導伝型にドープする加熱工程と、を有する。前記低抵抗
層として特に耐熱性に優れたタングステンシリサイドを
用いる。
【００２９】
【作用】ポリシリコンと低抵抗層を積層したのちエッチ
ングを行うことでデュアルゲートを形成する場合、従来
は低抵抗層堆積前にリソグラフィ工程を用いてポリシリ
コン中にＮ型不純物とＰ型不純物を導入していた。これ
はポリシリコン上面に低抵抗層を形成した後では、その
下のポリシリコンに不純物を導入することは困難である
と考えられていたためである。
【００３０】ところが、低抵抗層としてタングステンシ
リサイド（ＷＳｉx 、ｘ＝１．５〜３．０）を用い、そ
の膜厚と熱処理温度を適切に選ぶことで、低抵抗層内に
イオン注入した不純物をその下のポリシリコン層に拡散
させ、このポリシリコンを十分高濃度にドープすること
が可能であることを発見した。これはタングステンシリ
サイドの耐熱性が高いために拡散に必要な高温の熱処理
に耐え、かつ内部での不純物の拡散が非常に速いという
性質による。
【００３１】これを利用すると、まずポリシリコンとタ
ングステンシリサイドを積層したゲート電極を形成し、
次にソース・ドレイン形成用イオン注入の時にゲート上
層のタングステンシリサイドに同時に不純物を導入し、
その後この不純物をポリシリコン中に拡散させること
で、ゲートのポリシリコンをドーピングすることが可能
である。すると、Ｎ型とＰ型のゲートを作り分けるため
のリソグラフィ工程は、Ｎ型とＰ型のソース・ドレイン
を作り分けるためのリソグラフィ工程と兼用されるた
め、デュアルゲート化のための工程の追加は不要とな
り、しかも、ゲートの低抵抗層を全面堆積により形成す
るため、安定した低抵抗化が可能となる。
【００３２】
【実施例】以下に図１を参照して、本発明による実施例
を説明する。まず、Ｐウェル２、Ｎウェル３、素子分離
４、ゲート酸化膜５（厚さ３〜５nm）を形成したシリコ
ン基板１全面にノンドープポリシリコン６、タングステ
ンシリサイド（ＷＳｉ2.5）７を続けて堆積する（ａ〜
ｂ図）。ポリシリコンの堆積には減圧ＣＶＤ、タングス
テンシリサイドの堆積にはスパッタリングを用いる。ポ
リシリコンの厚さは５０nm、タングステンシリサイドの
厚さを１１０nmとする。
【００３３】次にフォトリソグラフィとエッチングによ
りＮチャネル素子とＰチャネル素子のゲート電極を同時
に形成する（ｃ図）。
【００３４】次に、フォトリソグラフィを用いてＰチャ
ネル領域をフォトレジスト１３で覆い、Ｎチャネル領域
にヒ素（Ａｓ）を注入してＮ型ソース・ドレイン８を形
成する（ｄ図）。注入条件はエネルギを５０ｋｅＶ、ド
ーズ量を４×１０15cm-2とする。
【００３５】次に、フォトリソグラフィを用いてＮチャ
ネル領域をフォトレジスト１３で覆い、Ｐチャネル領域
にフッ化ボロン（ＢＦ2 ）を注入してＰ型ソース・ドレ
イン９を形成する（ｅ図）。注入条件はエネルギを４０
ｋｅＶ、ドーズ量を３×１０15cm-2とする。
【００３６】以上により、Ｎチャネル素子についてはヒ
素が、Ｐチャネル素子についてはボロンが、それぞれの
ゲート電極のタングステンシリサイド層７内に導入され
る。次に１０００℃、１０秒の加熱処理によりソースと
ドレインの不純物を活性化するとともに、タングステン
シリサイド層７に導入された不純物をポリシリコン６内
に一様に拡散させる。これにより、タングステンシリサ
イド内に注入されていた不純物がポリシリコンに拡散
し、Ｎ型ゲート６ＡとＰ型ゲート６Ｂが形成される（ｆ
図）。このあと層間絶縁膜や金属配線の形成を行うが、
本発明の本質と無関係なため省略する。
【００３７】ポリシリコンに十分不純物がドープされて
いるかを示す指標として、ＭＯＳ容量素子（ゲート電極
と基板との間の容量を測定するもの）の反転バイアス時
の容量ＣINV と、蓄積バイアス時の容量ＣACC の比を用
いて評価を行った。ＣACC はゲート酸化膜の容量に対応
し、ＣINV はＣACC とポリシリコン内の反転層の容量と
の直列接続に相当する。ポリシリコンのドーピングが不
十分であると、ポリシリコン内に反転層が形成され、Ｃ
INV はＣACC より小さくなる。ＣINV ／ＣACCが０．９
を越えることを十分なドーピングがなされた目安とする
と、上記実施例においてこの基準は達成された。
【００３８】一般にタングステンシリサイドとポリシリ
コンの膜厚が厚いほど、イオン注入量が少ないほど、熱
処理温度が低いほど、熱処理時間が短いほど、ポリシリ
コンはドーピングされにくくなる。通常、タングステン
シリサイドの厚さは５００nm以下、ポリシリコンの厚さ
は２００nm以下、イオン注入量は１×１０15cm-2以上、
熱処理温度は実用的時間で拡散を完了するために８００
℃以上を要する。熱処理時間は温度が低いほど長くする
必要があり、１０００℃では数秒で良いが、９００℃で
は１０分程度を要する。ドーピングが不十分であると、
ＭＯＳＦＥＴの電流が減ったり、しきい値がずれたりす
るが、このようなことがどの程度許容されるかは応用に
依存する。よって厳密な条件は個々の場合に合わせて最
適化する必要があるが、当業者にとってその方法は容易
に理解される。
【００３９】多くのシリサイド材料は高温の熱処理によ
って抵抗値が増大し、特に細い線において抵抗増大が顕
著である。しかし、タングステンシリサイドにおいては
１０００℃の熱処理を加えても、幅０．１μm まで、熱
処理前と比べて抵抗が減少し、シート抵抗は１５Ω／□
程度に抑えられた。
【００４０】なお、上記実施例では相補型トランジスタ
の製造方法を示したが、本発明は明らかにＮ型ゲートを
有するＮチャネルトランジスタおよびＰ型ゲートを有す
るＰチャネルトランジスタにも適用できる。
【００４１】
【発明の効果】以上説明したように、本発明のトランジ
スタの製造方法を用いれば、困難なプロセスを用いるこ
となく、またリソグラフィ工程を追加することなく、微
細線幅まで安定して低抵抗なデュアルゲート構成のゲー
ト電極を形成することが可能となる。
【図面の簡単な説明】
【図１】本発明による第１の実施例を説明する断面図で
ある。
【図２】サリサイド法を用いた従来例を説明する断面図
である。
【図３】低抵抗層の全面堆積を用いた従来例を説明する
断面図である。
【符号の説明】
１ シリコン基板 ２ Ｐウェル ３ Ｎウェル ４ 素子間分離用絶縁体 ５ ゲート絶縁膜 ６ ポリシリコン ６Ａ Ｎ型不純物を含むポリシリコン ６Ｂ Ｐ型不純物を含むポリシリコン ７ 低抵抗層（直接堆積により形成） ８ Ｎ型ソース及びドレイン ９ Ｐ型ソース及びドレイン １０ ゲート側壁絶縁膜 １１ シリサイド化用金属 １２ 低抵抗層（シリサイド化により形成） １３ フォトレジスト

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】ノンドープポリシリコン上に低抵抗層を積
    層した多層構造を成すゲート電極を形成する工程と、前
    記ゲート電極をマスクとしてソース及びドレインを形成
    するためのイオン注入を行う工程と、前記イオン注入に
    よって前記ゲート電極に導入された不純物を拡散させる
    ことで前記ポリシリコンを所望の導伝型にドープする加
    熱工程と、を有することを特徴とする半導体装置の製造
    方法。
  2. 【請求項２】低抵抗層がタングステンシリサイドである
    請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】加熱工程が８００℃から１１００℃の温度
    でなされる請求項２に記載の半導体装置の製造方法。
JP7065793A 1995-03-24 1995-03-24 半導体装置の製造方法 Pending JPH08264660A (ja)

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US08/617,207 US5770494A (en) 1995-03-24 1996-03-18 Process of fabricating semiconductor device having gate structure doped through diffusion from refractory metal silicide into polysilicon
KR1019960007806A KR100255541B1 (ko) 1995-03-24 1996-03-22 반도체 디바이스의 제조공정
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100311498B1 (ko) * 1999-01-12 2001-11-02 김영환 반도체 소자의 이중 게이트 형성방법
US6496416B1 (en) * 2000-12-19 2002-12-17 Xilinx, Inc. Low voltage non-volatile memory cell
CN1109360C (zh) * 1997-04-30 2003-05-21 日本电气株式会社 Cmos结构半导体器件的制备方法
US6882571B1 (en) 2000-12-19 2005-04-19 Xilinx, Inc. Low voltage non-volatile memory cell
US6930920B1 (en) 2002-10-29 2005-08-16 Xilinx, Inc. Low voltage non-volatile memory cell
US9735016B2 (en) 2014-11-17 2017-08-15 Samsung Electronics Co., Ltd. Semiconductor device, method of fabricating the same, and apparatus used in fabrication thereof

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6153452A (en) * 1997-01-07 2000-11-28 Lucent Technologies Inc. Method of manufacturing semiconductor devices having improved polycide integrity through introduction of a silicon layer within the polycide structure
JP3572850B2 (ja) * 1997-02-12 2004-10-06 ヤマハ株式会社 半導体装置の製法
US6406952B2 (en) * 1997-07-14 2002-06-18 Agere Systems Guardian Corp. Process for device fabrication
EP0908947A3 (en) * 1997-09-29 2000-08-16 Matsushita Electronics Corporation Method for fabricating semiconductor device with pMIS transistor
JP3164076B2 (ja) * 1998-08-28 2001-05-08 日本電気株式会社 半導体装置の製造方法
KR100308133B1 (ko) * 1999-01-12 2001-09-26 김영환 듀얼 게이트 모스 트랜지스터 제조방법
US6566181B2 (en) * 1999-02-26 2003-05-20 Agere Systems Inc. Process for the fabrication of dual gate structures for CMOS devices
US6432791B1 (en) * 1999-04-14 2002-08-13 Texas Instruments Incorporated Integrated circuit capacitor and method
JP2001203347A (ja) * 2000-01-18 2001-07-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6362056B1 (en) 2000-02-23 2002-03-26 International Business Machines Corporation Method of making alternative to dual gate oxide for MOSFETs
US6586289B1 (en) * 2001-06-15 2003-07-01 International Business Machines Corporation Anti-spacer structure for improved gate activation
JP4108445B2 (ja) * 2002-10-31 2008-06-25 富士通株式会社 半導体装置の製造方法
JP2008508721A (ja) * 2004-07-30 2008-03-21 アプライド マテリアルズ インコーポレイテッド タングステンシリサイド薄層の堆積とゲート金属の組込み

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61251170A (ja) * 1985-04-30 1986-11-08 Fujitsu Ltd Ｍｉｓ型半導体装置の製造方法
JPH02170528A (ja) * 1988-12-23 1990-07-02 Toshiba Corp 半導体装置の製造方法
JPH04263422A (ja) * 1990-10-23 1992-09-18 Siemens Ag 半導体基板上にドープされたポリサイド層を製造する方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4385947A (en) * 1981-07-29 1983-05-31 Harris Corporation Method for fabricating CMOS in P substrate with single guard ring using local oxidation
US4613885A (en) * 1982-02-01 1986-09-23 Texas Instruments Incorporated High-voltage CMOS process
US4450620A (en) * 1983-02-18 1984-05-29 Bell Telephone Laboratories, Incorporated Fabrication of MOS integrated circuit devices
IT1213120B (it) * 1984-01-10 1989-12-14 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari a basse tensioni di soglia in circuiti integrati ad alta densita' e struttura da esso risultante.
US4740479A (en) * 1985-07-05 1988-04-26 Siemens Aktiengesellschaft Method for the manufacture of cross-couplings between n-channel and p-channel CMOS field effect transistors of static write-read memories
US5354699A (en) * 1987-05-13 1994-10-11 Hitachi, Ltd. Method of manufacturing semiconductor integrated circuit device
US4914500A (en) * 1987-12-04 1990-04-03 At&T Bell Laboratories Method for fabricating semiconductor devices which include sources and drains having metal-containing material regions, and the resulting devices
JPH01264253A (ja) * 1988-04-15 1989-10-20 Hitachi Ltd 半導体装置の製造方法
US5418179A (en) * 1988-05-31 1995-05-23 Yamaha Corporation Process of fabricating complementary inverter circuit having multi-level interconnection
US4945070A (en) * 1989-01-24 1990-07-31 Harris Corporation Method of making cmos with shallow source and drain junctions
JPH02291150A (ja) * 1989-04-28 1990-11-30 Hitachi Ltd 半導体装置
US5395799A (en) * 1993-10-04 1995-03-07 At&T Corp. Method of fabricating semiconductor devices having electrodes comprising layers of doped tungsten disilicide
US5409847A (en) * 1993-10-27 1995-04-25 Matsushita Electric Industrial Co., Ltd. Manufacturing method of CMOS transistor in which heat treatment at higher temperature is done prior to heat treatment at low temperature

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61251170A (ja) * 1985-04-30 1986-11-08 Fujitsu Ltd Ｍｉｓ型半導体装置の製造方法
JPH02170528A (ja) * 1988-12-23 1990-07-02 Toshiba Corp 半導体装置の製造方法
JPH04263422A (ja) * 1990-10-23 1992-09-18 Siemens Ag 半導体基板上にドープされたポリサイド層を製造する方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1109360C (zh) * 1997-04-30 2003-05-21 日本电气株式会社 Cmos结构半导体器件的制备方法
KR100311498B1 (ko) * 1999-01-12 2001-11-02 김영환 반도체 소자의 이중 게이트 형성방법
US6496416B1 (en) * 2000-12-19 2002-12-17 Xilinx, Inc. Low voltage non-volatile memory cell
US6671205B2 (en) 2000-12-19 2003-12-30 Xilinx, Inc. Low voltage non-volatile memory cell
US6882571B1 (en) 2000-12-19 2005-04-19 Xilinx, Inc. Low voltage non-volatile memory cell
US6936527B1 (en) 2000-12-19 2005-08-30 Xilinx, Inc. Low voltage non-volatile memory cell
US6930920B1 (en) 2002-10-29 2005-08-16 Xilinx, Inc. Low voltage non-volatile memory cell
US9735016B2 (en) 2014-11-17 2017-08-15 Samsung Electronics Co., Ltd. Semiconductor device, method of fabricating the same, and apparatus used in fabrication thereof
US10361208B2 (en) 2014-11-17 2019-07-23 Samsung Electronics Co., Ltd. Semiconductor device, method of fabricating the same, and apparatus used in fabrication thereof

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Publication number Publication date
GB2299209A (en) 1996-09-25
US5770494A (en) 1998-06-23
KR100255541B1 (ko) 2000-05-01
GB9606036D0 (en) 1996-05-22
GB2299209B (en) 1999-05-19

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