JP2000209096A - 復号装置およびデ―タ再生装置、並びに復号方法 - Google Patents

Abstract

(57)【要約】 【課題】ＥＦＭ信号として本来存在しえない１Ｔ，２Ｔ
の補正を行うことができ、エラー訂正回路の処理を軽減
でき、プレイアビリティを向上させることができる復号
装置およびデータ再生装置を提供する。 【解決手段】ＰＬＬアシンメトリ補正回路１１で２値化
されたＲＦ信号のエッジ検出を行ってＮＲＺ変換してデ
ィジタルＰＬＬ回路１１で生成されたクロックを用いて
同期化し、同期化したときに発生したフォーマット上は
ＥＦＭ信号として本来存在し得ない１Ｔ，２Ｔ（Ｔはチ
ャネルクロックの周期）の検出を行い、検出した１Ｔ，
２Ｔの信号を、所定の条件に従って０または３Ｔに補正
して、ＲＦ信号から１Ｔ，２Ｔを除去し、その１Ｔ，２
Ｔを除去したＲＦ信号をＥＦＭ変調する補正部１２１
と、ＥＦＭ変調後の信号をＥＦＭ復調する復調回路１２
２とを含むＥＦＭブロック１２を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＲＬＬ(Run Lengt
h Limited)符号を用いて情報を記録した、たとえばＣＤ
（コンパクトディスク）やＭＤ（ミニディスク）と称さ
れるディジタル・オーディオ・ディスク等の情報記録媒
体から読み出したＲＦ信号を復号して、チャネルビット
データを出力する復号装置およびデータ再生装置、並び
に復号方法に関するものである。

【０００２】

【従来の技術】データを伝送したり、たとえば磁気ディ
スク、光ディスク、光磁気ディスク等の記録媒体にデー
タを記録する際に、伝送や記録に適するようにデータの
変調が行われる。このような変調符号の１つとしてブロ
ック符号が知られている。

【０００３】このブロック符号は、データ列をｍ×ｉビ
ットからなる単位（以下、データ語という）にブロック
化し、このデータ語を適当な符号則に従ってｎ×ｉビッ
トからなる符号に変換するものである。このブロック符
号は、ｉ＝１のときには固定長符号となる。また、ｉが
複数個選べるとき、すなわちｉが２以上で最大のｉであ
るｉmax ＝ｒで変換したときには可変長符号となる。ブ
ロック符号化された符号は、可変長符号（ｄ，ｋ；ｍ，
ｎ；ｒ）と表される。ここで、ｉは拘束長であり、ｒは
最大拘束長である。また、ｄおよびｋは符号系列内の連
続する「１」の間に入る「０」の最小連続個数および
「０」の最大連続個数である。

【０００４】以下に、具体例としてディジタル・オーデ
ィオ・ディスクの変調方式について説明する。

【０００５】ディジタル・オーディオ・ディスク、たと
えばＣＤ方式のディスクでは、ＥＦＭ（Eight to Fourt
een Modulation) と呼ばれる変調方式が採られている。
ＣＤのディスクに記録されているデータは、４４．１ｋ
Ｈｚでサンプリングした１６ビットのデジタルデータを
上記（Upper ）／下位（Lower ）側に８ビットずつ２分
割され、インターリーブ処理を施した上でＣ１、Ｃ２系
列に添ってパリティが付加される。そして、この８ビッ
トのデータ語があからじめ定められている１４ビットの
符号語（チャネルビット）にパターン変換（ＥＦＭ変
調）された後、ＥＦＭ変調後の直流成分を低減させるた
めに、データ間に３ビットの結合ビットが付加されて、
ディスクにＮＲＺＩで記録される。

【０００６】符号系列内の連続する「１」の間に入る
「０」の最小連続個数が２、「０」の最大連続個数が１
０の条件を満足するように、８ビットから１４ビットへ
の変換並びに結合ビットが付加される。したがって、こ
の変調方式のパラメータ（ｄ，ｋ；ｍ，ｎ；ｒ）は、
（２，１０；８，１７；１）である。チャネルビット列
（記録波形列）のビット間隔をＴとすると、最小反転間
隔はＴmin は３（２＋１）Ｔである。また、最大反転間
隔Ｔmax は、１１（＝１０＋１）Ｔである。すなわち、
８ビットから１４ビットへの変換並びに結合ビットが付
加されるデータは、最終的に３Ｔから１１Ｔ（１／Ｔ＝
４．３２１８ＭＨｚ、１倍）の長さに集約される。

【０００７】このＥＦＭ信号を復調する際には、ディス
クから読み取ったＲＦ信号を波形整形することによって
得られる２値のパルス列信号に基づいてクロック（以
下、再生クロックと称する）を生成し、この再生クロッ
クを用いて復調処理が行われる。この再生クロックの生
成には、一般的に、ＰＬＬ（Phase Locked Loop)回路が
用いられている。

【０００８】この再生クロックＰＣＫの周波数は４．３
２１８ＭＨｚである。４．３２１８ＭＨｚはＣＤ方式で
ＥＦＭ信号をＰＷＭ変調するときのチャネルクロック周
波数であり、この３周期から１１周期まで１周期ステッ
プでＥＦＭ信号はＰＷＭ変調されている。ディスクから
読み取られたＲＦ信号が波形整形によって２値化されて
得られる２値化信号は、チャネルクロックの周期をＴと
すると、ｎＴ（但し、ｎは３〜１１の整数）で変化する
信号である。

【０００９】

【発明が解決しようとする課題】ところで、ＣＤシステ
ムでは、入力されたＲＦ信号を２値化してＥＦＭ復調を
行ったとき、ＥＦＭ信号の３Ｔが、傷や、コンパレート
レベルのずれによって、１Ｔ、２Ｔとして検出される場
合がある。従来のＣＤシステムの復号装置では、これに
対して何も補正を行わず、このＥＦＭ信号の３Ｔから１
１Ｔ以外のものは本来存在し得ない信号としてエラーと
して扱われ、内部のエラー訂正回路によって訂正され
る。

【００１０】ところが、エラー訂正回路のエラー訂正能
力には限界があるため、ある一定以上の１Ｔ、２Ｔがラ
ンダムに含まれた場合、上述した従来のＣＤシステムの
復号装置では、エラー訂正回路で訂正不能となってしま
い、プレイアビリティが悪化していた。

【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、本来存在しえない１Ｔ，２Ｔの
補正を行うことができ、エラー訂正回路の処理を軽減で
き、プレイアビリティを向上させることができる復号装
置およびデータ再生装置、並びに復号方法を提供するこ
とにある。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、２個のシンボルにより構成される符号系
列の同一のシンボル間に連続して配置される他の上記シ
ンボルの長さである連続長が所定の規定長として規定さ
れている符号であって、チャネルビット列のビット間隔
をＴとすると、最小反転間隔が３Ｔである符号を復号す
る復号装置であって、符号系列から最小反転間隔を３Ｔ
より小さく正常な場合に本来存在し得ないＴのパターン
を検出する検出手段と、上記検出手段で本来存在し得な
いＴのパターンが検出されると、当該パターンを３Ｔ以
上の正常なフォーマットの信号に補正する補正手段とを
有する。

【００１３】また、本発明は、２個のシンボルにより構
成される符号系列の同一のシンボル間に連続して配置さ
れる他の上記シンボルの長さである連続長が所定の規定
長として規定されている符号データであって、所定の記
録媒体に記録された、チャネルビット列（記録波形列）
のビット間隔をＴとすると、最小反転間隔が３Ｔである
符号データを再生するデータ再生装置であって、上記記
録媒体からＲＦ信号を再生する手段と、再生されたＲＦ
信号から最小反転間隔を３Ｔより小さく正常な場合に本
来存在し得ないＴのパターンを検出する検出手段と、上
記検出手段で本来存在し得ないＴのパターンが検出され
ると、当該パターンを３Ｔ以上の正常なフォーマットの
信号に補正する補正手段と、上記補正手段で補正された
信号に対してエラー訂正を行うエラー訂正回路とを有す
る。

【００１４】また、本発明では、上記検出手段は、１Ｔ
を含む連続したＴのパターンを検出し、上記補正手段
は、１Ｔを含む連続したＴのパターンが検出されると、
１Ｔ部分を除去して、３Ｔ以上の正常なフォーマットの
信号に補正する。

【００１５】また、本発明では、上記検出手段は、１Ｔ
を含む連続したＴのパターンを検出し、上記補正手段
は、１Ｔを含む連続したＴのパターンが検出されると、
１Ｔ部分を３Ｔに補正する。

【００１６】また、本発明では、上記検出手段は、１Ｔ
を含む連続したパターンを検出し、上記補正手段は、１
Ｔを含む連続したパターンが検出されると、３Ｔ以上の
任意のフォーマットの信号に補正する。

【００１７】また、本発明では、上記検出手段は、１Ｔ
および２Ｔを含む連続したＴのパターンを検出し、上記
補正手段は、１Ｔおよび２Ｔを含む連続したＴのパター
ンが検出されると、３Ｔ以上の任意のフォーマットの信
号に補正する。

【００１８】また、本発明では、上記検出手段は、２Ｔ
を含む連続したＴのパターンを検出し、上記補正手段
は、２Ｔを含む連続したＴのパターンが検出されると、
２Ｔ部分を除去して、３Ｔ以上の正常なフォーマットの
信号に補正する。

【００１９】また、本発明では、上記検出手段は、２Ｔ
を含む連続したＴのパターンを検出し、上記補正手段
は、２Ｔを含む連続したＴのパターンが検出されると、
２Ｔ部分を３Ｔに補正する。

【００２０】また、本発明では、上記検出手段は、２Ｔ
を含む連続したパターンを検出し、上記補正手段は、２
Ｔを含む連続したパターンが検出されると、３Ｔ以上の
任意のフォーマットの信号に補正する。

【００２１】また、本発明では、上記補正手段は、２Ｔ
が検出された場合、当該２Ｔ部分の前後のＴの長さを比
較して長い方へ補正する。

【００２２】また、本発明では、上記補正手段は、２Ｔ
の２値化信号の各エッジの位相エラーを比較して、比較
結果に応じて当該２Ｔ部分の前後のいずれの方向に補正
するかを決定し、決定した方向に当該２Ｔを３Ｔに補正
する。

【００２３】また、本発明では、上記補正手段は、２Ｔ
が検出された場合、強制的に前方または後方へ１Ｔ伸ば
し３Ｔに補正する。また、本発明では、上記補正手段
は、２Ｔの検出毎に、強制的に１Ｔ伸ばす方向を前方お
よび後方で交互に行う。

【００２４】また、本発明では、上記補正手段は、１Ｔ
が検出された場合、強制的に前方および後方へ１Ｔ伸ば
し３Ｔに補正する。

【００２５】また、本発明では、上記補正手段は、１Ｔ
が検出されると当該１Ｔ部分を除去して、３Ｔ以上の正
常なフォーマットの信号に補正する第１の補正回路と、
上記第１の補正回路の出力信号から、２Ｔを検出する
と、当該２Ｔ部分を３Ｔに補正する第２の補正回路と、
上記第２の補正回路の出力信号から、２Ｔを検出する
と、２Ｔの２値化信号の各エッジの位相エラーを比較し
て、比較結果に応じて当該２Ｔ部分の前後のいずれの方
向に補正するかを決定し、決定した方向に当該２Ｔを３
Ｔに補正する第３の補正回路と、上記第３の補正回路の
出力信号から、１Ｔを検出すると、当該１Ｔ部を３Ｔに
補正する第４の補正回路とを有する。

【００２６】また、本発明では、上記第３の補正回路と
上記第４の補正回路の信号ラインの位置を、上記第２の
補正回路の出力と当該補正手段の出力との間で接続切り
替え可能な手段を有する。

【００２７】また、本発明は、２個のシンボルにより構
成される符号系列の同一のシンボル間に連続して配置さ
れる他の上記シンボルの長さである連続長が所定の規定
長として規定されている符号であって、チャネルビット
列のビット間隔をＴとすると、最小反転間隔が３Ｔであ
る符号を復号する復号方法であって、符号系列から最小
反転間隔を３Ｔより小さく正常な場合に本来存在し得な
いＴのパターンを検出し、本来存在し得ないＴのパター
ンを検出すると、当該パターンを３Ｔ以上の正常なフォ
ーマットの信号に補正する。

【００２８】本発明によれば、検出手段において、符号
系列から最小反転間隔を３Ｔより小さく正常な場合に本
来存在し得ないＴのパターンである、１Ｔまたは２Ｔの
少なくとも一方が検出される。そして、検出手段で本来
存在し得ないＴにパターンが検出されると、補正手段に
おいて、当該パターンが３Ｔ以上の正常なフォーマット
の信号に補正される。

【００２９】また、本発明によれば、記録媒体からＲＦ
信号が再生される。そして、検出手段において、再生さ
れたＲＦ信号から最小反転間隔を３Ｔより小さく正常な
場合に本来存在し得ないＴのパターンである、１Ｔまた
は２Ｔの少なくとも一方が検出される。そして、検出手
段で本来存在し得ないＴにパターンが検出されると、補
正手段において、当該パターンが３Ｔ以上の正常なフォ
ーマットの信号に補正される。補正された信号はエラー
訂正回路に入力されてエラーが訂正される。

【００３０】このように、発生した１Ｔ、２Ｔ信号を補
正することにより、今までエラーとなっていた信号を復
元できる。そのため、エラー訂正回路で訂正を行う信号
が、３Ｔから１１Ｔのフォーマットに補正されるため、
結果的にエラーレートが向上し、プレイアビリティが向
上する。

【００３１】また、ディスク表面に細かく付いた傷によ
ってＲＦ信号の振幅レベルが下がり正確にＲＦ信号が入
力されないものや正確に２値化されずに発生した、１
Ｔ、２Ｔの信号を除去することができる。

【００３２】

【発明の実施の形態】以下、たとえばＣＤプレーヤに適
用された本発明の実施形態について図面を参照しつつ詳
細に説明する。なお、本発明は、ＣＤプレーヤへの適用
に限定されるものではなく、ＭＤプレーヤなどディスク
プレーヤ全般に適用し得るものである。

【００３３】図１は、本発明に係る復号装置が適用され
るＣＤプレーヤの制御系の一実施形態を示す構成図であ
る。

【００３４】本制御系は、図１に示すように、ディスク
（ＣＤ；符号変調を用いた情報ディスク）１、スピンド
ルモータ２、光学式ピックアップ（以下、単にピックア
ップと称する）３、Ｉ／ＶＡｍｐ８、ＲＦイコライザ
９、ＤＳＰ(Digital Signal Processor)回路１０、コン
トローラ２０、および光学系サーボ信号処理回路２２を
主構成要素としている。

【００３５】図１において、符号変調を用いた情報ディ
スクであるディスク１はスピンドルモータ２によって回
転駆動され、ディスク１の記録情報は光学式ピックアッ
プ３によって読み取られる。ピックアップ３は、レーザ
ダイオード４、このレーザダイオード４から発せられる
レーザ光ビームをディスク１の信号記録面上に情報読取
用光スポットとして集束させる対物レンズ５、ディスク
１からの反射光ビームの進行方向を変える偏光ビームス
プリッタ６、この反射光ビームを受光するフォトディテ
クタ７等によって構成され、スレッド送りモータ（図示
せず）を駆動源としてディスク半径方向において移動自
在に設けられている。

【００３６】ピックアップ３にはさらに、図示しない
が、ディスク１の記録トラックに対して情報読取用光ス
ポットをディスク半径方向において移動させるトラッキ
ングアクチュエータと、対物レンズ５のその光軸方向に
おいて移動させるフォーカスアクチュエータとが内蔵さ
れている。このピックアップ３の出力信号は、Ｉ（電
流）／Ｖ（電圧）アンプ８で電流信号から電圧信号に変
換され、さらにＲＦイコライズ回路９で波形整形された
後、ＲＦ信号としてＤＳＰ(Digital Signal Processor)
回路１０に供給される。

【００３７】ＤＳＰ回路１０は、ＰＬＬアシンメトリ補
正回路１１、ＥＦＭブロック１２、サブコード処理回路
１３、ＲＡＭ１４、エラー訂正回路１５、デ・インタリ
ーブ回路１６、クロック発生器１７を有している。これ
らの信号処理系のついては後述す。ＤＳＰ回路１０に
は、さらに、スピンドルモータ２の回転制御をなすスピ
ンドル・サーボ信号処理回路１８が設けられている。Ｄ
ＳＰ回路１０は、クリスタル発振子２１の高精度の発振
出力に基づいて各種のクロックを発生するクロック発生
器１７を内蔵し、各クロックに基づいて各種の信号処理
を行う。

【００３８】なお、光学系サーボ信号処理回路２２は、
ピックアップ３の動作に関連する各サーボ系、即ち情報
読取用光スポットをディスク１の記録トラックに追従さ
せるためのトラッキングサーボ系、当該光スポットをデ
ィスク１の信号記録面上に常に集束させるためのフォー
カスサーボ系およびピックアップ３のディスク半径方向
における位置制御をなすためのスレッドサーボ系を制御
するためのものである。

【００３９】次に、このＤＳＰ回路１０における信号処
理系について説明する。

【００４０】ＰＬＬアシンメトリ補正回路１１は、ＲＦ
イコライザ９によるＲＦ信号を受けて、アシンメトリ(a
symmetry) の補正を行い、２値化したＲＦ信号（ＥＦＭ
信号）をＥＦＭブロック１２に出力する。なお、アシン
メトリとは、ＲＦ信号のアイパターンの中心が振幅の中
心からずれる状態を言う。

【００４１】また、ＰＬＬアシンメトリ補正回路１１
は、２値の信号エッジ（２値のパルス列信号）に基づい
て再生クロックＰＣＫを生成するディジタルＰＬＬ回路
１１１を内蔵している。この再生クロックＰＣＫの周波
数は４．３２１８ＭＨｚである。そして、ディジタルＰ
ＬＬ回路１１１は、２値化されたＥＦＭ信号をもとに、
再生クロックＰＣＫの逓倍の基準クロックＨＩＦを生成
し、ＥＦＭ信号と再生クロックＰＣＫの同期を取る際
に、基準クロックＨＩＦを用いて位相エラー量を検出
し、このＲＦ信号の位相エラーを、後述するように３ビ
ットの位相エラー情報Ｓ１１１としてＥＦＭブロック１
２の補正部１２１に供給する。なお、再生クロックＰＣ
Ｋの逓倍の基準クロックＨＩＦは、通常速動作時は、
４．３２１８ＭＨｚ×８（＝３４．５７４４ＭＨｚ）、
倍速動作時は４．３２１８ＭＨｚ×６（＝２５．９３０
８ＭＨｚ）である。

【００４２】ディジタルＰＬＬ回路１１１より得られる
位相エラーと値の関係を以下に示す。なお括弧内の値は
ディジタルＰＬＬ回路１１１より出力される３ビットデ
ータである。

【００４３】 通常速動作時 倍速動作時 位相進み ＋４（１００） 位相進み ＋３（０１１） ＋３（１０１） 位相進み ＋２（０１０） ＋１（００１） 位相進み ＋１（００１） ＋１（００１） 位相差無し ０（０００） ０（０００） 位相遅れ −１（１１１） −１（１１１） 位相遅れ −２（１１０） −２（１１０） 位相遅れ −３（１０１）

【００４４】ＥＦＭブロック１２は、図２に示すよう
に、ＰＬＬアシンメトリ補正回路１１で２値化されたＲ
Ｆ信号のエッジ検出を行ってＮＲＺ変換してディジタル
ＰＬＬ回路１１で生成されたクロックを用いて同期化
し、同期化したときに発生したフォーマット上はＥＦＭ
信号として本来存在し得ない１Ｔ，２Ｔ（Ｔはチャネル
クロックの周期）の検出を行い、検出した１Ｔ，２Ｔの
信号を、所定の条件に従って０または３Ｔに補正（この
補正については、後で詳述する）して、ＲＦ信号から１
Ｔ，２Ｔを除去し、その１Ｔ，２Ｔを除去したＲＦ信号
をＥＦＭ変調する補正部１２１と、ＥＦＭ変調後の信号
をＥＦＭ復調する復調回路１２２により構成されてい
る。

【００４５】ＥＦＭブロック１２において復調されたＥ
ＦＭ信号は、ディジタルオーディオのデータと、エラー
訂正・検出用のパリティになるとともに、フレーム同期
信号のすぐ後ろに入っているサブコードが復調される。
このサブコードは、サブコード処理回路１３を経てコン
トローラ２０に供給される。ＥＦＭ復調後のデータは一
端ＲＡＭ１４に格納され、エラー訂正回路１５によって
エラー訂正・検出用のパリティに基づいてエラー訂正が
行われる。エラー訂正後のデータは、デ・インターリー
ブ回路１６にてＣＩＲＣ(Cross Interleave Reed-Solom
on Code)のインターリーブが解かれ、Ｌ／Ｒｃｈのオー
ディオ信号として出力される。

【００４６】以下に、、本発明の特徴であるＥＦＭブロ
ック１２の補正部１２１の機能、構成について、順を追
って説明する。

【００４７】補正部１２１は、ＣＤ，ＭＤ，ＤＶＤな
ど、符号変調を用いた情報ディスク１の表面に細かく付
いた傷や、たとえばＲＦイコライザ９におけるコンパレ
ートレベルのずれによってフォーマット上エラーとなっ
ていた、本来存在し得ないＥＦＭ信号に対して含まれる
１Ｔ信号または２Ｔ信号を、たとえば以下に示す方式に
従って０または３Ｔ信号に補正する。

【００４８】補正方式には、パターン検出方式、エッジ
検出方式、および強制補正方式がある。これら補正方式
は以下の内容で、１Ｔ信号または２Ｔ信号を０または３
Ｔ信号に補正する。

【００４９】１．パターン検出方式 ・１Ｔを含む連続したＴのパターンを検出して０、３Ｔ
に補正する。 ・１Ｔを含む連続したパターンを検出して任意のＴに補
正する。 ・１Ｔ、２Ｔを含む連続したパターンを検出して任意の
Ｔに補正する。 ・２Ｔを含む連続したＴのパターンを検出して０、３Ｔ
に補正する。 ・２Ｔを含む連続したパターンを検出して任意のＴに補
正する。

【００５０】２．エッジ比較方式 ・２Ｔが検出された場合、前後のＴの長さを比較して長
い方に補正する。 ・２Ｔの、ＥＦＭ信号の各エッジの位相エラーを比較し
て３Ｔに補正する。

【００５１】３．強制補正方式 ・２Ｔが検出された場合、強制的に前、後ろへ１Ｔ伸ば
し３Ｔに補正する。 ・１Ｔが検出された場合、強制的に前後へ１Ｔ伸ばし３
Ｔに補正する。

【００５２】補正部１２１は、図３に示すように、ＮＲ
Ｚ変換・エッジ検出回路１２１１、検出した１Ｔを０Ｔ
に補正する第１の補正回路１２１２、検出した２Ｔを３
Ｔまたは０Ｔに補正する第２の補正回路１２１３、検出
した２Ｔを３Ｔに補正する第３の補正回路１２１４、検
出した１Ｔを３Ｔに補正する第４の補正回路１２１５、
セレクタ１２１６、およびＥＦＭ変調回路１２１７によ
り構成されている。なお、セレクタ１２１６は、補正モ
ード時には、第４の補正回路１２１５の出力をＥＦＭ変
調回路１２１７に入力させ、補正を行わないときには、
ＮＲＺ変換・エッジ検出回路１２１１の出力信号をＥＦ
Ｍ変調回路１２１７に直接入力させる。

【００５３】このような構成を有する補正部１２１で
は、アシンメトリ補正回路によって２値化されたＲＦ信
号（ＥＦＭ信号）が、ＮＲＺ変換・エッジ検出回路１２
１１でＮＲＺ変換され、エッジ検出が行われた後、第１
の補正回路１２１２（Ａ）→第２の補正回路１２１３
（Ｂ）→第３の補正回路１２１４（Ｃ）→第４の補正回
路１２１５（Ｄ）における補正が行われ、再びＥＦＭ変
調回路１２１７でＥＦＭ信号へ変換されて、後段のＥＦ
Ｍ復調回路１２２へ送られる。

【００５４】補正部１２１は、連続したＴの中に１Ｔを
含む任意のパターンに着目して補正を行う。この場合、
発生頻度の低いもの、１Ｔ、２Ｔを含む前後のＴの長さ
が、あるパターンに沿って入力されるものについて、確
実に補正を行い、それらの補正を行った後、一番効果的
な補正を行う。１Ｔの短いものから、長いものへ補正を
行うことにより、効果的に補正を行うことができる。ま
た、１Ｔ、２Ｔ信号に対してのみ補正を行うことによ
り、正常に入力されたＥＦＭ信号の３Ｔから１１Ｔを壊
さずに補正を行う行うことが可能になる。

【００５５】次に、第１〜第４の補正回路の具体的な回
路構成について、図面を参照して説明する。

【００５６】図４は、第１の補正回路１２１２の構成例
を示す回路図、図５は図４のタイミングチャートであ
る。なお、ここでは１Ｔを含む連続したパターン３Ｔ−
１Ｔ−３Ｔの補正を例にとって説明する。

【００５７】第１の補正回路１２１２は、図４に示すよ
うに、Ｄ型フリップフロップＦＦ１〜ＦＦ１０、２入力
ＡＮＤゲートＡＤ１，ＡＤ２、後方１Ｔ，２Ｔ，３Ｔ，
４Ｔ検出器２０１、１Ｔ検出器２０２、前方１Ｔ，２
Ｔ，３Ｔ，４Ｔ検出器２０３、および判定回路２０４に
より構成されている。

【００５８】フリップフロップＦＦ１〜ＦＦ１０のクロ
ックＣＫ端子にＰＬＬアシンメトリ回路１１のディジタ
ルＰＬＬ回路１１１で生成された再生クロック（１Ｔの
チャネルクロック）ＰＣＫが供給されている。そして、
フリップフロップＦＦ１〜ＦＦ５のＱ出力とＤ入力が縦
続接続され、フリップフロップＦＦ１のＤ入力にＮＲＺ
変換・エッジ検出回路１２１１でエッジ検出された信号
Ｓ1211が入力され、またフリップフロップＦＦ１〜ＦＦ
４のＱ出力が検出器２０１に入力される。フリップフロ
ップＦＦ５のＱ出力がＡＮＤゲートＡＤ１の一方の入力
端子に接続されている。ＡＮＤゲートＡＤ１の他方の入
力端子（負入力端子）が判定回路２０４の１Ｔ補正信号
Ｓ２０４の出力ラインに接続され、出力端子がフリップ
フロップＦＦ６のＤ入力に接続されている。フリップフ
ロップＦＦ６のＱ出力がＡＮＤゲートＡＤ２の一方の入
力端子に接続されている。ＡＮＤゲートＡＤ２の他方の
入力端子（負入力端子）が判定回路２０４の１Ｔ補正信
号Ｓ２０４の出力ラインに接続され、出力端子がフリッ
プフロップＦＦ７のＤ入力に接続されている。さらに、
フリップフロップＦＦ７〜ＦＦ１０のＱ出力とＤ入力が
縦続接続され、またフリップフロップＦＦ１〜ＦＦ４の
Ｑ出力が検出器２０３に入力され、フリップフロップＦ
Ｆ１０のＱ出力が補正後の信号として次段の第２の補正
回路１２１３に出力される。

【００５９】検出器２０１は、フリップフロップＦＦ１
〜ＦＦ４のＱ出力から後方の１Ｔ，２Ｔ，３Ｔ，４Ｔを
検出し、検出結果を信号Ｓ２０１として判定回路２０４
に出力する。たとえば１Ｔ，２Ｔ，３Ｔ，４Ｔを検出す
ると、たとえば信号Ｓ２０１をハイレベルで出力する。

【００６０】１Ｔ検出器２０２は、フリップフロップＦ
Ｆ５，ＦＦ６のＱ出力から後方の１Ｔを検出し、１Ｔを
検出すると、たとえばハイレベルの信号Ｓ２０２を判定
回路２０４に出力する。

【００６１】検出器２０３は、フリップフロップＦＦ７
〜ＦＦ１０のＱ出力から前方の１Ｔ，２Ｔ，３Ｔ，４Ｔ
を検出し、検出結果を信号Ｓ２０３として判定回路２０
４に出力する。たとえば１Ｔ，２Ｔ，３Ｔ，４Ｔを検出
すると、たとえば信号Ｓ２０３をハイレベルで出力す
る。

【００６２】判定回路２０４は、たとえば検出器２０
１，２０２，２０４による検出信号Ｓ２０１，Ｓ２０
２，２０３を全てハイレベルで入力すると、連続する信
号パターンから１Ｔを除去すべきものと判定して、１Ｔ
補正信号Ｓ２０４をＡＮＤゲートＡＤ１，ＡＤ２の他方
の入力端子（負入力端子）に出力する。

【００６３】ここで、上記構成を有する第１の補正回路
１２１２の補正動作を、１Ｔを含む連続したパターン３
Ｔ−１Ｔ−３Ｔの補正を例にとって説明する。

【００６４】図５（Ｂ）に示すような２値化後同期化さ
れたＥＦＭ信号が、ＮＲＺ変換・エッジ検出回路１２１
１において、ＮＲＺ変換後エッジ検出され、図５（Ｃ）
に示すような信号となる。その後、エッジ検出後の信号
は、第１の補正回路１２１２に入力され、１Ｔの後方Ｔ
を検出するためのレジスタから再生クロックＰＣＫのク
ロック周期でシフトして入力される。そして、補正対象
の１Ｔが検出器２０２で検出されたとき、具体的には、
フリップフロップＦＦ６，ＦＦ５の出力が論理「１，
１」になって、検出器２０２の出力信号Ｓ２０２がハイ
レベルになったタイミングで後方の検出器２０１で３Ｔ
が検出され、図５（Ｄ）に示すように検出器２０１の出
力信号Ｓ２０１がハイレベルに設定され、また、前方の
検出器２０３で３Ｔが検出されて、図５（Ｆ）に示すよ
うに検出器２０３の出力信号Ｓ２０３がハイレベルに設
定された場合、１Ｔを除去すべきのもと判定回路２０４
で、図５（Ｅ）に示すように補正信号Ｓ２０４がハイレ
ベルに設定されて出力される。その結果、図５（Ｈ）に
示すようにエッジ検出された信号から１Ｔ部が除去され
る。この１Ｔ部が除去された信号が、後段のＥＦＭ変調
回路１２１７で変調された後の補正ＥＦＭ信号は、図５
（Ｉ）に示すように７Ｔの信号となる。すなわち、１Ｔ
を含む連続したパターン３Ｔ−１Ｔ−３ＴのＥＦＭ信号
は、第１の補正回路１２１２により１Ｔが除去された、
７Ｔの信号に補正される。

【００６５】第１の補正回路１２１２では、上記の動作
により、以下の１Ｔを含む出現パターンに一致した場
合、同様の補正を行う。

【００６６】定型の１Ｔの連続を検 出して補正 （１）対象補正内容（２Ｔ−１Ｔ−２Ｔ −＞ ５Ｔ） （２）対象補正内容（３Ｔ−１Ｔ−３Ｔ −＞ ７Ｔ） （３）対象補正内容（４Ｔ−１Ｔ−３Ｔ −＞ ８Ｔ） （４）対象補正内容（３Ｔ−１Ｔ−４Ｔ −＞ ８Ｔ）

【００６７】連続した１Ｔを消去 （５）対象補正内容（１Ｔ−１Ｔ−１Ｔ −＞ ３Ｔ） （６）対象補正内容（２Ｔ−１Ｔ−１Ｔ −＞ ４Ｔ） （７）対象補正内容（１Ｔ−１Ｔ−２Ｔ −＞ ４Ｔ）

【００６８】また、これらの補正に対して、補正選択信
号を判定回路２０４に与えることにより、補正内容を任
意に選択可能としている。

【００６９】次に、第２の補正回路１２１３の構成およ
び機能について説明する。図６は、第２の補正回路１２
１３の構成例を示す回路図、図７は図６のタイミングチ
ャートである。この回路では、第１の補正回路１２１２
の出力信号から、前方または後方に３Ｔを含んだ２Ｔが
検出された時に、前後に存在する３Ｔを破壊せずに補正
を行う。なお、対象となるＥＦＭ信号のエッジ検出前の
ものを図７（Ｂ）に示し、このエッジ検出後の信号を図
７（Ｃ）に示す。

【００７０】第２の補正回路１２１３は、図６に示すよ
うに、Ｄ型フリップフロップＦＦ１１〜ＦＦ２０、２入
力ＡＮＤゲートＡＤ１１〜ＡＤ１３、２入力ＯＲゲート
ＯＲ１１〜ＯＲ１３、後方１Ｔ，２Ｔ，３Ｔ検出器２１
１、２Ｔ検出器２１２、前方１Ｔ，２Ｔ，３Ｔ検出器２
１３、および２Ｔ除去判定回路２１４により構成されて
いる。

【００７１】フリップフロップＦＦ１１〜ＦＦ２０のク
ロックＣＫ端子にＰＬＬアシンメトリ回路１１のディジ
タルＰＬＬ回路１１１で生成された再生クロック（１Ｔ
のチャネルクロック）ＰＣＫが供給されている。そし
て、フリップフロップＦＦ１１〜ＦＦ１３のＱ出力とＤ
入力が縦続接続され、フリップフロップＦＦ１１のＤ入
力にＮＲＺ変換・エッジ検出回路１２１１でエッジ検出
された信号Ｓ1211（第１の補正回路１２１２の出力信
号）が入力され、またフリップフロップＦＦ１１〜ＦＦ
１３のＱ出力が検出器２１１に入力される。フリップフ
ロップＦＦ１３のＱ出力がＯＲゲートＯＲ１１の一方の
入力端子に接続されている。

【００７２】ＯＲゲートＯＲ１１の他方の入力端子が判
定回路２１４の補正信号Ｓ２１４−１の出力ラインに接
続され、出力端子がフリップフロップＦＦ１４のＤ入力
に接続されている。フリップフロップＦＦ１４のＱ出力
がＡＮＤゲートＡＤ１１の一方の入力端子に接続されて
いる。ＡＮＤゲートＡＤ１１の他方の入力端子（負入力
端子）が判定回路２１４の補正信号Ｓ２１４−２の出力
ラインに接続され、出力端子がＯＲゲートＯＲ１２の一
方の入力端子に接続されている。ＯＲゲートＯＲ１２の
他方の入力端子が判定回路２１４の補正信号Ｓ２１４−
３の出力ラインに接続され、出力端子がフリップフロッ
プＦＦ１５のＤ入力に接続されている。フリップフロッ
プＦＦ１５のＱ出力がＡＮＤゲートＡＤ１２の一方の入
力端子に接続されている。ＡＮＤゲートＡＤ１２の他方
の入力端子（負入力端子）が判定回路２１４の補正信号
Ｓ２１４−４の出力ラインに接続され、出力端子がフリ
ップフロップＦＦ１６のＤ入力に接続されている。フリ
ップフロップＦＦ１６のＱ出力がＡＮＤゲートＡＤ１３
の一方の入力端子に接続されている。ＡＮＤゲートＡＤ
１３の他方の入力端子（負入力端子）が判定回路２１４
の補正信号Ｓ２１４−５の出力ラインに接続され、出力
端子がフリップフロップＦＦ１７のＤ入力に接続されて
いる。フリップフロップＦＦ１７のＱ出力がＯＲゲート
ＯＲ１３の一方の入力端子に接続されている。ＯＲゲー
トＯＲ１３の他方の入力端子が判定回路２１４の補正信
号Ｓ２１４−６の出力ラインに接続され、出力端子がフ
リップフロップＦＦ１８のＤ入力に接続されている。ま
た、フリップフロップＦＦ１４，ＦＦ１５，ＦＦ１６の
Ｑ出力が検出器２１２に入力される。さらに、フリップ
フロップＦＦ１８〜ＦＦ２０のＱ出力とＤ入力が縦続接
続され、またフリップフロップＦＦ１８〜ＦＦ２０のＱ
出力が検出器２１３に入力され、フリップフロップＦＦ
２０のＱ出力が補正後の信号として次段の第３の補正回
路１２１４に出力される。

【００７３】検出器２１１は、フリップフロップＦＦ１
１〜ＦＦ１３のＱ出力から後方の１Ｔ，２Ｔ，３Ｔを検
出し、検出結果を信号Ｓ２１１として判定回路２１４に
出力する。たとえば１Ｔ，２Ｔ，３Ｔを検出すると、た
とえば信号Ｓ２１１をハイレベルで出力する。

【００７４】２Ｔ検出器２１２は、フリップフロップＦ
Ｆ１４，ＦＦ１５，ＦＦ１６のＱ出力から後方の２Ｔを
検出すると、たとえばハイレベルの信号Ｓ２１２を判定
回路２１４に出力する。

【００７５】検出器２１３は、フリップフロップＦＦ１
８，ＦＦ１９，ＦＦ２０のＱ出力から前方の１Ｔ，２
Ｔ，３Ｔを検出し、検出結果を信号Ｓ２１３として判定
回路２１４に出力する。たとえば１Ｔ，２Ｔ，３Ｔを検
出すると、たとえば信号Ｓ２１３をハイレベルで出力す
る。

【００７６】判定回路２１４は、たとえば検出器２１
２，２１３による検出信号Ｓ２１２，Ｓ２１３をハイレ
ベルで入力すると、連続する信号パターンから２Ｔを除
去すべきものと判定して、前方を補正すべく補正信号Ｓ
２１４−１〜Ｓ２１４−６を所定のレベルで出力する。
さらに具体的には、補正対象の２Ｔが検出器２１２で検
出された時に、後方の３Ｔを検出した場合、対象となる
２Ｔ補正信号が有効となる。この検出された各信号をも
とに、２Ｔを３Ｔへ補正する場合の方向を判定回路２１
４は決定して、決定に応じた補正信号Ｓ２１４−１〜Ｓ
２１４−６を出力する。

【００７７】次に、上記構成を有する第２の補正回路１
２１３の補正動作を、２Ｔを含む連続したパターン３Ｔ
（前方）−２Ｔ−５Ｔ（後方）の補正を例にとって説明
する。

【００７８】第１の補正回路１２１２を通過した信号
は、第２の補正回路１２１３に入力され、２Ｔの後方の
３Ｔを検出するためのレジスタから再生クロックＰＣＫ
のクロック周期でシフトして入力される。補正対象の２
Ｔが検出器２１２で検出され、図７（Ｅ）に示すように
検出信号Ｓ２１２がハイレベルに設定された時に、検出
器２１３において前方の３Ｔが検出され、図７（Ｆ）に
示すように検出信号Ｓ２１３がハイレベルに設定された
場合、対象となる２Ｔ補正信号が有効となる（図７
（Ｆ））。そして、この検出された各信号をもとに、２
Ｔを３Ｔへ補正する場合の方向が判定回路２１４が決定
され、決定に応じた補正信号Ｓ２１４−１〜Ｓ２１４−
６が出力される。この決定信号によって、２Ｔが補正さ
れる。図７の例の場合、後方側に補正するように決定さ
れ、後方の５Ｔが４Ｔとなるような補正が行われる。こ
の場合、補正信号Ｓ２１４−１，Ｓ２１４−２、および
Ｓ２１４−４がハイレベルで出力され、補正信号Ｓ２１
４−３，Ｓ２１４−５、およびＳ２１４−６がローレベ
ルで出力される。その結果、図７（Ｇ）に示すようにエ
ッジ検出された信号から２Ｔ部が３Ｔに補正される。後
段のＥＦＭ変調回路１２１７で変調された後の補正ＥＦ
Ｍ信号は、図７（Ｈ）に示すような信号となる。すなわ
ち、２Ｔを含む連続したパターン３Ｔ−２Ｔ−５ＴのＥ
ＦＭ信号は、第２の補正回路１２１３により３Ｔ−３Ｔ
−４Ｔに補正される。

【００７９】上記の説明出は後方補正の場合について説
明したが、たとえば前方補正の場合には、判定回路２１
４から出力される補正信号は、Ｓ２１４−３，Ｓ２１４
−４，Ｓ２１４−５、およびＳ２１４−６がハイレベル
に設定され、Ｓ２１４−１およびＳ２１４−２がローレ
ベルに設定される。また、２Ｔを除去する場合には、判
定回路２１４から出力される補正信号は、Ｓ２１４−２
およびＳ２１４−５がハイレベルに設定され、Ｓ２１４
−１，Ｓ２１４−３，Ｓ２１４−４、およびＳ２１４−
６がローレベルに設定される。

【００８０】また、第２の補正回路１２１３は、以下に
示す２Ｔを含む出現パターンに一致した場合、同様に補
正を行う。下記の（１）〜（３）の補正に対して対象の
２Ｔの前後が１Ｔ、２Ｔとなった場合、誤補正で対象の
Ｔ以外を破壊しないために、前後で１Ｔ、２Ｔの検出を
行っている。

【００８１】定型の２Ｔパターンを 補正 （１）対象補正内容（３Ｔ−２Ｔ−ｎＴ −＞ ３Ｔ−
３Ｔ−（ｎ−１）Ｔ） ただし、ｎ＞４ （２）対象補正内容（ｎＴ−２Ｔ−３Ｔ −＞ （ｎ−
１）Ｔ−３Ｔ−３Ｔ）

【００８２】２Ｔの両側に３Ｔが出 現した場合８Ｔへ補
正 （１）対象補正内容（３Ｔ−２Ｔ−３Ｔ −＞８Ｔ）

【００８３】また、第２の補正回路１２１３の判定回路
２１４も、第１の補正回路１２１２の判定回路２０４と
同様に、これらの補正に対して、補正選択信号を与える
ことにより、補正内容を任意に選択可能である。

【００８４】次に、第３の補正回路１２１４の構成およ
び機能について説明する。図８は、第３の補正回路１２
１４の構成例を示す回路図、図９および図１０は図８の
タイミングチャートである。

【００８５】この回路は、大きくわけて３通りの補正を
切り替えて使用することができる。第１にディジタルＰ
ＬＬ回路１１からの位相エラーを利用した補正、第２に
前後のＴの長さを比較しての補正、第３に２Ｔが出現し
た場合強制的に３Ｔへ補正する、３通りである。なお、
図９がディジタルＰＬＬ回路１１からの位相エラーを利
用した補正時のタイミングチャートであり、図１０が前
後のＴの長さを比較しての補正時のタイミングチャート
である。

【００８６】そして、第３の補正回路１２１４は、図８
に示すように、Ｄ型フリップフロップＦＦ２１〜ＦＦ４
８、２入力ＡＮＤゲートＡＤ２１〜ＡＤ２３、２入力Ｏ
ＲゲートＯＲ２１〜ＯＲ２３、後方３Ｔ〜１１Ｔ検出器
２２１、２Ｔ検出器２２２、前方３Ｔ〜１１Ｔ検出器２
２３、２ＴのＥＦＭエッジの位相エラー演算回路２２４
および２Ｔ除去／２Ｔ→３Ｔ判定回路２２５により構成
されている。

【００８７】フリップフロップＦＦ２１〜ＦＦ４８のク
ロックＣＫ端子にＰＬＬアシンメトリ回路１１のディジ
タルＰＬＬ回路１１１で生成された再生クロック（１Ｔ
のチャネルクロック）ＰＣＫが供給されている。そし
て、フリップフロップＦＦ２１〜ＦＦ３２のＱ出力とＤ
入力が縦続接続され、フリップフロップＦＦ２１のＤ入
力にＮＲＺ変換・エッジ検出回路１２１１でエッジ検出
された信号Ｓ1211（第２の補正回路１２１３の出力信
号）が入力され、またフリップフロップＦＦ２１〜ＦＦ
３２のＱ出力が検出器２２１に入力される。フリップフ
ロップＦＦ３２のＱ出力がＯＲゲートＯＲ２１の一方の
入力端子に接続されている。

【００８８】ＯＲゲートＯＲ２１の他方の入力端子が判
定回路２２５の補正信号Ｓ２２５−１の出力ラインに接
続され、出力端子がフリップフロップＦＦ３３のＤ入力
に接続されている。フリップフロップＦＦ３３のＱ出力
がＡＮＤゲートＡＤ２１の一方の入力端子に接続されて
いる。ＡＮＤゲートＡＤ２１の他方の入力端子（負入力
端子）が判定回路２２５の補正信号Ｓ２２５−２の出力
ラインに接続され、出力端子がＯＲゲートＯＲ２２の一
方の入力端子に接続されている。ＯＲゲートＯＲ２２の
他方の入力端子が判定回路２２５の補正信号Ｓ２２５−
３の出力ラインに接続され、出力端子がフリップフロッ
プＦＦ３４のＤ入力に接続されている。フリップフロッ
プＦＦ３４のＱ出力がＡＮＤゲートＡＤ２２の一方の入
力端子に接続されている。ＡＮＤゲートＡＤ２２の他方
の入力端子（負入力端子）が判定回路２２５の補正信号
Ｓ２２５−４の出力ラインに接続され、出力端子がフリ
ップフロップＦＦ３５のＤ入力に接続されている。フリ
ップフロップＦＦ３５のＱ出力がＡＮＤゲートＡＤ２３
の一方の入力端子に接続されている。ＡＮＤゲートＡＤ
２３の他方の入力端子（負入力端子）が判定回路２２５
の補正信号Ｓ２２５−５の出力ラインに接続され、出力
端子がフリップフロップＦＦ３６のＤ入力に接続されて
いる。フリップフロップＦＦ３６のＱ出力がＯＲゲート
ＯＲ２３の一方の入力端子に接続されている。ＯＲゲー
トＯＲ２３の他方の入力端子が判定回路２１４の補正信
号Ｓ２２５−６の出力ラインに接続され、出力端子がフ
リップフロップＦＦ３７のＤ入力に接続されている。ま
た、フリップフロップＦＦ３３，ＦＦ３４，ＦＦ３５の
Ｑ出力が検出器２１２に入力される。さらに、フリップ
フロップＦＦ３７〜ＦＦ４８のＱ出力とＤ入力が縦続接
続され、またフリップフロップＦＦ３６〜ＦＦ４８のＱ
出力が検出器２３３に入力され、フリップフロップＦＦ
４８のＱ出力が補正後の信号として次段の第４の補正回
路１２１５に出力される。

【００８９】検出器２２１は、フリップフロップＦＦ２
１〜ＦＦ３２のＱ出力から後方の３Ｔ〜１１Ｔを検出
し、検出結果を信号Ｓ２２１として判定回路２２５に出
力する。たとえば３Ｔ〜１１Ｔを検出すると、たとえば
信号Ｓ２２１をハイレベルで出力する。

【００９０】２Ｔ検出器２２２は、フリップフロップＦ
Ｆ３３，ＦＦ３４，ＦＦ３５のＱ出力から後方の２Ｔを
検出すると、たとえばハイレベルの信号Ｓ２２２を判定
回路２２５に出力する。

【００９１】検出器２２３は、フリップフロップＦＦ３
７〜ＦＦ４８のＱ出力から前方の３Ｔ〜１１Ｔを検出
し、検出結果を信号Ｓ２２３として判定回路２２５に出
力する。たとえば３Ｔ〜１１Ｔを検出すると、たとえば
信号Ｓ２２３をハイレベルで出力する。

【００９２】位相エラー演算回路２２４は、ディジタル
ＰＬＬ回路１１１において、通常速動作時は、４．３２
１８ＭＨｚ×８（＝３４．５７４４ＭＨｚ）、倍速動作
時は４．３２１８ＭＨｚ×６（＝２５．９３０８ＭＨ
ｚ）である基準クロックＨＩＦを用いて検出された結果
である３ビットの位相エラー情報Ｓ１１１に基づいて、
２Ｔ検出器２２２で２Ｔが検出されたときのＥＦＭ信号
の後方エッジをＡ，前方エッジをＢとして、この各エッ
ジのＡ、Ｂの位相エラーが揃うタイミングで、Ａ、Ｂの
値の大小比較を行い、この演算結果を用いて、図１１に
示す条件に従って２Ｔを３Ｔへ補正する方向を決定する
ための信号Ｓ２２４として判定回路２２５に出力する。
たとえば図１１に示すように、前エッジが位相進み＋４
（１００）で後エッジが位相進み＋２（０１０）では、
前方へ１Ｔ伸ばす。また、前エッジが位相進み＋２（０
１０）で後エッジが位相遅れ−３（１０１）では、後方
へ１Ｔ伸ばす。このように、前方へ１Ｔ伸ばすか、後方
へ１Ｔ伸ばすかが、図１１に示すように、位相エラー情
報Ｓ１１１の内容に応じて条件付けがされている。ま
た、図１１中に丸印を付した箇所は、前方または後方の
選択可能条件を示すしている。

【００９３】なお、本回路では、スキューの状態によっ
て補正する方向が変わる場合があるため、Ａ＝Ｂの時、
前方、後方の補正を選択可能としている。

【００９４】判定回路２２５は、たとえば検出器２２
１，２２２，２２３による検出信号Ｓ２２１，Ｓ２２
２，Ｓ２２３の入力レベルおよび位相エラー演算回路２
２４による２Ｔ→３Ｔの補正方向指示信号Ｓ２２４に従
って、２Ｔを除去または指示信号に従った前方または後
方を補正すべく補正信号Ｓ２２５−１〜Ｓ２２５−６を
所定のレベルで出力する。たとえば、前方に補正する場
合には、補正信号Ｓ２２５−３，Ｓ２２５−４，Ｓ２２
５−５、およびＳ２２５−６をハイレベルで出力し、補
正信号Ｓ２２５−１および２２５−２をローレベルで出
力する。また、後方に補正する場合には、補正信号Ｓ２
２５−１，Ｓ２２５−２、およびＳ２２５−４をハイレ
ベルで出力し、補正信号Ｓ２２５−３，Ｓ２２５−５、
およびＳ２２５−６をローレベルで出力する。また、２
Ｔを除去する場合には、補正信号Ｓ２２５−２およびＳ
２２５−５をハイレベルで出力し、Ｓ２２５−１，Ｓ２
２５−３，Ｓ２２５−４、およびＳ２２５−６をローレ
ベルで出力する。

【００９５】次に、上記構成を有する第３の補正回路１
２１４の第１、第２および第３の補正動作を順を追って
説明する。

【００９６】（１）ＤＰＬＬからの 位相エラーを利用し
た補正 ＤＳＰ回路１０においては、ＰＬＬアシンメトリ補正回
路１１で、図９（Ｄ）に示すような２値化されたＥＦＭ
信号をもとに、図９（Ｃ）に示す再生クロックＰＣＫを
動作モードに応じて逓倍された図９（Ａ）に示すような
基準クロックＨＩＦが、ディジタルＤＰＬＬ回路１１１
で生成される。なお、図９の例では、基準クロックＨＩ
Ｆは、再生クロックＰＣＫの８倍（通常速動作時４．３
２１８ＭＨｚ×８）されたクロックとして生成された場
合を示している。そして、ディジタルＤＰＬＬ回路１１
１では、ＥＦＭ信号と再生クロックＰＣＫの同期を取る
場合、基準クロックＨＩＦを用いて位相エラー量が検出
される。このＥＦＭ信号と再生クロックＰＣＫの位相の
関係が、図９（Ｂ）に示されている。

【００９７】図９（Ｄ）に示すようなＥＦＭ信号が入力
され同期化を行った場合、図９（Ｅ）に示すように２Ｔ
として検出される。この２Ｔが検出された時のＥＦＭ信
号の後方エッジをＡ、前方エッジをＢとする。そして、
ディジタルＤＰＬＬ回路１１１より得られる位相エラー
と値の関係は以下にようになり、括弧内の３ビットの情
報が位相エラー情報Ｓ１１１として補正部１２に出力さ
れる。

【００９８】通常速動作時 位相進み ＋４（１００） 位相進み ＋３（０１１） 位相進み ＋２（０１０） 位相進み ＋１（００１） 位相差無し ０（０００） 位相遅れ −１（１１１） 位相遅れ −２（１１０） 位相遅れ −３（１０１）

【００９９】このディジタルＤＰＬＬ回路１１１より得
られた位相エラー情報Ｓ１１１は、２Ｔ ＥＦＭエッジ
演算回路２２４に入力され、以下の内容が実行される。
すなわち、２Ｔ検出器２２２で２Ｔが検出されたときの
各エッジに対して、前方のエッジの位相差の値は、図９
（Ｇ）のタイミングで出現する。この図９（Ｇ）に示す
信号を２ＰＣＫ分遅延させたものが、図９（Ｉ）に示す
ようになる。この各エッジのＡ、Ｂの位相エラーが揃う
タイミングで、Ａ、Ｂの値の大小比較が行われる。そし
て、図９（Ｊ）に示す演算結果を用いて、図１１に示す
条件に従って２Ｔを３Ｔへ補正する方向が決定される。
この図１１の結果をもとに、図９（Ｄ）に示すのＥＦＭ
信号は、２Ｔ→３Ｔ判定回路２２５へ、補正方向の信号
が送られ、２Ｔが３Ｔに補正される。

【０１００】（２）前後のＴの長さ を比較しての補正 次に、図１０のタイミングチャートに関連付けて、上述
した（１）の補正の他に、２Ｔが出現した場合の補正に
ついて説明する。ここでは、２Ｔを含む連続したパター
ンｍＴ−２Ｔ−ｎＴのが入力された場合の補正を説明す
る。（ｍ、ｎは３〜１１の整数）

【０１０１】図１０（Ｂ）に示す対象となるＥＦＭ信号
のエッジ検出前の信号が、エッジ検出後、図１０（Ｃ）
に示すようになる。この信号が第３の補正回路１２１４
に入力され、２Ｔの後方３Ｔ〜１１Ｔを検出するための
レジスタから再生クロックＰＣＫのクロック周期でシフ
トして入力される。そして、図１０（Ｄ）に示すよう
に、補正対象の２Ｔが検出された時に、後方、前方の３
Ｔ〜１１Ｔを検出した場合、後方ｍＴ、前方ｎＴの大小
比較が行われ、以下の条件で、２Ｔから３Ｔの補正が行
われる。

【０１０２】対象補正内容 ｍ＞ｎ（ｍＴ−２Ｔ−ｎＴ
−＞ （ｍ−１）Ｔ−３Ｔ−ｎＴ）

【０１０３】対象補正内容 ｍ＜ｎ（ｍＴ−２Ｔ−ｎＴ
−＞ ｍＴ−３Ｔ−（ｎ−１）Ｔ）

【０１０４】図１０の例では、ｍ＝５Ｔ、ｎ＝６Ｔの時
ｍ＞ｎとなり、２Ｔ除去判定回路２２５で、図１０
（Ｅ）に示す後方補正信号が有効となる。その結果、図
１０（Ｆ）に示すような補正結果が得られる。後段のＥ
ＦＭ変調回路１２１７で変調された後の補正ＥＦＭ信号
は、図１０（Ｇ）に示すように、５Ｔ−３Ｔ−５Ｔの信
号となる。すなわち、２Ｔを含む連続したパターン６Ｔ
−２Ｔ−５ＴのＥＦＭ信号は、第３の補正回路１２１４
により５Ｔ−３Ｔ−５Ｔの信号に補正される。

【０１０５】なお、本回路では、ｍ＝ｎの場合が発生す
るため、ｍ＝ｎの時、前方、後方の補正を設定可能であ
る。

【０１０６】（３）２Ｔが出現した 場合強制的に３Ｔへ
補正 第１の補正回路１２１２および第２の補正回路１２１３
を通過後の信号について、２Ｔ検出器２２２で検出され
た場合、下記のように強制的に２Ｔから３Ｔへの補正が
行われる。

【０１０７】（３−１）強制的に３Ｔに補正される。な
お、この補正方向である前方／後方は選択可能である。 （３−２）強制的に３Ｔに補正される。このときの補正
を２Ｔが検出される毎に、前方−＞後方が交互に繰り返
される。

【０１０８】次に、第４の補正回路１２１５の構成およ
び機能について説明する。図１２は、第４の補正回路１
２１５の構成例を示す回路図、図１３は図１２のタイミ
ングチャートである。

【０１０９】この第４の補正回路１２１５は、第１の補
正回路１２１２、第２の補正回路１２１３、および第３
の補正回路１２１４を通過した後の信号に、残っている
１Ｔが検出されたときに、前後に１Ｔ拡張して１Ｔから
３Ｔへ補正を行う。

【０１１０】そして、第４の補正回路１２１５は、図１
２に示すように、Ｄ型フリップフロップＦＦ５１〜ＦＦ
５５、２入力ＡＮＤゲートＡＤ５１，ＡＤ５２、２入力
ＯＲゲートＯＲ５１，ＯＲ５２、１Ｔ検出器２３１、お
よび１Ｔ→３Ｔ補正判定回路２３２により構成されてい
る。

【０１１１】フリップフロップＦＦ５１〜ＦＦ５５のク
ロックＣＫ端子にＰＬＬアシンメトリ回路１１のディジ
タルＰＬＬ回路１１１で生成された再生クロック（１Ｔ
のチャネルクロック）ＰＣＫが供給されている。そし
て、フリップフロップＦＦ５１のＤ入力にＮＲＺ変換・
エッジ検出回路１２１１でエッジ検出された信号Ｓ1211
（第３の補正回路１２１４の出力信号）が入力される。
またフリップフロップＦＦ５１Ｑ出力がＯＲゲートＯＲ
５１の一方の入力端子に接続されている。ＯＲゲートＯ
Ｒ５１の他方の入力端子が判定回路２３２の補正信号Ｓ
２３２の出力ラインに接続され、出力端子がフリップフ
ロップＦＦ５２のＤ入力に接続されている。フリップフ
ロップＦＦ５２のＱ出力がＡＮＤゲートＡＤ５１の一方
の入力端子に接続されている。ＡＮＤゲートＡＤ５１の
他方の入力端子（負入力端子）が判定回路２３２の補正
信号Ｓ２３２の出力ラインに接続され、フリップフロッ
プＦＦ５３のＤ入力に接続されている。フリップフロッ
プＦＦ５３のＱ出力がＡＮＤゲートＡＤ５２の一方の入
力端子に接続されている。ＡＮＤゲートＡＤ５２の他方
の入力端子（負入力端子）が判定回路２３２の補正信号
Ｓ２３２の出力ラインに接続され、出力端子がフリップ
フロップＦＦ５４のＤ入力に接続されている。フリップ
フロップＦＦ５４のＱ出力がＯＲゲートＯＲ５２の一方
の入力端子に接続されている。ＯＲゲートＯＲ５２の他
方の入力端子が判定回路２３２の補正信号Ｓ２３２の出
力ラインに接続され、出力端子がフリップフロップＦＦ
５５のＤ入力に接続されている。そして、フリップフロ
ップＦＦ５５のＱ出力が補正後の信号としてセレクタ１
２１６を介してＥＦＭ変調回路１２１７に出力される。
また、フリップフロップＦＦ５２，ＦＦ５３のＱ出力が
１Ｔ検出器２３１に入力される。

【０１１２】１Ｔ検出器２３１は、フリップフロップＦ
Ｆ５２，ＦＦ５３のＱ出力から１Ｔを検出し、検出結果
を信号Ｓ２３１として判定回路２３２に出力する。たと
えば１Ｔを検出すると、信号Ｓ２３１をハイレベルで出
力する。

【０１１３】判定回路２３２は、検出器２３１による検
出信号Ｓ２３１をハイレベルで入力すると、１Ｔを３Ｔ
の補正すべく、１Ｔ→３Ｔ補正信号Ｓ２３２をＯＲゲー
トＯＲ５１，ＯＲ５２の他方の入力端子およびＡＮＤゲ
ートＡＤ５１，ＡＤ５２の他方の入力端子（負入力端
子）に出力する。

【０１１４】次に、上記構成を有する第４の補正回路１
２１５の補正動作を説明する。図１３（Ｂ）に示す対象
となるＥＦＭ信号のエッジ検出前の信号が、エッジ検出
後、図１３（Ｃ）に示すようになる。この信号が第４の
補正回路１２１５に入力され、レジスタから再生クロッ
クＰＣＫのクロック周期でシフトして入力される。補正
対象の１Ｔが検出された時、図１３（Ｄ）に示すよう
に、１Ｔから３Ｔへの補正が行われる。後段のＥＦＭ変
調回路１２１７で変調された後の補正ＥＦＭ信号は、図
１３（Ｄ）に示すように、３Ｔ−３Ｔ−３Ｔの信号とな
る。すなわち、１Ｔを含む連続したパターン４Ｔ−１Ｔ
−４ＴのＥＦＭ信号は、第４の補正回路１２１５により
３Ｔ−３Ｔ−３Ｔの信号に補正される。

【０１１５】なお、第４の補正回路１２１５では、機能
選択信号を与えることにより、補正のON／OFF 可能とし
ている。

【０１１６】次に、図１の回路の動作を説明する。符号
変調を用いた情報が記録されているディスク１はスピン
ドルモータ２によって回転駆動され、ディスク１の記録
情報は光学式ピックアップ３によって読み取られる。こ
のピックアップ３の出力信号は、Ｉ（電流）／Ｖ（電
圧）アンプ８で電流信号から電圧信号に変換され、さら
にＲＦイコライズ回路９で波形整形された後、ＲＦ信号
としてＤＳＰ回路１０に供給される。

【０１１７】ＤＳＰ回路１０では、ＲＦイコライザ９に
よるＲＦ信号がＰＬＬアシンメトリ補正回路１１に入力
され、ＲＦ信号に対するアシンメトリの補正が行われ、
２値化したＲＦ信号（ＥＦＭ信号）としてＥＦＭブロッ
ク１２に出力される。また、ＰＬＬアシンメトリ補正回
路１１では、２値の信号エッジ（２値のパルス列信号）
に基づいて周波数４．３２１８ＭＨｚの再生クロックＰ
ＣＫが生成される。そして、ディジタルＰＬＬ回路１１
１では、２値化されたＥＦＭ信号をもとに、再生クロッ
クＰＣＫの逓倍の基準クロックＨＩＦが生成され、ＥＦ
Ｍ信号とＰＣＫ信号の同期を取るにあたって、基準クロ
ックＨＩＦを用いて位相エラー量が検出される。このＲ
Ｆ信号の位相エラーは、３ビットの位相エラー情報Ｓ１
１１としてＥＦＭブロック１２の補正部１２１に供給さ
れる。

【０１１８】補正部１２１では、符号変調を用いたディ
スク１の表面に細かく付いた傷や、たとえばＲＦイコラ
イザ９におけるコンパレートレベルのずれによってフォ
ーマット上エラーとなっていた、本来存在し得ないＥＦ
Ｍ信号に対して含まれる１Ｔ信号または２Ｔ信号が所定
の方式に従って０または３Ｔ信号に補正される。さらに
具体的には、ＰＬＬアシンメトリ補正回路１１で２値化
されたＲＦ信号のエッジ検出が行われてＮＲＺ変換され
る。そして、ディジタルＰＬＬ回路１１１で生成された
クロックを用いて同期化され、第１〜第４の補正回路１
２１２〜１２１５で、同期化したときに発生したフォー
マット上はＥＦＭ信号として本来存在し得ない１Ｔ，２
Ｔ（Ｔはチャネルクロックの周期）の検出が行われ、検
出した１Ｔ，２Ｔの信号が、所定の条件に従って０また
は３Ｔに補正される。

【０１１９】補正部１２の第１〜第４の補正回路１２１
２〜１２１５で補正された信号は、セレクタ１２１６を
介してＥＦＭ変調回路１２１７に入力されてＥＦＭ変調
される。ＥＦＭ変調された信号はＥＦＭ復調回路１２２
で復調される。そして、復調されたＥＦＭ信号は、ディ
ジタルオーディオのデータと、エラー訂正・検出用のパ
リティになるとともに、フレーム同期信号のすぐ後ろに
入っているサブコードが復調される。このサブコード
は、サブコード処理回路１３を経てコントローラ２０に
供給される。また、ＥＦＭ復調後のデータは一端ＲＡＭ
１４に格納され、エラー訂正回路１５によってエラー訂
正・検出用のパリティに基づいてエラー訂正が行われ
る。エラー訂正後のデータは、デ・インターリーブ回路
１６にてＣＩＲＣ(Cross Interleave Reed-Solomon Cod
e)のインターリーブが解かれ、Ｌ／Ｒｃｈのオーディオ
信号として出力される。

【０１２０】以上説明したように、本実施形態によれ
ば、ＰＬＬアシンメトリ補正回路１１で２値化されたＲ
Ｆ信号のエッジ検出を行ってＮＲＺ変換してディジタル
ＰＬＬ回路１１で生成されたクロックを用いて同期化
し、同期化したときに発生したフォーマット上はＥＦＭ
信号として本来存在し得ない１Ｔ，２Ｔ（Ｔはチャネル
クロックの周期）の検出を行い、検出した１Ｔ，２Ｔの
信号を、所定の条件に従って０または３Ｔに補正して、
ＲＦ信号から１Ｔ，２Ｔを除去し、その１Ｔ，２Ｔを除
去したＲＦ信号をＥＦＭ変調する補正部１２１と、ＥＦ
Ｍ変調後の信号をＥＦＭ復調する復調回路１２２とを含
むＥＦＭブロック１２を設けたので、今までエラーとな
っていた信号を復元できる。そのため、エラー訂正回路
１５で訂正を行う信号が、３Ｔから１１Ｔのフォーマッ
トに補正されるため、Ｃ１、Ｃ２のエラーレートが改善
され、プレイアビリティの向上ができる。そして、結果
的にエラーレートの向上、プレイアビリティの向上を図
れる利点がある。

【０１２１】また、ディスク表面に細かく付いた傷によ
ってＲＦ信号の振幅レベルが下がり正確にＲＦ信号が入
力されないもの、また、アシンメトリのずれによってス
ライスレベルがプラス、またはマイナス側にシフトして
しまい正確に２値化されずに発生した、１Ｔ、２Ｔの信
号を除去することができる。このため、これらのアシン
メトリずれディスクや傷ディスクなどの粗悪ディスクに
対して再生能力を向上することができる利点がある。

【０１２２】なお、本実施形態では、補正部１２１にお
いて、２Ｔ→３Ｔ補正を行う第３の補正回路１２１４を
通過した信号を、１Ｔ→３Ｔ補正を行う第４の補正回路
１２１５に入力させるように構成したが、第２の補正回
路１２１３を通過した信号を第４の補正回路１２１５に
入力させ、第４の補正回路１２１５を通過した信号を第
３の補正回路１２１４に入力させて２Ｔ→３Ｔ補正を行
うように構成してもよい。この場合、制御信号により第
２の補正回路１２１３→第３の補正回路１２１４→第４
の補正回路１２１５の接続形態と、第２の補正回路１２
１３→第４の補正回路１２１５→第３の補正回路１２１
４の接続形態とを図示しないスイッチ回路により切り替
えるように構成することも可能である。

【０１２３】このように補正の順番について入れ替えの
機能を設けることで、ディスクの再生状態により１Ｔ、
２Ｔの出現状態が変化した場合、補正結果が悪化するの
を軽減することができる利点がある。

【０１２４】

【発明の効果】以上説明したように、本発明によれば、
発生した１Ｔ、２Ｔ信号を補正することにより、今まで
エラーとなっていた信号を復元できる。そのため、エラ
ー訂正回路で訂正を行う信号が、３Ｔから１１Ｔのフォ
ーマットに補正されるため、結果的にエラーレートの向
上、プレイアビリティの向上を図れる利点がある。

【０１２５】また、ディスク表面に細かく付いた傷によ
ってＲＦ信号の振幅レベルが下がり正確にＲＦ信号が入
力されないもの、また、アシンメトリのずれによってス
ライスレベルがプラス、またはマイナス側にシフトして
しまい正確に２値化されずに発生した、１Ｔ、２Ｔの信
号を除去することができる。このため、これらのアシン
メトリずれディスクや傷ディスクなどの粗悪ディスクに
対して再生能力を向上することができる利点がある。

【０１２６】また、補正の順番について入れ替えの機能
と補正機能の選択手段を設けることで、ディスクの再生
状態により１Ｔ、２Ｔの出現状態が変化した場合、補正
結果が悪化するのを軽減することができる利点がある。

【図面の簡単な説明】

【図１】本発明に係る復号装置が適用されるＣＤプレー
ヤの制御系の一実施形態を示す構成図である。

【図２】本発明に係るＥＦＭブロックの構成を示すブロ
ック図である。

【図３】本発明に係るＥＦＭブロックの補正回路の構成
例を示すブロック図である。

【図４】図３の第１の補正回路の構成例を示す回路図で
ある。

【図５】図４の動作を説明するためのタイミングチャー
トである。

【図６】図３の第２の補正回路の構成例を示す回路図で
ある。

【図７】図６の動作を説明するためのタイミングチャー
トである。

【図８】図３の第３の補正回路の構成例を示す回路図で
ある。

【図９】図８におけるディジタルＰＬＬ回路からの位相
エラーを利用した補正時のタイミングチャートである。

【図１０】図８における前後のＴの長さを比較しての補
正時のタイミングチャートである。

【図１１】位相エラーによって補正を行う方向を決定す
るための条件を示す図である。

【図１２】図３の第４の補正回路の構成例を示す回路図
である。

【図１３】図１２の動作を説明するためのタイミングチ
ャートである。

【符号の説明】

１…ディスク、２…スピンドルモータ、３…ピックアッ
プ、８…Ｉ／ＶＡｍｐ、９…ＲＦイコライザ、１０…Ｄ
ＳＰ回路、１１…ＰＬＬアシンメトリ補正回路、１１１
…ディジタルＰＬＬ回路、１２…ＥＦＭブロック、１２
１…補正部、１２２…復調回路、１３…サブコード処理
回路、１４…ＲＡＭ、１５…エラー訂正回路、１６…デ
・インタリーブ回路、１７…クロック発生器、１８…ス
ピンドル・サーボ信号処理回路、２０…コントローラ、
２２…光学系サーボ信号処理回路１２１１…ＮＲＺ変換
・エッジ検出回路、１２１２…第１の補正回路、１２１
３…第２の補正回路、１２１４…第３の補正回路、１２
１５…第４の補正回路、１２１６…セレクタ、１２１７
…ＥＦＭ変調回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 宏正 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5D044 BC01 BC03 CC04 GL13 GL28

Claims (43)

【特許請求の範囲】
1. 【請求項１】 ２個のシンボルにより構成される符号系
   列の同一のシンボル間に連続して配置される他の上記シ
   ンボルの長さである連続長が所定の規定長として規定さ
   れている符号であって、チャネルビット列のビット間隔
   をＴとすると、最小反転間隔が３Ｔである符号を復号す
   る復号装置であって、 符号系列から最小反転間隔を３Ｔより小さく正常な場合
   に本来存在し得ないＴのパターンを検出する検出手段
   と、 上記検出手段で本来存在し得ないＴのパターンが検出さ
   れると、当該パターンを３Ｔ以上の正常なフォーマット
   の信号に補正する補正手段とを有する復号装置。
2. 【請求項２】 上記検出手段は、１Ｔを含む連続したＴ
   のパターンを検出し、 上記補正手段は、１Ｔを含む連続したＴのパターンが検
   出されると、１Ｔ部分を除去して、３Ｔ以上の正常なフ
   ォーマットの信号に補正する請求項１記載の復号装置。
3. 【請求項３】 上記検出手段は、１Ｔを含む連続したＴ
   のパターンを検出し、 上記補正手段は、１Ｔを含む連続したＴのパターンが検
   出されると、１Ｔ部分を３Ｔに補正する請求項１記載の
   復号装置。
4. 【請求項４】 上記検出手段は、１Ｔを含む連続したパ
   ターンを検出し、 上記補正手段は、１Ｔを含む連続したパターンが検出さ
   れると、３Ｔ以上の任意のフォーマットの信号に補正す
   る請求項１記載の復号装置。
5. 【請求項５】 上記検出手段は、１Ｔおよび２Ｔを含む
   連続したＴのパターンを検出し、 上記補正手段は、１Ｔおよび２Ｔを含む連続したＴのパ
   ターンが検出されると、３Ｔ以上の任意のフォーマット
   の信号に補正する請求項１記載の復号装置。
6. 【請求項６】 上記検出手段は、２Ｔを含む連続したＴ
   のパターンを検出し、 上記補正手段は、２Ｔを含む連続したＴのパターンが検
   出されると、２Ｔ部分を除去して、３Ｔ以上の正常なフ
   ォーマットの信号に補正する請求項１記載の復号装置。
7. 【請求項７】 上記検出手段は、２Ｔを含む連続したＴ
   のパターンを検出し、 上記補正手段は、２Ｔを含む連続したＴのパターンが検
   出されると、２Ｔ部分を３Ｔに補正する請求項１記載の
   復号装置。
8. 【請求項８】 上記検出手段は、２Ｔを含む連続したパ
   ターンを検出し、上記補正手段は、２Ｔを含む連続した
   パターンが検出されると、３Ｔ以上の任意のフォーマッ
   トの信号に補正する請求項１記載の復号装置。
9. 【請求項９】 上記補正手段は、２Ｔが検出された場
   合、当該２Ｔ部分の前後のＴの長さを比較して長い方へ
   補正する請求項１記載の復号装置。
10. 【請求項１０】 上記補正手段は、２Ｔの２値化信号の
    各エッジの位相エラーを比較して、比較結果に応じて当
    該２Ｔ部分の前後のいずれの方向に補正するかを決定
    し、決定した方向に当該２Ｔを３Ｔに補正する請求項１
    記載の復号装置。
11. 【請求項１１】 上記補正手段は、２Ｔが検出された場
    合、強制的に前方または後方へ１Ｔ伸ばし３Ｔに補正す
    る請求項１記載の復号装置。
12. 【請求項１２】 上記補正手段は、２Ｔの検出毎に、強
    制的に１Ｔ伸ばす方向を前方および後方で交互に行う請
    求項１１記載の復号装置。
13. 【請求項１３】 上記補正手段は、１Ｔが検出された場
    合、強制的に前方および後方へ１Ｔ伸ばし３Ｔに補正す
    る請求項１記載の復号装置。
14. 【請求項１４】 上記補正手段は、１Ｔが検出されると
    当該１Ｔ部分を除去して、３Ｔ以上の正常なフォーマッ
    トの信号に補正する第１の補正回路と、 上記第１の補正回路の出力信号から、２Ｔを検出する
    と、当該２Ｔ部分を３Ｔに補正する第２の補正回路と、 上記第２の補正回路の出力信号から、２Ｔを検出する
    と、２Ｔの２値化信号の各エッジの位相エラーを比較し
    て、比較結果に応じて当該２Ｔ部分の前後のいずれの方
    向に補正するかを決定し、決定した方向に当該２Ｔを３
    Ｔに補正する第３の補正回路と、 上記第３の補正回路の出力信号から、１Ｔを検出する
    と、当該１Ｔ部を３Ｔに補正する第４の補正回路とを有
    する請求項１記載の復号装置。
15. 【請求項１５】 上記第３の補正回路と上記第４の補正
    回路の信号ラインの位置を、上記第２の補正回路の出力
    と当該補正手段の出力との間で接続切り替え可能な手段
    を有する請求項１４記載の復号装置。
16. 【請求項１６】 ２個のシンボルにより構成される符号
    系列の同一のシンボル間に連続して配置される他の上記
    シンボルの長さである連続長が所定の規定長として規定
    されている符号データであって、所定の記録媒体に記録
    された、チャネルビット列（記録波形列）のビット間隔
    をＴとすると、最小反転間隔が３Ｔである符号データを
    再生するデータ再生装置であって、 上記記録媒体からＲＦ信号を再生する手段と、 再生されたＲＦ信号から最小反転間隔を３Ｔより小さく
    正常な場合に本来存在し得ないＴのパターンを検出する
    検出手段と、 上記検出手段で本来存在し得ないＴのパターンが検出さ
    れると、当該パターンを３Ｔ以上の正常なフォーマット
    の信号に補正する補正手段と、 上記補正手段で補正された信号に対してエラー訂正を行
    うエラー訂正回路とを有するデータ再生装置。
17. 【請求項１７】 上記検出手段は、１Ｔを含む連続した
    Ｔのパターンを検出し、 上記補正手段は、１Ｔを含む連続したＴのパターンが検
    出されると、１Ｔ部分を除去して、３Ｔ以上の正常なフ
    ォーマットの信号に補正する請求項１６記載のデータ再
    生装置。
18. 【請求項１８】 上記検出手段は、１Ｔを含む連続した
    Ｔのパターンを検出し、 上記補正手段は、１Ｔを含む連続したＴのパターンが検
    出されると、１Ｔ部分を３Ｔに補正する請求項１６記載
    のデータ再生装置。
19. 【請求項１９】 上記検出手段は、１Ｔを含む連続した
    パターンを検出し、上記補正手段は、１Ｔを含む連続し
    たパターンが検出されると、３Ｔ以上の任意のフォーマ
    ットの信号に補正する請求項１６記載のデータ再生装
    置。
20. 【請求項２０】 上記検出手段は、１Ｔおよび２Ｔを含
    む連続したＴのパターンを検出し、 上記補正手段は、１Ｔおよび２Ｔを含む連続したＴのパ
    ターンが検出されると、３Ｔ以上の任意のフォーマット
    の信号に補正する請求項１６記載のデータ再生装置。
21. 【請求項２１】 上記検出手段は、２Ｔを含む連続した
    Ｔのパターンを検出し、 上記補正手段は、２Ｔを含む連続したＴのパターンが検
    出されると、２Ｔ部分を除去して、３Ｔ以上の正常なフ
    ォーマットの信号に補正する請求項１６記載の復号装
    置。
22. 【請求項２２】 上記検出手段は、２Ｔを含む連続した
    Ｔのパターンを検出し、 上記補正手段は、２Ｔを含む連続したＴのパターンが検
    出されると、２Ｔ部分を３Ｔに補正する請求項１６記載
    のデータ再生装置。
23. 【請求項２３】 上記検出手段は、２Ｔを含む連続した
    パターンを検出し、 上記補正手段は、２Ｔを含む連続したパターンが検出さ
    れると、３Ｔ以上の任意のフォーマットの信号に補正す
    る請求項１６記載のデータ再生装置。
24. 【請求項２４】 上記補正手段は、２Ｔが検出された場
    合、当該２Ｔ部分の前後のＴの長さを比較して長い方へ
    補正する請求項１６記載のデータ再生装置。
25. 【請求項２５】 上記補正手段は、２Ｔの２値化信号の
    各エッジの位相エラーを比較して、比較結果に応じて当
    該２Ｔ部分の前後のいずれの方向に補正するかを決定
    し、決定した方向に当該２Ｔを３Ｔに補正する請求項１
    ６記載のデータ再生装置。
26. 【請求項２６】 上記補正手段は、２Ｔが検出された場
    合、強制的に前方または後方へ１Ｔ伸ばし３Ｔに補正す
    る請求項１６記載のデータ再生装置。
27. 【請求項２７】 上記補正手段は、２Ｔの検出毎に、強
    制的に１Ｔ伸ばす方向を前方および後方で交互に行う請
    求項２６記載のデータ再生装置。
28. 【請求項２８】 上記補正手段は、１Ｔが検出された場
    合、強制的に前方および後方へ１Ｔ伸ばし３Ｔに補正す
    る請求項１６記載のデータ再生装置。
29. 【請求項２９】 上記補正手段は、１Ｔが検出されると
    当該１Ｔ部分を除去して、３Ｔ以上の正常なフォーマッ
    トの信号に補正する第１の補正回路と、 上記第１の補正回路の出力信号から、２Ｔを検出する
    と、当該２Ｔ部分を３Ｔに補正する第２の補正回路と、 上記第２の補正回路の出力信号から、２Ｔを検出する
    と、２Ｔの２値化信号の各エッジの位相エラーを比較し
    て、比較結果に応じて当該２Ｔ部分の前後のいずれの方
    向に補正するかを決定し、決定した方向に当該２Ｔを３
    Ｔに補正する第３の補正回路と、 上記第３の補正回路の出力信号から、１Ｔを検出する
    と、当該１Ｔ部を３Ｔに補正する第４の補正回路とを有
    する請求項１６記載のデータ再生装置。
30. 【請求項３０】 上記第３の補正回路と上記第４の補正
    回路の信号ラインの位置を、上記第２の補正回路の出力
    と当該補正手段の出力との間で接続切り替え可能な手段
    を有する請求項２９記載のデータ再生装置。
31. 【請求項３１】 ２個のシンボルにより構成される符号
    系列の同一のシンボル間に連続して配置される他の上記
    シンボルの長さである連続長が所定の規定長として規定
    されている符号であって、チャネルビット列のビット間
    隔をＴとすると、最小反転間隔が３Ｔである符号を復号
    する復号方法であって、 符号系列から最小反転間隔を３Ｔより小さく正常な場合
    に本来存在し得ないＴのパターンを検出し、 本来存在し得ないＴのパターンを検出すると、当該パタ
    ーンを３Ｔ以上の正常なフォーマットの信号に補正する
    を有する復号方法。
32. 【請求項３２】 １Ｔを含む連続したＴのパターンを検
    出すると、１Ｔ部分を除去して、３Ｔ以上の正常なフォ
    ーマットの信号に補正する請求項３１記載の復号方法。
33. 【請求項３３】 １Ｔを含む連続したＴのパターンを検
    出すと、１Ｔ部分を３Ｔに補正する請求項３１記載の復
    号方法。
34. 【請求項３４】 １Ｔを含む連続したパターンを検出す
    ると、３Ｔ以上の任意のフォーマットの信号に補正する
    請求項３１記載の復号方法。
35. 【請求項３５】 １Ｔおよび２Ｔを含む連続したＴのパ
    ターンを検出すると、３Ｔ以上の任意のフォーマットの
    信号に補正する請求項３１記載の復号方法。
36. 【請求項３６】 ２Ｔを含む連続したＴのパターンを検
    出すると、２Ｔ部分を除去して、３Ｔ以上の正常なフォ
    ーマットの信号に補正する請求項３１記載の復号方法。
37. 【請求項３７】 ２Ｔを含む連続したＴのパターンを検
    出すると、２Ｔ部分を３Ｔに補正する請求項３１記載の
    復号方法。
38. 【請求項３８】 ２Ｔを含む連続したパターンを検出す
    ると、３Ｔ以上の任意のフォーマットの信号に補正する
    請求項３１記載の復号方法。
39. 【請求項３９】 ２Ｔを検出すると、当該２Ｔ部分の前
    後のＴの長さを比較して長い方へ補正する請求項３１記
    載の復号方法。
40. 【請求項４０】 ２Ｔの２値化信号の各エッジの位相エ
    ラーを比較して、比較結果に応じて当該２Ｔ部分の前後
    のいずれの方向に補正するかを決定し、決定した方向に
    当該２Ｔを３Ｔに補正する請求項３１記載の復号方法。
41. 【請求項４１】 ２Ｔを検出した場合、強制的に前方ま
    たは後方へ１Ｔ伸ばし３Ｔに補正する請求項３１記載の
    復号方法。
42. 【請求項４２】 ２Ｔの検出毎に、強制的に１Ｔ伸ばす
    方向を前方および後方で交互に行う請求項４１記載の復
    号方法。
43. 【請求項４３】 １Ｔを検出した場合、強制的に前方お
    よび後方へ１Ｔ伸ばし３Ｔに補正する請求項３１記載の
    復号方法。