JP4193262B2 - 復号装置およびデータ再生装置、並びに復号方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＲＬＬ(Run Length Limited)符号を用いて情報を記録した、たとえばＣＤ（コンパクトディスク）やＭＤ（ミニディスク）と称されるディジタル・オーディオ・ディスク等の情報記録媒体から読み出したＲＦ信号を復号して、チャネルビットデータを出力する復号装置およびデータ再生装置、並びに復号方法に関するものである。
【０００２】
【従来の技術】
データを伝送したり、たとえば磁気ディスク、光ディスク、光磁気ディスク等の記録媒体にデータを記録する際に、伝送や記録に適するようにデータの変調が行われる。
このような変調符号の１つとしてブロック符号が知られている。
【０００３】
このブロック符号は、データ列をｍ×ｉビットからなる単位（以下、データ語という）にブロック化し、このデータ語を適当な符号則に従ってｎ×ｉビットからなる符号に変換するものである。
このブロック符号は、ｉ＝１のときには固定長符号となる。また、ｉが複数個選べるとき、すなわちｉが２以上で最大のｉであるｉmax ＝ｒで変換したときには可変長符号となる。
ブロック符号化された符号は、可変長符号（ｄ，ｋ；ｍ，ｎ；ｒ）と表される。
ここで、ｉは拘束長であり、ｒは最大拘束長である。また、ｄおよびｋは符号系列内の連続する「１」の間に入る「０」の最小連続個数および「０」の最大連続個数である。
【０００４】
以下に、具体例としてディジタル・オーディオ・ディスクの変調方式について説明する。
【０００５】
ディジタル・オーディオ・ディスク、たとえばＣＤ方式のディスクでは、ＥＦＭ（Eight to Fourteen Modulation) と呼ばれる変調方式が採られている。
ＣＤのディスクに記録されているデータは、４４．１ｋＨｚでサンプリングした１６ビットのデジタルデータを上記（Upper ）／下位（Lower ）側に８ビットずつ２分割され、インターリーブ処理を施した上でＣ１、Ｃ２系列に添ってパリティが付加される。
そして、この８ビットのデータ語があらかじめ定められている１４ビットの符号語（チャネルビット）にパターン変換（ＥＦＭ変調）された後、ＥＦＭ変調後の直流成分を低減させるために、データ間に３ビットの結合ビットが付加されて、ディスクにＮＲＺＩで記録される。
【０００６】
符号系列内の連続する「１」の間に入る「０」の最小連続個数が２、「０」の最大連続個数が１０の条件を満足するように、８ビットから１４ビットへの変換並びに結合ビットが付加される。
したがって、この変調方式のパラメータ（ｄ，ｋ；ｍ，ｎ；ｒ）は、（２，１０；８，１７；１）である。
チャネルビット列（記録波形列）のビット間隔をＴとすると、最小反転間隔はＴmin は３（２＋１）Ｔである。また、最大反転間隔Ｔmax は、１１（＝１０＋１）Ｔである。
すなわち、８ビットから１４ビットへの変換並びに結合ビットが付加されるデータは、最終的に３Ｔから１１Ｔ（１／Ｔ＝４．３２１８ＭＨｚ、１倍）の長さに集約される。
【０００７】
このＥＦＭ信号を復調する際には、ディスクから読み取ったＲＦ信号を波形整形することによって得られる２値のパルス列信号に基づいてクロック（以下、再生クロックと称する）を生成し、この再生クロックを用いて復調処理が行われる。この再生クロックの生成には、一般的に、ＰＬＬ（Phase Locked Loop)回路が用いられている。
【０００８】
この再生クロックＰＣＫの周波数は４．３２１８ＭＨｚである。４．３２１８ＭＨｚはＣＤ方式でＥＦＭ信号をＰＷＭ変調するときのチャネルクロック周波数であり、この３周期から１１周期まで１周期ステップでＥＦＭ信号はＰＷＭ変調されている。
ディスクから読み取られたＲＦ信号が波形整形によって２値化されて得られる２値化信号は、チャネルクロックの周期をＴとすると、ｎＴ（但し、ｎは３〜１１の整数）で変化する信号である。
【０００９】
【発明が解決しようとする課題】
ところで、ＣＤシステムでは、入力されたＲＦ信号を２値化してＥＦＭ復調を行ったとき、ＥＦＭ信号の３Ｔが、傷や、コンパレートレベルのずれによって、１Ｔ、２Ｔとして検出される場合がある。
従来のＣＤシステムの復号装置では、これに対して何も補正を行わず、このＥＦＭ信号の３Ｔから１１Ｔ以外のものは本来存在し得ない信号としてエラーとして扱われ、内部のエラー訂正回路によって訂正される。
【００１０】
ところが、エラー訂正回路のエラー訂正能力には限界があるため、ある一定以上の１Ｔ、２Ｔがランダムに含まれた場合、上述した従来のＣＤシステムの復号装置では、エラー訂正回路で訂正不能となってしまい、プレイアビリティが悪化していた。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、本来存在しえない１Ｔ，２Ｔの補正を行うことができ、エラー訂正回路の処理を軽減でき、プレイアビリティを向上させることができる復号装置およびデータ再生装置、並びに復号方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他の上記シンボルの長さである連続長が所定の規定長として規定されている符号であって、チャネルビット列のビット間隔をＴとすると、最小反転間隔が３Ｔである符号を復号する復号装置であって、符号系列から最小反転間隔を３Ｔより小さく正常な場合に本来存在し得ないＴのパターンを検出する検出手段と、上記検出手段で本来存在し得ないＴのパターンが検出されると、当該パターンを３Ｔ以上の正常なフォーマットの信号に補正する補正手段と、を有し、上記補正手段は、位相エラー情報に基づいて、２Ｔが検出されたときの信号の後方エッジと前方エッジの位相エラーが揃うタイミングで、両エッジにおける大小比較を行い、この演算結果を用いて、所定の条件に従って２Ｔを３Ｔへ補正する方向を決定し、当該決定に応じて前方へ１Ｔ伸ばす補正、または後方へ１Ｔ伸ばす補正を行う補正回路を含む。
【００１３】
また、本発明は、２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他の上記シンボルの長さである連続長が所定の規定長として規定されている符号データであって、所定の記録媒体に記録された、チャネルビット列（記録波形列）のビット間隔をＴとすると、最小反転間隔が３Ｔである符号データを再生するデータ再生装置であって、上記記録媒体からＲＦ信号を再生する手段と、再生されたＲＦ信号から最小反転間隔を３Ｔより小さく正常な場合に本来存在し得ないＴのパターンを検出する検出手段と、上記検出手段で本来存在し得ないＴのパターンが検出されると、当該パターンを３Ｔ以上の正常なフォーマットの信号に補正する補正手段と、上記補正手段で補正された信号に対してエラー訂正を行うエラー訂正回路と、を有し、上記補正手段は、位相エラー情報に基づいて、２Ｔが検出されたときの信号の後方エッジと前方エッジの位相エラーが揃うタイミングで、両エッジにおける大小比較を行い、この演算結果を用いて、所定の条件に従って２Ｔを３Ｔへ補正する方向を決定し、当該決定に応じて前方へ１Ｔ伸ばす補正、または後方へ１Ｔ伸ばす補正を行う補正回路を含む。
【００１４】
また、本発明では、上記検出手段は、１Ｔを含む連続したＴのパターンを検出し、上記補正手段は、１Ｔを含む連続したＴのパターンが検出されると、１Ｔ部分を除去して、３Ｔ以上の正常なフォーマットの信号に補正する。
【００１５】
また、本発明では、上記検出手段は、１Ｔを含む連続したＴのパターンを検出し、上記補正手段は、１Ｔを含む連続したＴのパターンが検出されると、１Ｔ部分を３Ｔに補正する。
【００１６】
また、本発明では、上記検出手段は、１Ｔを含む連続したパターンを検出し、上記補正手段は、１Ｔを含む連続したパターンが検出されると、３Ｔ以上の任意のフォーマットの信号に補正する。
【００１７】
また、本発明では、上記検出手段は、１Ｔおよび２Ｔを含む連続したＴのパターンを検出し、上記補正手段は、１Ｔおよび２Ｔを含む連続したＴのパターンが検出されると、３Ｔ以上の任意のフォーマットの信号に補正する。
【００１８】
また、本発明では、上記検出手段は、２Ｔを含む連続したＴのパターンを検出し、上記補正手段は、２Ｔを含む連続したＴのパターンが検出されると、２Ｔ部分を除去して、３Ｔ以上の正常なフォーマットの信号に補正する。
【００１９】
また、本発明では、上記検出手段は、２Ｔを含む連続したＴのパターンを検出し、上記補正手段は、２Ｔを含む連続したＴのパターンが検出されると、２Ｔ部分を３Ｔに補正する。
【００２０】
また、本発明では、上記検出手段は、２Ｔを含む連続したパターンを検出し、上記補正手段は、２Ｔを含む連続したパターンが検出されると、３Ｔ以上の任意のフォーマットの信号に補正する。
【００２１】
また、本発明では、上記補正手段は、２Ｔが検出された場合、当該２Ｔ部分の前後のＴの長さを比較して長い方へ補正する。
【００２２】
また、本発明では、上記補正手段は、２Ｔの２値化信号の各エッジの位相エラーを比較して、比較結果に応じて当該２Ｔ部分の前後のいずれの方向に補正するかを決定し、決定した方向に当該２Ｔを３Ｔに補正する。
【００２３】
また、本発明では、上記補正手段は、２Ｔが検出された場合、強制的に前方または後方へ１Ｔ伸ばし３Ｔに補正する。
また、本発明では、上記補正手段は、２Ｔの検出毎に、強制的に１Ｔ伸ばす方向を前方および後方で交互に行う。
【００２４】
また、本発明では、上記補正手段は、１Ｔが検出された場合、強制的に前方および後方へ１Ｔ伸ばし３Ｔに補正する。
【００２５】
また、本発明では、上記補正手段は、１Ｔが検出されると当該１Ｔ部分を除去して、３Ｔ以上の正常なフォーマットの信号に補正する第１の補正回路と、上記第１の補正回路の出力信号から、２Ｔを検出すると、当該２Ｔ部分を３Ｔに補正する第２の補正回路と、上記第２の補正回路の出力信号から、２Ｔを検出すると、２Ｔの２値化信号の各エッジの位相エラーを比較して、比較結果に応じて当該２Ｔ部分の前後のいずれの方向に補正するかを決定し、決定した方向に当該２Ｔを３Ｔに補正する第３の補正回路と、上記第３の補正回路の出力信号から、１Ｔを検出すると、当該１Ｔ部を３Ｔに補正する第４の補正回路とを有する。
【００２６】
また、本発明では、上記第３の補正回路と上記第４の補正回路の信号ラインの位置を、上記第２の補正回路の出力と当該補正手段の出力との間で接続切り替え可能な手段を有する。
【００２７】
また、本発明は、２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他の上記シンボルの長さである連続長が所定の規定長として規定されている符号であって、チャネルビット列のビット間隔をＴとすると、最小反転間隔が３Ｔである符号を復号する復号方法であって、符号系列から最小反転間隔を３Ｔより小さく正常な場合に本来存在し得ないＴのパターンを検出する第１ステップと、本来存在し得ないＴのパターンを検出すると、当該パターンを３Ｔ以上の正常なフォーマットの信号に補正する第２ステップと、を含み、上記第２ステップにおいて、位相エラー情報に基づいて、２Ｔが検出されたときの信号の後方エッジと前方エッジの位相エラーが揃うタイミングで、両エッジにおける大小比較を行い、この演算結果を用いて、所定の条件に従って２Ｔを３Ｔへ補正する方向を決定し、当該決定に応じて前方へ１Ｔ伸ばす補正、または後方へ１Ｔ伸ばす補正を行う。
【００２８】
本発明によれば、検出手段において、符号系列から最小反転間隔を３Ｔより小さく正常な場合に本来存在し得ないＴのパターンである、１Ｔまたは２Ｔの少なくとも一方が検出される。
そして、検出手段で本来存在し得ないＴのパターンが検出されると、補正手段において、当該パターンが３Ｔ以上の正常なフォーマットの信号に補正される。
【００２９】
また、本発明によれば、記録媒体からＲＦ信号が再生される。
そして、検出手段において、再生されたＲＦ信号から最小反転間隔を３Ｔより小さく正常な場合に本来存在し得ないＴのパターンである、１Ｔまたは２Ｔの少なくとも一方が検出される。
そして、検出手段で本来存在し得ないＴのパターンが検出されると、補正手段において、当該パターンが３Ｔ以上の正常なフォーマットの信号に補正される。
補正された信号はエラー訂正回路に入力されてエラーが訂正される。
【００３０】
このように、発生した１Ｔ、２Ｔ信号を補正することにより、今までエラーとなっていた信号を復元できる。そのため、エラー訂正回路で訂正を行う信号が、３Ｔから１１Ｔのフォーマットに補正されるため、結果的にエラーレートが向上し、プレイアビリティが向上する。
【００３１】
また、ディスク表面に細かく付いた傷によってＲＦ信号の振幅レベルが下がり正確にＲＦ信号が入力されないものや正確に２値化されずに発生した、１Ｔ、２Ｔの信号を除去することができる。
【００３２】
【発明の実施の形態】
以下、たとえばＣＤプレーヤに適用された本発明の実施形態について図面を参照しつつ詳細に説明する。なお、本発明は、ＣＤプレーヤへの適用に限定されるものではなく、ＭＤプレーヤなどディスクプレーヤ全般に適用し得るものである。
【００３３】
図１は、本発明に係る復号装置が適用されるＣＤプレーヤの制御系の一実施形態を示す構成図である。
【００３４】
本制御系は、図１に示すように、ディスク（ＣＤ；符号変調を用いた情報ディスク）１、スピンドルモータ２、光学式ピックアップ（以下、単にピックアップと称する）３、Ｉ／ＶＡｍｐ８、ＲＦイコライザ９、ＤＳＰ(Digital Signal Processor)回路１０、コントローラ２０、および光学系サーボ信号処理回路２２を主構成要素としている。
【００３５】
図１において、符号変調を用いた情報ディスクであるディスク１はスピンドルモータ２によって回転駆動され、ディスク１の記録情報は光学式ピックアップ３によって読み取られる。
ピックアップ３は、レーザダイオード４、このレーザダイオード４から発せられるレーザ光ビームをディスク１の信号記録面上に情報読取用光スポットとして集束させる対物レンズ５、ディスク１からの反射光ビームの進行方向を変える偏光ビームスプリッタ６、この反射光ビームを受光するフォトディテクタ７等によって構成され、スレッド送りモータ（図示せず）を駆動源としてディスク半径方向において移動自在に設けられている。
【００３６】
ピックアップ３にはさらに、図示しないが、ディスク１の記録トラックに対して情報読取用光スポットをディスク半径方向において移動させるトラッキングアクチュエータと、対物レンズ５のその光軸方向において移動させるフォーカスアクチュエータとが内蔵されている。
このピックアップ３の出力信号は、Ｉ（電流）／Ｖ（電圧）アンプ８で電流信号から電圧信号に変換され、さらにＲＦイコライズ回路９で波形整形された後、ＲＦ信号としてＤＳＰ(Digital Signal Processor)回路１０に供給される。
【００３７】
ＤＳＰ回路１０は、ＰＬＬアシンメトリ補正回路１１、ＥＦＭブロック１２、サブコード処理回路１３、ＲＡＭ１４、エラー訂正回路１５、デ・インタリーブ回路１６、クロック発生器１７を有している。これらの信号処理系のついては後述す。
ＤＳＰ回路１０には、さらに、スピンドルモータ２の回転制御をなすスピンドル・サーボ信号処理回路１８が設けられている。ＤＳＰ回路１０は、クリスタル発振子２１の高精度の発振出力に基づいて各種のクロックを発生するクロック発生器１７を内蔵し、各クロックに基づいて各種の信号処理を行う。
【００３８】
なお、光学系サーボ信号処理回路２２は、ピックアップ３の動作に関連する各サーボ系、即ち情報読取用光スポットをディスク１の記録トラックに追従させるためのトラッキングサーボ系、当該光スポットをディスク１の信号記録面上に常に集束させるためのフォーカスサーボ系およびピックアップ３のディスク半径方向における位置制御をなすためのスレッドサーボ系を制御するためのものである。
【００３９】
次に、このＤＳＰ回路１０における信号処理系について説明する。
【００４０】
ＰＬＬアシンメトリ補正回路１１は、ＲＦイコライザ９によるＲＦ信号を受けて、アシンメトリ(asymmetry) の補正を行い、２値化したＲＦ信号（ＥＦＭ信号）をＥＦＭブロック１２に出力する。
なお、アシンメトリとは、ＲＦ信号のアイパターンの中心が振幅の中心からずれる状態を言う。
【００４１】
また、ＰＬＬアシンメトリ補正回路１１は、２値の信号エッジ（２値のパルス列信号）に基づいて再生クロックＰＣＫを生成するディジタルＰＬＬ回路１１１を内蔵している。
この再生クロックＰＣＫの周波数は４．３２１８ＭＨｚである。
そして、ディジタルＰＬＬ回路１１１は、２値化されたＥＦＭ信号をもとに、再生クロックＰＣＫの逓倍の基準クロックＨＩＦを生成し、ＥＦＭ信号と再生クロックＰＣＫの同期を取る際に、基準クロックＨＩＦを用いて位相エラー量を検出し、このＲＦ信号の位相エラーを、後述するように３ビットの位相エラー情報Ｓ１１１としてＥＦＭブロック１２の補正部１２１に供給する。
なお、再生クロックＰＣＫの逓倍の基準クロックＨＩＦは、通常速動作時は、４．３２１８ＭＨｚ×８（＝３４．５７４４ＭＨｚ）、倍速動作時は４．３２１８ＭＨｚ×６（＝２５．９３０８ＭＨｚ）である。
【００４２】
ディジタルＰＬＬ回路１１１より得られる位相エラーと値の関係を以下に示す。なお括弧内の値はディジタルＰＬＬ回路１１１より出力される３ビットデータである。
【００４３】
通常速動作時 倍速動作時
位相進み ＋４（１００）
位相進み ＋３（０１１） ＋３（１０１）
位相進み ＋２（０１０） ＋１（００１）
位相進み ＋１（００１） ＋１（００１）
位相差無し ０（０００） ０（０００）
位相遅れ −１（１１１） −１（１１１）
位相遅れ −２（１１０） −２（１１０）
位相遅れ −３（１０１）
【００４４】
ＥＦＭブロック１２は、図２に示すように、ＰＬＬアシンメトリ補正回路１１で２値化されたＲＦ信号のエッジ検出を行ってＮＲＺ変換してディジタルＰＬＬ回路１１で生成されたクロックを用いて同期化し、同期化したときに発生したフォーマット上はＥＦＭ信号として本来存在し得ない１Ｔ，２Ｔ（Ｔはチャネルクロックの周期）の検出を行い、検出した１Ｔ，２Ｔの信号を、所定の条件に従って０または３Ｔに補正（この補正については、後で詳述する）して、ＲＦ信号から１Ｔ，２Ｔを除去し、その１Ｔ，２Ｔを除去したＲＦ信号をＥＦＭ変調する補正部１２１と、ＥＦＭ変調後の信号をＥＦＭ復調する復調回路１２２により構成されている。
【００４５】
ＥＦＭブロック１２において復調されたＥＦＭ信号は、ディジタルオーディオのデータと、エラー訂正・検出用のパリティになるとともに、フレーム同期信号のすぐ後ろに入っているサブコードが復調される。このサブコードは、サブコード処理回路１３を経てコントローラ２０に供給される。
ＥＦＭ復調後のデータは一旦ＲＡＭ１４に格納され、エラー訂正回路１５によってエラー訂正・検出用のパリティに基づいてエラー訂正が行われる。
エラー訂正後のデータは、デ・インターリーブ回路１６にてＣＩＲＣ(Cross Interleave Reed-Solomon Code)のインターリーブが解かれ、Ｌ／Ｒｃｈのオーディオ信号として出力される。
【００４６】
以下に、本発明の特徴であるＥＦＭブロック１２の補正部１２１の機能、構成について、順を追って説明する。
【００４７】
補正部１２１は、ＣＤ，ＭＤ，ＤＶＤなど、符号変調を用いた情報ディスク１の表面に細かく付いた傷や、たとえばＲＦイコライザ９におけるコンパレートレベルのずれによってフォーマット上エラーとなっていた、本来存在し得ないＥＦＭ信号に対して含まれる１Ｔ信号または２Ｔ信号を、たとえば以下に示す方式に従って０または３Ｔ信号に補正する。
【００４８】
補正方式には、パターン検出方式、エッジ検出方式、および強制補正方式がある。これら補正方式は以下の内容で、１Ｔ信号または２Ｔ信号を０または３Ｔ信号に補正する。
【００４９】
１．パターン検出方式
・１Ｔを含む連続したＴのパターンを検出して０、３Ｔに補正する。
・１Ｔを含む連続したパターンを検出して任意のＴに補正する。
・１Ｔ、２Ｔを含む連続したパターンを検出して任意のＴに補正する。
・２Ｔを含む連続したＴのパターンを検出して０、３Ｔに補正する。
・２Ｔを含む連続したパターンを検出して任意のＴに補正する。
【００５０】
２．エッジ比較方式
・２Ｔが検出された場合、前後のＴの長さを比較して長い方に補正する。
・２Ｔの、ＥＦＭ信号の各エッジの位相エラーを比較して３Ｔに補正する。
【００５１】
３．強制補正方式
・２Ｔが検出された場合、強制的に前、後ろへ１Ｔ伸ばし３Ｔに補正する。
・１Ｔが検出された場合、強制的に前後へ１Ｔ伸ばし３Ｔに補正する。
【００５２】
補正部１２１は、図３に示すように、ＮＲＺ変換・エッジ検出回路１２１１、検出した１Ｔを０Ｔに補正する第１の補正回路１２１２、検出した２Ｔを３Ｔまたは０Ｔに補正する第２の補正回路１２１３、検出した２Ｔを３Ｔに補正する第３の補正回路１２１４、検出した１Ｔを３Ｔに補正する第４の補正回路１２１５、セレクタ１２１６、およびＥＦＭ変調回路１２１７により構成されている。
なお、セレクタ１２１６は、補正モード時には、第４の補正回路１２１５の出力をＥＦＭ変調回路１２１７に入力させ、補正を行わないときには、ＮＲＺ変換・エッジ検出回路１２１１の出力信号をＥＦＭ変調回路１２１７に直接入力させる。
【００５３】
このような構成を有する補正部１２１では、アシンメトリ補正回路によって２値化されたＲＦ信号（ＥＦＭ信号）が、ＮＲＺ変換・エッジ検出回路１２１１でＮＲＺ変換され、エッジ検出が行われた後、第１の補正回路１２１２（Ａ）→第２の補正回路１２１３（Ｂ）→第３の補正回路１２１４（Ｃ）→第４の補正回路１２１５（Ｄ）における補正が行われ、再びＥＦＭ変調回路１２１７でＥＦＭ信号へ変換されて、後段のＥＦＭ復調回路１２２へ送られる。
【００５４】
補正部１２１は、連続したＴの中に１Ｔを含む任意のパターンに着目して補正を行う。この場合、発生頻度の低いもの、１Ｔ、２Ｔを含む前後のＴの長さが、あるパターンに沿って入力されるものについて、確実に補正を行い、それらの補正を行った後、一番効果的な補正を行う。
１Ｔの短いものから、長いものへ補正を行うことにより、効果的に補正を行うことができる。
また、１Ｔ、２Ｔ信号に対してのみ補正を行うことにより、正常に入力されたＥＦＭ信号の３Ｔから１１Ｔを壊さずに補正を行うことが可能になる。
【００５５】
次に、第１〜第４の補正回路の具体的な回路構成について、図面を参照して説明する。
【００５６】
図４は、第１の補正回路１２１２の構成例を示す回路図、図５は図４のタイミングチャートである。
なお、ここでは１Ｔを含む連続したパターン３Ｔ−１Ｔ−３Ｔの補正を例にとって説明する。
【００５７】
第１の補正回路１２１２は、図４に示すように、Ｄ型フリップフロップＦＦ１〜ＦＦ１０、２入力ＡＮＤゲートＡＤ１，ＡＤ２、後方１Ｔ，２Ｔ，３Ｔ，４Ｔ検出器２０１、１Ｔ検出器２０２、前方１Ｔ，２Ｔ，３Ｔ，４Ｔ検出器２０３、および判定回路２０４により構成されている。
【００５８】
フリップフロップＦＦ１〜ＦＦ１０のクロックＣＫ端子にＰＬＬアシンメトリ回路１１のディジタルＰＬＬ回路１１１で生成された再生クロック（１Ｔのチャネルクロック）ＰＣＫが供給されている。
そして、フリップフロップＦＦ１〜ＦＦ５のＱ出力とＤ入力が縦続接続され、フリップフロップＦＦ１のＤ入力にＮＲＺ変換・エッジ検出回路１２１１でエッジ検出された信号Ｓ1211が入力され、またフリップフロップＦＦ１〜ＦＦ４のＱ出力が検出器２０１に入力される。フリップフロップＦＦ５のＱ出力がＡＮＤゲートＡＤ１の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ１の他方の入力端子（負入力端子）が判定回路２０４の１Ｔ補正信号Ｓ２０４の出力ラインに接続され、出力端子がフリップフロップＦＦ６のＤ入力に接続されている。フリップフロップＦＦ６のＱ出力がＡＮＤゲートＡＤ２の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ２の他方の入力端子（負入力端子）が判定回路２０４の１Ｔ補正信号Ｓ２０４の出力ラインに接続され、出力端子がフリップフロップＦＦ７のＤ入力に接続されている。
さらに、フリップフロップＦＦ７〜ＦＦ１０のＱ出力とＤ入力が縦続接続され、またフリップフロップＦＦ７〜ＦＦ１０のＱ出力が検出器２０３に入力され、フリップフロップＦＦ１０のＱ出力が補正後の信号として次段の第２の補正回路１２１３に出力される。
【００５９】
検出器２０１は、フリップフロップＦＦ１〜ＦＦ４のＱ出力から後方の１Ｔ，２Ｔ，３Ｔ，４Ｔを検出し、検出結果を信号Ｓ２０１として判定回路２０４に出力する。たとえば１Ｔ，２Ｔ，３Ｔ，４Ｔを検出すると、たとえば信号Ｓ２０１をハイレベルで出力する。
【００６０】
１Ｔ検出器２０２は、フリップフロップＦＦ５，ＦＦ６のＱ出力から後方の１Ｔを検出し、１Ｔを検出すると、たとえばハイレベルの信号Ｓ２０２を判定回路２０４に出力する。
【００６１】
検出器２０３は、フリップフロップＦＦ７〜ＦＦ１０のＱ出力から前方の１Ｔ，２Ｔ，３Ｔ，４Ｔを検出し、検出結果を信号Ｓ２０３として判定回路２０４に出力する。たとえば１Ｔ，２Ｔ，３Ｔ，４Ｔを検出すると、たとえば信号Ｓ２０３をハイレベルで出力する。
【００６２】
判定回路２０４は、たとえば検出器２０１，２０２，２０４による検出信号Ｓ２０１，Ｓ２０２，２０３を全てハイレベルで入力すると、連続する信号パターンから１Ｔを除去すべきものと判定して、１Ｔ補正信号Ｓ２０４をＡＮＤゲートＡＤ１，ＡＤ２の他方の入力端子（負入力端子）に出力する。
【００６３】
ここで、上記構成を有する第１の補正回路１２１２の補正動作を、１Ｔを含む連続したパターン３Ｔ−１Ｔ−３Ｔの補正を例にとって説明する。
【００６４】
図５（Ｂ）に示すような２値化後同期化されたＥＦＭ信号が、ＮＲＺ変換・エッジ検出回路１２１１において、ＮＲＺ変換後エッジ検出され、図５（Ｃ）に示すような信号となる。
その後、エッジ検出後の信号は、第１の補正回路１２１２に入力され、１Ｔの後方Ｔを検出するためのレジスタから再生クロックＰＣＫのクロック周期でシフトして入力される。
そして、補正対象の１Ｔが検出器２０２で検出されたとき、具体的には、フリップフロップＦＦ６，ＦＦ５の出力が論理「１，１」になって、検出器２０２の出力信号Ｓ２０２がハイレベルになったタイミングで後方の検出器２０１で３Ｔが検出され、図５（Ｄ）に示すように検出器２０１の出力信号Ｓ２０１がハイレベルに設定され、また、前方の検出器２０３で３Ｔが検出されて、図５（Ｆ）に示すように検出器２０３の出力信号Ｓ２０３がハイレベルに設定された場合、１Ｔを除去すべきのもと判定回路２０４で、図５（Ｅ）に示すように補正信号Ｓ２０４がハイレベルに設定されて出力される。
その結果、図５（Ｈ）に示すようにエッジ検出された信号から１Ｔ部が除去される。
この１Ｔ部が除去された信号が、後段のＥＦＭ変調回路１２１７で変調された後の補正ＥＦＭ信号は、図５（Ｉ）に示すように７Ｔの信号となる。
すなわち、１Ｔを含む連続したパターン３Ｔ−１Ｔ−３ＴのＥＦＭ信号は、第１の補正回路１２１２により１Ｔが除去された、７Ｔの信号に補正される。
【００６５】
第１の補正回路１２１２では、上記の動作により、以下の１Ｔを含む出現パターンに一致した場合、同様の補正を行う。
【００６６】
定型の１Ｔの連続を検出して補正
（１）対象補正内容（２Ｔ−１Ｔ−２Ｔ −＞ ５Ｔ）
（２）対象補正内容（３Ｔ−１Ｔ−３Ｔ −＞ ７Ｔ）
（３）対象補正内容（４Ｔ−１Ｔ−３Ｔ −＞ ８Ｔ）
（４）対象補正内容（３Ｔ−１Ｔ−４Ｔ −＞ ８Ｔ）
【００６７】
連続した１Ｔを消去
（５）対象補正内容（１Ｔ−１Ｔ−１Ｔ −＞ ３Ｔ）
（６）対象補正内容（２Ｔ−１Ｔ−１Ｔ −＞ ４Ｔ）
（７）対象補正内容（１Ｔ−１Ｔ−２Ｔ −＞ ４Ｔ）
【００６８】
また、これらの補正に対して、補正選択信号を判定回路２０４に与えることにより、補正内容を任意に選択可能としている。
【００６９】
次に、第２の補正回路１２１３の構成および機能について説明する。
図６は、第２の補正回路１２１３の構成例を示す回路図、図７は図６のタイミングチャートである。
この回路では、第１の補正回路１２１２の出力信号から、前方または後方に３Ｔを含んだ２Ｔが検出された時に、前後に存在する３Ｔを破壊せずに補正を行う。
なお、対象となるＥＦＭ信号のエッジ検出前のものを図７（Ｂ）に示し、このエッジ検出後の信号を図７（Ｃ）に示す。
【００７０】
第２の補正回路１２１３は、図６に示すように、Ｄ型フリップフロップＦＦ１１〜ＦＦ２０、２入力ＡＮＤゲートＡＤ１１〜ＡＤ１３、２入力ＯＲゲートＯＲ１１〜ＯＲ１３、後方１Ｔ，２Ｔ，３Ｔ検出器２１１、２Ｔ検出器２１２、前方１Ｔ，２Ｔ，３Ｔ検出器２１３、および２Ｔ除去判定回路２１４により構成されている。
【００７１】
フリップフロップＦＦ１１〜ＦＦ２０のクロックＣＫ端子にＰＬＬアシンメトリ回路１１のディジタルＰＬＬ回路１１１で生成された再生クロック（１Ｔのチャネルクロック）ＰＣＫが供給されている。
そして、フリップフロップＦＦ１１〜ＦＦ１３のＱ出力とＤ入力が縦続接続され、フリップフロップＦＦ１１のＤ入力にＮＲＺ変換・エッジ検出回路１２１１でエッジ検出された信号Ｓ1211（第１の補正回路１２１２の出力信号）が入力され、またフリップフロップＦＦ１１〜ＦＦ１３のＱ出力が検出器２１１に入力される。フリップフロップＦＦ１３のＱ出力がＯＲゲートＯＲ１１の一方の入力端子に接続されている。
【００７２】
ＯＲゲートＯＲ１１の他方の入力端子が判定回路２１４の補正信号Ｓ２１４−１の出力ラインに接続され、出力端子がフリップフロップＦＦ１４のＤ入力に接続されている。フリップフロップＦＦ１４のＱ出力がＡＮＤゲートＡＤ１１の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ１１の他方の入力端子（負入力端子）が判定回路２１４の補正信号Ｓ２１４−２の出力ラインに接続され、出力端子がＯＲゲートＯＲ１２の一方の入力端子に接続されている。
ＯＲゲートＯＲ１２の他方の入力端子が判定回路２１４の補正信号Ｓ２１４−３の出力ラインに接続され、出力端子がフリップフロップＦＦ１５のＤ入力に接続されている。フリップフロップＦＦ１５のＱ出力がＡＮＤゲートＡＤ１２の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ１２の他方の入力端子（負入力端子）が判定回路２１４の補正信号Ｓ２１４−４の出力ラインに接続され、出力端子がフリップフロップＦＦ１６のＤ入力に接続されている。フリップフロップＦＦ１６のＱ出力がＡＮＤゲートＡＤ１３の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ１３の他方の入力端子（負入力端子）が判定回路２１４の補正信号Ｓ２１４−５の出力ラインに接続され、出力端子がフリップフロップＦＦ１７のＤ入力に接続されている。フリップフロップＦＦ１７のＱ出力がＯＲゲートＯＲ１３の一方の入力端子に接続されている。
ＯＲゲートＯＲ１３の他方の入力端子が判定回路２１４の補正信号Ｓ２１４−６の出力ラインに接続され、出力端子がフリップフロップＦＦ１８のＤ入力に接続されている。
また、フリップフロップＦＦ１４，ＦＦ１５，ＦＦ１６のＱ出力が検出器２１２に入力される。
さらに、フリップフロップＦＦ１８〜ＦＦ２０のＱ出力とＤ入力が縦続接続され、またフリップフロップＦＦ１８〜ＦＦ２０のＱ出力が検出器２１３に入力され、フリップフロップＦＦ２０のＱ出力が補正後の信号として次段の第３の補正回路１２１４に出力される。
【００７３】
検出器２１１は、フリップフロップＦＦ１１〜ＦＦ１３のＱ出力から後方の１Ｔ，２Ｔ，３Ｔを検出し、検出結果を信号Ｓ２１１として判定回路２１４に出力する。たとえば１Ｔ，２Ｔ，３Ｔを検出すると、たとえば信号Ｓ２１１をハイレベルで出力する。
【００７４】
２Ｔ検出器２１２は、フリップフロップＦＦ１４，ＦＦ１５，ＦＦ１６のＱ出力から後方の２Ｔを検出すると、たとえばハイレベルの信号Ｓ２１２を判定回路２１４に出力する。
【００７５】
検出器２１３は、フリップフロップＦＦ１８，ＦＦ１９，ＦＦ２０のＱ出力から前方の１Ｔ，２Ｔ，３Ｔを検出し、検出結果を信号Ｓ２１３として判定回路２１４に出力する。たとえば１Ｔ，２Ｔ，３Ｔを検出すると、たとえば信号Ｓ２１３をハイレベルで出力する。
【００７６】
判定回路２１４は、たとえば検出器２１２，２１３による検出信号Ｓ２１２，Ｓ２１３をハイレベルで入力すると、連続する信号パターンから２Ｔを除去すべきものと判定して、前方を補正すべく補正信号Ｓ２１４−１〜Ｓ２１４−６を所定のレベルで出力する。
さらに具体的には、補正対象の２Ｔが検出器２１２で検出された時に、後方の３Ｔを検出した場合、対象となる２Ｔ補正信号が有効となる。この検出された各信号をもとに、２Ｔを３Ｔへ補正する場合の方向を判定回路２１４は決定して、決定に応じた補正信号Ｓ２１４−１〜Ｓ２１４−６を出力する。
【００７７】
次に、上記構成を有する第２の補正回路１２１３の補正動作を、２Ｔを含む連続したパターン３Ｔ（前方）−２Ｔ−５Ｔ（後方）の補正を例にとって説明する。
【００７８】
第１の補正回路１２１２を通過した信号は、第２の補正回路１２１３に入力され、２Ｔの後方の３Ｔを検出するためのレジスタから再生クロックＰＣＫのクロック周期でシフトして入力される。
補正対象の２Ｔが検出器２１２で検出され、図７（Ｅ）に示すように検出信号Ｓ２１２がハイレベルに設定された時に、検出器２１３において前方の３Ｔが検出され、図７（Ｆ）に示すように検出信号Ｓ２１３がハイレベルに設定された場合、対象となる２Ｔ補正信号が有効となる（図７（Ｆ））。
そして、この検出された各信号をもとに、２Ｔを３Ｔへ補正する場合の方向が判定回路２１４が決定され、決定に応じた補正信号Ｓ２１４−１〜Ｓ２１４−６が出力される。
この決定信号によって、２Ｔが補正される。図７の例の場合、後方側に補正するように決定され、後方の５Ｔが４Ｔとなるような補正が行われる。
この場合、補正信号Ｓ２１４−１，Ｓ２１４−２、およびＳ２１４−４がハイレベルで出力され、補正信号Ｓ２１４−３，Ｓ２１４−５、およびＳ２１４−６がローレベルで出力される。
その結果、図７（Ｇ）に示すようにエッジ検出された信号から２Ｔ部が３Ｔに補正される。
後段のＥＦＭ変調回路１２１７で変調された後の補正ＥＦＭ信号は、図７（Ｈ）に示すような信号となる。
すなわち、２Ｔを含む連続したパターン３Ｔ−２Ｔ−５ＴのＥＦＭ信号は、第２の補正回路１２１３により３Ｔ−３Ｔ−４Ｔに補正される。
【００７９】
上記の説明出は後方補正の場合について説明したが、たとえば前方補正の場合には、判定回路２１４から出力される補正信号は、Ｓ２１４−３，Ｓ２１４−４，Ｓ２１４−５、およびＳ２１４−６がハイレベルに設定され、Ｓ２１４−１およびＳ２１４−２がローレベルに設定される。
また、２Ｔを除去する場合には、判定回路２１４から出力される補正信号は、Ｓ２１４−２およびＳ２１４−５がハイレベルに設定され、Ｓ２１４−１，Ｓ２１４−３，Ｓ２１４−４、およびＳ２１４−６がローレベルに設定される。
【００８０】
また、第２の補正回路１２１３は、以下に示す２Ｔを含む出現パターンに一致した場合、同様に補正を行う。
下記の（１）〜（３）の補正に対して対象の２Ｔの前後が１Ｔ、２Ｔとなった場合、誤補正で対象のＴ以外を破壊しないために、前後で１Ｔ、２Ｔの検出を行っている。
【００８１】
定型の２Ｔパターンを補正
（１）対象補正内容（３Ｔ−２Ｔ−ｎＴ −＞ ３Ｔ−３Ｔ−（ｎ−１）Ｔ）
ただし、ｎ＞４
（２）対象補正内容（ｎＴ−２Ｔ−３Ｔ −＞ （ｎ−１）Ｔ−３Ｔ−３Ｔ）
【００８２】
２Ｔの両側に３Ｔが出現した場合８Ｔへ補正
（１）対象補正内容（３Ｔ−２Ｔ−３Ｔ −＞８Ｔ）
【００８３】
また、第２の補正回路１２１３の判定回路２１４も、第１の補正回路１２１２の判定回路２０４と同様に、これらの補正に対して、補正選択信号を与えることにより、補正内容を任意に選択可能である。
【００８４】
次に、第３の補正回路１２１４の構成および機能について説明する。
図８は、第３の補正回路１２１４の構成例を示す回路図、図９および図１０は図８のタイミングチャートである。
【００８５】
この回路は、大きくわけて３通りの補正を切り替えて使用することができる。
第１にディジタルＰＬＬ回路１１からの位相エラーを利用した補正、第２に前後のＴの長さを比較しての補正、第３に２Ｔが出現した場合強制的に３Ｔへ補正する、３通りである。
なお、図９がディジタルＰＬＬ回路１１からの位相エラーを利用した補正時のタイミングチャートであり、図１０が前後のＴの長さを比較しての補正時のタイミングチャートである。
【００８６】
そして、第３の補正回路１２１４は、図８に示すように、Ｄ型フリップフロップＦＦ２１〜ＦＦ４８、２入力ＡＮＤゲートＡＤ２１〜ＡＤ２３、２入力ＯＲゲートＯＲ２１〜ＯＲ２３、後方３Ｔ〜１１Ｔ検出器２２１、２Ｔ検出器２２２、前方３Ｔ〜１１Ｔ検出器２２３、２ＴのＥＦＭエッジの位相エラー演算回路２２４および２Ｔ除去／２Ｔ→３Ｔ判定回路２２５により構成されている。
【００８７】
フリップフロップＦＦ２１〜ＦＦ４８のクロックＣＫ端子にＰＬＬアシンメトリ回路１１のディジタルＰＬＬ回路１１１で生成された再生クロック（１Ｔのチャネルクロック）ＰＣＫが供給されている。
そして、フリップフロップＦＦ２１〜ＦＦ３２のＱ出力とＤ入力が縦続接続され、フリップフロップＦＦ２１のＤ入力にＮＲＺ変換・エッジ検出回路１２１１でエッジ検出された信号Ｓ1211（第２の補正回路１２１３の出力信号）が入力され、またフリップフロップＦＦ２１〜ＦＦ３２のＱ出力が検出器２２１に入力される。フリップフロップＦＦ３２のＱ出力がＯＲゲートＯＲ２１の一方の入力端子に接続されている。
【００８８】
ＯＲゲートＯＲ２１の他方の入力端子が判定回路２２５の補正信号Ｓ２２５−１の出力ラインに接続され、出力端子がフリップフロップＦＦ３３のＤ入力に接続されている。フリップフロップＦＦ３３のＱ出力がＡＮＤゲートＡＤ２１の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ２１の他方の入力端子（負入力端子）が判定回路２２５の補正信号Ｓ２２５−２の出力ラインに接続され、出力端子がＯＲゲートＯＲ２２の一方の入力端子に接続されている。
ＯＲゲートＯＲ２２の他方の入力端子が判定回路２２５の補正信号Ｓ２２５−３の出力ラインに接続され、出力端子がフリップフロップＦＦ３４のＤ入力に接続されている。フリップフロップＦＦ３４のＱ出力がＡＮＤゲートＡＤ２２の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ２２の他方の入力端子（負入力端子）が判定回路２２５の補正信号Ｓ２２５−４の出力ラインに接続され、出力端子がフリップフロップＦＦ３５のＤ入力に接続されている。フリップフロップＦＦ３５のＱ出力がＡＮＤゲートＡＤ２３の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ２３の他方の入力端子（負入力端子）が判定回路２２５の補正信号Ｓ２２５−５の出力ラインに接続され、出力端子がフリップフロップＦＦ３６のＤ入力に接続されている。フリップフロップＦＦ３６のＱ出力がＯＲゲートＯＲ２３の一方の入力端子に接続されている。
ＯＲゲートＯＲ２３の他方の入力端子が判定回路２１４の補正信号Ｓ２２５−６の出力ラインに接続され、出力端子がフリップフロップＦＦ３７のＤ入力に接続されている。
また、フリップフロップＦＦ３３，ＦＦ３４，ＦＦ３５のＱ出力が検出器２１２に入力される。
さらに、フリップフロップＦＦ３７〜ＦＦ４８のＱ出力とＤ入力が縦続接続され、またフリップフロップＦＦ３６〜ＦＦ４８のＱ出力が検出器２３３に入力され、フリップフロップＦＦ４８のＱ出力が補正後の信号として次段の第４の補正回路１２１５に出力される。
【００８９】
検出器２２１は、フリップフロップＦＦ２１〜ＦＦ３２のＱ出力から後方の３Ｔ〜１１Ｔを検出し、検出結果を信号Ｓ２２１として判定回路２２５に出力する。たとえば３Ｔ〜１１Ｔを検出すると、たとえば信号Ｓ２２１をハイレベルで出力する。
【００９０】
２Ｔ検出器２２２は、フリップフロップＦＦ３３，ＦＦ３４，ＦＦ３５のＱ出力から後方の２Ｔを検出すると、たとえばハイレベルの信号Ｓ２２２を判定回路２２５に出力する。
【００９１】
検出器２２３は、フリップフロップＦＦ３７〜ＦＦ４８のＱ出力から前方の３Ｔ〜１１Ｔを検出し、検出結果を信号Ｓ２２３として判定回路２２５に出力する。たとえば３Ｔ〜１１Ｔを検出すると、たとえば信号Ｓ２２３をハイレベルで出力する。
【００９２】
位相エラー演算回路２２４は、ディジタルＰＬＬ回路１１１において、通常速動作時は、４．３２１８ＭＨｚ×８（＝３４．５７４４ＭＨｚ）、倍速動作時は４．３２１８ＭＨｚ×６（＝２５．９３０８ＭＨｚ）である基準クロックＨＩＦを用いて検出された結果である３ビットの位相エラー情報Ｓ１１１に基づいて、２Ｔ検出器２２２で２Ｔが検出されたときのＥＦＭ信号の後方エッジをＡ，前方エッジをＢとして、この各エッジのＡ、Ｂの位相エラーが揃うタイミングで、Ａ、Ｂの値の大小比較を行い、この演算結果を用いて、図１１に示す条件に従って２Ｔを３Ｔへ補正する方向を決定するための信号Ｓ２２４として判定回路２２５に出力する。
たとえば図１１に示すように、前エッジが位相進み＋４（１００）で後エッジが位相進み＋２（０１０）では、前方へ１Ｔ伸ばす。
また、前エッジが位相進み＋２（０１０）で後エッジが位相遅れ−３（１０１）では、後方へ１Ｔ伸ばす。
このように、前方へ１Ｔ伸ばすか、後方へ１Ｔ伸ばすかが、図１１に示すように、位相エラー情報Ｓ１１１の内容に応じて条件付けがされている。
また、図１１中に丸印を付した箇所は、前方または後方の選択可能条件を示している。
【００９３】
なお、本回路では、スキューの状態によって補正する方向が変わる場合があるため、Ａ＝Ｂの時、前方、後方の補正を選択可能としている。
【００９４】
判定回路２２５は、たとえば検出器２２１，２２２，２２３による検出信号Ｓ２２１，Ｓ２２２，Ｓ２２３の入力レベルおよび位相エラー演算回路２２４による２Ｔ→３Ｔの補正方向指示信号Ｓ２２４に従って、２Ｔを除去または指示信号に従った前方または後方を補正すべく補正信号Ｓ２２５−１〜Ｓ２２５−６を所定のレベルで出力する。
たとえば、前方に補正する場合には、補正信号Ｓ２２５−３，Ｓ２２５−４，Ｓ２２５−５、およびＳ２２５−６をハイレベルで出力し、補正信号Ｓ２２５−１および２２５−２をローレベルで出力する。
また、後方に補正する場合には、補正信号Ｓ２２５−１，Ｓ２２５−２、およびＳ２２５−４をハイレベルで出力し、補正信号Ｓ２２５−３，Ｓ２２５−５、およびＳ２２５−６をローレベルで出力する。
また、２Ｔを除去する場合には、補正信号Ｓ２２５−２およびＳ２２５−５をハイレベルで出力し、Ｓ２２５−１，Ｓ２２５−３，Ｓ２２５−４、およびＳ２２５−６をローレベルで出力する。
【００９５】
次に、上記構成を有する第３の補正回路１２１４の第１、第２および第３の補正動作を順を追って説明する。
【００９６】
（１）ＤＰＬＬからの位相エラーを利用した補正
ＤＳＰ回路１０においては、ＰＬＬアシンメトリ補正回路１１で、図９（Ｄ）に示すような２値化されたＥＦＭ信号をもとに、図９（Ｃ）に示す再生クロックＰＣＫを動作モードに応じて逓倍された図９（Ａ）に示すような基準クロックＨＩＦが、ディジタルＤＰＬＬ回路１１１で生成される。
なお、図９の例では、基準クロックＨＩＦは、再生クロックＰＣＫの８倍（通常速動作時４．３２１８ＭＨｚ×８）されたクロックとして生成された場合を示している。
そして、ディジタルＤＰＬＬ回路１１１では、ＥＦＭ信号と再生クロックＰＣＫの同期を取る場合、基準クロックＨＩＦを用いて位相エラー量が検出される。このＥＦＭ信号と再生クロックＰＣＫの位相の関係が、図９（Ｂ）に示されている。
【００９７】
図９（Ｄ）に示すようなＥＦＭ信号が入力され同期化を行った場合、図９（Ｅ）に示すように２Ｔとして検出される。
この２Ｔが検出された時のＥＦＭ信号の後方エッジをＡ、前方エッジをＢとする。
そして、ディジタルＤＰＬＬ回路１１１より得られる位相エラーと値の関係は以下にようになり、括弧内の３ビットの情報が位相エラー情報Ｓ１１１として補正部１２に出力される。
【００９８】
通常速動作時
位相進み ＋４（１００）
位相進み ＋３（０１１）
位相進み ＋２（０１０）
位相進み ＋１（００１）
位相差無し ０（０００）
位相遅れ −１（１１１）
位相遅れ −２（１１０）
位相遅れ −３（１０１）
【００９９】
このディジタルＤＰＬＬ回路１１１より得られた位相エラー情報Ｓ１１１は、２Ｔ ＥＦＭエッジ演算回路２２４に入力され、以下の内容が実行される。
すなわち、２Ｔ検出器２２２で２Ｔが検出されたときの各エッジに対して、前方のエッジの位相差の値は、図９（Ｇ）のタイミングで出現する。この図９（Ｇ）に示す信号を２ＰＣＫ分遅延させたものが、図９（Ｉ）に示すようになる。
この各エッジのＡ、Ｂの位相エラーが揃うタイミングで、Ａ、Ｂの値の大小比較が行われる。
そして、図９（Ｊ）に示す演算結果を用いて、図１１に示す条件に従って２Ｔを３Ｔへ補正する方向が決定される。
この図１１の結果をもとに、図９（Ｄ）に示すＥＦＭ信号は、２Ｔ→３Ｔ判定回路２２５へ、補正方向の信号が送られ、２Ｔが３Ｔに補正される。
【０１００】
（２）前後のＴの長さを比較しての補正
次に、図１０のタイミングチャートに関連付けて、上述した（１）の補正の他に、２Ｔが出現した場合の補正について説明する。
ここでは、２Ｔを含む連続したパターンｍＴ−２Ｔ−ｎＴが入力された場合の補正を説明する。（ｍ、ｎは３〜１１の整数）
【０１０１】
図１０（Ｂ）に示す対象となるＥＦＭ信号のエッジ検出前の信号が、エッジ検出後、図１０（Ｃ）に示すようになる。
この信号が第３の補正回路１２１４に入力され、２Ｔの後方３Ｔ〜１１Ｔを検出するためのレジスタから再生クロックＰＣＫのクロック周期でシフトして入力される。
そして、図１０（Ｄ）に示すように、補正対象の２Ｔが検出された時に、後方、前方の３Ｔ〜１１Ｔを検出した場合、後方ｍＴ、前方ｎＴの大小比較が行われ、以下の条件で、２Ｔから３Ｔの補正が行われる。
【０１０２】
対象補正内容 ｍ＞ｎ（ｍＴ−２Ｔ−ｎＴ −＞ （ｍ−１）Ｔ−３Ｔ−ｎＴ）
【０１０３】
対象補正内容 ｍ＜ｎ（ｍＴ−２Ｔ−ｎＴ −＞ ｍＴ−３Ｔ−（ｎ−１）Ｔ）
【０１０４】
図１０の例では、ｍ＝５Ｔ、ｎ＝６Ｔの時ｍ＞ｎとなり、２Ｔ除去判定回路２２５で、図１０（Ｅ）に示す後方補正信号が有効となる。
その結果、図１０（Ｆ）に示すような補正結果が得られる。
後段のＥＦＭ変調回路１２１７で変調された後の補正ＥＦＭ信号は、図１０（Ｇ）に示すように、５Ｔ−３Ｔ−５Ｔの信号となる。
すなわち、２Ｔを含む連続したパターン６Ｔ−２Ｔ−５ＴのＥＦＭ信号は、第３の補正回路１２１４により５Ｔ−３Ｔ−５Ｔの信号に補正される。
【０１０５】
なお、本回路では、ｍ＝ｎの場合が発生するため、ｍ＝ｎの時、前方、後方の補正を設定可能である。
【０１０６】
（３）２Ｔが出現した場合強制的に３Ｔへ補正
第１の補正回路１２１２および第２の補正回路１２１３を通過後の信号について、２Ｔ検出器２２２で検出された場合、下記のように強制的に２Ｔから３Ｔへの補正が行われる。
【０１０７】
（３−１）強制的に３Ｔに補正される。なお、この補正方向である前方／後方は選択可能である。
（３−２）強制的に３Ｔに補正される。このときの補正を２Ｔが検出される毎に、前方−＞後方が交互に繰り返される。
【０１０８】
次に、第４の補正回路１２１５の構成および機能について説明する。
図１２は、第４の補正回路１２１５の構成例を示す回路図、図１３は図１２のタイミングチャートである。
【０１０９】
この第４の補正回路１２１５は、第１の補正回路１２１２、第２の補正回路１２１３、および第３の補正回路１２１４を通過した後の信号に、残っている１Ｔが検出されたときに、前後に１Ｔ拡張して１Ｔから３Ｔへ補正を行う。
【０１１０】
そして、第４の補正回路１２１５は、図１２に示すように、Ｄ型フリップフロップＦＦ５１〜ＦＦ５５、２入力ＡＮＤゲートＡＤ５１，ＡＤ５２、２入力ＯＲゲートＯＲ５１，ＯＲ５２、１Ｔ検出器２３１、および１Ｔ→３Ｔ補正判定回路２３２により構成されている。
【０１１１】
フリップフロップＦＦ５１〜ＦＦ５５のクロックＣＫ端子にＰＬＬアシンメトリ回路１１のディジタルＰＬＬ回路１１１で生成された再生クロック（１Ｔのチャネルクロック）ＰＣＫが供給されている。
そして、フリップフロップＦＦ５１のＤ入力にＮＲＺ変換・エッジ検出回路１２１１でエッジ検出された信号Ｓ1211（第３の補正回路１２１４の出力信号）が入力される。またフリップフロップＦＦ５１Ｑ出力がＯＲゲートＯＲ５１の一方の入力端子に接続されている。
ＯＲゲートＯＲ５１の他方の入力端子が判定回路２３２の補正信号Ｓ２３２の出力ラインに接続され、出力端子がフリップフロップＦＦ５２のＤ入力に接続されている。フリップフロップＦＦ５２のＱ出力がＡＮＤゲートＡＤ５１の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ５１の他方の入力端子（負入力端子）が判定回路２３２の補正信号Ｓ２３２の出力ラインに接続され、フリップフロップＦＦ５３のＤ入力に接続されている。フリップフロップＦＦ５３のＱ出力がＡＮＤゲートＡＤ５２の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ５２の他方の入力端子（負入力端子）が判定回路２３２の補正信号Ｓ２３２の出力ラインに接続され、出力端子がフリップフロップＦＦ５４のＤ入力に接続されている。フリップフロップＦＦ５４のＱ出力がＯＲゲートＯＲ５２の一方の入力端子に接続されている。
ＯＲゲートＯＲ５２の他方の入力端子が判定回路２３２の補正信号Ｓ２３２の出力ラインに接続され、出力端子がフリップフロップＦＦ５５のＤ入力に接続されている。
そして、フリップフロップＦＦ５５のＱ出力が補正後の信号としてセレクタ１２１６を介してＥＦＭ変調回路１２１７に出力される。
また、フリップフロップＦＦ５２，ＦＦ５３のＱ出力が１Ｔ検出器２３１に入力される。
【０１１２】
１Ｔ検出器２３１は、フリップフロップＦＦ５２，ＦＦ５３のＱ出力から１Ｔを検出し、検出結果を信号Ｓ２３１として判定回路２３２に出力する。たとえば１Ｔを検出すると、信号Ｓ２３１をハイレベルで出力する。
【０１１３】
判定回路２３２は、検出器２３１による検出信号Ｓ２３１をハイレベルで入力すると、１Ｔを３Ｔに補正すべく、１Ｔ→３Ｔ補正信号Ｓ２３２をＯＲゲートＯＲ５１，ＯＲ５２の他方の入力端子およびＡＮＤゲートＡＤ５１，ＡＤ５２の他方の入力端子（負入力端子）に出力する。
【０１１４】
次に、上記構成を有する第４の補正回路１２１５の補正動作を説明する。
図１３（Ｂ）に示す対象となるＥＦＭ信号のエッジ検出前の信号が、エッジ検出後、図１３（Ｃ）に示すようになる。
この信号が第４の補正回路１２１５に入力され、レジスタから再生クロックＰＣＫのクロック周期でシフトして入力される。
補正対象の１Ｔが検出された時、図１３（Ｄ）に示すように、１Ｔから３Ｔへの補正が行われる。
後段のＥＦＭ変調回路１２１７で変調された後の補正ＥＦＭ信号は、図１３（Ｄ）に示すように、３Ｔ−３Ｔ−３Ｔの信号となる。
すなわち、１Ｔを含む連続したパターン４Ｔ−１Ｔ−４ＴのＥＦＭ信号は、第４の補正回路１２１５により３Ｔ−３Ｔ−３Ｔの信号に補正される。
【０１１５】
なお、第４の補正回路１２１５では、機能選択信号を与えることにより、補正のON／OFF 可能としている。
【０１１６】
次に、図１の回路の動作を説明する。
符号変調を用いた情報が記録されているディスク１はスピンドルモータ２によって回転駆動され、ディスク１の記録情報は光学式ピックアップ３によって読み取られる。
このピックアップ３の出力信号は、Ｉ（電流）／Ｖ（電圧）アンプ８で電流信号から電圧信号に変換され、さらにＲＦイコライズ回路９で波形整形された後、ＲＦ信号としてＤＳＰ回路１０に供給される。
【０１１７】
ＤＳＰ回路１０では、ＲＦイコライザ９によるＲＦ信号がＰＬＬアシンメトリ補正回路１１に入力され、ＲＦ信号に対するアシンメトリの補正が行われ、２値化したＲＦ信号（ＥＦＭ信号）としてＥＦＭブロック１２に出力される。
また、ＰＬＬアシンメトリ補正回路１１では、２値の信号エッジ（２値のパルス列信号）に基づいて周波数４．３２１８ＭＨｚの再生クロックＰＣＫが生成される。そして、ディジタルＰＬＬ回路１１１では、２値化されたＥＦＭ信号をもとに、再生クロックＰＣＫの逓倍の基準クロックＨＩＦが生成され、ＥＦＭ信号とＰＣＫ信号の同期を取るにあたって、基準クロックＨＩＦを用いて位相エラー量が検出される。このＲＦ信号の位相エラーは、３ビットの位相エラー情報Ｓ１１１としてＥＦＭブロック１２の補正部１２１に供給される。
【０１１８】
補正部１２１では、符号変調を用いたディスク１の表面に細かく付いた傷や、たとえばＲＦイコライザ９におけるコンパレートレベルのずれによってフォーマット上エラーとなっていた、本来存在し得ないＥＦＭ信号に対して含まれる１Ｔ信号または２Ｔ信号が所定の方式に従って０または３Ｔ信号に補正される。
さらに具体的には、ＰＬＬアシンメトリ補正回路１１で２値化されたＲＦ信号のエッジ検出が行われてＮＲＺ変換される。そして、ディジタルＰＬＬ回路１１１で生成されたクロックを用いて同期化され、第１〜第４の補正回路１２１２〜１２１５で、同期化したときに発生したフォーマット上はＥＦＭ信号として本来存在し得ない１Ｔ，２Ｔ（Ｔはチャネルクロックの周期）の検出が行われ、検出した１Ｔ，２Ｔの信号が、所定の条件に従って０または３Ｔに補正される。
【０１１９】
補正部１２の第１〜第４の補正回路１２１２〜１２１５で補正された信号は、セレクタ１２１６を介してＥＦＭ変調回路１２１７に入力されてＥＦＭ変調される。ＥＦＭ変調された信号はＥＦＭ復調回路１２２で復調される。
そして、復調されたＥＦＭ信号は、ディジタルオーディオのデータと、エラー訂正・検出用のパリティになるとともに、フレーム同期信号のすぐ後ろに入っているサブコードが復調される。このサブコードは、サブコード処理回路１３を経てコントローラ２０に供給される。
また、ＥＦＭ復調後のデータは一端ＲＡＭ１４に格納され、エラー訂正回路１５によってエラー訂正・検出用のパリティに基づいてエラー訂正が行われる。
エラー訂正後のデータは、デ・インターリーブ回路１６にてＣＩＲＣ(Cross Interleave Reed-Solomon Code)のインターリーブが解かれ、Ｌ／Ｒｃｈのオーディオ信号として出力される。
【０１２０】
以上説明したように、本実施形態によれば、ＰＬＬアシンメトリ補正回路１１で２値化されたＲＦ信号のエッジ検出を行ってＮＲＺ変換してディジタルＰＬＬ回路１１で生成されたクロックを用いて同期化し、同期化したときに発生したフォーマット上はＥＦＭ信号として本来存在し得ない１Ｔ，２Ｔ（Ｔはチャネルクロックの周期）の検出を行い、検出した１Ｔ，２Ｔの信号を、所定の条件に従って０または３Ｔに補正して、ＲＦ信号から１Ｔ，２Ｔを除去し、その１Ｔ，２Ｔを除去したＲＦ信号をＥＦＭ変調する補正部１２１と、ＥＦＭ変調後の信号をＥＦＭ復調する復調回路１２２とを含むＥＦＭブロック１２を設けたので、今までエラーとなっていた信号を復元できる。そのため、エラー訂正回路１５で訂正を行う信号が、３Ｔから１１Ｔのフォーマットに補正されるため、Ｃ１、Ｃ２のエラーレートが改善され、プレイアビリティの向上ができる。
そして、結果的にエラーレートの向上、プレイアビリティの向上を図れる利点がある。
【０１２１】
また、ディスク表面に細かく付いた傷によってＲＦ信号の振幅レベルが下がり正確にＲＦ信号が入力されないもの、また、アシンメトリのずれによってスライスレベルがプラス、またはマイナス側にシフトしてしまい正確に２値化されずに発生した、１Ｔ、２Ｔの信号を除去することができる。
このため、これらのアシンメトリずれディスクや傷ディスクなどの粗悪ディスクに対して再生能力を向上することができる利点がある。
【０１２２】
なお、本実施形態では、補正部１２１において、２Ｔ→３Ｔ補正を行う第３の補正回路１２１４を通過した信号を、１Ｔ→３Ｔ補正を行う第４の補正回路１２１５に入力させるように構成したが、第２の補正回路１２１３を通過した信号を第４の補正回路１２１５に入力させ、第４の補正回路１２１５を通過した信号を第３の補正回路１２１４に入力させて２Ｔ→３Ｔ補正を行うように構成してもよい。
この場合、制御信号により第２の補正回路１２１３→第３の補正回路１２１４→第４の補正回路１２１５の接続形態と、第２の補正回路１２１３→第４の補正回路１２１５→第３の補正回路１２１４の接続形態とを図示しないスイッチ回路により切り替えるように構成することも可能である。
【０１２３】
このように補正の順番について入れ替えの機能を設けることで、ディスクの再生状態により１Ｔ、２Ｔの出現状態が変化した場合、補正結果が悪化するのを軽減することができる利点がある。
【０１２４】
【発明の効果】
以上説明したように、本発明によれば、発生した１Ｔ、２Ｔ信号を補正することにより、今までエラーとなっていた信号を復元できる。そのため、エラー訂正回路で訂正を行う信号が、３Ｔから１１Ｔのフォーマットに補正されるため、結果的にエラーレートの向上、プレイアビリティの向上を図れる利点がある。
【０１２５】
また、ディスク表面に細かく付いた傷によってＲＦ信号の振幅レベルが下がり正確にＲＦ信号が入力されないもの、また、アシンメトリのずれによってスライスレベルがプラス、またはマイナス側にシフトしてしまい正確に２値化されずに発生した、１Ｔ、２Ｔの信号を除去することができる。
このため、これらのアシンメトリずれディスクや傷ディスクなどの粗悪ディスクに対して再生能力を向上することができる利点がある。
【０１２６】
また、補正の順番について入れ替えの機能と補正機能の選択手段を設けることで、ディスクの再生状態により１Ｔ、２Ｔの出現状態が変化した場合、補正結果が悪化するのを軽減することができる利点がある。
【図面の簡単な説明】
【図１】本発明に係る復号装置が適用されるＣＤプレーヤの制御系の一実施形態を示す構成図である。
【図２】本発明に係るＥＦＭブロックの構成を示すブロック図である。
【図３】本発明に係るＥＦＭブロックの補正回路の構成例を示すブロック図である。
【図４】図３の第１の補正回路の構成例を示す回路図である。
【図５】図４の動作を説明するためのタイミングチャートである。
【図６】図３の第２の補正回路の構成例を示す回路図である。
【図７】図６の動作を説明するためのタイミングチャートである。
【図８】図３の第３の補正回路の構成例を示す回路図である。
【図９】図８におけるディジタルＰＬＬ回路からの位相エラーを利用した補正時のタイミングチャートである。
【図１０】図８における前後のＴの長さを比較しての補正時のタイミングチャートである。
【図１１】位相エラーによって補正を行う方向を決定するための条件を示す図である。
【図１２】図３の第４の補正回路の構成例を示す回路図である。
【図１３】図１２の動作を説明するためのタイミングチャートである。
【符号の説明】
１…ディスク、２…スピンドルモータ、３…ピックアップ、８…Ｉ／ＶＡｍｐ、９…ＲＦイコライザ、１０…ＤＳＰ回路、１１…ＰＬＬアシンメトリ補正回路、１１１…ディジタルＰＬＬ回路、１２…ＥＦＭブロック、１２１…補正部、１２２…復調回路、１３…サブコード処理回路、１４…ＲＡＭ、１５…エラー訂正回路、１６…デ・インタリーブ回路、１７…クロック発生器、１８…スピンドル・サーボ信号処理回路、２０…コントローラ、２２…光学系サーボ信号処理回路１２１１…ＮＲＺ変換・エッジ検出回路、１２１２…第１の補正回路、１２１３…第２の補正回路、１２１４…第３の補正回路、１２１５…第４の補正回路、１２１６…セレクタ、１２１７…ＥＦＭ変調回路。
【発明の属する技術分野】
本発明は、ＲＬＬ(Run Length Limited)符号を用いて情報を記録した、たとえばＣＤ（コンパクトディスク）やＭＤ（ミニディスク）と称されるディジタル・オーディオ・ディスク等の情報記録媒体から読み出したＲＦ信号を復号して、チャネルビットデータを出力する復号装置およびデータ再生装置、並びに復号方法に関するものである。
【０００２】
【従来の技術】
データを伝送したり、たとえば磁気ディスク、光ディスク、光磁気ディスク等の記録媒体にデータを記録する際に、伝送や記録に適するようにデータの変調が行われる。
このような変調符号の１つとしてブロック符号が知られている。
【０００３】
このブロック符号は、データ列をｍ×ｉビットからなる単位（以下、データ語という）にブロック化し、このデータ語を適当な符号則に従ってｎ×ｉビットからなる符号に変換するものである。
このブロック符号は、ｉ＝１のときには固定長符号となる。また、ｉが複数個選べるとき、すなわちｉが２以上で最大のｉであるｉmax ＝ｒで変換したときには可変長符号となる。
ブロック符号化された符号は、可変長符号（ｄ，ｋ；ｍ，ｎ；ｒ）と表される。
ここで、ｉは拘束長であり、ｒは最大拘束長である。また、ｄおよびｋは符号系列内の連続する「１」の間に入る「０」の最小連続個数および「０」の最大連続個数である。
【０００４】
以下に、具体例としてディジタル・オーディオ・ディスクの変調方式について説明する。
【０００５】
ディジタル・オーディオ・ディスク、たとえばＣＤ方式のディスクでは、ＥＦＭ（Eight to Fourteen Modulation) と呼ばれる変調方式が採られている。
ＣＤのディスクに記録されているデータは、４４．１ｋＨｚでサンプリングした１６ビットのデジタルデータを上記（Upper ）／下位（Lower ）側に８ビットずつ２分割され、インターリーブ処理を施した上でＣ１、Ｃ２系列に添ってパリティが付加される。
そして、この８ビットのデータ語があらかじめ定められている１４ビットの符号語（チャネルビット）にパターン変換（ＥＦＭ変調）された後、ＥＦＭ変調後の直流成分を低減させるために、データ間に３ビットの結合ビットが付加されて、ディスクにＮＲＺＩで記録される。
【０００６】
符号系列内の連続する「１」の間に入る「０」の最小連続個数が２、「０」の最大連続個数が１０の条件を満足するように、８ビットから１４ビットへの変換並びに結合ビットが付加される。
したがって、この変調方式のパラメータ（ｄ，ｋ；ｍ，ｎ；ｒ）は、（２，１０；８，１７；１）である。
チャネルビット列（記録波形列）のビット間隔をＴとすると、最小反転間隔はＴmin は３（２＋１）Ｔである。また、最大反転間隔Ｔmax は、１１（＝１０＋１）Ｔである。
すなわち、８ビットから１４ビットへの変換並びに結合ビットが付加されるデータは、最終的に３Ｔから１１Ｔ（１／Ｔ＝４．３２１８ＭＨｚ、１倍）の長さに集約される。
【０００７】
このＥＦＭ信号を復調する際には、ディスクから読み取ったＲＦ信号を波形整形することによって得られる２値のパルス列信号に基づいてクロック（以下、再生クロックと称する）を生成し、この再生クロックを用いて復調処理が行われる。この再生クロックの生成には、一般的に、ＰＬＬ（Phase Locked Loop)回路が用いられている。
【０００８】
この再生クロックＰＣＫの周波数は４．３２１８ＭＨｚである。４．３２１８ＭＨｚはＣＤ方式でＥＦＭ信号をＰＷＭ変調するときのチャネルクロック周波数であり、この３周期から１１周期まで１周期ステップでＥＦＭ信号はＰＷＭ変調されている。
ディスクから読み取られたＲＦ信号が波形整形によって２値化されて得られる２値化信号は、チャネルクロックの周期をＴとすると、ｎＴ（但し、ｎは３〜１１の整数）で変化する信号である。
【０００９】
【発明が解決しようとする課題】
ところで、ＣＤシステムでは、入力されたＲＦ信号を２値化してＥＦＭ復調を行ったとき、ＥＦＭ信号の３Ｔが、傷や、コンパレートレベルのずれによって、１Ｔ、２Ｔとして検出される場合がある。
従来のＣＤシステムの復号装置では、これに対して何も補正を行わず、このＥＦＭ信号の３Ｔから１１Ｔ以外のものは本来存在し得ない信号としてエラーとして扱われ、内部のエラー訂正回路によって訂正される。
【００１０】
ところが、エラー訂正回路のエラー訂正能力には限界があるため、ある一定以上の１Ｔ、２Ｔがランダムに含まれた場合、上述した従来のＣＤシステムの復号装置では、エラー訂正回路で訂正不能となってしまい、プレイアビリティが悪化していた。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、本来存在しえない１Ｔ，２Ｔの補正を行うことができ、エラー訂正回路の処理を軽減でき、プレイアビリティを向上させることができる復号装置およびデータ再生装置、並びに復号方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他の上記シンボルの長さである連続長が所定の規定長として規定されている符号であって、チャネルビット列のビット間隔をＴとすると、最小反転間隔が３Ｔである符号を復号する復号装置であって、符号系列から最小反転間隔を３Ｔより小さく正常な場合に本来存在し得ないＴのパターンを検出する検出手段と、上記検出手段で本来存在し得ないＴのパターンが検出されると、当該パターンを３Ｔ以上の正常なフォーマットの信号に補正する補正手段と、を有し、上記補正手段は、位相エラー情報に基づいて、２Ｔが検出されたときの信号の後方エッジと前方エッジの位相エラーが揃うタイミングで、両エッジにおける大小比較を行い、この演算結果を用いて、所定の条件に従って２Ｔを３Ｔへ補正する方向を決定し、当該決定に応じて前方へ１Ｔ伸ばす補正、または後方へ１Ｔ伸ばす補正を行う補正回路を含む。
【００１３】
また、本発明は、２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他の上記シンボルの長さである連続長が所定の規定長として規定されている符号データであって、所定の記録媒体に記録された、チャネルビット列（記録波形列）のビット間隔をＴとすると、最小反転間隔が３Ｔである符号データを再生するデータ再生装置であって、上記記録媒体からＲＦ信号を再生する手段と、再生されたＲＦ信号から最小反転間隔を３Ｔより小さく正常な場合に本来存在し得ないＴのパターンを検出する検出手段と、上記検出手段で本来存在し得ないＴのパターンが検出されると、当該パターンを３Ｔ以上の正常なフォーマットの信号に補正する補正手段と、上記補正手段で補正された信号に対してエラー訂正を行うエラー訂正回路と、を有し、上記補正手段は、位相エラー情報に基づいて、２Ｔが検出されたときの信号の後方エッジと前方エッジの位相エラーが揃うタイミングで、両エッジにおける大小比較を行い、この演算結果を用いて、所定の条件に従って２Ｔを３Ｔへ補正する方向を決定し、当該決定に応じて前方へ１Ｔ伸ばす補正、または後方へ１Ｔ伸ばす補正を行う補正回路を含む。
【００１４】
また、本発明では、上記検出手段は、１Ｔを含む連続したＴのパターンを検出し、上記補正手段は、１Ｔを含む連続したＴのパターンが検出されると、１Ｔ部分を除去して、３Ｔ以上の正常なフォーマットの信号に補正する。
【００１５】
また、本発明では、上記検出手段は、１Ｔを含む連続したＴのパターンを検出し、上記補正手段は、１Ｔを含む連続したＴのパターンが検出されると、１Ｔ部分を３Ｔに補正する。
【００１６】
また、本発明では、上記検出手段は、１Ｔを含む連続したパターンを検出し、上記補正手段は、１Ｔを含む連続したパターンが検出されると、３Ｔ以上の任意のフォーマットの信号に補正する。
【００１７】
また、本発明では、上記検出手段は、１Ｔおよび２Ｔを含む連続したＴのパターンを検出し、上記補正手段は、１Ｔおよび２Ｔを含む連続したＴのパターンが検出されると、３Ｔ以上の任意のフォーマットの信号に補正する。
【００１８】
また、本発明では、上記検出手段は、２Ｔを含む連続したＴのパターンを検出し、上記補正手段は、２Ｔを含む連続したＴのパターンが検出されると、２Ｔ部分を除去して、３Ｔ以上の正常なフォーマットの信号に補正する。
【００１９】
また、本発明では、上記検出手段は、２Ｔを含む連続したＴのパターンを検出し、上記補正手段は、２Ｔを含む連続したＴのパターンが検出されると、２Ｔ部分を３Ｔに補正する。
【００２０】
また、本発明では、上記検出手段は、２Ｔを含む連続したパターンを検出し、上記補正手段は、２Ｔを含む連続したパターンが検出されると、３Ｔ以上の任意のフォーマットの信号に補正する。
【００２１】
また、本発明では、上記補正手段は、２Ｔが検出された場合、当該２Ｔ部分の前後のＴの長さを比較して長い方へ補正する。
【００２２】
また、本発明では、上記補正手段は、２Ｔの２値化信号の各エッジの位相エラーを比較して、比較結果に応じて当該２Ｔ部分の前後のいずれの方向に補正するかを決定し、決定した方向に当該２Ｔを３Ｔに補正する。
【００２３】
また、本発明では、上記補正手段は、２Ｔが検出された場合、強制的に前方または後方へ１Ｔ伸ばし３Ｔに補正する。
また、本発明では、上記補正手段は、２Ｔの検出毎に、強制的に１Ｔ伸ばす方向を前方および後方で交互に行う。
【００２４】
また、本発明では、上記補正手段は、１Ｔが検出された場合、強制的に前方および後方へ１Ｔ伸ばし３Ｔに補正する。
【００２５】
また、本発明では、上記補正手段は、１Ｔが検出されると当該１Ｔ部分を除去して、３Ｔ以上の正常なフォーマットの信号に補正する第１の補正回路と、上記第１の補正回路の出力信号から、２Ｔを検出すると、当該２Ｔ部分を３Ｔに補正する第２の補正回路と、上記第２の補正回路の出力信号から、２Ｔを検出すると、２Ｔの２値化信号の各エッジの位相エラーを比較して、比較結果に応じて当該２Ｔ部分の前後のいずれの方向に補正するかを決定し、決定した方向に当該２Ｔを３Ｔに補正する第３の補正回路と、上記第３の補正回路の出力信号から、１Ｔを検出すると、当該１Ｔ部を３Ｔに補正する第４の補正回路とを有する。
【００２６】
また、本発明では、上記第３の補正回路と上記第４の補正回路の信号ラインの位置を、上記第２の補正回路の出力と当該補正手段の出力との間で接続切り替え可能な手段を有する。
【００２７】
また、本発明は、２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他の上記シンボルの長さである連続長が所定の規定長として規定されている符号であって、チャネルビット列のビット間隔をＴとすると、最小反転間隔が３Ｔである符号を復号する復号方法であって、符号系列から最小反転間隔を３Ｔより小さく正常な場合に本来存在し得ないＴのパターンを検出する第１ステップと、本来存在し得ないＴのパターンを検出すると、当該パターンを３Ｔ以上の正常なフォーマットの信号に補正する第２ステップと、を含み、上記第２ステップにおいて、位相エラー情報に基づいて、２Ｔが検出されたときの信号の後方エッジと前方エッジの位相エラーが揃うタイミングで、両エッジにおける大小比較を行い、この演算結果を用いて、所定の条件に従って２Ｔを３Ｔへ補正する方向を決定し、当該決定に応じて前方へ１Ｔ伸ばす補正、または後方へ１Ｔ伸ばす補正を行う。
【００２８】
本発明によれば、検出手段において、符号系列から最小反転間隔を３Ｔより小さく正常な場合に本来存在し得ないＴのパターンである、１Ｔまたは２Ｔの少なくとも一方が検出される。
そして、検出手段で本来存在し得ないＴのパターンが検出されると、補正手段において、当該パターンが３Ｔ以上の正常なフォーマットの信号に補正される。
【００２９】
また、本発明によれば、記録媒体からＲＦ信号が再生される。
そして、検出手段において、再生されたＲＦ信号から最小反転間隔を３Ｔより小さく正常な場合に本来存在し得ないＴのパターンである、１Ｔまたは２Ｔの少なくとも一方が検出される。
そして、検出手段で本来存在し得ないＴのパターンが検出されると、補正手段において、当該パターンが３Ｔ以上の正常なフォーマットの信号に補正される。
補正された信号はエラー訂正回路に入力されてエラーが訂正される。
【００３０】
このように、発生した１Ｔ、２Ｔ信号を補正することにより、今までエラーとなっていた信号を復元できる。そのため、エラー訂正回路で訂正を行う信号が、３Ｔから１１Ｔのフォーマットに補正されるため、結果的にエラーレートが向上し、プレイアビリティが向上する。
【００３１】
また、ディスク表面に細かく付いた傷によってＲＦ信号の振幅レベルが下がり正確にＲＦ信号が入力されないものや正確に２値化されずに発生した、１Ｔ、２Ｔの信号を除去することができる。
【００３２】
【発明の実施の形態】
以下、たとえばＣＤプレーヤに適用された本発明の実施形態について図面を参照しつつ詳細に説明する。なお、本発明は、ＣＤプレーヤへの適用に限定されるものではなく、ＭＤプレーヤなどディスクプレーヤ全般に適用し得るものである。
【００３３】
図１は、本発明に係る復号装置が適用されるＣＤプレーヤの制御系の一実施形態を示す構成図である。
【００３４】
本制御系は、図１に示すように、ディスク（ＣＤ；符号変調を用いた情報ディスク）１、スピンドルモータ２、光学式ピックアップ（以下、単にピックアップと称する）３、Ｉ／ＶＡｍｐ８、ＲＦイコライザ９、ＤＳＰ(Digital Signal Processor)回路１０、コントローラ２０、および光学系サーボ信号処理回路２２を主構成要素としている。
【００３５】
図１において、符号変調を用いた情報ディスクであるディスク１はスピンドルモータ２によって回転駆動され、ディスク１の記録情報は光学式ピックアップ３によって読み取られる。
ピックアップ３は、レーザダイオード４、このレーザダイオード４から発せられるレーザ光ビームをディスク１の信号記録面上に情報読取用光スポットとして集束させる対物レンズ５、ディスク１からの反射光ビームの進行方向を変える偏光ビームスプリッタ６、この反射光ビームを受光するフォトディテクタ７等によって構成され、スレッド送りモータ（図示せず）を駆動源としてディスク半径方向において移動自在に設けられている。
【００３６】
ピックアップ３にはさらに、図示しないが、ディスク１の記録トラックに対して情報読取用光スポットをディスク半径方向において移動させるトラッキングアクチュエータと、対物レンズ５のその光軸方向において移動させるフォーカスアクチュエータとが内蔵されている。
このピックアップ３の出力信号は、Ｉ（電流）／Ｖ（電圧）アンプ８で電流信号から電圧信号に変換され、さらにＲＦイコライズ回路９で波形整形された後、ＲＦ信号としてＤＳＰ(Digital Signal Processor)回路１０に供給される。
【００３７】
ＤＳＰ回路１０は、ＰＬＬアシンメトリ補正回路１１、ＥＦＭブロック１２、サブコード処理回路１３、ＲＡＭ１４、エラー訂正回路１５、デ・インタリーブ回路１６、クロック発生器１７を有している。これらの信号処理系のついては後述す。
ＤＳＰ回路１０には、さらに、スピンドルモータ２の回転制御をなすスピンドル・サーボ信号処理回路１８が設けられている。ＤＳＰ回路１０は、クリスタル発振子２１の高精度の発振出力に基づいて各種のクロックを発生するクロック発生器１７を内蔵し、各クロックに基づいて各種の信号処理を行う。
【００３８】
なお、光学系サーボ信号処理回路２２は、ピックアップ３の動作に関連する各サーボ系、即ち情報読取用光スポットをディスク１の記録トラックに追従させるためのトラッキングサーボ系、当該光スポットをディスク１の信号記録面上に常に集束させるためのフォーカスサーボ系およびピックアップ３のディスク半径方向における位置制御をなすためのスレッドサーボ系を制御するためのものである。
【００３９】
次に、このＤＳＰ回路１０における信号処理系について説明する。
【００４０】
ＰＬＬアシンメトリ補正回路１１は、ＲＦイコライザ９によるＲＦ信号を受けて、アシンメトリ(asymmetry) の補正を行い、２値化したＲＦ信号（ＥＦＭ信号）をＥＦＭブロック１２に出力する。
なお、アシンメトリとは、ＲＦ信号のアイパターンの中心が振幅の中心からずれる状態を言う。
【００４１】
また、ＰＬＬアシンメトリ補正回路１１は、２値の信号エッジ（２値のパルス列信号）に基づいて再生クロックＰＣＫを生成するディジタルＰＬＬ回路１１１を内蔵している。
この再生クロックＰＣＫの周波数は４．３２１８ＭＨｚである。
そして、ディジタルＰＬＬ回路１１１は、２値化されたＥＦＭ信号をもとに、再生クロックＰＣＫの逓倍の基準クロックＨＩＦを生成し、ＥＦＭ信号と再生クロックＰＣＫの同期を取る際に、基準クロックＨＩＦを用いて位相エラー量を検出し、このＲＦ信号の位相エラーを、後述するように３ビットの位相エラー情報Ｓ１１１としてＥＦＭブロック１２の補正部１２１に供給する。
なお、再生クロックＰＣＫの逓倍の基準クロックＨＩＦは、通常速動作時は、４．３２１８ＭＨｚ×８（＝３４．５７４４ＭＨｚ）、倍速動作時は４．３２１８ＭＨｚ×６（＝２５．９３０８ＭＨｚ）である。
【００４２】
ディジタルＰＬＬ回路１１１より得られる位相エラーと値の関係を以下に示す。なお括弧内の値はディジタルＰＬＬ回路１１１より出力される３ビットデータである。
【００４３】
通常速動作時 倍速動作時
位相進み ＋４（１００）
位相進み ＋３（０１１） ＋３（１０１）
位相進み ＋２（０１０） ＋１（００１）
位相進み ＋１（００１） ＋１（００１）
位相差無し ０（０００） ０（０００）
位相遅れ −１（１１１） −１（１１１）
位相遅れ −２（１１０） −２（１１０）
位相遅れ −３（１０１）
【００４４】
ＥＦＭブロック１２は、図２に示すように、ＰＬＬアシンメトリ補正回路１１で２値化されたＲＦ信号のエッジ検出を行ってＮＲＺ変換してディジタルＰＬＬ回路１１で生成されたクロックを用いて同期化し、同期化したときに発生したフォーマット上はＥＦＭ信号として本来存在し得ない１Ｔ，２Ｔ（Ｔはチャネルクロックの周期）の検出を行い、検出した１Ｔ，２Ｔの信号を、所定の条件に従って０または３Ｔに補正（この補正については、後で詳述する）して、ＲＦ信号から１Ｔ，２Ｔを除去し、その１Ｔ，２Ｔを除去したＲＦ信号をＥＦＭ変調する補正部１２１と、ＥＦＭ変調後の信号をＥＦＭ復調する復調回路１２２により構成されている。
【００４５】
ＥＦＭブロック１２において復調されたＥＦＭ信号は、ディジタルオーディオのデータと、エラー訂正・検出用のパリティになるとともに、フレーム同期信号のすぐ後ろに入っているサブコードが復調される。このサブコードは、サブコード処理回路１３を経てコントローラ２０に供給される。
ＥＦＭ復調後のデータは一旦ＲＡＭ１４に格納され、エラー訂正回路１５によってエラー訂正・検出用のパリティに基づいてエラー訂正が行われる。
エラー訂正後のデータは、デ・インターリーブ回路１６にてＣＩＲＣ(Cross Interleave Reed-Solomon Code)のインターリーブが解かれ、Ｌ／Ｒｃｈのオーディオ信号として出力される。
【００４６】
以下に、本発明の特徴であるＥＦＭブロック１２の補正部１２１の機能、構成について、順を追って説明する。
【００４７】
補正部１２１は、ＣＤ，ＭＤ，ＤＶＤなど、符号変調を用いた情報ディスク１の表面に細かく付いた傷や、たとえばＲＦイコライザ９におけるコンパレートレベルのずれによってフォーマット上エラーとなっていた、本来存在し得ないＥＦＭ信号に対して含まれる１Ｔ信号または２Ｔ信号を、たとえば以下に示す方式に従って０または３Ｔ信号に補正する。
【００４８】
補正方式には、パターン検出方式、エッジ検出方式、および強制補正方式がある。これら補正方式は以下の内容で、１Ｔ信号または２Ｔ信号を０または３Ｔ信号に補正する。
【００４９】
１．パターン検出方式
・１Ｔを含む連続したＴのパターンを検出して０、３Ｔに補正する。
・１Ｔを含む連続したパターンを検出して任意のＴに補正する。
・１Ｔ、２Ｔを含む連続したパターンを検出して任意のＴに補正する。
・２Ｔを含む連続したＴのパターンを検出して０、３Ｔに補正する。
・２Ｔを含む連続したパターンを検出して任意のＴに補正する。
【００５０】
２．エッジ比較方式
・２Ｔが検出された場合、前後のＴの長さを比較して長い方に補正する。
・２Ｔの、ＥＦＭ信号の各エッジの位相エラーを比較して３Ｔに補正する。
【００５１】
３．強制補正方式
・２Ｔが検出された場合、強制的に前、後ろへ１Ｔ伸ばし３Ｔに補正する。
・１Ｔが検出された場合、強制的に前後へ１Ｔ伸ばし３Ｔに補正する。
【００５２】
補正部１２１は、図３に示すように、ＮＲＺ変換・エッジ検出回路１２１１、検出した１Ｔを０Ｔに補正する第１の補正回路１２１２、検出した２Ｔを３Ｔまたは０Ｔに補正する第２の補正回路１２１３、検出した２Ｔを３Ｔに補正する第３の補正回路１２１４、検出した１Ｔを３Ｔに補正する第４の補正回路１２１５、セレクタ１２１６、およびＥＦＭ変調回路１２１７により構成されている。
なお、セレクタ１２１６は、補正モード時には、第４の補正回路１２１５の出力をＥＦＭ変調回路１２１７に入力させ、補正を行わないときには、ＮＲＺ変換・エッジ検出回路１２１１の出力信号をＥＦＭ変調回路１２１７に直接入力させる。
【００５３】
このような構成を有する補正部１２１では、アシンメトリ補正回路によって２値化されたＲＦ信号（ＥＦＭ信号）が、ＮＲＺ変換・エッジ検出回路１２１１でＮＲＺ変換され、エッジ検出が行われた後、第１の補正回路１２１２（Ａ）→第２の補正回路１２１３（Ｂ）→第３の補正回路１２１４（Ｃ）→第４の補正回路１２１５（Ｄ）における補正が行われ、再びＥＦＭ変調回路１２１７でＥＦＭ信号へ変換されて、後段のＥＦＭ復調回路１２２へ送られる。
【００５４】
補正部１２１は、連続したＴの中に１Ｔを含む任意のパターンに着目して補正を行う。この場合、発生頻度の低いもの、１Ｔ、２Ｔを含む前後のＴの長さが、あるパターンに沿って入力されるものについて、確実に補正を行い、それらの補正を行った後、一番効果的な補正を行う。
１Ｔの短いものから、長いものへ補正を行うことにより、効果的に補正を行うことができる。
また、１Ｔ、２Ｔ信号に対してのみ補正を行うことにより、正常に入力されたＥＦＭ信号の３Ｔから１１Ｔを壊さずに補正を行うことが可能になる。
【００５５】
次に、第１〜第４の補正回路の具体的な回路構成について、図面を参照して説明する。
【００５６】
図４は、第１の補正回路１２１２の構成例を示す回路図、図５は図４のタイミングチャートである。
なお、ここでは１Ｔを含む連続したパターン３Ｔ−１Ｔ−３Ｔの補正を例にとって説明する。
【００５７】
第１の補正回路１２１２は、図４に示すように、Ｄ型フリップフロップＦＦ１〜ＦＦ１０、２入力ＡＮＤゲートＡＤ１，ＡＤ２、後方１Ｔ，２Ｔ，３Ｔ，４Ｔ検出器２０１、１Ｔ検出器２０２、前方１Ｔ，２Ｔ，３Ｔ，４Ｔ検出器２０３、および判定回路２０４により構成されている。
【００５８】
フリップフロップＦＦ１〜ＦＦ１０のクロックＣＫ端子にＰＬＬアシンメトリ回路１１のディジタルＰＬＬ回路１１１で生成された再生クロック（１Ｔのチャネルクロック）ＰＣＫが供給されている。
そして、フリップフロップＦＦ１〜ＦＦ５のＱ出力とＤ入力が縦続接続され、フリップフロップＦＦ１のＤ入力にＮＲＺ変換・エッジ検出回路１２１１でエッジ検出された信号Ｓ1211が入力され、またフリップフロップＦＦ１〜ＦＦ４のＱ出力が検出器２０１に入力される。フリップフロップＦＦ５のＱ出力がＡＮＤゲートＡＤ１の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ１の他方の入力端子（負入力端子）が判定回路２０４の１Ｔ補正信号Ｓ２０４の出力ラインに接続され、出力端子がフリップフロップＦＦ６のＤ入力に接続されている。フリップフロップＦＦ６のＱ出力がＡＮＤゲートＡＤ２の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ２の他方の入力端子（負入力端子）が判定回路２０４の１Ｔ補正信号Ｓ２０４の出力ラインに接続され、出力端子がフリップフロップＦＦ７のＤ入力に接続されている。
さらに、フリップフロップＦＦ７〜ＦＦ１０のＱ出力とＤ入力が縦続接続され、またフリップフロップＦＦ７〜ＦＦ１０のＱ出力が検出器２０３に入力され、フリップフロップＦＦ１０のＱ出力が補正後の信号として次段の第２の補正回路１２１３に出力される。
【００５９】
検出器２０１は、フリップフロップＦＦ１〜ＦＦ４のＱ出力から後方の１Ｔ，２Ｔ，３Ｔ，４Ｔを検出し、検出結果を信号Ｓ２０１として判定回路２０４に出力する。たとえば１Ｔ，２Ｔ，３Ｔ，４Ｔを検出すると、たとえば信号Ｓ２０１をハイレベルで出力する。
【００６０】
１Ｔ検出器２０２は、フリップフロップＦＦ５，ＦＦ６のＱ出力から後方の１Ｔを検出し、１Ｔを検出すると、たとえばハイレベルの信号Ｓ２０２を判定回路２０４に出力する。
【００６１】
検出器２０３は、フリップフロップＦＦ７〜ＦＦ１０のＱ出力から前方の１Ｔ，２Ｔ，３Ｔ，４Ｔを検出し、検出結果を信号Ｓ２０３として判定回路２０４に出力する。たとえば１Ｔ，２Ｔ，３Ｔ，４Ｔを検出すると、たとえば信号Ｓ２０３をハイレベルで出力する。
【００６２】
判定回路２０４は、たとえば検出器２０１，２０２，２０４による検出信号Ｓ２０１，Ｓ２０２，２０３を全てハイレベルで入力すると、連続する信号パターンから１Ｔを除去すべきものと判定して、１Ｔ補正信号Ｓ２０４をＡＮＤゲートＡＤ１，ＡＤ２の他方の入力端子（負入力端子）に出力する。
【００６３】
ここで、上記構成を有する第１の補正回路１２１２の補正動作を、１Ｔを含む連続したパターン３Ｔ−１Ｔ−３Ｔの補正を例にとって説明する。
【００６４】
図５（Ｂ）に示すような２値化後同期化されたＥＦＭ信号が、ＮＲＺ変換・エッジ検出回路１２１１において、ＮＲＺ変換後エッジ検出され、図５（Ｃ）に示すような信号となる。
その後、エッジ検出後の信号は、第１の補正回路１２１２に入力され、１Ｔの後方Ｔを検出するためのレジスタから再生クロックＰＣＫのクロック周期でシフトして入力される。
そして、補正対象の１Ｔが検出器２０２で検出されたとき、具体的には、フリップフロップＦＦ６，ＦＦ５の出力が論理「１，１」になって、検出器２０２の出力信号Ｓ２０２がハイレベルになったタイミングで後方の検出器２０１で３Ｔが検出され、図５（Ｄ）に示すように検出器２０１の出力信号Ｓ２０１がハイレベルに設定され、また、前方の検出器２０３で３Ｔが検出されて、図５（Ｆ）に示すように検出器２０３の出力信号Ｓ２０３がハイレベルに設定された場合、１Ｔを除去すべきのもと判定回路２０４で、図５（Ｅ）に示すように補正信号Ｓ２０４がハイレベルに設定されて出力される。
その結果、図５（Ｈ）に示すようにエッジ検出された信号から１Ｔ部が除去される。
この１Ｔ部が除去された信号が、後段のＥＦＭ変調回路１２１７で変調された後の補正ＥＦＭ信号は、図５（Ｉ）に示すように７Ｔの信号となる。
すなわち、１Ｔを含む連続したパターン３Ｔ−１Ｔ−３ＴのＥＦＭ信号は、第１の補正回路１２１２により１Ｔが除去された、７Ｔの信号に補正される。
【００６５】
第１の補正回路１２１２では、上記の動作により、以下の１Ｔを含む出現パターンに一致した場合、同様の補正を行う。
【００６６】
定型の１Ｔの連続を検出して補正
（１）対象補正内容（２Ｔ−１Ｔ−２Ｔ −＞ ５Ｔ）
（２）対象補正内容（３Ｔ−１Ｔ−３Ｔ −＞ ７Ｔ）
（３）対象補正内容（４Ｔ−１Ｔ−３Ｔ −＞ ８Ｔ）
（４）対象補正内容（３Ｔ−１Ｔ−４Ｔ −＞ ８Ｔ）
【００６７】
連続した１Ｔを消去
（５）対象補正内容（１Ｔ−１Ｔ−１Ｔ −＞ ３Ｔ）
（６）対象補正内容（２Ｔ−１Ｔ−１Ｔ −＞ ４Ｔ）
（７）対象補正内容（１Ｔ−１Ｔ−２Ｔ −＞ ４Ｔ）
【００６８】
また、これらの補正に対して、補正選択信号を判定回路２０４に与えることにより、補正内容を任意に選択可能としている。
【００６９】
次に、第２の補正回路１２１３の構成および機能について説明する。
図６は、第２の補正回路１２１３の構成例を示す回路図、図７は図６のタイミングチャートである。
この回路では、第１の補正回路１２１２の出力信号から、前方または後方に３Ｔを含んだ２Ｔが検出された時に、前後に存在する３Ｔを破壊せずに補正を行う。
なお、対象となるＥＦＭ信号のエッジ検出前のものを図７（Ｂ）に示し、このエッジ検出後の信号を図７（Ｃ）に示す。
【００７０】
第２の補正回路１２１３は、図６に示すように、Ｄ型フリップフロップＦＦ１１〜ＦＦ２０、２入力ＡＮＤゲートＡＤ１１〜ＡＤ１３、２入力ＯＲゲートＯＲ１１〜ＯＲ１３、後方１Ｔ，２Ｔ，３Ｔ検出器２１１、２Ｔ検出器２１２、前方１Ｔ，２Ｔ，３Ｔ検出器２１３、および２Ｔ除去判定回路２１４により構成されている。
【００７１】
フリップフロップＦＦ１１〜ＦＦ２０のクロックＣＫ端子にＰＬＬアシンメトリ回路１１のディジタルＰＬＬ回路１１１で生成された再生クロック（１Ｔのチャネルクロック）ＰＣＫが供給されている。
そして、フリップフロップＦＦ１１〜ＦＦ１３のＱ出力とＤ入力が縦続接続され、フリップフロップＦＦ１１のＤ入力にＮＲＺ変換・エッジ検出回路１２１１でエッジ検出された信号Ｓ1211（第１の補正回路１２１２の出力信号）が入力され、またフリップフロップＦＦ１１〜ＦＦ１３のＱ出力が検出器２１１に入力される。フリップフロップＦＦ１３のＱ出力がＯＲゲートＯＲ１１の一方の入力端子に接続されている。
【００７２】
ＯＲゲートＯＲ１１の他方の入力端子が判定回路２１４の補正信号Ｓ２１４−１の出力ラインに接続され、出力端子がフリップフロップＦＦ１４のＤ入力に接続されている。フリップフロップＦＦ１４のＱ出力がＡＮＤゲートＡＤ１１の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ１１の他方の入力端子（負入力端子）が判定回路２１４の補正信号Ｓ２１４−２の出力ラインに接続され、出力端子がＯＲゲートＯＲ１２の一方の入力端子に接続されている。
ＯＲゲートＯＲ１２の他方の入力端子が判定回路２１４の補正信号Ｓ２１４−３の出力ラインに接続され、出力端子がフリップフロップＦＦ１５のＤ入力に接続されている。フリップフロップＦＦ１５のＱ出力がＡＮＤゲートＡＤ１２の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ１２の他方の入力端子（負入力端子）が判定回路２１４の補正信号Ｓ２１４−４の出力ラインに接続され、出力端子がフリップフロップＦＦ１６のＤ入力に接続されている。フリップフロップＦＦ１６のＱ出力がＡＮＤゲートＡＤ１３の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ１３の他方の入力端子（負入力端子）が判定回路２１４の補正信号Ｓ２１４−５の出力ラインに接続され、出力端子がフリップフロップＦＦ１７のＤ入力に接続されている。フリップフロップＦＦ１７のＱ出力がＯＲゲートＯＲ１３の一方の入力端子に接続されている。
ＯＲゲートＯＲ１３の他方の入力端子が判定回路２１４の補正信号Ｓ２１４−６の出力ラインに接続され、出力端子がフリップフロップＦＦ１８のＤ入力に接続されている。
また、フリップフロップＦＦ１４，ＦＦ１５，ＦＦ１６のＱ出力が検出器２１２に入力される。
さらに、フリップフロップＦＦ１８〜ＦＦ２０のＱ出力とＤ入力が縦続接続され、またフリップフロップＦＦ１８〜ＦＦ２０のＱ出力が検出器２１３に入力され、フリップフロップＦＦ２０のＱ出力が補正後の信号として次段の第３の補正回路１２１４に出力される。
【００７３】
検出器２１１は、フリップフロップＦＦ１１〜ＦＦ１３のＱ出力から後方の１Ｔ，２Ｔ，３Ｔを検出し、検出結果を信号Ｓ２１１として判定回路２１４に出力する。たとえば１Ｔ，２Ｔ，３Ｔを検出すると、たとえば信号Ｓ２１１をハイレベルで出力する。
【００７４】
２Ｔ検出器２１２は、フリップフロップＦＦ１４，ＦＦ１５，ＦＦ１６のＱ出力から後方の２Ｔを検出すると、たとえばハイレベルの信号Ｓ２１２を判定回路２１４に出力する。
【００７５】
検出器２１３は、フリップフロップＦＦ１８，ＦＦ１９，ＦＦ２０のＱ出力から前方の１Ｔ，２Ｔ，３Ｔを検出し、検出結果を信号Ｓ２１３として判定回路２１４に出力する。たとえば１Ｔ，２Ｔ，３Ｔを検出すると、たとえば信号Ｓ２１３をハイレベルで出力する。
【００７６】
判定回路２１４は、たとえば検出器２１２，２１３による検出信号Ｓ２１２，Ｓ２１３をハイレベルで入力すると、連続する信号パターンから２Ｔを除去すべきものと判定して、前方を補正すべく補正信号Ｓ２１４−１〜Ｓ２１４−６を所定のレベルで出力する。
さらに具体的には、補正対象の２Ｔが検出器２１２で検出された時に、後方の３Ｔを検出した場合、対象となる２Ｔ補正信号が有効となる。この検出された各信号をもとに、２Ｔを３Ｔへ補正する場合の方向を判定回路２１４は決定して、決定に応じた補正信号Ｓ２１４−１〜Ｓ２１４−６を出力する。
【００７７】
次に、上記構成を有する第２の補正回路１２１３の補正動作を、２Ｔを含む連続したパターン３Ｔ（前方）−２Ｔ−５Ｔ（後方）の補正を例にとって説明する。
【００７８】
第１の補正回路１２１２を通過した信号は、第２の補正回路１２１３に入力され、２Ｔの後方の３Ｔを検出するためのレジスタから再生クロックＰＣＫのクロック周期でシフトして入力される。
補正対象の２Ｔが検出器２１２で検出され、図７（Ｅ）に示すように検出信号Ｓ２１２がハイレベルに設定された時に、検出器２１３において前方の３Ｔが検出され、図７（Ｆ）に示すように検出信号Ｓ２１３がハイレベルに設定された場合、対象となる２Ｔ補正信号が有効となる（図７（Ｆ））。
そして、この検出された各信号をもとに、２Ｔを３Ｔへ補正する場合の方向が判定回路２１４が決定され、決定に応じた補正信号Ｓ２１４−１〜Ｓ２１４−６が出力される。
この決定信号によって、２Ｔが補正される。図７の例の場合、後方側に補正するように決定され、後方の５Ｔが４Ｔとなるような補正が行われる。
この場合、補正信号Ｓ２１４−１，Ｓ２１４−２、およびＳ２１４−４がハイレベルで出力され、補正信号Ｓ２１４−３，Ｓ２１４−５、およびＳ２１４−６がローレベルで出力される。
その結果、図７（Ｇ）に示すようにエッジ検出された信号から２Ｔ部が３Ｔに補正される。
後段のＥＦＭ変調回路１２１７で変調された後の補正ＥＦＭ信号は、図７（Ｈ）に示すような信号となる。
すなわち、２Ｔを含む連続したパターン３Ｔ−２Ｔ−５ＴのＥＦＭ信号は、第２の補正回路１２１３により３Ｔ−３Ｔ−４Ｔに補正される。
【００７９】
上記の説明出は後方補正の場合について説明したが、たとえば前方補正の場合には、判定回路２１４から出力される補正信号は、Ｓ２１４−３，Ｓ２１４−４，Ｓ２１４−５、およびＳ２１４−６がハイレベルに設定され、Ｓ２１４−１およびＳ２１４−２がローレベルに設定される。
また、２Ｔを除去する場合には、判定回路２１４から出力される補正信号は、Ｓ２１４−２およびＳ２１４−５がハイレベルに設定され、Ｓ２１４−１，Ｓ２１４−３，Ｓ２１４−４、およびＳ２１４−６がローレベルに設定される。
【００８０】
また、第２の補正回路１２１３は、以下に示す２Ｔを含む出現パターンに一致した場合、同様に補正を行う。
下記の（１）〜（３）の補正に対して対象の２Ｔの前後が１Ｔ、２Ｔとなった場合、誤補正で対象のＴ以外を破壊しないために、前後で１Ｔ、２Ｔの検出を行っている。
【００８１】
定型の２Ｔパターンを補正
（１）対象補正内容（３Ｔ−２Ｔ−ｎＴ −＞ ３Ｔ−３Ｔ−（ｎ−１）Ｔ）
ただし、ｎ＞４
（２）対象補正内容（ｎＴ−２Ｔ−３Ｔ −＞ （ｎ−１）Ｔ−３Ｔ−３Ｔ）
【００８２】
２Ｔの両側に３Ｔが出現した場合８Ｔへ補正
（１）対象補正内容（３Ｔ−２Ｔ−３Ｔ −＞８Ｔ）
【００８３】
また、第２の補正回路１２１３の判定回路２１４も、第１の補正回路１２１２の判定回路２０４と同様に、これらの補正に対して、補正選択信号を与えることにより、補正内容を任意に選択可能である。
【００８４】
次に、第３の補正回路１２１４の構成および機能について説明する。
図８は、第３の補正回路１２１４の構成例を示す回路図、図９および図１０は図８のタイミングチャートである。
【００８５】
この回路は、大きくわけて３通りの補正を切り替えて使用することができる。
第１にディジタルＰＬＬ回路１１からの位相エラーを利用した補正、第２に前後のＴの長さを比較しての補正、第３に２Ｔが出現した場合強制的に３Ｔへ補正する、３通りである。
なお、図９がディジタルＰＬＬ回路１１からの位相エラーを利用した補正時のタイミングチャートであり、図１０が前後のＴの長さを比較しての補正時のタイミングチャートである。
【００８６】
そして、第３の補正回路１２１４は、図８に示すように、Ｄ型フリップフロップＦＦ２１〜ＦＦ４８、２入力ＡＮＤゲートＡＤ２１〜ＡＤ２３、２入力ＯＲゲートＯＲ２１〜ＯＲ２３、後方３Ｔ〜１１Ｔ検出器２２１、２Ｔ検出器２２２、前方３Ｔ〜１１Ｔ検出器２２３、２ＴのＥＦＭエッジの位相エラー演算回路２２４および２Ｔ除去／２Ｔ→３Ｔ判定回路２２５により構成されている。
【００８７】
フリップフロップＦＦ２１〜ＦＦ４８のクロックＣＫ端子にＰＬＬアシンメトリ回路１１のディジタルＰＬＬ回路１１１で生成された再生クロック（１Ｔのチャネルクロック）ＰＣＫが供給されている。
そして、フリップフロップＦＦ２１〜ＦＦ３２のＱ出力とＤ入力が縦続接続され、フリップフロップＦＦ２１のＤ入力にＮＲＺ変換・エッジ検出回路１２１１でエッジ検出された信号Ｓ1211（第２の補正回路１２１３の出力信号）が入力され、またフリップフロップＦＦ２１〜ＦＦ３２のＱ出力が検出器２２１に入力される。フリップフロップＦＦ３２のＱ出力がＯＲゲートＯＲ２１の一方の入力端子に接続されている。
【００８８】
ＯＲゲートＯＲ２１の他方の入力端子が判定回路２２５の補正信号Ｓ２２５−１の出力ラインに接続され、出力端子がフリップフロップＦＦ３３のＤ入力に接続されている。フリップフロップＦＦ３３のＱ出力がＡＮＤゲートＡＤ２１の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ２１の他方の入力端子（負入力端子）が判定回路２２５の補正信号Ｓ２２５−２の出力ラインに接続され、出力端子がＯＲゲートＯＲ２２の一方の入力端子に接続されている。
ＯＲゲートＯＲ２２の他方の入力端子が判定回路２２５の補正信号Ｓ２２５−３の出力ラインに接続され、出力端子がフリップフロップＦＦ３４のＤ入力に接続されている。フリップフロップＦＦ３４のＱ出力がＡＮＤゲートＡＤ２２の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ２２の他方の入力端子（負入力端子）が判定回路２２５の補正信号Ｓ２２５−４の出力ラインに接続され、出力端子がフリップフロップＦＦ３５のＤ入力に接続されている。フリップフロップＦＦ３５のＱ出力がＡＮＤゲートＡＤ２３の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ２３の他方の入力端子（負入力端子）が判定回路２２５の補正信号Ｓ２２５−５の出力ラインに接続され、出力端子がフリップフロップＦＦ３６のＤ入力に接続されている。フリップフロップＦＦ３６のＱ出力がＯＲゲートＯＲ２３の一方の入力端子に接続されている。
ＯＲゲートＯＲ２３の他方の入力端子が判定回路２１４の補正信号Ｓ２２５−６の出力ラインに接続され、出力端子がフリップフロップＦＦ３７のＤ入力に接続されている。
また、フリップフロップＦＦ３３，ＦＦ３４，ＦＦ３５のＱ出力が検出器２１２に入力される。
さらに、フリップフロップＦＦ３７〜ＦＦ４８のＱ出力とＤ入力が縦続接続され、またフリップフロップＦＦ３６〜ＦＦ４８のＱ出力が検出器２３３に入力され、フリップフロップＦＦ４８のＱ出力が補正後の信号として次段の第４の補正回路１２１５に出力される。
【００８９】
検出器２２１は、フリップフロップＦＦ２１〜ＦＦ３２のＱ出力から後方の３Ｔ〜１１Ｔを検出し、検出結果を信号Ｓ２２１として判定回路２２５に出力する。たとえば３Ｔ〜１１Ｔを検出すると、たとえば信号Ｓ２２１をハイレベルで出力する。
【００９０】
２Ｔ検出器２２２は、フリップフロップＦＦ３３，ＦＦ３４，ＦＦ３５のＱ出力から後方の２Ｔを検出すると、たとえばハイレベルの信号Ｓ２２２を判定回路２２５に出力する。
【００９１】
検出器２２３は、フリップフロップＦＦ３７〜ＦＦ４８のＱ出力から前方の３Ｔ〜１１Ｔを検出し、検出結果を信号Ｓ２２３として判定回路２２５に出力する。たとえば３Ｔ〜１１Ｔを検出すると、たとえば信号Ｓ２２３をハイレベルで出力する。
【００９２】
位相エラー演算回路２２４は、ディジタルＰＬＬ回路１１１において、通常速動作時は、４．３２１８ＭＨｚ×８（＝３４．５７４４ＭＨｚ）、倍速動作時は４．３２１８ＭＨｚ×６（＝２５．９３０８ＭＨｚ）である基準クロックＨＩＦを用いて検出された結果である３ビットの位相エラー情報Ｓ１１１に基づいて、２Ｔ検出器２２２で２Ｔが検出されたときのＥＦＭ信号の後方エッジをＡ，前方エッジをＢとして、この各エッジのＡ、Ｂの位相エラーが揃うタイミングで、Ａ、Ｂの値の大小比較を行い、この演算結果を用いて、図１１に示す条件に従って２Ｔを３Ｔへ補正する方向を決定するための信号Ｓ２２４として判定回路２２５に出力する。
たとえば図１１に示すように、前エッジが位相進み＋４（１００）で後エッジが位相進み＋２（０１０）では、前方へ１Ｔ伸ばす。
また、前エッジが位相進み＋２（０１０）で後エッジが位相遅れ−３（１０１）では、後方へ１Ｔ伸ばす。
このように、前方へ１Ｔ伸ばすか、後方へ１Ｔ伸ばすかが、図１１に示すように、位相エラー情報Ｓ１１１の内容に応じて条件付けがされている。
また、図１１中に丸印を付した箇所は、前方または後方の選択可能条件を示している。
【００９３】
なお、本回路では、スキューの状態によって補正する方向が変わる場合があるため、Ａ＝Ｂの時、前方、後方の補正を選択可能としている。
【００９４】
判定回路２２５は、たとえば検出器２２１，２２２，２２３による検出信号Ｓ２２１，Ｓ２２２，Ｓ２２３の入力レベルおよび位相エラー演算回路２２４による２Ｔ→３Ｔの補正方向指示信号Ｓ２２４に従って、２Ｔを除去または指示信号に従った前方または後方を補正すべく補正信号Ｓ２２５−１〜Ｓ２２５−６を所定のレベルで出力する。
たとえば、前方に補正する場合には、補正信号Ｓ２２５−３，Ｓ２２５−４，Ｓ２２５−５、およびＳ２２５−６をハイレベルで出力し、補正信号Ｓ２２５−１および２２５−２をローレベルで出力する。
また、後方に補正する場合には、補正信号Ｓ２２５−１，Ｓ２２５−２、およびＳ２２５−４をハイレベルで出力し、補正信号Ｓ２２５−３，Ｓ２２５−５、およびＳ２２５−６をローレベルで出力する。
また、２Ｔを除去する場合には、補正信号Ｓ２２５−２およびＳ２２５−５をハイレベルで出力し、Ｓ２２５−１，Ｓ２２５−３，Ｓ２２５−４、およびＳ２２５−６をローレベルで出力する。
【００９５】
次に、上記構成を有する第３の補正回路１２１４の第１、第２および第３の補正動作を順を追って説明する。
【００９６】
（１）ＤＰＬＬからの位相エラーを利用した補正
ＤＳＰ回路１０においては、ＰＬＬアシンメトリ補正回路１１で、図９（Ｄ）に示すような２値化されたＥＦＭ信号をもとに、図９（Ｃ）に示す再生クロックＰＣＫを動作モードに応じて逓倍された図９（Ａ）に示すような基準クロックＨＩＦが、ディジタルＤＰＬＬ回路１１１で生成される。
なお、図９の例では、基準クロックＨＩＦは、再生クロックＰＣＫの８倍（通常速動作時４．３２１８ＭＨｚ×８）されたクロックとして生成された場合を示している。
そして、ディジタルＤＰＬＬ回路１１１では、ＥＦＭ信号と再生クロックＰＣＫの同期を取る場合、基準クロックＨＩＦを用いて位相エラー量が検出される。このＥＦＭ信号と再生クロックＰＣＫの位相の関係が、図９（Ｂ）に示されている。
【００９７】
図９（Ｄ）に示すようなＥＦＭ信号が入力され同期化を行った場合、図９（Ｅ）に示すように２Ｔとして検出される。
この２Ｔが検出された時のＥＦＭ信号の後方エッジをＡ、前方エッジをＢとする。
そして、ディジタルＤＰＬＬ回路１１１より得られる位相エラーと値の関係は以下にようになり、括弧内の３ビットの情報が位相エラー情報Ｓ１１１として補正部１２に出力される。
【００９８】
通常速動作時
位相進み ＋４（１００）
位相進み ＋３（０１１）
位相進み ＋２（０１０）
位相進み ＋１（００１）
位相差無し ０（０００）
位相遅れ −１（１１１）
位相遅れ −２（１１０）
位相遅れ −３（１０１）
【００９９】
このディジタルＤＰＬＬ回路１１１より得られた位相エラー情報Ｓ１１１は、２Ｔ ＥＦＭエッジ演算回路２２４に入力され、以下の内容が実行される。
すなわち、２Ｔ検出器２２２で２Ｔが検出されたときの各エッジに対して、前方のエッジの位相差の値は、図９（Ｇ）のタイミングで出現する。この図９（Ｇ）に示す信号を２ＰＣＫ分遅延させたものが、図９（Ｉ）に示すようになる。
この各エッジのＡ、Ｂの位相エラーが揃うタイミングで、Ａ、Ｂの値の大小比較が行われる。
そして、図９（Ｊ）に示す演算結果を用いて、図１１に示す条件に従って２Ｔを３Ｔへ補正する方向が決定される。
この図１１の結果をもとに、図９（Ｄ）に示すＥＦＭ信号は、２Ｔ→３Ｔ判定回路２２５へ、補正方向の信号が送られ、２Ｔが３Ｔに補正される。
【０１００】
（２）前後のＴの長さを比較しての補正
次に、図１０のタイミングチャートに関連付けて、上述した（１）の補正の他に、２Ｔが出現した場合の補正について説明する。
ここでは、２Ｔを含む連続したパターンｍＴ−２Ｔ−ｎＴが入力された場合の補正を説明する。（ｍ、ｎは３〜１１の整数）
【０１０１】
図１０（Ｂ）に示す対象となるＥＦＭ信号のエッジ検出前の信号が、エッジ検出後、図１０（Ｃ）に示すようになる。
この信号が第３の補正回路１２１４に入力され、２Ｔの後方３Ｔ〜１１Ｔを検出するためのレジスタから再生クロックＰＣＫのクロック周期でシフトして入力される。
そして、図１０（Ｄ）に示すように、補正対象の２Ｔが検出された時に、後方、前方の３Ｔ〜１１Ｔを検出した場合、後方ｍＴ、前方ｎＴの大小比較が行われ、以下の条件で、２Ｔから３Ｔの補正が行われる。
【０１０２】
対象補正内容 ｍ＞ｎ（ｍＴ−２Ｔ−ｎＴ −＞ （ｍ−１）Ｔ−３Ｔ−ｎＴ）
【０１０３】
対象補正内容 ｍ＜ｎ（ｍＴ−２Ｔ−ｎＴ −＞ ｍＴ−３Ｔ−（ｎ−１）Ｔ）
【０１０４】
図１０の例では、ｍ＝５Ｔ、ｎ＝６Ｔの時ｍ＞ｎとなり、２Ｔ除去判定回路２２５で、図１０（Ｅ）に示す後方補正信号が有効となる。
その結果、図１０（Ｆ）に示すような補正結果が得られる。
後段のＥＦＭ変調回路１２１７で変調された後の補正ＥＦＭ信号は、図１０（Ｇ）に示すように、５Ｔ−３Ｔ−５Ｔの信号となる。
すなわち、２Ｔを含む連続したパターン６Ｔ−２Ｔ−５ＴのＥＦＭ信号は、第３の補正回路１２１４により５Ｔ−３Ｔ−５Ｔの信号に補正される。
【０１０５】
なお、本回路では、ｍ＝ｎの場合が発生するため、ｍ＝ｎの時、前方、後方の補正を設定可能である。
【０１０６】
（３）２Ｔが出現した場合強制的に３Ｔへ補正
第１の補正回路１２１２および第２の補正回路１２１３を通過後の信号について、２Ｔ検出器２２２で検出された場合、下記のように強制的に２Ｔから３Ｔへの補正が行われる。
【０１０７】
（３−１）強制的に３Ｔに補正される。なお、この補正方向である前方／後方は選択可能である。
（３−２）強制的に３Ｔに補正される。このときの補正を２Ｔが検出される毎に、前方−＞後方が交互に繰り返される。
【０１０８】
次に、第４の補正回路１２１５の構成および機能について説明する。
図１２は、第４の補正回路１２１５の構成例を示す回路図、図１３は図１２のタイミングチャートである。
【０１０９】
この第４の補正回路１２１５は、第１の補正回路１２１２、第２の補正回路１２１３、および第３の補正回路１２１４を通過した後の信号に、残っている１Ｔが検出されたときに、前後に１Ｔ拡張して１Ｔから３Ｔへ補正を行う。
【０１１０】
そして、第４の補正回路１２１５は、図１２に示すように、Ｄ型フリップフロップＦＦ５１〜ＦＦ５５、２入力ＡＮＤゲートＡＤ５１，ＡＤ５２、２入力ＯＲゲートＯＲ５１，ＯＲ５２、１Ｔ検出器２３１、および１Ｔ→３Ｔ補正判定回路２３２により構成されている。
【０１１１】
フリップフロップＦＦ５１〜ＦＦ５５のクロックＣＫ端子にＰＬＬアシンメトリ回路１１のディジタルＰＬＬ回路１１１で生成された再生クロック（１Ｔのチャネルクロック）ＰＣＫが供給されている。
そして、フリップフロップＦＦ５１のＤ入力にＮＲＺ変換・エッジ検出回路１２１１でエッジ検出された信号Ｓ1211（第３の補正回路１２１４の出力信号）が入力される。またフリップフロップＦＦ５１Ｑ出力がＯＲゲートＯＲ５１の一方の入力端子に接続されている。
ＯＲゲートＯＲ５１の他方の入力端子が判定回路２３２の補正信号Ｓ２３２の出力ラインに接続され、出力端子がフリップフロップＦＦ５２のＤ入力に接続されている。フリップフロップＦＦ５２のＱ出力がＡＮＤゲートＡＤ５１の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ５１の他方の入力端子（負入力端子）が判定回路２３２の補正信号Ｓ２３２の出力ラインに接続され、フリップフロップＦＦ５３のＤ入力に接続されている。フリップフロップＦＦ５３のＱ出力がＡＮＤゲートＡＤ５２の一方の入力端子に接続されている。
ＡＮＤゲートＡＤ５２の他方の入力端子（負入力端子）が判定回路２３２の補正信号Ｓ２３２の出力ラインに接続され、出力端子がフリップフロップＦＦ５４のＤ入力に接続されている。フリップフロップＦＦ５４のＱ出力がＯＲゲートＯＲ５２の一方の入力端子に接続されている。
ＯＲゲートＯＲ５２の他方の入力端子が判定回路２３２の補正信号Ｓ２３２の出力ラインに接続され、出力端子がフリップフロップＦＦ５５のＤ入力に接続されている。
そして、フリップフロップＦＦ５５のＱ出力が補正後の信号としてセレクタ１２１６を介してＥＦＭ変調回路１２１７に出力される。
また、フリップフロップＦＦ５２，ＦＦ５３のＱ出力が１Ｔ検出器２３１に入力される。
【０１１２】
１Ｔ検出器２３１は、フリップフロップＦＦ５２，ＦＦ５３のＱ出力から１Ｔを検出し、検出結果を信号Ｓ２３１として判定回路２３２に出力する。たとえば１Ｔを検出すると、信号Ｓ２３１をハイレベルで出力する。
【０１１３】
判定回路２３２は、検出器２３１による検出信号Ｓ２３１をハイレベルで入力すると、１Ｔを３Ｔに補正すべく、１Ｔ→３Ｔ補正信号Ｓ２３２をＯＲゲートＯＲ５１，ＯＲ５２の他方の入力端子およびＡＮＤゲートＡＤ５１，ＡＤ５２の他方の入力端子（負入力端子）に出力する。
【０１１４】
次に、上記構成を有する第４の補正回路１２１５の補正動作を説明する。
図１３（Ｂ）に示す対象となるＥＦＭ信号のエッジ検出前の信号が、エッジ検出後、図１３（Ｃ）に示すようになる。
この信号が第４の補正回路１２１５に入力され、レジスタから再生クロックＰＣＫのクロック周期でシフトして入力される。
補正対象の１Ｔが検出された時、図１３（Ｄ）に示すように、１Ｔから３Ｔへの補正が行われる。
後段のＥＦＭ変調回路１２１７で変調された後の補正ＥＦＭ信号は、図１３（Ｄ）に示すように、３Ｔ−３Ｔ−３Ｔの信号となる。
すなわち、１Ｔを含む連続したパターン４Ｔ−１Ｔ−４ＴのＥＦＭ信号は、第４の補正回路１２１５により３Ｔ−３Ｔ−３Ｔの信号に補正される。
【０１１５】
なお、第４の補正回路１２１５では、機能選択信号を与えることにより、補正のON／OFF 可能としている。
【０１１６】
次に、図１の回路の動作を説明する。
符号変調を用いた情報が記録されているディスク１はスピンドルモータ２によって回転駆動され、ディスク１の記録情報は光学式ピックアップ３によって読み取られる。
このピックアップ３の出力信号は、Ｉ（電流）／Ｖ（電圧）アンプ８で電流信号から電圧信号に変換され、さらにＲＦイコライズ回路９で波形整形された後、ＲＦ信号としてＤＳＰ回路１０に供給される。
【０１１７】
ＤＳＰ回路１０では、ＲＦイコライザ９によるＲＦ信号がＰＬＬアシンメトリ補正回路１１に入力され、ＲＦ信号に対するアシンメトリの補正が行われ、２値化したＲＦ信号（ＥＦＭ信号）としてＥＦＭブロック１２に出力される。
また、ＰＬＬアシンメトリ補正回路１１では、２値の信号エッジ（２値のパルス列信号）に基づいて周波数４．３２１８ＭＨｚの再生クロックＰＣＫが生成される。そして、ディジタルＰＬＬ回路１１１では、２値化されたＥＦＭ信号をもとに、再生クロックＰＣＫの逓倍の基準クロックＨＩＦが生成され、ＥＦＭ信号とＰＣＫ信号の同期を取るにあたって、基準クロックＨＩＦを用いて位相エラー量が検出される。このＲＦ信号の位相エラーは、３ビットの位相エラー情報Ｓ１１１としてＥＦＭブロック１２の補正部１２１に供給される。
【０１１８】
補正部１２１では、符号変調を用いたディスク１の表面に細かく付いた傷や、たとえばＲＦイコライザ９におけるコンパレートレベルのずれによってフォーマット上エラーとなっていた、本来存在し得ないＥＦＭ信号に対して含まれる１Ｔ信号または２Ｔ信号が所定の方式に従って０または３Ｔ信号に補正される。
さらに具体的には、ＰＬＬアシンメトリ補正回路１１で２値化されたＲＦ信号のエッジ検出が行われてＮＲＺ変換される。そして、ディジタルＰＬＬ回路１１１で生成されたクロックを用いて同期化され、第１〜第４の補正回路１２１２〜１２１５で、同期化したときに発生したフォーマット上はＥＦＭ信号として本来存在し得ない１Ｔ，２Ｔ（Ｔはチャネルクロックの周期）の検出が行われ、検出した１Ｔ，２Ｔの信号が、所定の条件に従って０または３Ｔに補正される。
【０１１９】
補正部１２の第１〜第４の補正回路１２１２〜１２１５で補正された信号は、セレクタ１２１６を介してＥＦＭ変調回路１２１７に入力されてＥＦＭ変調される。ＥＦＭ変調された信号はＥＦＭ復調回路１２２で復調される。
そして、復調されたＥＦＭ信号は、ディジタルオーディオのデータと、エラー訂正・検出用のパリティになるとともに、フレーム同期信号のすぐ後ろに入っているサブコードが復調される。このサブコードは、サブコード処理回路１３を経てコントローラ２０に供給される。
また、ＥＦＭ復調後のデータは一端ＲＡＭ１４に格納され、エラー訂正回路１５によってエラー訂正・検出用のパリティに基づいてエラー訂正が行われる。
エラー訂正後のデータは、デ・インターリーブ回路１６にてＣＩＲＣ(Cross Interleave Reed-Solomon Code)のインターリーブが解かれ、Ｌ／Ｒｃｈのオーディオ信号として出力される。
【０１２０】
以上説明したように、本実施形態によれば、ＰＬＬアシンメトリ補正回路１１で２値化されたＲＦ信号のエッジ検出を行ってＮＲＺ変換してディジタルＰＬＬ回路１１で生成されたクロックを用いて同期化し、同期化したときに発生したフォーマット上はＥＦＭ信号として本来存在し得ない１Ｔ，２Ｔ（Ｔはチャネルクロックの周期）の検出を行い、検出した１Ｔ，２Ｔの信号を、所定の条件に従って０または３Ｔに補正して、ＲＦ信号から１Ｔ，２Ｔを除去し、その１Ｔ，２Ｔを除去したＲＦ信号をＥＦＭ変調する補正部１２１と、ＥＦＭ変調後の信号をＥＦＭ復調する復調回路１２２とを含むＥＦＭブロック１２を設けたので、今までエラーとなっていた信号を復元できる。そのため、エラー訂正回路１５で訂正を行う信号が、３Ｔから１１Ｔのフォーマットに補正されるため、Ｃ１、Ｃ２のエラーレートが改善され、プレイアビリティの向上ができる。
そして、結果的にエラーレートの向上、プレイアビリティの向上を図れる利点がある。
【０１２１】
また、ディスク表面に細かく付いた傷によってＲＦ信号の振幅レベルが下がり正確にＲＦ信号が入力されないもの、また、アシンメトリのずれによってスライスレベルがプラス、またはマイナス側にシフトしてしまい正確に２値化されずに発生した、１Ｔ、２Ｔの信号を除去することができる。
このため、これらのアシンメトリずれディスクや傷ディスクなどの粗悪ディスクに対して再生能力を向上することができる利点がある。
【０１２２】
なお、本実施形態では、補正部１２１において、２Ｔ→３Ｔ補正を行う第３の補正回路１２１４を通過した信号を、１Ｔ→３Ｔ補正を行う第４の補正回路１２１５に入力させるように構成したが、第２の補正回路１２１３を通過した信号を第４の補正回路１２１５に入力させ、第４の補正回路１２１５を通過した信号を第３の補正回路１２１４に入力させて２Ｔ→３Ｔ補正を行うように構成してもよい。
この場合、制御信号により第２の補正回路１２１３→第３の補正回路１２１４→第４の補正回路１２１５の接続形態と、第２の補正回路１２１３→第４の補正回路１２１５→第３の補正回路１２１４の接続形態とを図示しないスイッチ回路により切り替えるように構成することも可能である。
【０１２３】
このように補正の順番について入れ替えの機能を設けることで、ディスクの再生状態により１Ｔ、２Ｔの出現状態が変化した場合、補正結果が悪化するのを軽減することができる利点がある。
【０１２４】
【発明の効果】
以上説明したように、本発明によれば、発生した１Ｔ、２Ｔ信号を補正することにより、今までエラーとなっていた信号を復元できる。そのため、エラー訂正回路で訂正を行う信号が、３Ｔから１１Ｔのフォーマットに補正されるため、結果的にエラーレートの向上、プレイアビリティの向上を図れる利点がある。
【０１２５】
また、ディスク表面に細かく付いた傷によってＲＦ信号の振幅レベルが下がり正確にＲＦ信号が入力されないもの、また、アシンメトリのずれによってスライスレベルがプラス、またはマイナス側にシフトしてしまい正確に２値化されずに発生した、１Ｔ、２Ｔの信号を除去することができる。
このため、これらのアシンメトリずれディスクや傷ディスクなどの粗悪ディスクに対して再生能力を向上することができる利点がある。
【０１２６】
また、補正の順番について入れ替えの機能と補正機能の選択手段を設けることで、ディスクの再生状態により１Ｔ、２Ｔの出現状態が変化した場合、補正結果が悪化するのを軽減することができる利点がある。
【図面の簡単な説明】
【図１】本発明に係る復号装置が適用されるＣＤプレーヤの制御系の一実施形態を示す構成図である。
【図２】本発明に係るＥＦＭブロックの構成を示すブロック図である。
【図３】本発明に係るＥＦＭブロックの補正回路の構成例を示すブロック図である。
【図４】図３の第１の補正回路の構成例を示す回路図である。
【図５】図４の動作を説明するためのタイミングチャートである。
【図６】図３の第２の補正回路の構成例を示す回路図である。
【図７】図６の動作を説明するためのタイミングチャートである。
【図８】図３の第３の補正回路の構成例を示す回路図である。
【図９】図８におけるディジタルＰＬＬ回路からの位相エラーを利用した補正時のタイミングチャートである。
【図１０】図８における前後のＴの長さを比較しての補正時のタイミングチャートである。
【図１１】位相エラーによって補正を行う方向を決定するための条件を示す図である。
【図１２】図３の第４の補正回路の構成例を示す回路図である。
【図１３】図１２の動作を説明するためのタイミングチャートである。
【符号の説明】
１…ディスク、２…スピンドルモータ、３…ピックアップ、８…Ｉ／ＶＡｍｐ、９…ＲＦイコライザ、１０…ＤＳＰ回路、１１…ＰＬＬアシンメトリ補正回路、１１１…ディジタルＰＬＬ回路、１２…ＥＦＭブロック、１２１…補正部、１２２…復調回路、１３…サブコード処理回路、１４…ＲＡＭ、１５…エラー訂正回路、１６…デ・インタリーブ回路、１７…クロック発生器、１８…スピンドル・サーボ信号処理回路、２０…コントローラ、２２…光学系サーボ信号処理回路１２１１…ＮＲＺ変換・エッジ検出回路、１２１２…第１の補正回路、１２１３…第２の補正回路、１２１４…第３の補正回路、１２１５…第４の補正回路、１２１６…セレクタ、１２１７…ＥＦＭ変調回路。
Claims (18)
- ２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他の上記シンボルの長さである連続長が所定の規定長として規定されている符号であって、チャネルビット列のビット間隔をＴとすると、最小反転間隔が３Ｔである符号を復号する復号装置であって、
符号系列から最小反転間隔を３Ｔより小さく正常な場合に本来存在し得ないＴのパターンを検出する検出手段と、
上記検出手段で本来存在し得ないＴのパターンが検出されると、当該パターンを３Ｔ以上の正常なフォーマットの信号に補正する補正手段と、を有し、
上記補正手段は、
位相エラー情報に基づいて、２Ｔが検出されたときの信号の後方エッジと前方エッジの位相エラーが揃うタイミングで、両エッジにおける大小比較を行い、この演算結果を用いて、所定の条件に従って２Ｔを３Ｔへ補正する方向を決定し、当該決定に応じて前方へ１Ｔ伸ばす補正、または後方へ１Ｔ伸ばす補正を行う補正回路を含む
復号装置。 - 上記補正手段は、
１Ｔが検出されると当該１Ｔ部分を除去して、３Ｔ以上の正常なフォーマットの信号に補正する第１の補正回路と、
上記第１の補正回路の出力信号から、２Ｔを検出すると、当該２Ｔ部分を３Ｔに補正する第２の補正回路と、
上記第２の補正回路の出力信号から、２Ｔを検出すると、２Ｔの２値化信号の各エッジの位相エラーを比較して、比較結果に応じて当該２Ｔ部分の前後のいずれの方向に補正するかを決定し、決定した方向に当該２Ｔを３Ｔに補正する第３の補正回路と、
上記第３の補正回路の出力信号から、１Ｔを検出すると、当該１Ｔ部を３Ｔに補正する第４の補正回路と、を有し、
上記第３の補正回路が、
位相エラー情報に基づいて、２Ｔが検出されたときの信号の後方エッジと前方エッジの位相エラーが揃うタイミングで、両エッジにおける大小比較を行い、この演算結果を用いて、所定の条件に従って２Ｔを３Ｔへ補正する方向を決定し、当該決定に応じて前方へ１Ｔ伸ばす補正、または後方へ１Ｔ伸ばす補正を行う
請求項１記載の復号装置。 - 上記第１の補正回路は、
１Ｔのチャネルクロックに同期して順次にシフトさせた４つの第１のシフト信号で後方の１，２，３，４Ｔを検出する後方１，２，３，４Ｔ検出器と、
上記第１のシフト信号をさらに上記チャネルクロックに同期してシフトさせた２つの第２のシフト信号で１Ｔを検出する１Ｔ検出器と、
上記第２のシフト信号をさらに上記チャネルクロックに同期してシフトさせた４つの第３のシフト信号で前方の１，２，３，４Ｔを検出する前方１，２，３，４Ｔ検出器と、を含み、
上記後方１，２，３，４Ｔ検出器、上記１Ｔ検出器、および上記前方１，２，３，４Ｔ検出器の全てで対象Ｔが検出されると、連続する信号パターンから１Ｔを除去すべきものとして当該１Ｔ部分を除去して、３Ｔ以上の正常なフォーマットの信号に補正する
請求項２記載の復号装置。 - 上記第２の補正回路は、
上記第１の補正回路の出力信号を上記チャネルクロックに同期してシフトさせた３つの第４のシフト信号で後方の１，２，３Ｔを検出する後方１，２，３Ｔ検出器と、
上記第４のシフト信号をさらに上記チャネルクロックに同期してシフトさせた３つの第５のシフト信号で２Ｔを検出する２Ｔ検出器と、
上記第５のシフト信号をさらに上記チャネルクロックに同期してシフトさせた３つの第６のシフト信号で前方の１，２，３Ｔを検出する前方１，２，３Ｔ検出器と、を含み、
上記後方１，２，３Ｔ検出器、上記２Ｔ検出器、および上記前方１，２，３Ｔ検出器の検出結果に応じて２Ｔを３Ｔへ補正する方向を決定し、決定方向に従って２Ｔ部分を３Ｔに補正する
請求項２または３記載の復号装置。 - 上記第３の補正回路は、
上記第２の補正回路の出力信号を上記チャネルクロックに同期してシフトさせた１２の第７のシフト信号で後方の３Ｔ〜１１Ｔを検出する後方３Ｔ〜１１Ｔ検出器と、
上記第７のシフト信号をさらに上記チャネルクロックに同期してシフトさせた３つの第８のシフト信号で２Ｔを検出する２Ｔ検出器と、
上記第８のシフト信号をさらに上記チャネルクロックに同期してシフトさせた１２の第９のシフト信号で前方の３Ｔ〜１１Ｔを検出する前方３Ｔ〜１１Ｔ検出器と、を含み、
上記後方３Ｔ〜１１Ｔ検出器、上記２Ｔ検出器、および上記前方３Ｔ〜１１Ｔ検出器の検出結果に応じて２Ｔを３Ｔへ補正する方向を決定し、２Ｔの除去または決定方向に従って後方または前方を補正する
請求項２から４のいずれか一に記載の復号装置。 - 上記第３の補正回路は、
上記第２の補正回路の出力信号を上記チャネルクロックに同期してシフトさせた１２の第７のシフト信号で後方の３Ｔ〜１１Ｔを検出する後方３Ｔ〜１１Ｔ検出器と、
上記第７のシフト信号をさらに上記チャネルクロックに同期してシフトさせた３つの第８のシフト信号で２Ｔを検出する２Ｔ検出器と、
上記第８のシフト信号をさらに上記チャネルクロックに同期してシフトさせた１２の第９のシフト信号で前方の３Ｔ〜１１Ｔを検出する前方３Ｔ〜１１Ｔ検出器と、
位相エラー情報に基づいて、２Ｔが検出されたときの信号の後方エッジと前方エッジの位相エラーが揃うタイミングで、両エッジにおける大小比較を行う演算回路と、を含み、
上記後方３Ｔ〜１１Ｔ検出器、上記２Ｔ検出器、上記前方３Ｔ〜１１Ｔ検出器、および演算回路の結果に応じて２Ｔを３Ｔへ補正する方向を決定し、選択的に２Ｔの除去または決定方向に従って後方または前方を補正する
請求項２から４のいずれか一に記載の復号装置。 - 上記第４の補正回路は、
上記第３の補正回路の出力信号を上記チャネルクロックに同期してシフトさせた２つの第１０のシフト信号で１Ｔ〜１１を検出する１Ｔ検出器を有し、
上記１Ｔ検出器で１Ｔが検出されると当該１Ｔ部を３Ｔに補正する
請求項２から６のいずれか一に記載の復号装置。 - 上記第３の補正回路と上記第４の補正回路の信号ラインの位置を、上記第２の補正回路の出力と当該補正手段の出力との間で接続切り替え可能な手段
を有する請求項２から７のいずれか一に記載の復号装置。 - ２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他の上記シンボルの長さである連続長が所定の規定長として規定されている符号データであって、所定の記録媒体に記録された、チャネルビット列（記録波形列）のビット間隔をＴとすると、最小反転間隔が３Ｔである符号データを再生するデータ再生装置であって、
上記記録媒体からＲＦ信号を再生する手段と、
再生されたＲＦ信号から最小反転間隔を３Ｔより小さく正常な場合に本来存在し得ないＴのパターンを検出する検出手段と、
上記検出手段で本来存在し得ないＴのパターンが検出されると、当該パターンを３Ｔ以上の正常なフォーマットの信号に補正する補正手段と、
上記補正手段で補正された信号に対してエラー訂正を行うエラー訂正回路と、を有し、
上記補正手段は、
位相エラー情報に基づいて、２Ｔが検出されたときの信号の後方エッジと前方エッジの位相エラーが揃うタイミングで、両エッジにおける大小比較を行い、この演算結果を用いて、所定の条件に従って２Ｔを３Ｔへ補正する方向を決定し、当該決定に応じて前方へ１Ｔ伸ばす補正、または後方へ１Ｔ伸ばす補正を行う補正回路を含む
データ再生装置。 - 上記補正手段は、
１Ｔが検出されると当該１Ｔ部分を除去して、３Ｔ以上の正常なフォーマットの信号に補正する第１の補正回路と、
上記第１の補正回路の出力信号から、２Ｔを検出すると、当該２Ｔ部分を３Ｔに補正する第２の補正回路と、
上記第２の補正回路の出力信号から、２Ｔを検出すると、２Ｔの２値化信号の各エッジの位相エラーを比較して、比較結果に応じて当該２Ｔ部分の前後のいずれの方向に補正するかを決定し、決定した方向に当該２Ｔを３Ｔに補正する第３の補正回路と、
上記第３の補正回路の出力信号から、１Ｔを検出すると、当該１Ｔ部を３Ｔに補正する第４の補正回路と、を有し、
上記第３の補正回路が、
位相エラー情報に基づいて、２Ｔが検出されたときの信号の後方エッジと前方エッジの位相エラーが揃うタイミングで、両エッジにおける大小比較を行い、この演算結果を用いて、所定の条件に従って２Ｔを３Ｔへ補正する方向を決定し、当該決定に応じて前方へ１Ｔ伸ばす補正、または後方へ１Ｔ伸ばす補正を行う
請求項９記載のデータ再生装置。 - 上記第１の補正回路は、
１Ｔのチャネルクロックに同期して順次にシフトさせた４つの第１のシフト信号で後方の１，２，３，４Ｔを検出する後方１，２，３，４Ｔ検出器と、
上記第１のシフト信号をさらに上記チャネルクロックに同期してシフトさせた２つの第２のシフト信号で１Ｔを検出する１Ｔ検出器と、
上記第２のシフト信号をさらに上記チャネルクロックに同期してシフトさせた４つの第３のシフト信号で前方の１，２，３，４Ｔを検出する前方１，２，３，４Ｔ検出器と、を含み、
上記後方１，２，３，４Ｔ検出器、上記１Ｔ検出器、および上記前方１，２，３，４Ｔ検出器の全てで対象Ｔが検出されると、連続する信号パターンから１Ｔを除去すべきものとして当該１Ｔ部分を除去して、３Ｔ以上の正常なフォーマットの信号に補正する
請求項１０記載のデータ再生装置。 - 上記第２の補正回路は、
上記第１の補正回路の出力信号を上記チャネルクロックに同期してシフトさせた３つの第４のシフト信号で後方の１，２，３Ｔを検出する後方１，２，３Ｔ検出器と、
上記第４のシフト信号をさらに上記チャネルクロックに同期してシフトさせた３つの第５のシフト信号で２Ｔを検出する２Ｔ検出器と、
上記第５のシフト信号をさらに上記チャネルクロックに同期してシフトさせた３つの第６のシフト信号で前方の１，２，３Ｔを検出する前方１，２，３Ｔ検出器と、を含み、
上記後方１，２，３Ｔ検出器、上記２Ｔ検出器、および上記前方１，２，３Ｔ検出器の検出結果に応じて２Ｔを３Ｔへ補正する方向を決定し、決定方向に従って２Ｔ部分を３Ｔに補正する
請求項１０または１１記載のデータ再生装置。 - 上記第３の補正回路は、
上記第２の補正回路の出力信号を上記チャネルクロックに同期してシフトさせた１２の第７のシフト信号で後方の３Ｔ〜１１Ｔを検出する後方３Ｔ〜１１Ｔ検出器と、
上記第７のシフト信号をさらに上記チャネルクロックに同期してシフトさせた３つの第８のシフト信号で２Ｔを検出する２Ｔ検出器と、
上記第８のシフト信号をさらに上記チャネルクロックに同期してシフトさせた１２の第９のシフト信号で前方の３Ｔ〜１１Ｔを検出する前方３Ｔ〜１１Ｔ検出器と、を含み、
上記後方３Ｔ〜１１Ｔ検出器、上記２Ｔ検出器、および上記前方３Ｔ〜１１Ｔ検出器の検出結果に応じて２Ｔを３Ｔへ補正する方向を決定し、２Ｔの除去または決定方向に従って後方または前方を補正する
請求項１０から１２のいずれか一に記載のデータ再生装置。 - 上記第３の補正回路は、
上記第２の補正回路の出力信号を上記チャネルクロックに同期してシフトさせた１２の第７のシフト信号で後方の３Ｔ〜１１Ｔを検出する後方３Ｔ〜１１Ｔ検出器と、
上記第７のシフト信号をさらに上記チャネルクロックに同期してシフトさせた３つの第８のシフト信号で２Ｔを検出する２Ｔ検出器と、
上記第８のシフト信号をさらに上記チャネルクロックに同期してシフトさせた１２の第９のシフト信号で前方の３Ｔ〜１１Ｔを検出する前方３Ｔ〜１１Ｔ検出器と、
位相エラー情報に基づいて、２Ｔが検出されたときの信号の後方エッジと前方エッジの位相エラーが揃うタイミングで、両エッジにおける大小比較を行う演算回路と、を含み、
上記後方３Ｔ〜１１Ｔ検出器、上記２Ｔ検出器、上記前方３Ｔ〜１１Ｔ検出器、および演算回路の結果に応じて２Ｔを３Ｔへ補正する方向を決定し、選択的に２Ｔの除去または決定方向に従って後方または前方を補正する
請求項１０から１２のいずれか一に記載のデータ再生装置。 - 上記第４の補正回路は、
上記第３の補正回路の出力信号を上記チャネルクロックに同期してシフトさせた２つの第１０のシフト信号で１Ｔ〜１１を検出する１Ｔ検出器を有し、
上記１Ｔ検出器で１Ｔが検出されると当該１Ｔ部を３Ｔに補正する
請求項１０から１４のいずれか一に記載のデータ再生装置。 - 上記第３の補正回路と上記第４の補正回路の信号ラインの位置を、上記第２の補正回路の出力と当該補正手段の出力との間で接続切り替え可能な手段
を有する請求項１０から１５のいずれか一に記載のデータ再生装置。 - ２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他の上記シンボルの長さである連続長が所定の規定長として規定されている符号であって、チャネルビット列のビット間隔をＴとすると、最小反転間隔が３Ｔである符号を復号する復号方法であって、
符号系列から最小反転間隔を３Ｔより小さく正常な場合に本来存在し得ないＴのパターンを検出する第１ステップと、
本来存在し得ないＴのパターンを検出すると、当該パターンを３Ｔ以上の正常なフォーマットの信号に補正する第２ステップと、を含み、
上記第２ステップにおいて、
位相エラー情報に基づいて、２Ｔが検出されたときの信号の後方エッジと前方エッジの位相エラーが揃うタイミングで、両エッジにおける大小比較を行い、この演算結果を用いて、所定の条件に従って２Ｔを３Ｔへ補正する方向を決定し、当該決定に応じて前方へ１Ｔ伸ばす補正、または後方へ１Ｔ伸ばす補正を行う
復号方法。 - 上記第２のステップにおいて、
第１の補正回路で１Ｔが検出されると当該１Ｔ部分を除去して、３Ｔ以上の正常なフォーマットの信号に補正し、
第２の補正回路で、上記第１の補正回路の出力信号から、２Ｔを検出すると、当該２Ｔ部分を３Ｔに補正し、
第３の補正回路で、上記第２の補正回路の出力信号から、２Ｔを検出すると、２Ｔの２値化信号の各エッジの位相エラーを比較して、比較結果に応じて当該２Ｔ部分の前後のいずれの方向に補正するかを決定し、決定した方向に当該２Ｔを３Ｔに補正し、
第４の補正回路で、上記第３の補正回路の出力信号から、１Ｔを検出すると、当該１Ｔ部を３Ｔに補正し、
上記第３の補正回路における補正において、
位相エラー情報に基づいて、２Ｔが検出されたときの信号の後方エッジと前方エッジの位相エラーが揃うタイミングで、両エッジにおける大小比較を行い、この演算結果を用いて、所定の条件に従って２Ｔを３Ｔへ補正する方向を決定し、当該決定に応じて前方へ１Ｔ伸ばす補正、または後方へ１Ｔ伸ばす補正を行う
請求項１８記載の復号方法。
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