JP2000216761A

JP2000216761A - 復調回路

Info

Publication number: JP2000216761A
Application number: JP11014670A
Authority: JP
Inventors: Tsutomu Matsui; 勉松井
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1999-01-22
Filing date: 1999-01-22
Publication date: 2000-08-04

Abstract

(57)【要約】【課題】バイフェーズ符号信号の復調は、通常、入力さ
れるバイフェーズ符号信号に含まれるクロック信号を抽
出し、その信号を受信クロックとして用い、データを復
調していた。この場合、入力されるバイフェーズ符号信
号の信号波形が乱れていると、抽出される受信クロック
の周波数もそれに応じて変動し、復調側の動作が不安定
になるのを防止する。【解決手段】入力されるバイフェーズ符号信号のビット
レートの１６倍の周波数を発生するクロック信号発生器
１と、ノイズ除去を行うフィルタ回路２と、バイフェー
ズ符号信号の信号レベルの変化を検出するエッジ検出回
路３と、データ取り込み位置を決定するサンプリングタ
イミング補正回路４と、ＦＩＦＯメモリ５と、ＦＩＦＯ
メモリ５に格納されたデータを一定周期で読み出す読み
出し制御回路６と、バイフェーズ符号信号をＮＲＺ符号
信号に変換する符号変換回路７とにより復調回路を構成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は復調回路、特にバイ
フェーズ符号信号の復調回路に関する。

【０００２】

【従来の技術】バイフェーズ符号信号の復調回路又は復
調方法は周知である。例えば、特開平８−８４１６１号
公報の「バイフェーズ符号を用いたシリアル通信装置用
受信検知回路装置」、特開昭６４−７１３２６号公報の
「バイフェーズ信号の復調方法」、特開昭６３−２６８
３１４号公報の「復調装置」、特開平７−９５１８８号
公報の「非同期ディジタル通信方法および装置」及び特
開昭６３−１０４５２５号公報の「ディジタル変復調回
路」等に開示されている。

【０００３】これら従来技術は、いずれもバイフェーズ
符号信号からクロック成分を抽出し、これを復調回路側
の受信クロック信号としている。

【０００４】この従来技術は、確実に受信データが再生
できるという利点を有する反面、データ伝送の際に生じ
る信号波形歪、ノイズ、ビットレートの変動があった場
合に、抽出される受信クロック信号の周波数が変動して
しまうという欠点があった。その為に、この受信クロッ
クを用いて再生するＮＲＺ符号信号の信号幅にも変動が
生じ、復調側の信号処理が安定しない。特に、抽出した
受信クロックを復調側の動作クロックとしている同期回
路の場合には、変動する動作クロックに追従して一連の
処理が行われる為に、一定時間の信号幅のパルスを必要
とするデバイスを復調側で使用する場合等には、上述し
た現象は復調側の動作不安定を引き起こす虞れがある。

【０００５】

【発明が解決しようとする課題】バイフェーズ符号信号
から抽出されるクロック信号を復調側の受信クロックと
して使用する場合の受信クロックの安定度に依存する復
調側の動作を改善する必要がある。

【０００６】そこで、本発明の目的は、バイフェーズ符
号信号の復調動作速度を一定に保ち、且つ高安定度のバ
イフェーズ符号信号用の復調回路を提供することにあ
る。

【０００７】

【課題を解決するための手段】前述の課題を解決するた
め、本発明による復調回路は、次のような特徴的な構成
を採用している。

【０００８】（１）入力信号レベルの変化点を検出する
エッジ検出回路と、該エッジ検出回路のエッジ検出信号
に基づき前記入力信号のサンプリングタイミングを補正
するサンプリングタイミング補正回路と、該サンプリン
グタイミング補正回路のライトパルスに基づいて前記入
力信号を格納し、一定周期で読み出すＦＩＦＯメモリ
と、を備える復調回路。

【０００９】（２）前記エッジ検出回路の前段に前記入
力信号のノイズを除去するノイズフィルタを設ける上記
（１）の復調回路。

【００１０】（３）前記入力信号は、バイフェーズ符号
信号である上記（１）又は（２）の復調回路。

【００１１】（４）前記ＦＩＦＯメモリの読み出しデー
タをＮＲＺ符号信号に変換する符号変換回路を有する上
記（３）の復調回路。

【００１２】（５）前記フィルタ回路は、縦続接続され
た複数段のＤフリップフロップ、ＡＮＤゲート、インバ
ータ及びＪＫフリップフロップで構成する上記（２）の
復調回路。

【００１３】（６）前記エッジ検出回路は、Ｄフリップ
フロップとＥＸ−ＯＲゲートで構成する上記（１）及至
（５）のいずれかの復調回路。

【００１４】（７）前記サンプリングタイミング補正回
路は、ライトパルス発生器と、カウンタとにより構成さ
れる上記（１）及至（６）のいずれかの復調回路。

【００１５】（８）クロック信号発生器と、入力信号の
ノイズを除去するフィルタ回路と、該フィルタ回路の出
力信号のエッジを検出するエッジ検出回路と、該エッジ
検出回路のエッジ検出信号に応じてタイミング補正する
サンプリングタイミング補正回路と、該サンプリングタ
イミング補正回路の出力で前記フィルタ回路の出力デー
タを取込むＦＩＦＯメモリと、該ＦＩＦＯメモリの格納
データを前記クロック信号発生器のクロック信号で周期
的に読み出す読み出し制御回路とを備える復調回路。

【００１６】

【発明の実施の形態】以下、本発明による復調回路の好
適実施形態例を添付図を参照して詳細に説明する。

【００１７】先ず、図１は、本発明の復調回路の好適実
施形態例のブロック図である。この復調回路は、クロッ
ク信号発生器１、フィルタ回路２、エッジ検出回路３、
サンプリングタイミング補正回路４、ＦＩＦＯ（先入れ
先出し）メモリ５、読み出し制御回路６及び符号変換回
路７より構成される。

【００１８】クロック信号発生器１は、上述した各構成
素子が動作する為に必要なクロック信号を発生する。フ
ィルタ回路２は、入力されるバイフェーズ符号信号のノ
イズ除去を行う。エッジ検出回路３は、信号レベルの変
化（エッジ）を検出する。サンプリングタイミング補正
回路４は、入力信号のサンプリングタイミングを制御す
る。ＦＩＦＯメモリ５は、サンプリング回路がサンプリ
ングしたデータを格納（記憶）する。読み出し制御回路
６は、ＦＩＦＯメモリ５のデータ読み出しを制御する。
符号変換回路７は、ＮＲＺ（ｎｏｎ−ｒｅｔｕｒｎ−ｔ
ｏ−ｚｅｒｏ：非ゼロ復帰）符号変換を行う。

【００１９】図１の復調回路にあっては、入力されるバ
イフェーズ符号信号のビットレートの１６倍の周波数の
クロック信号を動作クロックとしてクロック信号発生器
１で発生して使用する。入力データは、フィルタ回路２
によってノイズの除去を行った後、エッジ検出回路３に
て信号レベルの変化点が検出される。このエッジ検出回
路３により検出される信号レベルの変化を利用すること
により、入力されるデータのサンプリングタイミングを
変化させ、非同期にＦＩＦＯメモリ５に格納する。次
に、周期的にＦＩＦＯメモリ５からデータを読み出し
て、符号変換回路７で符号変換を行うことによりＮＲＺ
符号信号を得るものである。

【００２０】図２は、図１の復調回路中のサンプリング
タイミング補正回路４の詳細ブロック図である。このサ
ンプリングタイミング補正回路４は、ライト（書き込
み）パルス発生器８とカウンタ９とにより構成される。
ライトパルス発生器８とカウンタ９のクロック端子に
は、入力されるバイフェーズ符号信号のビットレートの
１６倍の周波数のクロック信号Ｓ１がクロック信号発生
器１により発生されて入力される。また、ライトパルス
発生器８のＥＤ端には、エッジ検出回路３からのエッジ
検出信号Ｓ１１が入力される。ライトパルス発生器８の
Ｗ（書き込み）端から書き込み制御信号Ｓ１２が出力さ
れる。更に、ライトパルス発生器８のＬＤ端からの出力
信号Ｓ２０はカウンタ９のＬＤ端に入力され、カウンタ
９のＣＹ端からの出力信号Ｓ２１は、ライトパルス発生
器８のＣＹ端に入力される。

【００２１】次に、図１及び図２を参照して更に詳細に
説明する。フィルタ回路２は、４個のＤフリップフロッ
プ、ＡＮＤゲート、インバータ（反転回路）及びＪＫフ
リップフロップにより構成される。入力信号Ｓ２が初段
のＤフリップフロップとＡＮＤゲートに入力される。更
に、各Ｄフリップフロップの出力信号Ｓ３、Ｓ４、Ｓ５
及びＳ６もＡＮＤゲートに入力する。

【００２２】また、最終段のＤフリップフロップの出力
信号Ｓ６は、インバータで反転されてＳ８をＪＫフリッ
プフロップのＫ端子に入力し、ＡＮＤゲートの出力信号
Ｓ７をＪＫフリップフロップのＪ端子に入力する。その
結果、ＪＫフリップフロップからの出力信号Ｓ９は、入
力信号Ｓ２に重畳されるノイズを除去した信号となる。
これにより、次段に接続されるエッジ検出回路３を補助
するものであり、ノイズによるエッジの検出による誤動
作又は不安定性を防止する。

【００２３】図４は、図１のフィルタ回路２の動作を説
明する為のタイミングチャートである。図４中、
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）、
（Ｇ）、（Ｈ）及び（Ｉ）は、夫々図１中の各回路素子
からの出力信号Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、
Ｓ７、Ｓ８及びＳ９を示す。図４のタイミングチャート
から理解される如く、入力信号Ｓ２にノイズが含まれて
いる場合でも、出力信号Ｓ９からはノイズが除去され
る。

【００２４】次に、フィルタ回路２でノイズ除去された
バイフェーズ符号信号Ｓ９は、エッジ検出回路３とＦＩ
ＦＯメモリ５に入力される。図３に、バイフェーズ符号
信号の例を示す。入力されるデータの羅列がどのようで
あっても、１ビットに１度は必ず信号レベルの変化点が
生じる。換言すると、１ビットに１度のエッジが発生す
る。本発明では、この特性を利用し、入力されるデータ
のサンプリングタイミングを変化させ、非同期にＦＩＦ
Ｏメモリ５に格納し、また周期的にＦＩＦＯメモリ５か
らデータを読み出すことによってＮＲＺ符号信号に復調
するものである。

【００２５】フィルタ回路２でノイズが除去されたバイ
フェーズ符号信号Ｓ９は、エッジ検出回路３に入力され
ると、ＬレベルからＨレベル、又はＨレベルからＬレベ
ルへ信号Ｓ９が変化するエッジ（変化点）を検出して、
エッジ検出信号Ｓ１１を出力する。このエッジ検出回路
３は、ＤフリップフロップとＥＸ−ＯＲゲート（排他論
理和）とにより構成される。バイフェーズ符号信号Ｓ９
は、Ｄフリップフロップに入力され、出力信号Ｓ１０及
び上述したバイフェーズ符号信号Ｓ９をＥＸ−ＯＲゲー
トに入力して、エッジ検出信号Ｓ１１を得る。

【００２６】図５は、エッジ検出回路３の動作を説明す
るタイミングチャートである。図５中、（Ａ）、
（Ｂ）、（Ｃ）及び（Ｄ）は、夫々クロック信号Ｓ１、
バイフェーズ符号信号Ｓ９、Ｄフリップフロップの出力
信号Ｓ１０及びエッジ検出信号Ｓ１１である。

【００２７】次に、サンプリングタイミング補正回路４
は、図２に示す構成であって、エッジ検出回路３で検出
したエッジ検出信号Ｓ１１に基づいて、ＦＩＦＯメモリ
５の書き込み用ライトパルスＳ１２を発生させる。カウ
ンタ９は、ライトパルス発生器８が発生するライトパル
スＳ１２の発生するタイミングを計るものである。

【００２８】図６は、図１及び図２に示すサンプリング
タイミング補正回路４の動作を説明するフローチャート
である。以下、図６を参照してサンプリングタイミング
補正回路４の動作を説明する。ステップ６０１でエッジ
検出信号Ｓ１１の有無を判断する。信号Ｓ１１がなけれ
ば、発生を待つ。信号Ｓ１１が検出されると、ステップ
６０２へ進み、信号Ｓ２０を出力して、カウンタ９に
「５」を入力する。そして、ステップ６０３でカウント
アップする。

【００２９】更に、ステップ６０４でエッジ検出信号Ｓ
１１の有無を判断し、信号Ｓ１１が検出されるとステッ
プ６０５で、信号Ｓ２０を出力してカウンタ９に「５」
を入力する。信号Ｓ１１がなければ、ステップ６０６で
カウンタ９のカウント値が「７」であるか否か判断す
る。「７」であれば、ステップ６０７で、ライトパルス
発生器８からライトパルスＳ１２を出力させる。カウン
ト値が「７」でなければ、ステップ６０８へ進み、カウ
ントアップさせる。

【００３０】図６のフローチャートで示す如く、サンプ
リングタイミング補正回路４は動作する。即ち、エッジ
検出回路３からのエッジ検出信号Ｓ１１は、サンプリン
グタイミング補正回路４のライトパルス発生器８に入力
される。このエッジ検出信号Ｓ１１を受取ると、ライト
パルス発生器８は、カウンタ９にＬＤ信号Ｓ２０を出力
する。カウンタ９は、この特定例では０及至７を計数す
る３ビットカウンタである。ＬＤ信号Ｓ２０を受け取る
と、カウンタ９のプリセット値として「５」を入力す
る。その後１クロック毎にカウントアップする。ＬＤ信
号Ｓ２０を受信して３クロック後である０．５ビットの
信号幅の中心点で、信号レベルが最も安定している時刻
である「７」のカウント値のとき、カウンタ９は、ＣＹ
信号Ｓ２１をライトパルス発生器８に送る。

【００３１】カウンタ９は、その後も同様に１クロック
毎にカウントアップし、「７」から「０」、「１」、
「２」…と変化し、カウント値が「７」になる毎にＣＹ
信号Ｓ２１を出力する。ライトパルス発生器８は、ＣＹ
信号Ｓ２１を受取る毎にライトパルスＳ１２を発生さ
せ、この信号Ｓ１２をＦＩＦＯメモリ５に送って、入力
信号の書き込みを行う。即ち、サンプリングタイミング
補正回路４は、エッジ検出回路３からエッジ検出信号Ｓ
１１を受取ると、３クロック後にライトパルスＳ１２を
発生させ、そのとき送られて来るフィルタ回路２からの
バイフェーズ符号信号Ｓ９をＦＩＦＯメモリ５に取込
む。バイフェーズ符号信号Ｓ９は、図３に示した如く、
１ビットに対して必ず１度は信号レベルが変化するの
で、１ビットに最低１回はサンプリングするタイミング
を補正し、１ビットに２回データを取込むこととなる。

【００３２】図７のタイミングチャートを参照して、Ｎ
ＲＺ符号で示した場合の「０」及び「１」が反復する入
力データＳ２が入力された場合には、１ビットに２回の
データ変化点があるので、サンプリングのタイミング補
正は０．５ビット毎に行われることになる。

【００３３】従って、伝送中の波形歪によりＨレベルと
Ｌレベルとの信号幅に差が生じてしまう如きジッタが含
まれるバイフェーズ符号信号が入力されても、エッジ信
号Ｓ１１の発生を基準にして一定時間後にサンプリング
を行っているので、常に０．５ビットに１回だけ、ＦＩ
ＦＯメモリ５にデータが取込まれることとなる。これに
より、入力信号Ｓ２の一時的な周波数の変動やジッタ等
により変形する信号レベルの変化のタイミングに追従し
てデータが取込まれることを示している。そして、デー
タを出力する際には、ＦＩＦＯメモリ５の読み出し速度
を、読み出しパルスＳ１３で決まる一定速度とすること
により、ＦＩＦＯメモリ５の出力データＳ１６は、ジッ
タ等が除去された一定周波数の波形となる。

【００３４】図８は、ジッタ波形の入力及び入力信号の
ビットレートの変動が発生している入力信号Ｓ２が入力
され、ＦＩＦＯメモリ５にデータが取込まれる際の動作
を示すタイミングチャートである。

【００３５】図８中、（Ａ）はクロック信号発生器１か
らのクロック信号Ｓ１である。（Ｂ）は、バイフェーズ
符号信号入力Ｓ２である。（Ｃ）及至（Ｉ）は、フィル
タ回路２内の各部の信号である。（Ｊ）及び（Ｋ）は、
エッジ検出回路３のＤフリップフロップの出力信号Ｓ１
０及びエッジ検出信号Ｓ１１である。（Ｌ）は、サンプ
リングタイミング補正回路４のライトパルス発生器から
カウンタ９に入力されるＬＤ（ロード）信号Ｓ２０であ
る。（Ｍ）は、このカウンタ９の計数（カウント）値で
ある。（Ｎ）は、カウンタ９からライトパルス発生器８
へのＣＹ信号Ｓ２１である。最後に、（Ｏ）は、サンプ
リングタイミング補正回路４のライトパルス発生器８が
出力するライトパルスＳ１２である。

【００３６】次に、読み出し制御回路６につき説明す
る。この読み出し制御回路６は、ＦＩＦＯメモリ５のＨ
Ｆ信号Ｓ１４を受信すると、８クロックに１回の割合で
読み出し信号Ｓ１３を発生させる。この読み出し信号Ｓ
１３に基づいて、ＦＩＦＯメモリ５は、これに取込まれ
格納されているデータを、取込み順に読み出す。ＦＩＦ
Ｏメモリ５は、データの書き込みと読み出しとが別々に
行える。その為に、このＦＩＦＯメモリ５へのデータの
取り込み速度と読み出し速度とに差が生じても、ＦＩＦ
Ｏメモリ５の格納容量が十分であれば、その速度差（特
に一時的な速度変動）があっても、ＦＩＦＯメモリ５が
一杯（オーバーフロー）又は空状態になるまでには時間
があるので、この時間内に収めることにより適正動作を
させることが可能である。また、読み出し制御回路６
は、読み出し信号Ｓ１３を２回発生させるうち、１回だ
けＥＮＢ（イネーブル）信号Ｓ１５を発生させる。この
ＥＮＢ信号Ｓ１５は、符号変換回路７へ送られて、バイ
フェーズ符号信号からＮＲＺ符号信号への変換に使用さ
れる。

【００３７】最後に、符号変換回路７は、ＦＩＦＯメモ
リ５から出力される読み出しデータＳ１６と、読み出し
制御回路６からの上述したＥＮＢ信号Ｓ１５を受け、読
み出しデータＳ１６を、バイフェーズ符号信号からＮＲ
Ｚ符号信号Ｓ１９に変換する。この符号変換回路７は、
１対のＡＮＤゲートと、インバータと、ＪＫフリップフ
ロップで構成可能である。

【００３８】図９は、符号変換回路７の動作を説明する
為のタイミングチャートである。図９中、（Ａ）はクロ
ック信号Ｓ１である。（Ｂ）は、読み出し制御回路６か
らの読み出し信号Ｓ１３である。（Ｃ）は、ＦＩＦＯメ
モリ５からの読み出しデータＳ１６である。（Ｄ）は、
読み出し制御回路６からのＥＮＢ信号Ｓ１５である。
（Ｅ）及び（Ｆ）は、符号変換回路７の１対のＡＮＤゲ
ートの出力信号Ｓ１７及びＳ１８である。また、（Ｇ）
は、ＪＫフリップフロップからの符号変換されたＮＲＺ
符号信号Ｓ１９である。

【００３９】以上、本発明の復調回路の好適実施形態例
の構成及び動作を添付図を参照して詳述した。しかし、
これらの例は、単なる例示にすぎず、本発明の要旨を逸
脱することなく種々の変形変更が可能であることが当業
者には容易に理解できよう。

【００４０】

【発明の効果】以上説明した本発明による復調回路は次
のような効果を奏する。第１の効果は、入力されるバイ
フェーズ符号信号の状態に左右されず、復調側は常に一
定の動作速度で処理が可能となる。その理由は、入力さ
れるバイフェーズ符号信号のデータ成分をＦＩＦＯメモ
リに非同期に取り込むため、ＦＩＦＯメモリのデータの
取り出し以降は、自身が持つクロックで復調処理が行う
ことができる。つまり、ＦＩＦＯメモリに緩衝効果を持
たせることにより、入力される信号波形の状態に左右さ
れることなく復調側の動作を一定速度に保つことができ
る。

【００４１】また、第２の効果は、入力バイフェーズ符
号信号の波形整形機能が実現できる。その理由は、ＦＩ
ＦＯメモリには、状態値（信号レベル）のみが取り込ま
れており、ジッタ等のタイミングの情報は含まれていな
い。そのため、ＦＩＦＯメモリの読み出し周期を一定に
することによって、信号波形の整形機能が可能となる。

【図面の簡単な説明】

【図１】本発明による復調回路の好適実施形態例の構成
を示すブロック図である。

【図２】図１に示す復調回路のサンプリングタイミング
補正回路の詳細構成図である。

【図３】入力信号の変化点（エッジ）説明する図であ
る。

【図４】図１に示す復調回路のフィルタ回路の動作を説
明するタイミングチャートである。

【図５】図１に示す復調回路のエッジ検出回路の動作を
説明するタイミングチャートである。

【図６】図１に示す復調回路のサンプリングタイミング
補正回路の動作を説明するフローチャートである。

【図７】バイフェーズ符号信号を説明する波形図であ
る。

【図８】図１に示す復調回路の主要部の動作を説明する
タイミングチャートである。

【図９】図１に示す復調回路のＦＩＦＯメモリ、読み出
し制御回路及び符号変換回路の動作説明用タイミングチ
ャートである。

【符号の説明】

１クロック信号発生器２フィルタ回路３エッジ検出回路４サンプリングタイミング補正回路５ＦＩＦＯメモリ６読み出し制御回路７符号変換回路８ライトパルス発生器９カウンタ

Claims

【特許請求の範囲】

【請求項１】入力信号レベルの変化点を検出するエッジ
検出回路と、該エッジ検出回路のエッジ検出信号に基づ
き前記入力信号のサンプリングタイミングを補正するサ
ンプリングタイミング補正回路と、該サンプリングタイ
ミング補正回路のライトパルスに基づいて前記入力信号
を格納し、一定周期で読み出すＦＩＦＯメモリと、を備
えることを特徴とする復調回路。
【請求項２】前記エッジ検出回路の前段に前記入力信号
のノイズを除去するノイズフィルタを設けることを特徴
とする請求項１に記載の復調回路。
【請求項３】前記入力信号は、バイフェーズ符号信号で
あることを特徴とする請求項１又は２に記載の復調回
路。
【請求項４】前記ＦＩＦＯメモリの読み出しデータをＮ
ＲＺ符号信号に変換する符号変換回路を有することを特
徴とする請求項３に記載の復調回路。
【請求項５】前記フィルタ回路は、縦続接続された複数
段のＤフリップフロップ、ＡＮＤゲート、インバータ及
びＪＫフリップフロップで構成することを特徴とする請
求項２に記載の復調回路。
【請求項６】前記エッジ検出回路は、Ｄフリップフロッ
プとＥＸ−ＯＲゲートで構成することを特徴とする請求
項１及至５のいずれかに記載の復調回路。
【請求項７】前記サンプリングタイミング補正回路は、
ライトパルス発生器と、カウンタとにより構成されるこ
とを特徴とする請求項１及至６に記載のいずれかの復調
回路。
【請求項８】クロック信号発生器と、入力信号のノイズ
を除去するフィルタ回路と、該フィルタ回路の出力信号
のエッジを検出するエッジ検出回路と、該エッジ検出回
路のエッジ検出信号に応じてタイミング補正するサンプ
リングタイミング補正回路と、該サンプリングタイミン
グ補正回路の出力で前記フィルタ回路の出力データを取
込むＦＩＦＯメモリと、該ＦＩＦＯメモリの格納データ
を前記クロック信号発生器のクロック信号で周期的に読
み出す読み出し制御回路とを備えることを特徴とする復
調回路。