JP2000222208A - 情報処理装置、命令割当て制御方法、命令割当て制御装置および命令割当て制御プログラムを記録したコンピュータで読取り可能な記録媒体 - Google Patents
情報処理装置、命令割当て制御方法、命令割当て制御装置および命令割当て制御プログラムを記録したコンピュータで読取り可能な記録媒体Info
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Abstract
(57)【要約】
【課題】 ＶＬＩＷ方式が適用される情報処理において
スループット向上とプログラムサイズ削減を可能とす
る。 【解決手段】 同一プロセッサ１内の複数の演算ユニッ
ト（メモリユニット３と整数演算ユニット４）でプログ
ラム中の複数命令が並列実行される時、各命令はどの演
算ユニットで実行されるかはプログラムの生成時に決め
られるＶＬＩＷ方式の情報処理において、命令の並列実
行時に同時にＰＳＷ（プログラム状態語）格納レジスタ
１０中のＰＳＷがアクセスされようとする場合には、複
数の演算ユニット間でＰＳＷのアクセスに関する優先順
位が予め決められる。これにより、ＰＳＷのアクセス競
合を回避しながらの並列実行が可能となる。
スループット向上とプログラムサイズ削減を可能とす
る。 【解決手段】 同一プロセッサ１内の複数の演算ユニッ
ト（メモリユニット３と整数演算ユニット４）でプログ
ラム中の複数命令が並列実行される時、各命令はどの演
算ユニットで実行されるかはプログラムの生成時に決め
られるＶＬＩＷ方式の情報処理において、命令の並列実
行時に同時にＰＳＷ（プログラム状態語）格納レジスタ
１０中のＰＳＷがアクセスされようとする場合には、複
数の演算ユニット間でＰＳＷのアクセスに関する優先順
位が予め決められる。これにより、ＰＳＷのアクセス競
合を回避しながらの並列実行が可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は複数演算ユニット
を用いた情報処理のための情報処理装置、命令割当て制
御方法、命令割当て制御装置および命令割当て制御プロ
グラムを記録したコンピュータで読取り可能な記録媒体
に関し、特に、複数の演算ユニットを用いて同時に複数
の命令を並列実行することができるＶＬＩＷ（Very-Lon
g-Instruction-Word）方式が適用される情報処理装置、
命令割当て制御方法、命令割当て制御装置および命令割
当て制御プログラムを記録したコンピュータで読取り可
能な記録媒体に関する。
を用いた情報処理のための情報処理装置、命令割当て制
御方法、命令割当て制御装置および命令割当て制御プロ
グラムを記録したコンピュータで読取り可能な記録媒体
に関し、特に、複数の演算ユニットを用いて同時に複数
の命令を並列実行することができるＶＬＩＷ（Very-Lon
g-Instruction-Word）方式が適用される情報処理装置、
命令割当て制御方法、命令割当て制御装置および命令割
当て制御プログラムを記録したコンピュータで読取り可
能な記録媒体に関する。
【０００２】
【背景となる技術および解決しようとする課題】マイク
ロプロセッサにおいて、単一の命令が実行される際には
演算結果の格納先となるレジスタが指定されるととも
に、フラグレジスタと呼ばれる特殊なレジスタの内容も
必要に応じて変更される。近年開発された、ＣＰＵアー
キテクチャの１種であるＶＬＩＷおよびスーパスケーラ
は命令を並列実行するためのものである。スーパスケー
ラでは複数の命令を同時に実行する際に各命令をどの演
算器に割り当てるかをその都度ハードウェアで割り振
る。これに対して、ＶＬＩＷはプログラムが生成される
段階で、各命令が複数の演算器のうちいずれの演算器を
用いて実行されるかが予め指定されるものであるから、
ＶＬＩＷが適用されるマイクロプロセッサではスーパス
ケーラが適用されるそれに比較してハードウェア量を削
減できるという特徴がある。
ロプロセッサにおいて、単一の命令が実行される際には
演算結果の格納先となるレジスタが指定されるととも
に、フラグレジスタと呼ばれる特殊なレジスタの内容も
必要に応じて変更される。近年開発された、ＣＰＵアー
キテクチャの１種であるＶＬＩＷおよびスーパスケーラ
は命令を並列実行するためのものである。スーパスケー
ラでは複数の命令を同時に実行する際に各命令をどの演
算器に割り当てるかをその都度ハードウェアで割り振
る。これに対して、ＶＬＩＷはプログラムが生成される
段階で、各命令が複数の演算器のうちいずれの演算器を
用いて実行されるかが予め指定されるものであるから、
ＶＬＩＷが適用されるマイクロプロセッサではスーパス
ケーラが適用されるそれに比較してハードウェア量を削
減できるという特徴がある。
【０００３】ＶＬＩＷが適用されるマイクロプロセッサ
では、複数の演算器を備えることによって同時に複数の
命令を実行できるが、同時に実行される複数の命令によ
りフラグレジスタの内容が同時に更新されようとする。
これを競合という。このような競合が発生すると、プロ
グラムの実行が見かけ上停止することになり好ましくな
い。したがって、このような競合状態を避けるため、フ
ラグレジスタの内容を更新するような複数の命令は同時
に実行されないように予め命令の実行順序をスケジュー
リングする必要がある。その結果、実質的に並列実行で
きる命令数が少なくなってスループットが低下するとと
もに、プログラムサイズも増大するという課題があっ
た。
では、複数の演算器を備えることによって同時に複数の
命令を実行できるが、同時に実行される複数の命令によ
りフラグレジスタの内容が同時に更新されようとする。
これを競合という。このような競合が発生すると、プロ
グラムの実行が見かけ上停止することになり好ましくな
い。したがって、このような競合状態を避けるため、フ
ラグレジスタの内容を更新するような複数の命令は同時
に実行されないように予め命令の実行順序をスケジュー
リングする必要がある。その結果、実質的に並列実行で
きる命令数が少なくなってスループットが低下するとと
もに、プログラムサイズも増大するという課題があっ
た。
【０００４】それゆえにこの発明の目的は、スループッ
トの向上ならびにプログラムサイズを縮小できる情報処
理装置、命令割当て制御方法、命令割当て制御装置およ
び命令割当て制御プログラムを記録したコンピュータで
読取り可能な記録媒体を提供することである。
トの向上ならびにプログラムサイズを縮小できる情報処
理装置、命令割当て制御方法、命令割当て制御装置およ
び命令割当て制御プログラムを記録したコンピュータで
読取り可能な記録媒体を提供することである。
【０００５】
【課題を解決するための手段】請求項１に記載の発明
は、複数の演算ユニットを有し、プログラム中の複数命
令が複数演算ユニットを用いて並列に実行される際に、
複数命令のそれぞれが複数演算ユニットのいずれを用い
て実行されるかが予め決定される情報処理装置であって
以下の特徴を有する。
は、複数の演算ユニットを有し、プログラム中の複数命
令が複数演算ユニットを用いて並列に実行される際に、
複数命令のそれぞれが複数演算ユニットのいずれを用い
て実行されるかが予め決定される情報処理装置であって
以下の特徴を有する。
【０００６】つまり、プログラムの実行制御に関して複
数演算ユニットにより共用される制御情報が格納され
て、複数演算ユニットにより共用してアクセスされるレ
ジスタをさらに有する。そして、複数命令が並列に実行
されるときに複数演算ユニットによりレジスタ内容が同
時にアクセスされようとする場合には、複数演算ユニッ
ト間で共用される制御情報のアクセスに関する優先順位
が定められる。
数演算ユニットにより共用される制御情報が格納され
て、複数演算ユニットにより共用してアクセスされるレ
ジスタをさらに有する。そして、複数命令が並列に実行
されるときに複数演算ユニットによりレジスタ内容が同
時にアクセスされようとする場合には、複数演算ユニッ
ト間で共用される制御情報のアクセスに関する優先順位
が定められる。
【０００７】請求項１によれば、情報処理装置において
プログラム実行時に複数の演算ユニットによりレジスタ
中の制御情報が同時にアクセスされようとする場合に
は、複数演算ユニット間で制御情報のアクセスに関する
優先順位が予め定められているので、１つの演算ユニッ
トからのアクセスのみが有効となって、レジスタ中の制
御情報に関する複数演算ユニット間での競合が回避され
る。
プログラム実行時に複数の演算ユニットによりレジスタ
中の制御情報が同時にアクセスされようとする場合に
は、複数演算ユニット間で制御情報のアクセスに関する
優先順位が予め定められているので、１つの演算ユニッ
トからのアクセスのみが有効となって、レジスタ中の制
御情報に関する複数演算ユニット間での競合が回避され
る。
【０００８】これにより、複数演算ユニット間で制御情
報のアクセスに関する競合を回避するために命令の実行
順序をスケジューリング調整することが不要となるか
ら、従来に比較して実質的に同時に実行できる命令数が
増加、つまり実質的なスループットが高くなって、プロ
グラムのサイズも削減する。
報のアクセスに関する競合を回避するために命令の実行
順序をスケジューリング調整することが不要となるか
ら、従来に比較して実質的に同時に実行できる命令数が
増加、つまり実質的なスループットが高くなって、プロ
グラムのサイズも削減する。
【０００９】請求項２に記載の発明は、請求項１に記載
の情報処理装置においてレジスタには複数演算ユニット
のそれぞれについて個別に設けられたプログラムの実行
制御に関する制御情報がさらに格納される。
の情報処理装置においてレジスタには複数演算ユニット
のそれぞれについて個別に設けられたプログラムの実行
制御に関する制御情報がさらに格納される。
【００１０】そして、複数命令が並列に実行されるとき
に複数演算ユニットによりレジスタの内容が同時にアク
セスされようとする場合には、複数演算ユニット間で予
め定められた優先順位に従い共用される制御情報がアク
セスされる共用モードと、個別の制御情報のそれぞれが
対応する複演算ユニットにより個別にアクセスされる個
別モードとのいずれか一方が選択的に設定される。
に複数演算ユニットによりレジスタの内容が同時にアク
セスされようとする場合には、複数演算ユニット間で予
め定められた優先順位に従い共用される制御情報がアク
セスされる共用モードと、個別の制御情報のそれぞれが
対応する複演算ユニットにより個別にアクセスされる個
別モードとのいずれか一方が選択的に設定される。
【００１１】請求項２によれば、複数の命令を並列に実
行する時、複数の演算ユニットが同時にレジスタの内容
をアクセスしようとする場合には、共用モードが設定さ
れていれば複数演算ユニット間で予め定められた優先順
位に従いレジスタ中の共用される制御情報がアクセスさ
れるので、１つの演算ユニットからのアクセスのみが有
効となって、共用される制御情報のアクセスに関して複
数演算ユニット間で競合が回避される。
行する時、複数の演算ユニットが同時にレジスタの内容
をアクセスしようとする場合には、共用モードが設定さ
れていれば複数演算ユニット間で予め定められた優先順
位に従いレジスタ中の共用される制御情報がアクセスさ
れるので、１つの演算ユニットからのアクセスのみが有
効となって、共用される制御情報のアクセスに関して複
数演算ユニット間で競合が回避される。
【００１２】また、個別モードが設定されている場合に
は、複数演算ユニットのそれぞれがレジスタ中の対応す
る個別の制御情報を個別にアクセスするので、複数演算
ユニット間でレジスタの内容を同時にアクセスする場合
の競合が回避される。
は、複数演算ユニットのそれぞれがレジスタ中の対応す
る個別の制御情報を個別にアクセスするので、複数演算
ユニット間でレジスタの内容を同時にアクセスする場合
の競合が回避される。
【００１３】したがって、このような競合を避けるため
に命令の実行順序をスケジューリング調整する必要がな
くなり、その結果、実質的に同時に実行できる命令数が
増加する、言い換えれば実質的なスループットが高くな
るとともに、プログラムのサイズも削減される。
に命令の実行順序をスケジューリング調整する必要がな
くなり、その結果、実質的に同時に実行できる命令数が
増加する、言い換えれば実質的なスループットが高くな
るとともに、プログラムのサイズも削減される。
【００１４】請求項３に記載の発明は請求項２に記載の
情報処理装置において、プログラムの特徴に従って共用
モードと個別モードとのいずれか一方が選択される。
情報処理装置において、プログラムの特徴に従って共用
モードと個別モードとのいずれか一方が選択される。
【００１５】請求項３に従えば共用モードと個別モード
を情報処理装置において実行されるプログラムの特徴に
従って選択的に設定できるから、プログラムの特徴に従
うモードで演算性能を向上させることができるととも
に、プログラムの仕様に多様性を持たせることができ
る。
を情報処理装置において実行されるプログラムの特徴に
従って選択的に設定できるから、プログラムの特徴に従
うモードで演算性能を向上させることができるととも
に、プログラムの仕様に多様性を持たせることができ
る。
【００１６】請求項４に記載の情報処理装置は、請求項
１ないし３のいずれかに記載の情報処理装置において、
複数の命令には上位ハーフワードに対する所定演算およ
び下位ハーフワードに対する所定演算を同時に指示する
命令が含まれる。そして、制御情報には上位および下位
ハーフワードに対する所定演算のそれぞれについて、該
所定演算の状態を示すための１つ以上のフラグ情報が含
まれる。
１ないし３のいずれかに記載の情報処理装置において、
複数の命令には上位ハーフワードに対する所定演算およ
び下位ハーフワードに対する所定演算を同時に指示する
命令が含まれる。そして、制御情報には上位および下位
ハーフワードに対する所定演算のそれぞれについて、該
所定演算の状態を示すための１つ以上のフラグ情報が含
まれる。
【００１７】請求項４によれば、１個の命令で個々のハ
ーフワードに対する所定演算が実行された場合の各所定
演算の状態を示すためのフラグ情報をレジスタに保持で
きる。それゆえに、該情報処理装置においては上位ハー
フワードに対する所定演算および下位ハーフワードに対
する所定演算を同時に指示する命令が複数演算ユニット
のいずれで実行される場合にも前述した複数演算ユニッ
ト間の競合は回避されて、より広い用途で、このような
命令が利用できて、ソフトウェアの開発ツールに多様性
を持たせることが可能となる。
ーフワードに対する所定演算が実行された場合の各所定
演算の状態を示すためのフラグ情報をレジスタに保持で
きる。それゆえに、該情報処理装置においては上位ハー
フワードに対する所定演算および下位ハーフワードに対
する所定演算を同時に指示する命令が複数演算ユニット
のいずれで実行される場合にも前述した複数演算ユニッ
ト間の競合は回避されて、より広い用途で、このような
命令が利用できて、ソフトウェアの開発ツールに多様性
を持たせることが可能となる。
【００１８】請求項５に記載の情報処理装置は、請求項
１ないし４に記載の情報処理装置において複数命令のそ
れぞれが複数演算ユニットのいずれを用いて実行される
かはプログラムのアセンブル時に決定されるものであ
る。
１ないし４に記載の情報処理装置において複数命令のそ
れぞれが複数演算ユニットのいずれを用いて実行される
かはプログラムのアセンブル時に決定されるものであ
る。
【００１９】請求項６に記載の発明は、請求項１ないし
５のいずれかに記載の情報処理装置において複数演算ユ
ニットとは異なる特定演算ユニットがさらに含まれる。
この特定演算ユニットは制御情報を所定演算処理して、
その結果値を制御情報としてレジスタに書込むものであ
る。
５のいずれかに記載の情報処理装置において複数演算ユ
ニットとは異なる特定演算ユニットがさらに含まれる。
この特定演算ユニットは制御情報を所定演算処理して、
その結果値を制御情報としてレジスタに書込むものであ
る。
【００２０】請求項６によれば、特定演算ユニットが複
数の演算ユニットによりアクセスされる制御情報を所定
演算処理して、その結果値を制御情報としてレジスタに
書込む。それゆえに、該情報処理装置における演算の包
括的な状況を、レジスタ内容を参照するだけで特別な後
処理をすることなく知ることができ、プログラムのサイ
ズが削減されるとともに、プログラムが簡単化される。
数の演算ユニットによりアクセスされる制御情報を所定
演算処理して、その結果値を制御情報としてレジスタに
書込む。それゆえに、該情報処理装置における演算の包
括的な状況を、レジスタ内容を参照するだけで特別な後
処理をすることなく知ることができ、プログラムのサイ
ズが削減されるとともに、プログラムが簡単化される。
【００２１】請求項７に記載の情報処理装置は、複数の
演算ユニットを有し、プログラム中の複数命令が複数演
算ユニットを用いて並列に実行される際に、複数命令の
それぞれは複数演算ユニットのいずれを用いて実行され
るかが予め決定される情報処理装置であり、以下の特徴
を有する。
演算ユニットを有し、プログラム中の複数命令が複数演
算ユニットを用いて並列に実行される際に、複数命令の
それぞれは複数演算ユニットのいずれを用いて実行され
るかが予め決定される情報処理装置であり、以下の特徴
を有する。
【００２２】つまり、複数演算ユニットごとに設けられ
たプログラムの実行制御に関する個別制御情報が格納さ
れて複数演算ユニットのそれぞれについて共用してアク
セスされるレジスタをさらに有する。
たプログラムの実行制御に関する個別制御情報が格納さ
れて複数演算ユニットのそれぞれについて共用してアク
セスされるレジスタをさらに有する。
【００２３】そして、複数命令が並列に実行されるとき
には複数演算ユニットによりレジスタの内容が同時にア
クセスされようとする場合には、個別制御情報のそれぞ
れが対応する演算ユニットにより個別にアクセスされ
る。
には複数演算ユニットによりレジスタの内容が同時にア
クセスされようとする場合には、個別制御情報のそれぞ
れが対応する演算ユニットにより個別にアクセスされ
る。
【００２４】したがって請求項７によれば、各演算ユニ
ットごとにプログラムの実行制御に関する個別制御情報
がレジスタに格納されているので、複数の演算ユニット
が同時にレジスタの内容をアクセスしようとする場合に
は、各演算ユニットについて対応の個別制御情報が個々
にアクセスされて、従来のように複数の演算ユニット間
でレジスタ中のプログラムの実行制御情報のアクセスに
関する競合が回避される。
ットごとにプログラムの実行制御に関する個別制御情報
がレジスタに格納されているので、複数の演算ユニット
が同時にレジスタの内容をアクセスしようとする場合に
は、各演算ユニットについて対応の個別制御情報が個々
にアクセスされて、従来のように複数の演算ユニット間
でレジスタ中のプログラムの実行制御情報のアクセスに
関する競合が回避される。
【００２５】これにより、レジスタ中のプログラムの実
行制御に関する情報をアクセスするような命令を同時に
実行しないように命令の実行順序をスケジューリング調
整することが不要となって、その結果従来に比較し実質
的に同時に実行できる命令数が増加、つまり実質的なス
ループットが高くなって、同時にプログラムサイズも削
減される。
行制御に関する情報をアクセスするような命令を同時に
実行しないように命令の実行順序をスケジューリング調
整することが不要となって、その結果従来に比較し実質
的に同時に実行できる命令数が増加、つまり実質的なス
ループットが高くなって、同時にプログラムサイズも削
減される。
【００２６】請求項８に記載の情報処理装置は、請求項
７に記載の情報処理装置において、複数の命令には上位
ハーフワードに対する所定演算および下位ハーフワード
に対する所定演算を同時に指示する命令が含まれる。そ
して、制御情報には上位および下位ハーフワードに対す
る所定演算のそれぞれについて、該所定演算の状態を示
すための１つ以上のフラグ情報が含まれる。
７に記載の情報処理装置において、複数の命令には上位
ハーフワードに対する所定演算および下位ハーフワード
に対する所定演算を同時に指示する命令が含まれる。そ
して、制御情報には上位および下位ハーフワードに対す
る所定演算のそれぞれについて、該所定演算の状態を示
すための１つ以上のフラグ情報が含まれる。
【００２７】請求項８によれば、１個の命令で個々のハ
ーフワードに対する所定演算が実行された場合の各所定
演算の状態を示すためのフラグ情報をレジスタに保持で
きる。それゆえに、該情報処理装置においては上位ハー
フワードに対する所定演算および下位ハーフワードに対
する所定演算を同時に指示する命令が複数演算ユニット
のいずれで実行される場合にも前述した複数演算ユニッ
ト間の競合は回避されて、より広い用途で、このような
命令が利用できて、ソフトウェアの開発ツールに多様性
を持たせることが可能となる。
ーフワードに対する所定演算が実行された場合の各所定
演算の状態を示すためのフラグ情報をレジスタに保持で
きる。それゆえに、該情報処理装置においては上位ハー
フワードに対する所定演算および下位ハーフワードに対
する所定演算を同時に指示する命令が複数演算ユニット
のいずれで実行される場合にも前述した複数演算ユニッ
ト間の競合は回避されて、より広い用途で、このような
命令が利用できて、ソフトウェアの開発ツールに多様性
を持たせることが可能となる。
【００２８】請求項９に記載の情報処理装置は、請求項
７または８に記載の情報処理装置において複数命令のそ
れぞれが複数演算ユニットのいずれを用いて実行される
かはプログラムのアセンブル時に決定されるものであ
る。
７または８に記載の情報処理装置において複数命令のそ
れぞれが複数演算ユニットのいずれを用いて実行される
かはプログラムのアセンブル時に決定されるものであ
る。
【００２９】請求項１０に記載の発明は、請求項７ない
し９のいずれかに記載の情報処理装置において複数演算
ユニットとは異なる特定演算ユニットがさらに含まれ
る。この特定演算ユニットは個別制御情報を所定演算処
理して、その結果値を個別制御情報としてレジスタに書
込むものである。
し９のいずれかに記載の情報処理装置において複数演算
ユニットとは異なる特定演算ユニットがさらに含まれ
る。この特定演算ユニットは個別制御情報を所定演算処
理して、その結果値を個別制御情報としてレジスタに書
込むものである。
【００３０】請求項１０によれば、特定演算ユニットが
複数の演算ユニットによりアクセスされる個別制御情報
を所定演算処理して、その結果値を個別制御情報として
レジスタに書込む。それゆえに、該情報処理装置におけ
る演算の包括的な状況を、レジスタ内容を参照するだけ
で特別な後処理をすることなく知ることができ、プログ
ラムのサイズが削減されるとともに、プログラムが簡単
化される。
複数の演算ユニットによりアクセスされる個別制御情報
を所定演算処理して、その結果値を個別制御情報として
レジスタに書込む。それゆえに、該情報処理装置におけ
る演算の包括的な状況を、レジスタ内容を参照するだけ
で特別な後処理をすることなく知ることができ、プログ
ラムのサイズが削減されるとともに、プログラムが簡単
化される。
【００３１】請求項１１に記載の発明は、複数の演算ユ
ニットを有して、複数演算ユニットを用いてプログラム
中の複数命令が格納された複数演算ユニットに対応する
複数フィールドを有するパケットを処理することによ
り、プログラムを実行する情報処理装置のために、複数
命令のそれぞれが複数演算ユニットのいずれを用いて実
行されるかを予め決定するための命令割当て制御方法で
あり、以下の特徴を有する。
ニットを有して、複数演算ユニットを用いてプログラム
中の複数命令が格納された複数演算ユニットに対応する
複数フィールドを有するパケットを処理することによ
り、プログラムを実行する情報処理装置のために、複数
命令のそれぞれが複数演算ユニットのいずれを用いて実
行されるかを予め決定するための命令割当て制御方法で
あり、以下の特徴を有する。
【００３２】つまり、情報処理装置は、プログラムの実
行制御に関して複数演算ユニットにより共用される制御
情報が格納されて複数演算ユニットにより共用してアク
セスされるレジスタをさらに有する。
行制御に関して複数演算ユニットにより共用される制御
情報が格納されて複数演算ユニットにより共用してアク
セスされるレジスタをさらに有する。
【００３３】そして、命令割当て制御方法は、プログラ
ムから命令を順に読込む読込ステップと、読込ステップ
により読込まれた命令をパケットのいずれかのフィール
ドに割当てて格納する格納ステップとを有する。
ムから命令を順に読込む読込ステップと、読込ステップ
により読込まれた命令をパケットのいずれかのフィール
ドに割当てて格納する格納ステップとを有する。
【００３４】そして格納ステップは、読込ステップによ
り読込まれる次位の命令と、パケットに既に格納された
先行する命令とが並列に実行された場合に、レジスタ内
容が複数演算ユニットにより同時にアクセスされるか否
か判定する同時アクセス判定ステップと、同時アクセス
されると判定されたことに応じて、先行命令と次位命令
とを所定優先順位に従う同一パケットにおけるフィール
ドの割当が可能か否か判定する割当判定ステップと、割
当判定ステップの割当可の判定に応じて、先行命令およ
び次位命令をパラレル実行されるように同一パケット中
の複数フィールドにそれぞれ割当てて、割当不可の判定
に応じて先行命令および次位命令をシリアル実行される
ように同一パケットの複数フィールドにそれぞれ割当て
る割当ステップとを含む。
り読込まれる次位の命令と、パケットに既に格納された
先行する命令とが並列に実行された場合に、レジスタ内
容が複数演算ユニットにより同時にアクセスされるか否
か判定する同時アクセス判定ステップと、同時アクセス
されると判定されたことに応じて、先行命令と次位命令
とを所定優先順位に従う同一パケットにおけるフィール
ドの割当が可能か否か判定する割当判定ステップと、割
当判定ステップの割当可の判定に応じて、先行命令およ
び次位命令をパラレル実行されるように同一パケット中
の複数フィールドにそれぞれ割当てて、割当不可の判定
に応じて先行命令および次位命令をシリアル実行される
ように同一パケットの複数フィールドにそれぞれ割当て
る割当ステップとを含む。
【００３５】そして所定優先順位は、制御情報のアクセ
スに関する複数演算ユニット間における優先順位であ
る。
スに関する複数演算ユニット間における優先順位であ
る。
【００３６】請求項１１によれば、複数演算ユニットに
おいて複数命令が並列に実行された時にレジスタ中の制
御情報が複数演算ユニットにより同時にアクセスされる
場合には、並列に実行されようとする複数命令のそれぞ
れは複数演算ユニット間で定められた制御情報のアクセ
スに関する優先順位に従ってシリアル実行されるように
同一パケットの各フィールドに割当てられるか、パラレ
ルに実行されるように同一パケットの各フィールドに割
当てられる。それゆえに、プログラム実行時に情報処理
装置において制御情報のアクセスに関する複数演算ユニ
ット間での競合が回避される。
おいて複数命令が並列に実行された時にレジスタ中の制
御情報が複数演算ユニットにより同時にアクセスされる
場合には、並列に実行されようとする複数命令のそれぞ
れは複数演算ユニット間で定められた制御情報のアクセ
スに関する優先順位に従ってシリアル実行されるように
同一パケットの各フィールドに割当てられるか、パラレ
ルに実行されるように同一パケットの各フィールドに割
当てられる。それゆえに、プログラム実行時に情報処理
装置において制御情報のアクセスに関する複数演算ユニ
ット間での競合が回避される。
【００３７】これにより、命令実行時に制御情報を同時
アクセスする命令同士を同一パケットに格納して情報処
理装置に与えることができるから、情報処理装置におい
て同時に実行できる命令数が増加して実質的なスループ
ットが高くなり、同時にプログラムのサイズも削減され
る。
アクセスする命令同士を同一パケットに格納して情報処
理装置に与えることができるから、情報処理装置におい
て同時に実行できる命令数が増加して実質的なスループ
ットが高くなり、同時にプログラムのサイズも削減され
る。
【００３８】請求項１２に記載の命令割当制御方法は、
請求項１１に係る命令割当制御方法がさらに次の特徴を
有する。
請求項１１に係る命令割当制御方法がさらに次の特徴を
有する。
【００３９】つまり、レジスタは共有モードおよび個別
モードのいずれか一方の動作モードに設定されて、共有
モード時は複数演算ユニットに共用される制御情報が格
納され、個別モード時は複数演算ユニットのそれぞれに
ついて個別に設けられた制御情報が格納される。そし
て、命令割当制御方法は、読込ステップにより読込まれ
た命令がレジスタの動作モードの変更を指定するモード
変更命令であるときは、該命令に従いレジスタの動作モ
ードを設定するモード設定ステップと、モード設定ステ
ップにより個別モードに設定された場合には、読込ステ
ップにより読込まれた命令について所定処理を実行する
所定処理ステップと、モード設定ステップにより共有モ
ードに設定された場合には、読込ステップにより読込ま
れた命令について前述の格納ステップを実行するステッ
プとをさらに備える。
モードのいずれか一方の動作モードに設定されて、共有
モード時は複数演算ユニットに共用される制御情報が格
納され、個別モード時は複数演算ユニットのそれぞれに
ついて個別に設けられた制御情報が格納される。そし
て、命令割当制御方法は、読込ステップにより読込まれ
た命令がレジスタの動作モードの変更を指定するモード
変更命令であるときは、該命令に従いレジスタの動作モ
ードを設定するモード設定ステップと、モード設定ステ
ップにより個別モードに設定された場合には、読込ステ
ップにより読込まれた命令について所定処理を実行する
所定処理ステップと、モード設定ステップにより共有モ
ードに設定された場合には、読込ステップにより読込ま
れた命令について前述の格納ステップを実行するステッ
プとをさらに備える。
【００４０】したがって、請求項１２によればレジスタ
の動作モードを実行されるプログラム中で任意に可変設
定できるから、プログラムの特徴に従ってレジスタの動
作モードをユーザ側で所望するように変更して演算性能
をより向上させることができる。
の動作モードを実行されるプログラム中で任意に可変設
定できるから、プログラムの特徴に従ってレジスタの動
作モードをユーザ側で所望するように変更して演算性能
をより向上させることができる。
【００４１】請求項１３に記載の命令割当て制御方法
は、請求項１１または１２に係る命令割当て制御方法が
プログラムの実行前のアセンブル時に適用されることを
特徴とする。
は、請求項１１または１２に係る命令割当て制御方法が
プログラムの実行前のアセンブル時に適用されることを
特徴とする。
【００４２】請求項１４に記載の発明は、複数の演算ユ
ニットを有して、複数演算ユニットを用いてプログラム
中の複数命令が格納された複数演算ユニットに対応する
複数フィールドを有するパケットを処理することによ
り、プログラムを実行する情報処理装置のために、複数
命令のそれぞれが複数演算ユニットのいずれを用いて実
行されるかを予め決定するための命令割当て制御装置で
あり、以下の特徴を有する。
ニットを有して、複数演算ユニットを用いてプログラム
中の複数命令が格納された複数演算ユニットに対応する
複数フィールドを有するパケットを処理することによ
り、プログラムを実行する情報処理装置のために、複数
命令のそれぞれが複数演算ユニットのいずれを用いて実
行されるかを予め決定するための命令割当て制御装置で
あり、以下の特徴を有する。
【００４３】つまり、情報処理装置は、プログラムの実
行制御に関して複数演算ユニットにより共用される制御
情報が格納されて複数演算ユニットにより共用してアク
セスされるレジスタをさらに有する。
行制御に関して複数演算ユニットにより共用される制御
情報が格納されて複数演算ユニットにより共用してアク
セスされるレジスタをさらに有する。
【００４４】そして、命令割当て制御装置は、プログラ
ムから命令を順に読込む読込手段と、読込手段により読
込まれた命令をパケットのいずれかのフィールドに割当
てて格納する格納手段とを有する。
ムから命令を順に読込む読込手段と、読込手段により読
込まれた命令をパケットのいずれかのフィールドに割当
てて格納する格納手段とを有する。
【００４５】そして格納手段は、読込手段により読込ま
れる次位の命令と、パケットに既に格納された先行する
命令とが並列に実行された場合に、レジスタ内容が複数
ユニットにより同時にアクセスされるか否か判定する同
時アクセス判定手段と、同時アクセスされると判定され
たことに応じて、先行命令と次位命令とを所定優先順位
に従い同一パケット中のフィールドの割当が可能か否か
判定する割当判定手段と、割当判定手段の割当可の判定
に応じて、先行命令および次位命令をパラレル実行され
るように同一パケット中の複数フィールドにそれぞれ割
当てて、割当不可の判定に応じて先行命令および次位命
令をシリアル実行されるように同一パケットの複数フィ
ールドにそれぞれ割当てる割当手段とを含む。
れる次位の命令と、パケットに既に格納された先行する
命令とが並列に実行された場合に、レジスタ内容が複数
ユニットにより同時にアクセスされるか否か判定する同
時アクセス判定手段と、同時アクセスされると判定され
たことに応じて、先行命令と次位命令とを所定優先順位
に従い同一パケット中のフィールドの割当が可能か否か
判定する割当判定手段と、割当判定手段の割当可の判定
に応じて、先行命令および次位命令をパラレル実行され
るように同一パケット中の複数フィールドにそれぞれ割
当てて、割当不可の判定に応じて先行命令および次位命
令をシリアル実行されるように同一パケットの複数フィ
ールドにそれぞれ割当てる割当手段とを含む。
【００４６】そして所定優先順位は、制御情報のアクセ
スに関する複数演算ユニット間における優先順位であ
る。
スに関する複数演算ユニット間における優先順位であ
る。
【００４７】請求項１４によれば、複数演算ユニットに
おいて複数命令が並列に実行された時にレジスタ中の制
御情報が複数演算ユニットにより同時にアクセスされる
場合には、並列に実行されようとする各命令は複数演算
ユニット間で定められた制御情報のアクセスに関する優
先順位に従ってシリアル実行されるように同一パケット
の各フィールドに割当てられるか、パラレルに実行され
るように同一パケットの各フィールドに割当てられる。
それゆえに、プログラム実行時に情報処理装置において
制御情報のアクセスに関する複数演算ユニット間での競
合が回避される。
おいて複数命令が並列に実行された時にレジスタ中の制
御情報が複数演算ユニットにより同時にアクセスされる
場合には、並列に実行されようとする各命令は複数演算
ユニット間で定められた制御情報のアクセスに関する優
先順位に従ってシリアル実行されるように同一パケット
の各フィールドに割当てられるか、パラレルに実行され
るように同一パケットの各フィールドに割当てられる。
それゆえに、プログラム実行時に情報処理装置において
制御情報のアクセスに関する複数演算ユニット間での競
合が回避される。
【００４８】これにより、命令実行時に制御情報を同時
アクセスする命令同士を同一パケットに格納して情報処
理装置に与えることができるから、情報処理装置におい
て同時に実行できる命令数が増加して実質的なスループ
ットが高くなり、同時にプログラムのサイズも削減され
る。
アクセスする命令同士を同一パケットに格納して情報処
理装置に与えることができるから、情報処理装置におい
て同時に実行できる命令数が増加して実質的なスループ
ットが高くなり、同時にプログラムのサイズも削減され
る。
【００４９】請求項１５に記載の命令割当て制御装置は
請求項１４に記載の命令割当て制御装置がさらに次の特
徴を有する。
請求項１４に記載の命令割当て制御装置がさらに次の特
徴を有する。
【００５０】つまりレジスタは共有モードおよび個別モ
ードのいずれか一方の動作モードに設定されて、共有モ
ード時は複数演算ユニットに共用される制御情報が格納
され、個別モード時は複数演算ユニットのそれぞれにつ
いて個別に設けられた制御情報が格納される。そして命
令割当制御装置は、読込手段により読込まれた命令が動
作モードの変更を指示するモード変更命令であるとき
は、該命令に従いレジスタの動作モードを設定するモー
ド設定手段と、モード設定手段により個別モードに設定
された場合には、読込まれた命令について所定処理を実
行する所定処理手段と、モード設定手段により共有モー
ドに設定された場合には、読込まれた命令について前述
の格納手段を実行するための手段をさらに備える。
ードのいずれか一方の動作モードに設定されて、共有モ
ード時は複数演算ユニットに共用される制御情報が格納
され、個別モード時は複数演算ユニットのそれぞれにつ
いて個別に設けられた制御情報が格納される。そして命
令割当制御装置は、読込手段により読込まれた命令が動
作モードの変更を指示するモード変更命令であるとき
は、該命令に従いレジスタの動作モードを設定するモー
ド設定手段と、モード設定手段により個別モードに設定
された場合には、読込まれた命令について所定処理を実
行する所定処理手段と、モード設定手段により共有モー
ドに設定された場合には、読込まれた命令について前述
の格納手段を実行するための手段をさらに備える。
【００５１】したがって請求項１５によれば、レジスタ
の動作モードを実行されるプログラム中で任意に可変設
定できるから、プログラムの特徴に従ってレジスタの動
作モードをユーザ側で所望するように変更して、演算性
能をより向上させることができる。
の動作モードを実行されるプログラム中で任意に可変設
定できるから、プログラムの特徴に従ってレジスタの動
作モードをユーザ側で所望するように変更して、演算性
能をより向上させることができる。
【００５２】請求項１６に記載の命令割当て制御装置は
請求項１４または１５に記載の命令割当て制御装置がプ
ログラムを実行形式にするためのアセンブラに適用され
ることを特徴とする。
請求項１４または１５に記載の命令割当て制御装置がプ
ログラムを実行形式にするためのアセンブラに適用され
ることを特徴とする。
【００５３】請求項１７に記載の発明は、命令割当て制
御方法をコンピュータに実行させるための命令割当て制
御プログラムを記録したコンピュータで読取り可能な記
録媒体である。前述の命令割当て制御方法は、複数の演
算ユニットを有して、複数演算ユニットを用いて所定プ
ログラム中の複数命令が格納される複数演算ユニットに
対応した複数フィールドを有するパケットを処理するこ
とにより、所定プログラムを実行する情報処理装置のた
めに、複数命令のそれぞれが複数演算ユニットのいずれ
を用いて実行されるかを予め決定するための方法であ
り、以下の特徴を有する。
御方法をコンピュータに実行させるための命令割当て制
御プログラムを記録したコンピュータで読取り可能な記
録媒体である。前述の命令割当て制御方法は、複数の演
算ユニットを有して、複数演算ユニットを用いて所定プ
ログラム中の複数命令が格納される複数演算ユニットに
対応した複数フィールドを有するパケットを処理するこ
とにより、所定プログラムを実行する情報処理装置のた
めに、複数命令のそれぞれが複数演算ユニットのいずれ
を用いて実行されるかを予め決定するための方法であ
り、以下の特徴を有する。
【００５４】つまり、情報処理装置は、所定プログラム
の実行制御に関して複数演算ユニットにより共用され制
御情報が格納されて複数演算ユニットにより共用してア
クセスされるレジスタをさらに有する。
の実行制御に関して複数演算ユニットにより共用され制
御情報が格納されて複数演算ユニットにより共用してア
クセスされるレジスタをさらに有する。
【００５５】そして、命令割当て制御方法は、所定プロ
グラムから命令を順に読込む読込ステップと、読込ステ
ップにより読込まれた命令をパケットのいずれかのフィ
ールドに割当てて格納する格納ステップとを含む。
グラムから命令を順に読込む読込ステップと、読込ステ
ップにより読込まれた命令をパケットのいずれかのフィ
ールドに割当てて格納する格納ステップとを含む。
【００５６】格納ステップは、読込ステップにより読込
まれる次位の命令と、パケットに既に格納された先行す
る命令とが並列に実行された場合に、レジスタの内容が
同時にアクセスされるか否か判定する同時アクセス判定
ステップと、同時アクセス判定ステップにより同時アク
セスされると判定されたことに応じて、先行命令と次位
命令とを所定優先順位に従い同一パケット中の複数フィ
ールドに割当ることが可能か否か判定する割当判定ステ
ップと、割当判定ステップの割当可の判定に応じて、先
行命令および次位命令をパラレル実行されるように同一
パケット中の複数フィールドにそれぞれ割当てて、割当
不可の判定に応じて、先行命令および次位命令をシリア
ルに実行されるように同一パケット中の複数フィールド
にそれぞれ割当てる割当ステップとを含む。そして、所
定優先順位は、制御情報のアクセスに関して複数演算ユ
ニット間で定められた優先順位である。
まれる次位の命令と、パケットに既に格納された先行す
る命令とが並列に実行された場合に、レジスタの内容が
同時にアクセスされるか否か判定する同時アクセス判定
ステップと、同時アクセス判定ステップにより同時アク
セスされると判定されたことに応じて、先行命令と次位
命令とを所定優先順位に従い同一パケット中の複数フィ
ールドに割当ることが可能か否か判定する割当判定ステ
ップと、割当判定ステップの割当可の判定に応じて、先
行命令および次位命令をパラレル実行されるように同一
パケット中の複数フィールドにそれぞれ割当てて、割当
不可の判定に応じて、先行命令および次位命令をシリア
ルに実行されるように同一パケット中の複数フィールド
にそれぞれ割当てる割当ステップとを含む。そして、所
定優先順位は、制御情報のアクセスに関して複数演算ユ
ニット間で定められた優先順位である。
【００５７】請求項１７によれば、実行時に制御情報を
アクセスする命令を複数演算ユニットに同時に割当てる
ことができるから、従来のように制御情報をアクセスす
る複数命令が同時に複数演算ユニットに割当てられない
ようにスケジューリング調整することは不要となる。
アクセスする命令を複数演算ユニットに同時に割当てる
ことができるから、従来のように制御情報をアクセスす
る複数命令が同時に複数演算ユニットに割当てられない
ようにスケジューリング調整することは不要となる。
【００５８】これにより、命令実行時に制御情報を同時
アクセスする命令同士を同一パケットに格納して情報処
理装置に与えることができるから、情報処理装置におい
て同時に実行できる命令数が増加して実質的なスループ
ットが高くなり、同時にプログラムのサイズも削減され
る。
アクセスする命令同士を同一パケットに格納して情報処
理装置に与えることができるから、情報処理装置におい
て同時に実行できる命令数が増加して実質的なスループ
ットが高くなり、同時にプログラムのサイズも削減され
る。
【００５９】請求項１８に記載の命令割当て制御プログ
ラムを記録したコンピュータで読取り可能な記録媒体
は、請求項１７に記載の記録媒体においてさらに次の特
徴を有する。
ラムを記録したコンピュータで読取り可能な記録媒体
は、請求項１７に記載の記録媒体においてさらに次の特
徴を有する。
【００６０】つまり、上述のレジスタは共有モードおよ
び個別モードのいずれか一方の動作モードに設定され
て、共有モード時は複数演算ユニットに共用される制御
情報が格納され、個別モード時は複数演算ユニットのそ
れぞれについて個別に設けられた制御情報が格納され
る。そして上述の命令割当て制御方法はさらに、読込ス
テップにより読込まれた命令がレジスタの動作モードの
変更を指示するモード変更命令であるときは、該命令に
従いレジスタの動作モードを設定するモード設定ステッ
プと、モード設定ステップにより個別モードに設定され
た場合には、読込まれた命令について所定処理を実行す
る所定処理ステップと、モード設定ステップにより共有
モードに設定された場合には、読込まれた命令について
前述の格納ステップを実行するステップとをさらに備え
る。
び個別モードのいずれか一方の動作モードに設定され
て、共有モード時は複数演算ユニットに共用される制御
情報が格納され、個別モード時は複数演算ユニットのそ
れぞれについて個別に設けられた制御情報が格納され
る。そして上述の命令割当て制御方法はさらに、読込ス
テップにより読込まれた命令がレジスタの動作モードの
変更を指示するモード変更命令であるときは、該命令に
従いレジスタの動作モードを設定するモード設定ステッ
プと、モード設定ステップにより個別モードに設定され
た場合には、読込まれた命令について所定処理を実行す
る所定処理ステップと、モード設定ステップにより共有
モードに設定された場合には、読込まれた命令について
前述の格納ステップを実行するステップとをさらに備え
る。
【００６１】したがって、請求項１８によれば、レジス
タの動作モードを実行される所定プログラム中で任意に
可変設定できるから、所定プログラムの特徴に従ってレ
ジスタの動作モードをユーザ側で所望するように変更で
きて、より演算性能を向上させることができる。
タの動作モードを実行される所定プログラム中で任意に
可変設定できるから、所定プログラムの特徴に従ってレ
ジスタの動作モードをユーザ側で所望するように変更で
きて、より演算性能を向上させることができる。
【００６２】請求項１９に記載の命令割当て制御プログ
ラムを記録したコンピュータで読取り可能な記録媒体
は、請求項１７または１８に記載の記録媒体において次
の特徴を有する。すなわち、請求項１７または１８に記
載の命令割当て制御方法が、所定プログラムの実行前の
アセンブル時に適用される。
ラムを記録したコンピュータで読取り可能な記録媒体
は、請求項１７または１８に記載の記録媒体において次
の特徴を有する。すなわち、請求項１７または１８に記
載の命令割当て制御方法が、所定プログラムの実行前の
アセンブル時に適用される。
【００６３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて説明する。
いて説明する。
【００６４】（実施の形態１）図１は、この発明の実施
の形態１によるマイクロプロセッサの構成を示すブロッ
ク図である。このマイクロプロセッサ１は、３２ビット
幅の内部データバスを有して、ＶＬＩＷ方式が適用され
るプロセッサである。なお、図中（）付きの数値は対応
するデータバスのビット幅を示す。図において、マイク
ロプロセッサ１は、命令デコードユニット２、メモリユ
ニット３、整数演算ユニット４、汎用レジスタ群５、予
め複数の命令コードを格納した命令ＲＡＭ（ランダムア
クセスメモリ）６、予め複数のデータを格納したデータ
ＲＡＭ７、３２ビット幅のバスＳ１〜Ｓ６、バスＤ１〜
Ｄ３およびバスＤＡおよびＩＡ、ならびに６４ビット幅
のバスＤＤおよびＩＤを含む。
の形態１によるマイクロプロセッサの構成を示すブロッ
ク図である。このマイクロプロセッサ１は、３２ビット
幅の内部データバスを有して、ＶＬＩＷ方式が適用され
るプロセッサである。なお、図中（）付きの数値は対応
するデータバスのビット幅を示す。図において、マイク
ロプロセッサ１は、命令デコードユニット２、メモリユ
ニット３、整数演算ユニット４、汎用レジスタ群５、予
め複数の命令コードを格納した命令ＲＡＭ（ランダムア
クセスメモリ）６、予め複数のデータを格納したデータ
ＲＡＭ７、３２ビット幅のバスＳ１〜Ｓ６、バスＤ１〜
Ｄ３およびバスＤＡおよびＩＡ、ならびに６４ビット幅
のバスＤＤおよびＩＤを含む。
【００６５】命令デコードユニット２は命令ＲＡＭ６か
らバスＩＤを介して入力した命令コードをデコードして
出力する。メモリユニット３は後述するように１種の命
令実行部であってアドレス計算を行なう。整数演算ユニ
ット４もまた後述するように１種の命令実行部であって
論理演算やシフト演算などを行なう。汎用レジスタ群５
は複数の汎用レジスタからなり、３２ビット×６４ワー
ドの容量を有する。
らバスＩＤを介して入力した命令コードをデコードして
出力する。メモリユニット３は後述するように１種の命
令実行部であってアドレス計算を行なう。整数演算ユニ
ット４もまた後述するように１種の命令実行部であって
論理演算やシフト演算などを行なう。汎用レジスタ群５
は複数の汎用レジスタからなり、３２ビット×６４ワー
ドの容量を有する。
【００６６】命令デコードユニット２はバスＩＤを介し
て与えられる命令コードをデコードするデコーダ８およ
び９、ならびにプロセッサの状態を示すＰＳＷ（Proces
sorStatus Word の略）を格納するためのＰＳＷ格納レ
ジスタ１０を含む。命令デコードユニット２は、デコー
ダ８の命令デコード結果とＰＳＷ格納レジスタ１０の内
容とに基づいて制御信号１１を作成してメモリユニット
３に与え、デコーダ９の命令デコード結果とＰＳＷ格納
レジスタ１０の内容とに基づいて制御信号１２を作成し
整数演算ユニット４に与える。
て与えられる命令コードをデコードするデコーダ８およ
び９、ならびにプロセッサの状態を示すＰＳＷ（Proces
sorStatus Word の略）を格納するためのＰＳＷ格納レ
ジスタ１０を含む。命令デコードユニット２は、デコー
ダ８の命令デコード結果とＰＳＷ格納レジスタ１０の内
容とに基づいて制御信号１１を作成してメモリユニット
３に与え、デコーダ９の命令デコード結果とＰＳＷ格納
レジスタ１０の内容とに基づいて制御信号１２を作成し
整数演算ユニット４に与える。
【００６７】メモリユニット３はプログラムカウント値
ＰＣＶを格納した１種のレジスタであるプログラムカウ
ンタ１５１を有するＰＣ制御部１３、メモリ制御部１
４、ＡＬＵ（Arithmetic and Logical Unit）１５およ
びシフタ１６を含む。ＰＣ制御部１３はジャンプや分岐
を含まない命令を実行するとプログラムカウント値ＰＣ
Ｖに８を加えて、次に実行する命令に対するプログラム
カウント値ＰＣＶを算出するとともに、ジャンプや分岐
を含む命令の実行時には分岐先に対応の変位をプログラ
ムカウント値ＰＣＶに加算したり、演算で指定されたア
ドレッシングモードに応じた計算を行なってジャンプ先
の命令に対応のプログラムカウント値ＰＣＶを形成す
る。
ＰＣＶを格納した１種のレジスタであるプログラムカウ
ンタ１５１を有するＰＣ制御部１３、メモリ制御部１
４、ＡＬＵ（Arithmetic and Logical Unit）１５およ
びシフタ１６を含む。ＰＣ制御部１３はジャンプや分岐
を含まない命令を実行するとプログラムカウント値ＰＣ
Ｖに８を加えて、次に実行する命令に対するプログラム
カウント値ＰＣＶを算出するとともに、ジャンプや分岐
を含む命令の実行時には分岐先に対応の変位をプログラ
ムカウント値ＰＣＶに加算したり、演算で指定されたア
ドレッシングモードに応じた計算を行なってジャンプ先
の命令に対応のプログラムカウント値ＰＣＶを形成す
る。
【００６８】メモリ制御部１４はＰＣ制御部１３が計算
したプログラムカウント値ＰＣＶをバスＩＡを介して命
令ＲＡＭ６に与えて、命令ＲＡＭ６から与えたプログラ
ムカウント値ＰＣＶに対応の命令コードを出力させる。
またメモリ制御部１４は、バスＤＡを介してアドレスデ
ータをデータＲＡＭ７に与えて命令実行に必要なデータ
をバスＤＤを介してアクセスする。
したプログラムカウント値ＰＣＶをバスＩＡを介して命
令ＲＡＭ６に与えて、命令ＲＡＭ６から与えたプログラ
ムカウント値ＰＣＶに対応の命令コードを出力させる。
またメモリ制御部１４は、バスＤＡを介してアドレスデ
ータをデータＲＡＭ７に与えて命令実行に必要なデータ
をバスＤＤを介してアクセスする。
【００６９】ＡＬＵ１５は汎用レジスタ群５からバスＳ
１〜Ｓ３を介して転送された最大３ワードのデータを用
いて算術論理演算を行ない、その演算結果をバスＤ１を
介して汎用レジスタ群５に転送する。シフタ１６は汎用
レジスタ群５からバスＳ１〜Ｓ３を介して転送されたデ
ータを用いてシフト演算を行ない、その演算結果をバス
Ｄ１を介して汎用レジスタ群５に転送する。
１〜Ｓ３を介して転送された最大３ワードのデータを用
いて算術論理演算を行ない、その演算結果をバスＤ１を
介して汎用レジスタ群５に転送する。シフタ１６は汎用
レジスタ群５からバスＳ１〜Ｓ３を介して転送されたデ
ータを用いてシフト演算を行ない、その演算結果をバス
Ｄ１を介して汎用レジスタ群５に転送する。
【００７０】メモリユニット３に対しては、バスＳ１〜
Ｓ４を介して、３２ビット長のデータを一時に最大４ワ
ード転送することが可能である。したがって、たとえ
ば、第１のレジスタの内容と第２のレジスタの内容との
和でアドレッシングされるメモリの領域に第３のレジス
タの内容をストアするとともに、第３のレジスタの内容
をストアしたアドレスに所定値を加算して得られる値に
基づいてアドレッシングされるメモリの領域に第４のレ
ジスタの内容をストアするような２ワードストア命令を
実行することが可能である。また、メモリユニット３
は、バスＤ１およびＤ２を介して、メモリユニット３内
での２ワードの演算結果またはデータＲＡＭ７から転送
された２ワードのデータを汎用レジスタ群５に転送する
ことができる。
Ｓ４を介して、３２ビット長のデータを一時に最大４ワ
ード転送することが可能である。したがって、たとえ
ば、第１のレジスタの内容と第２のレジスタの内容との
和でアドレッシングされるメモリの領域に第３のレジス
タの内容をストアするとともに、第３のレジスタの内容
をストアしたアドレスに所定値を加算して得られる値に
基づいてアドレッシングされるメモリの領域に第４のレ
ジスタの内容をストアするような２ワードストア命令を
実行することが可能である。また、メモリユニット３
は、バスＤ１およびＤ２を介して、メモリユニット３内
での２ワードの演算結果またはデータＲＡＭ７から転送
された２ワードのデータを汎用レジスタ群５に転送する
ことができる。
【００７１】整数演算ユニット４は乗算器１７、２×６
４ビット容量のアキュムレータ群１８、ＡＬＵ１９およ
びシフタ２０を含む。乗算器１７は汎用レジスタ群５か
らバスＳ４〜Ｓ６を介して転送された最大３ワードのデ
ータを用いて乗算を行ない結果をバスＤ２およびＤ３を
介して汎用レジスタ群５に転送する。アキュムレータ群
１８は６４ビット容量の２つのアキュムレータを含み、
乗算の結果を累積加算または累積減算してその結果値を
保持する。ＡＬＵ１９は、汎用レジスタ群５からバスＳ
４〜Ｓ６を介して転送された最大３ワードのデータを用
いて算術論理演算を行ない、演算結果をバスＤ２および
Ｄ３を介して汎用レジスタ群５に転送する。シフタ２０
は汎用レジスタ群５からバスＳ４〜Ｓ６を介して転送さ
れたデータを用いてシフト演算を行ない、演算結果をバ
スＤ２およびＤ３を介して汎用レジスタ群５に転送す
る。
４ビット容量のアキュムレータ群１８、ＡＬＵ１９およ
びシフタ２０を含む。乗算器１７は汎用レジスタ群５か
らバスＳ４〜Ｓ６を介して転送された最大３ワードのデ
ータを用いて乗算を行ない結果をバスＤ２およびＤ３を
介して汎用レジスタ群５に転送する。アキュムレータ群
１８は６４ビット容量の２つのアキュムレータを含み、
乗算の結果を累積加算または累積減算してその結果値を
保持する。ＡＬＵ１９は、汎用レジスタ群５からバスＳ
４〜Ｓ６を介して転送された最大３ワードのデータを用
いて算術論理演算を行ない、演算結果をバスＤ２および
Ｄ３を介して汎用レジスタ群５に転送する。シフタ２０
は汎用レジスタ群５からバスＳ４〜Ｓ６を介して転送さ
れたデータを用いてシフト演算を行ない、演算結果をバ
スＤ２およびＤ３を介して汎用レジスタ群５に転送す
る。
【００７２】マイクロプロセッサ１では、汎用レジスタ
群５から最大６種類のレジスタ値を同時に読出すことが
可能であって、読出されたデータはバスＳ１〜Ｓ６のそ
れぞれに出力される。また、汎用レジスタ群５にはバス
Ｄ１〜Ｄ３を介して最大３種類のレジスタ値を同時に書
込むことが可能である。
群５から最大６種類のレジスタ値を同時に読出すことが
可能であって、読出されたデータはバスＳ１〜Ｓ６のそ
れぞれに出力される。また、汎用レジスタ群５にはバス
Ｄ１〜Ｄ３を介して最大３種類のレジスタ値を同時に書
込むことが可能である。
【００７３】図２（Ａ）と（Ｂ）は、図１のマイクロプ
ロセッサ１に適用される命令フォーマットを示す図であ
る。図２（Ａ）には、１つの命令コードで２つの演算
（operation）を指示する２演算命令のフォーマット１
０１が示される。図２（Ｂ）には、１つの命令コードで
１つの演算を指示する１演算命令のフォーマット１０２
が示される。２演算命令のフォーマット１０１には、フ
ィールド１０３および１０４からなるフォーマットフィ
ールドと、演算フィールド１０６および１０７と、演算
フィールド１０６および１０７のそれぞれに付属する実
行条件フィールド１０５が含まれる。１演算命令のフォ
ーマット１０２には、フィールド１０３および１０４か
らなるフォーマットフィールドと、フィールド１０８〜
１１０からなる演算フィールドと、演算フィールドに付
属する実行条件フィールド１０５が含まれる。
ロセッサ１に適用される命令フォーマットを示す図であ
る。図２（Ａ）には、１つの命令コードで２つの演算
（operation）を指示する２演算命令のフォーマット１
０１が示される。図２（Ｂ）には、１つの命令コードで
１つの演算を指示する１演算命令のフォーマット１０２
が示される。２演算命令のフォーマット１０１には、フ
ィールド１０３および１０４からなるフォーマットフィ
ールドと、演算フィールド１０６および１０７と、演算
フィールド１０６および１０７のそれぞれに付属する実
行条件フィールド１０５が含まれる。１演算命令のフォ
ーマット１０２には、フィールド１０３および１０４か
らなるフォーマットフィールドと、フィールド１０８〜
１１０からなる演算フィールドと、演算フィールドに付
属する実行条件フィールド１０５が含まれる。
【００７４】フォーマットフィールド中のコードＦＭ
は、以下のような意味を示す。 コード：フォーマット 実行の順番 operation＿０ operation＿１ ＦＭ＝００：２命令 第１ 第１ ０１：２命令 第１ 第２ １０：２命令 第２ 第１ １１：１命令 第１ …… ここで、コードＦＭは、フィールド１０３およびフィー
ルド１０４からなる２ビットの値である。
は、以下のような意味を示す。 コード：フォーマット 実行の順番 operation＿０ operation＿１ ＦＭ＝００：２命令 第１ 第１ ０１：２命令 第１ 第２ １０：２命令 第２ 第１ １１：１命令 第１ …… ここで、コードＦＭは、フィールド１０３およびフィー
ルド１０４からなる２ビットの値である。
【００７５】コードＦＭ＝００の場合、対応の命令は２
演算命令であることを示す。そして、演算フィールド１
０６で指示されたoperation＿０の演算と演算フィール
ド１０７で指示される operation＿１の演算とが、デコ
ード直後のクロックサイクルで並列に実行される。oper
ation＿０の演算はメモリユニット３で実行され、opera
tion＿１の演算は整数演算ユニット４で実行される。コ
ードＦＭ＝０１の場合、この命令は２演算命令であるこ
とを示す。そして、operation＿０の演算が、デコード
直後のクロックサイクルで実行され、 operation＿１の
演算が、operation＿０の演算に対して、１クロックサ
イクル遅れて実行される。コードＦＭ＝１０の場合、こ
の命令は２演算命令であることを示す。そして、operat
ion＿１の演算が、デコード直後のクロックサイクルで
実行され、 operation＿０の演算が、operation＿１の
演算に対して、１クロックサイクル遅れて実行される。
コードＦＭ＝１１の場合、この命令は１演算命令である
ことを示す。そして、フィールド１０８〜１１０からな
る演算フィールドで指示された１つの演算が整数演算ユ
ニット４およびメモリユニット３のいずれか一方でデコ
ード直後のクロックサイクルで実行される。
演算命令であることを示す。そして、演算フィールド１
０６で指示されたoperation＿０の演算と演算フィール
ド１０７で指示される operation＿１の演算とが、デコ
ード直後のクロックサイクルで並列に実行される。oper
ation＿０の演算はメモリユニット３で実行され、opera
tion＿１の演算は整数演算ユニット４で実行される。コ
ードＦＭ＝０１の場合、この命令は２演算命令であるこ
とを示す。そして、operation＿０の演算が、デコード
直後のクロックサイクルで実行され、 operation＿１の
演算が、operation＿０の演算に対して、１クロックサ
イクル遅れて実行される。コードＦＭ＝１０の場合、こ
の命令は２演算命令であることを示す。そして、operat
ion＿１の演算が、デコード直後のクロックサイクルで
実行され、 operation＿０の演算が、operation＿１の
演算に対して、１クロックサイクル遅れて実行される。
コードＦＭ＝１１の場合、この命令は１演算命令である
ことを示す。そして、フィールド１０８〜１１０からな
る演算フィールドで指示された１つの演算が整数演算ユ
ニット４およびメモリユニット３のいずれか一方でデコ
ード直後のクロックサイクルで実行される。
【００７６】実行条件フィールド１０５中のコードＣＣ
は、以下のような意味を持つ。 実行条件フィールド１０５中のコードＣＣの値と、後述
される実行コントロールフラグＦ０とＦ１との値に従
い、演算フィールド１０６および１０７のoperation＿
０およびoperation＿１で示される演算、ならびに演算
フィールド１０８〜１１０の内容で示される演算が有効
であるか無効であるかが決定される。演算が有効である
とは、演算結果を用いてレジスタおよびメモリの内容が
更新されるとともにフラグの値が更新され、その演算に
よる動作の結果がマイクロプロセッサ１内に残ることを
意味する。演算が無効であるとは、演算を用いたレジス
タおよびメモリの内容ならびにフラグの値の更新が行な
われず、あたかも無効演算（ＮＯＰ）が実行されたかの
ような動作の結果がマイクロプロセッサ１に残ることを
意味する。
は、以下のような意味を持つ。 実行条件フィールド１０５中のコードＣＣの値と、後述
される実行コントロールフラグＦ０とＦ１との値に従
い、演算フィールド１０６および１０７のoperation＿
０およびoperation＿１で示される演算、ならびに演算
フィールド１０８〜１１０の内容で示される演算が有効
であるか無効であるかが決定される。演算が有効である
とは、演算結果を用いてレジスタおよびメモリの内容が
更新されるとともにフラグの値が更新され、その演算に
よる動作の結果がマイクロプロセッサ１内に残ることを
意味する。演算が無効であるとは、演算を用いたレジス
タおよびメモリの内容ならびにフラグの値の更新が行な
われず、あたかも無効演算（ＮＯＰ）が実行されたかの
ような動作の結果がマイクロプロセッサ１に残ることを
意味する。
【００７７】実行条件フィールド１０５のコードＣＣ＝
０００のときには、実行コントロールフラグＦ０とＦ１
の値にかかわらず常に演算は有効である。コードＣＣ＝
００１のときには、実行コントロールフラグＦ０＝真の
ときにのみ演算は有効である。実行コントロールフラグ
Ｆ１の状態はいずれでもよい。コードＣＣ＝０１０のと
きには、実行コントロールフラグＦ０＝偽のときにのみ
演算は有効である。実行コントロールフラグＦ１の状態
はいずれでもよい。コードＣＣ＝０１１のときには、実
行コントロールフラグＦ１＝真のときにのみ演算は有効
である。実行コントロールフラグＦ０の状態はいずれで
もよい。コードＣＣ＝１００のときには、実行コントロ
ールフラグＦ１＝偽のときにのみ演算は有効である。実
行コントロールフラグＦ０の状態はいずれでもよい。コ
ードＣＣ＝１０１のときには、実行コントロールフラグ
Ｆ０＝真かつＦ１＝真のときにのみ演算は有効である。
コードＣＣ＝１１０のときには、実行コントロールフラ
グＦ０＝真かつＦ１＝偽のときにのみ演算は有効であ
る。コードＣＣ＝１１１のときの動作は未定義であり、
ユーザはコードＣＣ＝１１１となるような命令を用いる
ことはできない。
０００のときには、実行コントロールフラグＦ０とＦ１
の値にかかわらず常に演算は有効である。コードＣＣ＝
００１のときには、実行コントロールフラグＦ０＝真の
ときにのみ演算は有効である。実行コントロールフラグ
Ｆ１の状態はいずれでもよい。コードＣＣ＝０１０のと
きには、実行コントロールフラグＦ０＝偽のときにのみ
演算は有効である。実行コントロールフラグＦ１の状態
はいずれでもよい。コードＣＣ＝０１１のときには、実
行コントロールフラグＦ１＝真のときにのみ演算は有効
である。実行コントロールフラグＦ０の状態はいずれで
もよい。コードＣＣ＝１００のときには、実行コントロ
ールフラグＦ１＝偽のときにのみ演算は有効である。実
行コントロールフラグＦ０の状態はいずれでもよい。コ
ードＣＣ＝１０１のときには、実行コントロールフラグ
Ｆ０＝真かつＦ１＝真のときにのみ演算は有効である。
コードＣＣ＝１１０のときには、実行コントロールフラ
グＦ０＝真かつＦ１＝偽のときにのみ演算は有効であ
る。コードＣＣ＝１１１のときの動作は未定義であり、
ユーザはコードＣＣ＝１１１となるような命令を用いる
ことはできない。
【００７８】図３（Ａ）〜（Ｉ）は、図２（Ａ）と
（Ｂ）の演算フィールド１０６〜１１０の詳細な内容を
示す図である。図３（Ａ）のフォーマット１１１〜図３
（Ｇ）のフォーマット１１７は、それぞれ２８ビット長
で表現される短型の演算フィールド１０６または１０７
に適用される。図３（Ｈ）および（Ｉ）のフォーマット
１１８および１１９は、フィールド１０８〜１１０を含
んで構成される長型の演算フィールドに適用される。
（Ｂ）の演算フィールド１０６〜１１０の詳細な内容を
示す図である。図３（Ａ）のフォーマット１１１〜図３
（Ｇ）のフォーマット１１７は、それぞれ２８ビット長
で表現される短型の演算フィールド１０６または１０７
に適用される。図３（Ｈ）および（Ｉ）のフォーマット
１１８および１１９は、フィールド１０８〜１１０を含
んで構成される長型の演算フィールドに適用される。
【００７９】図３（Ａ）のフォーマット１１１（Ｓｈｏ
ｒｔ＿Ｍ）は、演算内容を指定するオペコード（オペレ
ーションコードの略）を格納するフィールド１２０、レ
ジスタ番号ＲａおよびＲｂを格納するフィールド１２１
および１２２、レジスタ番号および６ビット長の即値の
いずれか一方（ソース）が格納されるフィールド１２３
およびフィールド１２３の内容がレジスタ番号および即
値のいずれであるかを指定するコードＸが格納されるフ
ィールド１２４を含む。フィールド１２４中のコードＸ
が「００」、「０１」および「１１」のいずれかである
ときにはフィールド１２３の内容はレジスタ番号である
ことを示し、「１０」であるときには即値であることを
示す。フォーマット１１１は、メモリユニット３におけ
るレジスタ間接アドレッシングのメモリアクセス演算に
適用される。
ｒｔ＿Ｍ）は、演算内容を指定するオペコード（オペレ
ーションコードの略）を格納するフィールド１２０、レ
ジスタ番号ＲａおよびＲｂを格納するフィールド１２１
および１２２、レジスタ番号および６ビット長の即値の
いずれか一方（ソース）が格納されるフィールド１２３
およびフィールド１２３の内容がレジスタ番号および即
値のいずれであるかを指定するコードＸが格納されるフ
ィールド１２４を含む。フィールド１２４中のコードＸ
が「００」、「０１」および「１１」のいずれかである
ときにはフィールド１２３の内容はレジスタ番号である
ことを示し、「１０」であるときには即値であることを
示す。フォーマット１１１は、メモリユニット３におけ
るレジスタ間接アドレッシングのメモリアクセス演算に
適用される。
【００８０】図３（Ｂ）のフォーマット１１２（Ｓｈｏ
ｒｔ＿Ａ）は、図３（Ａ）のフォーマット１１１のフィ
ールド１２０〜１２３を含むとともに、フィールド１２
３の内容がレジスタ番号を示すのか即値を示すのかを指
定するコードＸ１を格納するフィールド１２５を含む。
フィールド１２５のコードＸ１「０」であるときにはフ
ィールド１２３の内容はレジスタ番号であることを示
し、「１」であるときには即値であることを示す。フォ
ーマット１１２はメモリユニット３および整数演算ユニ
ット４のそれぞれにおける算術演算、論理演算、シフト
演算およびビット演算に適用される。
ｒｔ＿Ａ）は、図３（Ａ）のフォーマット１１１のフィ
ールド１２０〜１２３を含むとともに、フィールド１２
３の内容がレジスタ番号を示すのか即値を示すのかを指
定するコードＸ１を格納するフィールド１２５を含む。
フィールド１２５のコードＸ１「０」であるときにはフ
ィールド１２３の内容はレジスタ番号であることを示
し、「１」であるときには即値であることを示す。フォ
ーマット１１２はメモリユニット３および整数演算ユニ
ット４のそれぞれにおける算術演算、論理演算、シフト
演算およびビット演算に適用される。
【００８１】図３（Ｃ）のフォーマット１１３（Ｓｈｏ
ｒｔ＿Ｂ１）は演算内容を指定するオペコードを格納す
るフィールド１２０およびレジスタ番号Ｒｃを格納する
フィールド１２６を含む。フォーマット１１３は、メモ
リユニット３側におけるレジスタの内容で指定されるア
ドレスにジャンプする命令および分岐する命令に適用さ
れる。
ｒｔ＿Ｂ１）は演算内容を指定するオペコードを格納す
るフィールド１２０およびレジスタ番号Ｒｃを格納する
フィールド１２６を含む。フォーマット１１３は、メモ
リユニット３側におけるレジスタの内容で指定されるア
ドレスにジャンプする命令および分岐する命令に適用さ
れる。
【００８２】図３（Ｄ）のフォーマット１１４（Ｓｈｏ
ｒｔ＿Ｂ２）は、オペコード１２０を格納するフィール
ド１２０および１８ビット長のディスプレイスメントが
格納されるフィールド１２７を含む。フォーマット１１
４はメモリユニット３側において実行されるジャンプ命
令および分岐命令に適用される。
ｒｔ＿Ｂ２）は、オペコード１２０を格納するフィール
ド１２０および１８ビット長のディスプレイスメントが
格納されるフィールド１２７を含む。フォーマット１１
４はメモリユニット３側において実行されるジャンプ命
令および分岐命令に適用される。
【００８３】図３（Ｅ）のフォーマット１１５（Ｓｈｏ
ｒｔ＿Ｂ３）は、オペコードを格納するフィールド１２
０、レジスタ番号Ｒａを格納するフィールド１２１、レ
ジスタ番号および１２ビット長の即値のいずれか一方
（ソース）が格納されるフィールド１２８、フィールド
１２８の内容がレジスタ番号および即値のいずれである
かを指定するコードＹが格納されるフィールド１２９お
よびゼロ判定に従ってフィールド１２１の内容で示され
るアドレスにジャンプするか分岐するかを指定するコー
ドＺを格納するフィールド１３０を含む。フォーマット
１１５はメモリユニット３側における所定条件に従うジ
ャンプ命令および所定条件に従う分岐命令に適用され
る。
ｒｔ＿Ｂ３）は、オペコードを格納するフィールド１２
０、レジスタ番号Ｒａを格納するフィールド１２１、レ
ジスタ番号および１２ビット長の即値のいずれか一方
（ソース）が格納されるフィールド１２８、フィールド
１２８の内容がレジスタ番号および即値のいずれである
かを指定するコードＹが格納されるフィールド１２９お
よびゼロ判定に従ってフィールド１２１の内容で示され
るアドレスにジャンプするか分岐するかを指定するコー
ドＺを格納するフィールド１３０を含む。フォーマット
１１５はメモリユニット３側における所定条件に従うジ
ャンプ命令および所定条件に従う分岐命令に適用され
る。
【００８４】図３（Ｆ）のフォーマット１１６（Ｓｈｏ
ｒｔ＿Ｄ１）は、オペコードを格納するフィールド１２
０、レジスタ番号Ｒａを格納するフィールド１２１、レ
ジスタ番号および１２ビット長の即値のいずれか一方
（ソース）が格納されるフィールド１２８、およびフィ
ールド１２８の内容がレジスタ番号および即値のいずれ
であるかを指定するコードＹが格納されるフィールド１
２９を含む。フォーマット１１６は所定条件に従うジャ
ンプ命令、所定条件に従う分岐命令およびリピート命令
に適用される。
ｒｔ＿Ｄ１）は、オペコードを格納するフィールド１２
０、レジスタ番号Ｒａを格納するフィールド１２１、レ
ジスタ番号および１２ビット長の即値のいずれか一方
（ソース）が格納されるフィールド１２８、およびフィ
ールド１２８の内容がレジスタ番号および即値のいずれ
であるかを指定するコードＹが格納されるフィールド１
２９を含む。フォーマット１１６は所定条件に従うジャ
ンプ命令、所定条件に従う分岐命令およびリピート命令
に適用される。
【００８５】図３（Ｇ）のフォーマット１１７（Ｓｈｏ
ｒｔ＿Ｄ２）は、オペコードを格納するフィールド１２
０、レジスタ番号および１２ビット長の即値のいずれか
一方（ソース）を格納するフィールド１２８、フィール
ド１２８の内容がレジスタ番号および即値のいずれであ
るかを指定するコードＹを格納するフィールド１２９、
および遅延命令（ディレイド命令）に関する情報を格納
するフィールド１３１を含む。フォーマット１１７は、
ディレイドジャンプ命令、ディレイド分岐命令およびリ
ピート命令に適用される。
ｒｔ＿Ｄ２）は、オペコードを格納するフィールド１２
０、レジスタ番号および１２ビット長の即値のいずれか
一方（ソース）を格納するフィールド１２８、フィール
ド１２８の内容がレジスタ番号および即値のいずれであ
るかを指定するコードＹを格納するフィールド１２９、
および遅延命令（ディレイド命令）に関する情報を格納
するフィールド１３１を含む。フォーマット１１７は、
ディレイドジャンプ命令、ディレイド分岐命令およびリ
ピート命令に適用される。
【００８６】図３（Ｈ）のフォーマット１１８（Ｌｏｎ
ｇ１）は、オペコードを格納するフィールド１２０、レ
ジスタ番号ＲａおよびＲｂを格納するフィールド１２１
および１２２、ならびに３２ビット長の即値が格納され
るフィールド１３２を含む。フォーマット１１８は、複
雑な算術演算、大きな即値を用いる算術演算、大きなデ
ィスプレイスメント付きレジスタ間接アドレッシングの
メモリアクセス演算、大きな変位を用いた分岐演算およ
び絶対番地へのジャンプ命令などに適用される。
ｇ１）は、オペコードを格納するフィールド１２０、レ
ジスタ番号ＲａおよびＲｂを格納するフィールド１２１
および１２２、ならびに３２ビット長の即値が格納され
るフィールド１３２を含む。フォーマット１１８は、複
雑な算術演算、大きな即値を用いる算術演算、大きなデ
ィスプレイスメント付きレジスタ間接アドレッシングの
メモリアクセス演算、大きな変位を用いた分岐演算およ
び絶対番地へのジャンプ命令などに適用される。
【００８７】図３（Ｉ）のフォーマット１１９（Ｌｏｎ
ｇ２）は、オペコードを格納するフィールド１２０、レ
ジスタ番号ＲａおよびＲｂを格納するフィールド１２１
および１２２、３２ビット長の即値が格納されるフィー
ルド１３２、およびゼロ判定結果に基づいてフィールド
１３２の内容に従うアドレスへジャンプまたは分岐（条
件ジャンプまたはジャンプ分岐という）を行なうか否か
を指定するコードＺを格納するフィールド１３３を含
む。フォーマット１１９は、大きな変位で示されるアド
レスへの条件ジャンプや条件分岐の命令に適用される。
ｇ２）は、オペコードを格納するフィールド１２０、レ
ジスタ番号ＲａおよびＲｂを格納するフィールド１２１
および１２２、３２ビット長の即値が格納されるフィー
ルド１３２、およびゼロ判定結果に基づいてフィールド
１３２の内容に従うアドレスへジャンプまたは分岐（条
件ジャンプまたはジャンプ分岐という）を行なうか否か
を指定するコードＺを格納するフィールド１３３を含
む。フォーマット１１９は、大きな変位で示されるアド
レスへの条件ジャンプや条件分岐の命令に適用される。
【００８８】図４（Ａ）〜（Ｃ）は、図１のマイクロプ
ロセッサ１の各種のレジスタ群の構成を示す図である。
図１のマイクロプロセッサ１は、図３（Ａ）に示される
３２ビット長の６４個の汎用レジスタからなる汎用レジ
スタ群５、図４（Ｂ）に示される１２個の制御レジスタ
からなる制御レジスタ群１５０（図１では示され
ず。）、および図４（Ｃ）に示されるような２個のアキ
ュムレータからなるアキュムレータ群１８を含む。
ロセッサ１の各種のレジスタ群の構成を示す図である。
図１のマイクロプロセッサ１は、図３（Ａ）に示される
３２ビット長の６４個の汎用レジスタからなる汎用レジ
スタ群５、図４（Ｂ）に示される１２個の制御レジスタ
からなる制御レジスタ群１５０（図１では示され
ず。）、および図４（Ｃ）に示されるような２個のアキ
ュムレータからなるアキュムレータ群１８を含む。
【００８９】図４（Ａ）において汎用レジスタ１４０の
内容は常に０であり、該レジスタ内への書込動作は無視
される。汎用レジスタ１４３は、サブルーチンからの戻
り先を示すアドレスが設定されるリンクレジスタであ
る。汎用レジスタ１４１はスタックポインタであり、Ｐ
ＳＷの後述するＳＭフィールド中の値に応じてユーザ向
けのスタックポインタ（ＳＰＵ）または割込処理のため
のスタックポインタ（ＳＰＩ）として用いられる。
内容は常に０であり、該レジスタ内への書込動作は無視
される。汎用レジスタ１４３は、サブルーチンからの戻
り先を示すアドレスが設定されるリンクレジスタであ
る。汎用レジスタ１４１はスタックポインタであり、Ｐ
ＳＷの後述するＳＭフィールド中の値に応じてユーザ向
けのスタックポインタ（ＳＰＵ）または割込処理のため
のスタックポインタ（ＳＰＩ）として用いられる。
【００９０】図４（Ｂ）の制御レジスタ群１５０には、
図１のプログラムカウンタ１５１、ＰＳＷ格納レジスタ
１０および各種の専用レジスタが含まれる。図４（Ｂ）
においてＰＳＷ格納レジスタ１０およびバックアップ・
プロセッサ状態フラグＢＰＳＷを格納するレジスタは図
１の命令デコードユニット２に設けられる。プログラム
カウンタ１５１およびバックアップ・プログラムカウン
ト値ＢＰＣＶが格納されるレジスタはメモリユニット３
に設けられる。図４（Ｂ）の制御レジスタ群１５０中の
その他のレジスタはメモリユニット３側に設けられる。
図１のプログラムカウンタ１５１、ＰＳＷ格納レジスタ
１０および各種の専用レジスタが含まれる。図４（Ｂ）
においてＰＳＷ格納レジスタ１０およびバックアップ・
プロセッサ状態フラグＢＰＳＷを格納するレジスタは図
１の命令デコードユニット２に設けられる。プログラム
カウンタ１５１およびバックアップ・プログラムカウン
ト値ＢＰＣＶが格納されるレジスタはメモリユニット３
に設けられる。図４（Ｂ）の制御レジスタ群１５０中の
その他のレジスタはメモリユニット３側に設けられる。
【００９１】図３（Ｂ）のフォーマット１１２が適用さ
れる命令に従う演算では、汎用レジスタ群５の６４個の
レジスタのそれぞれの上位１６ビットと下位１６ビット
とを個別にアクセスできる。また、図４（Ｃ）の２つの
アキュムレータのそれぞれについて上位３２ビットと下
位３２ビットとを個別にアクセスできる。
れる命令に従う演算では、汎用レジスタ群５の６４個の
レジスタのそれぞれの上位１６ビットと下位１６ビット
とを個別にアクセスできる。また、図４（Ｃ）の２つの
アキュムレータのそれぞれについて上位３２ビットと下
位３２ビットとを個別にアクセスできる。
【００９２】図５は、本実施の形態１に適用されるＰＳ
Ｗの詳細内容を示す図である。図示されるようにＰＳＷ
１０は上位１６ビットである上位ワード１７０と下位１
６ビットである下位ワード１８０とを含む。
Ｗの詳細内容を示す図である。図示されるようにＰＳＷ
１０は上位１６ビットである上位ワード１７０と下位１
６ビットである下位ワード１８０とを含む。
【００９３】上位ワード１７０には図４（Ａ）のスタッ
クポインタ１４１と１４２をユーザスタックポインタま
たは割込スタックポインタに切換えるためのフラグＳＭ
が格納されるフィールド１７１、ソフトウェアデバッガ
トラップ（ＳＤＢＴ）の検出結果を示すフラグＥＡが格
納されるフィールド１７２、ＳＤＢＴの許可／不許可を
指定するフラグＤＢが格納されるフィールド１７３、割
込を許可するか否かを指定するフラグＩＥに格納される
フィールド１７４、リピート動作に関連のリピートブロ
ックが有効であるか無効であるかを指定するフラグＲＰ
が格納されるフィールド１７５およびモジュロアドレッ
シングが有効であるか無効であるかを指定するフラグＭ
Ｄが格納されるフィールド１７６を含む。
クポインタ１４１と１４２をユーザスタックポインタま
たは割込スタックポインタに切換えるためのフラグＳＭ
が格納されるフィールド１７１、ソフトウェアデバッガ
トラップ（ＳＤＢＴ）の検出結果を示すフラグＥＡが格
納されるフィールド１７２、ＳＤＢＴの許可／不許可を
指定するフラグＤＢが格納されるフィールド１７３、割
込を許可するか否かを指定するフラグＩＥに格納される
フィールド１７４、リピート動作に関連のリピートブロ
ックが有効であるか無効であるかを指定するフラグＲＰ
が格納されるフィールド１７５およびモジュロアドレッ
シングが有効であるか無効であるかを指定するフラグＭ
Ｄが格納されるフィールド１７６を含む。
【００９４】下位ワード１８０はメモリユニット３およ
び整数演算ユニット４の両者によりその内容が更新され
る各種のフラグが格納されるフィールドである。以下、
下位ワード１８０をフラグフィールドと呼ぶ。フラグフ
ィールド１８０は前述したような実行コントロールフラ
グＦ０およびＦ１を格納するフィールド１８１および１
８２、汎用フラグＦ２およびＦ３を格納するフィールド
１８３および１８４、演算結果値が飽和状態であるよう
な飽和演算を示すフラグＦ４が格納されるフィールド１
８５、演算においてオーバーフローが生じたことを示す
フラグＦ５が格納されるフィールド１８６、演算におい
て累積値に関しオーバーフローが生じたことを示すフラ
グＦ６が格納されるフィールド１８７および演算に関し
キャリー／ボローが発生したことを示すフラグＦ７が格
納されるフィールド１８８を含む。
び整数演算ユニット４の両者によりその内容が更新され
る各種のフラグが格納されるフィールドである。以下、
下位ワード１８０をフラグフィールドと呼ぶ。フラグフ
ィールド１８０は前述したような実行コントロールフラ
グＦ０およびＦ１を格納するフィールド１８１および１
８２、汎用フラグＦ２およびＦ３を格納するフィールド
１８３および１８４、演算結果値が飽和状態であるよう
な飽和演算を示すフラグＦ４が格納されるフィールド１
８５、演算においてオーバーフローが生じたことを示す
フラグＦ５が格納されるフィールド１８６、演算におい
て累積値に関しオーバーフローが生じたことを示すフラ
グＦ６が格納されるフィールド１８７および演算に関し
キャリー／ボローが発生したことを示すフラグＦ７が格
納されるフィールド１８８を含む。
【００９５】フラグフィールド１８０中の各フラグの値
は比較演算または算術演算の結果に従って更新される。
また、フラグ初期化演算で初期化されたり、フラグ値書
込演算により任意の値を用いて更新される。フラグフィ
ールド１８０の内容は、フラグ値読出演算によって読出
される。
は比較演算または算術演算の結果に従って更新される。
また、フラグ初期化演算で初期化されたり、フラグ値書
込演算により任意の値を用いて更新される。フラグフィ
ールド１８０の内容は、フラグ値読出演算によって読出
される。
【００９６】各フラグは、以下のような意味を有する。 ＳＭ＝０ ：スタックモード０→ＳＰＵを使用 ＳＭ＝１ ：スタックモード１→ＳＰＩを使用 ＥＡ＝０ ：ＳＤＢＴを未検出 ＥＡ＝１ ：ＳＤＢＴを検出 ＤＢ＝０ ：ＳＤＢＴを非許可 ＤＢ＝１ ：ＳＤＢＴを許可 ＩＥ＝０ ：割り込み非許可 ＩＥ＝１ ：割り込み許可 ＲＰ＝０ ：リピートブロック無効 ＲＰ＝１ ：リピートブロック有効 ＭＤ＝０ ：モジュロアドレッシング無効 ＭＤ＝１ ：モジュロアドレッシング有効 Ｆ０ ：汎用フラグ（実行コントロールフラグ） Ｆ１ ：汎用フラグ（実行コントロールフラグ） Ｆ２ ：汎用フラグ Ｆ３ ：汎用フラグ Ｆ４（Ｓ） ：飽和演算フラグ Ｆ５（Ｖ） ：オーバーフローフラグ Ｆ６（ＶＡ）：累積オーバーフローフラグ Ｆ７（Ｃ） ：キャリー／ボローフラグ 以下、このマイクロプロセッサの命令一覧を示す。
【００９７】 Ａ．マイクロプロセッサ機能に関する命令 Ａ−１．ロード／ストア命令 ＬＤＢ ：Load one byte to a register with sign extension ［１バイトロード（符号拡張あり）］ ＬＤＢＵ ：Load one byte to a register with zero extension ［１バイトロード（ゼロ拡張あり）］ ＬＤＨ ：Load one half-word to a register with sign extension ［１ハーフワードロード（符号拡張あり）］ ＬＤＨＨ ：Load one half-word to a register high with sign extension ［１ハーフワードロード（レジスタ上位へ，符号拡張あり）］ ＬＤＨＵ ：Load one half-word to a register with zero extension ［１ハーフワードロード（ゼロ拡張あり）］ ＬＤＷ ：Load one word to a register ［１ワードロード］ ＬＤ２Ｗ ：Load tow words to a registers ［２ワードロード］ ＬＤ４ＢＨ ：Load four bytes to four half-words in two registers with sign extension ［４バイトロード（２レジスタ上位下位へ，符号拡張あり）］ ＬＤ４ＷＨＵ ：Load four bytes to four half-words in two registers with zero extension ［4 バイトロード（２レジスタ上位下位へ，ゼロ拡張あり）］ ＬＤ２Ｈ ：Load two half-words to two words in two registers with sign extension ［２ハーフワードロード（２レジスタへ，符号拡張あり）］ ＳＴＢ ：Store one byte from a register ［１バイトストア］ ＳＴＨ ：Store one half-word from a register ［１ハーフワードストア］ ＳＴＨＨ ：Store one half-word from a register high ［１ハーフワードストア（レジスタ上位から）］ ＳＴＷ ：Store one word from a register ［１ワードストア］ ＳＴ２Ｗ ：Store two words from registers ［２ワードストア］ ＳＴ４ＨＢ ：Store four bytes from four half-words from two registers ［４バイトストア（２レジスタの４ハーフワードから）］ ＳＴ２Ｈ ：Store two half-words from two registers ［２ハーフワードストア（２レジスタから）］ ＭＯＤＤＥＣ ：Decrement a register value by a 5-bits immediate value ［即値５ビットのデクリメント］ ＭＯＤＩＮＣ ：Increment a register value by a 5-bits immediate value ［即値５ビットのインクリメント］ Ａ−２．転送命令 ＭＶＦＳＹＳ ：Move a control register to a general purpose register ［制御レジスタから汎用レジスタへ］ ＭＶＴＳＹＳ ：Move a general purpose register to a control register ［汎用レジスタから制御レジスタへ］ ＭＶＦＡＣＣ ：Move a word from an accumulator ［アキュムレータからの１ワード転送］ ＭＶＴＡＣＣ ：Move two general purpose registers to an accumulator ［２汎用レジスタ内容のアキュムレータへの転送］ Ａ−３．比較命令 ＣＭＰｃｃ ：Compare ［比較］ ｃｃ＝ＥＱ（等しい），ＮＥ（不等），ＧＴ（より大）， ＧＥ（以上），ＬＴ（未満），ＬＥ（以下）， ＰＳ（ともに正），ＮＧ（ともに負） ＣＭＰＵｃｃ ：Compare unsigned［比較（符号なし）］ ｃｃ＝ＧＴ，ＧＥ，ＬＴ，ＬＥ Ａ−４．最大値／最小値命令 reserved［予約済］ Ａ−５．算術演算命令 ＡＢＳ ：Absolute［絶対値をとる］ ＡＤＤ ：Add ［加算］ ＡＤＤＣ ：Add with carry［加算（キャリー付き）］ ＡＤＤＨｐｐｐ：Add half-word ［ハーフワード加算］ ｐｐｐ＝ＬＬＬ（レジスタ下位，レジスタ下位，レジスタ 下位），ＬＬＨ（レジスタ下位，レジスタ下位， レジスタ上位），ＬＨＬ，ＬＨＨ，ＨＬＬ，ＨＬ Ｈ，ＨＨＬ，ＨＨＨ ＡＤＤＳ ：Add register Rb with the sign the third operand ［レジスタＲｂに符号を付ける］ ＡＤＤＳ２Ｈ ：Add sign to two half-words ［２ハーフワードに符号を付ける］ ＡＤＤ２Ｈ ：Add two pairs of half-words ［２ハーフワード同士の加算］ ＡＶＧ ：Average with rounding towards positive infinity ［平均をとる］ ＡＶＧ２Ｈ ：Average two pairs of half-words rounding towards positive infinity ［２ハーフワードそれぞれの平均をとる］ ＪＯＩＮｐｐ ：Join two half-words ［２ハーフワードの結合］ ｐｐ＝ＬＬ，ＬＨ，ＨＬ，ＨＨ ＳＵＢ ：Subtract［減算］ ＳＵＢＢ ：Subtract with borrow［ボロー付き減算］ ＳＵＢＨｐｐｐ：Subtract half-word［ハーフワードの減算］ ｐｐｐ＝ＬＬＬ，ＬＬＨ，ＬＨＬ，ＬＨＨ，ＨＬＬ， ＨＬＨ，ＨＨＬ，ＨＨＨ ＳＵＢ２Ｈ ：Subtract two pairs of half-words ［２つのハーフワードの減算］ Ａ−６．論理演算命令 ＡＮＤ ：logical AND ［論理積］ ＯＲ ：logical OR ［論理和］ ＮＯＴ ：logical NOT ［反転］ ＸＯＲ ：logical exclusive OR［排他的論理和］ ＡＮＤＦＧ ：logical AND flags ［フラグの論理積］ ＯＲＦＧ ：logical OR flags［フラグの論理和］ ＮＯＴＦＧ ：logical NOT a flag［フラグの反転］ ＸＯＲＦＧ ：logical exclusive OR flags［フラグの排他的論理和］ Ａ−７．シフト演算命令 ＳＲＡ ：Shift right arithmetic［算術右シフト］ ＳＲＡ２Ｈ ：Shift right arithmetic two half-words ［２つのハーフワードの算術右シフト］ ＳＲＣ ：Shift right concatenated registers ［レジスタ連鎖右シフト］ ＳＲＬ ：Shift right logical ［論理右シフト］ ＳＲＬ２Ｈ ：Shift right logical two half-words ［２つのハーフワードの論理右シフト］ ＲＯＴ ：Rotate right［右回転］ ＲＯＴ２Ｈ ：Rotate right two half-words ［２つのハーフワードの右回転］ Ａ−８．ビット操作命令 ＢＣＬＲ ：Clear a bit ［ビットクリア］ ＢＮＯＴ ：Invert a bit［ビット反転］ ＢＳＥＴ ：Set a bit ［ビットセット］ ＢＴＳＴ ：Test a bit［ビットテスト］ Ａ−９．分岐命令 ＢＲＡ ：Branch［分岐］ ＢＲＡＴＺＲ ：Branch if zero［ゼロなら分岐］ ＢＲＡＴＮＺ ：Branch if not zero［ゼロでないなら分岐］ ＢＳＲ ：Branch to subroutine［サブルーチンへ分岐］ ＢＳＲＴＺＲ ：Branch to subroutine if zero ［ゼロならサブルーチンへ分岐］ ＢＳＲＴＮＺ ：Branch to subroutine if not zero ［ゼロでないならサブルーチンへ分岐］ ＪＭＰ ：Jump［無条件ジャンプ］ ＪＭＰＴＺＲ ：Jump if zero［ゼロならジャンプ］ ＪＭＰＴＮＺ ：Jump if not zero［ゼロでないならジャンプ］ ＪＳＲ ：Jump to subroutine［サブルーチンへジャンプ］ ＪＳＲＴＺＲ ：Jump to subroutine if zero ［ゼロならサブルーチンへジャンプ］ ＪＳＲＴＮＺ ：Jump to subroutine if not zero ［ゼロでないならサブルーチンへジャンプ］ ＮＯＰ ：No Operation［無操作］ ［ディレイド分岐，ジャンプ命令に関する命令］ ＤＢＲＡ ＤＢＲＡＩ ＤＢＳＲ ＤＢＳＲＩ ＤＪＭＰ ＤＪＭＰＩ ＤＪＳＲ ＤＪＳＲＩ Ａ−１０．ＯＳ関連命令 ＴＲＡＰ ：Trap［トラップ］ ＲＥＩＴ ：Return from exception, interrupts and traps ［例外、割り込み、トラップからのリターン］ Ｂ．ＤＳＰ機能に関する命令 Ｂ−１．算術操作命令 ＭＵＬ ：Multiply［乗算］ ＭＵＬＸ ：Multiply with extended precision［倍精度乗算］ ＭＵＬＸＳ ：Multiply and shift to the right by one with extended precision ［倍精度乗算および１ビット右シフト］ ＭＵＬＸ２Ｈ ：Multiply two pairs of half-words with extended precision ［２ハーフワードずつの倍精度乗算］ ＭＵＬＨＸｐｐ：Multiply two half-words with extended precision ｐｐ＝ＬＬ，ＬＨ，ＨＬ，ＨＨ ［２ハーフワードの倍精度乗算］ ＭＵＬ２Ｈ ：Multiply two pairs of half-words ［２ハーフワードずつの乗算］ ＭＡＣａ ：Multiply and add［積和演算］ ａ（アキュムレータ指定）＝０，１ ＭＡＣＳａ ：Multiply, shift to the right by one and add ａ＝０，１ ［１ビット右シフト付き積和演算］ ＭＳＵＢａ ：Multiply and subtract ［積和（減算）演算］ ａ＝０，１ ＭＳＵＢＳａ ：Multiply, shift to the right by one and subtract ａ＝０，１ ［１ビット右シフト付き積和（減算）演算］ ［飽和演算に関する命令］ ＳＡＴ ＳＡＴＨＨ ＳＡＴＨＬ ＳＡＴＺ ＳＡＴＺ２Ｈ ＳＡＴ２Ｈ Ｂ−２．リピート命令 ＲＥＰＥＡＴ ：Repeat a block of instructions ［命令ブロックの繰り返し］ ＲＥＰＥＡＴＩ：Repeat a block of instructions immediate ［命令ブロックの繰り返し（即値指定）］ 本実施の形態１によるマイクロプロセッサ１では、メモ
リユニット３および整数演算ユニット４において、図５
のフラグＦ０〜フラグＦ７を変更する命令が実行され
る。したがって、フラグＦ０〜Ｆ７に関してメモリユニ
ット３および整数演算ユニット４の間でこれらフラグ値
の更新に関し競合が生じる。実行時にこのような競合を
伴う命令として、メモリユニット３側で実行される転送
命令ＭＶＴＳＹＳ、整数演算ユニット４において実行さ
れる算術演算命令ＳＡＴＨＬおよびＳＡＴＨＨ、ならび
にメモリユニット３および整数演算ユニット４の両者に
おいて実行される比較命令ＣＭＰｃｃおよびＣＭＰＵｃ
ｃ、論理演算命令ＡＮＤＦＧ、ＯＲＦＧ、ＮＯＴＦＧお
よびＸＯＲＦＧ、算術演算命令ＡＤＤ、ＡＤＤＣ、ＡＤ
ＤＳ、ＡＤＤＨｐｐｐ、ＳＵＢ、ＳＵＢＢ、およびＳＵ
ＢＨｐｐｐ、ならびにビット操作命令ＢＳＥＴ、ＢＣＬ
Ｒ、およびＢＮＯＴが挙げられる。
リユニット３および整数演算ユニット４において、図５
のフラグＦ０〜フラグＦ７を変更する命令が実行され
る。したがって、フラグＦ０〜Ｆ７に関してメモリユニ
ット３および整数演算ユニット４の間でこれらフラグ値
の更新に関し競合が生じる。実行時にこのような競合を
伴う命令として、メモリユニット３側で実行される転送
命令ＭＶＴＳＹＳ、整数演算ユニット４において実行さ
れる算術演算命令ＳＡＴＨＬおよびＳＡＴＨＨ、ならび
にメモリユニット３および整数演算ユニット４の両者に
おいて実行される比較命令ＣＭＰｃｃおよびＣＭＰＵｃ
ｃ、論理演算命令ＡＮＤＦＧ、ＯＲＦＧ、ＮＯＴＦＧお
よびＸＯＲＦＧ、算術演算命令ＡＤＤ、ＡＤＤＣ、ＡＤ
ＤＳ、ＡＤＤＨｐｐｐ、ＳＵＢ、ＳＵＢＢ、およびＳＵ
ＢＨｐｐｐ、ならびにビット操作命令ＢＳＥＴ、ＢＣＬ
Ｒ、およびＢＮＯＴが挙げられる。
【００９８】図６は本実施の形態１のマイクロプロセッ
サ１における演算命令の実行例を示す図である。図６に
おいては命令ＡＤＤとＡＤＤＣを例にしてその表記とそ
れに従う動作が示される。図においてレジスタＲａ、Ｒ
ｂおよびＲｃのそれぞれは汎用レジスタ群５中の任意の
レジスタに相当する。図６に示された命令ＡＤＤおよび
ＡＤＤＣが実行される場合には、汎用レジスタＲａに最
終的な演算結果が格納され、また演算結果に応じて図５
に示されたフラグフィールド１８０のオーバーフローフ
ラグＦ５、累積オーバーフラグＦ６およびキャリー／ボ
ローフラグＦ７が更新される。
サ１における演算命令の実行例を示す図である。図６に
おいては命令ＡＤＤとＡＤＤＣを例にしてその表記とそ
れに従う動作が示される。図においてレジスタＲａ、Ｒ
ｂおよびＲｃのそれぞれは汎用レジスタ群５中の任意の
レジスタに相当する。図６に示された命令ＡＤＤおよび
ＡＤＤＣが実行される場合には、汎用レジスタＲａに最
終的な演算結果が格納され、また演算結果に応じて図５
に示されたフラグフィールド１８０のオーバーフローフ
ラグＦ５、累積オーバーフラグＦ６およびキャリー／ボ
ローフラグＦ７が更新される。
【００９９】また、図６においては即値Ｉｍｍを用いた
演算が示される。即値Ｉｍｍが６ビットで表現可能な場
合、および汎用レジスタＲｃが指定された場合、図６の
命令ＡＤＤおよびＡＤＤＣはそれぞれ図３（Ｂ）のフォ
ーマット１１２に従ってエンコードされて図２（Ａ）の
２演算命令１０１の演算フィールド１０６および１０７
のそれぞれに格納される。一方、即値Ｉｍｍが６ビット
で表現できない大きな値の場合は、図３（Ｈ）のフォー
マット１１８に従ってエンコードされ、図２（Ｂ）の１
演算命令１０２中の演算フィールド１０８〜１１０に格
納される。
演算が示される。即値Ｉｍｍが６ビットで表現可能な場
合、および汎用レジスタＲｃが指定された場合、図６の
命令ＡＤＤおよびＡＤＤＣはそれぞれ図３（Ｂ）のフォ
ーマット１１２に従ってエンコードされて図２（Ａ）の
２演算命令１０１の演算フィールド１０６および１０７
のそれぞれに格納される。一方、即値Ｉｍｍが６ビット
で表現できない大きな値の場合は、図３（Ｈ）のフォー
マット１１８に従ってエンコードされ、図２（Ｂ）の１
演算命令１０２中の演算フィールド１０８〜１１０に格
納される。
【０１００】２演算命令１０１のフォーマットフィール
ド１０３と１０４の内容であるコードＦＭの値は演算フ
ィールド１０６および１０７に対応する２つの演算命令
の表記の間に記号を用いて示される。具体的には、コー
ドＦＭ＝００の場合‖、ＦＭ＝０１の場合−＞、ＦＭ＝
１０の場合＜−およびＦＭ＝１１の場合空（指定不要）
というような記号を用いて指定される。１演算命令１０
２ではフォーマットフィールド１０３と１０４のコード
ＦＭの値はＦＭ＝１１と固定なので指定する必要もない
から、対応の記号は空となる。なお、フォーマットフィ
ールド１０３と１０４の内容はマイクロプロセッサ１に
おけるプログラム実行中に変更されることはない。
ド１０３と１０４の内容であるコードＦＭの値は演算フ
ィールド１０６および１０７に対応する２つの演算命令
の表記の間に記号を用いて示される。具体的には、コー
ドＦＭ＝００の場合‖、ＦＭ＝０１の場合−＞、ＦＭ＝
１０の場合＜−およびＦＭ＝１１の場合空（指定不要）
というような記号を用いて指定される。１演算命令１０
２ではフォーマットフィールド１０３と１０４のコード
ＦＭの値はＦＭ＝１１と固定なので指定する必要もない
から、対応の記号は空となる。なお、フォーマットフィ
ールド１０３と１０４の内容はマイクロプロセッサ１に
おけるプログラム実行中に変更されることはない。
【０１０１】コードＦＭ＝００の場合、２演算命令の演
算フィールド１０６に格納された operation＿１と演算
フィールド１０７に格納されたoperation＿２はメモリ
ユニット３と整数演算ユニット４とでそれぞれ並列に実
行される。この場合、メモリユニット３と整数演算ユニ
ット４とで命令が並列に実行されるときに両命令の実行
に関してフラグフィールド１８０の中のフラグの更新を
伴う場合、同一フラグの更新に関して競合が起こり得
る。マイクロプロセッサ１では、この競合を回避するた
めに、整数演算ユニット４によるフラグの更新が優先さ
れる。なお、フラグ更新の優先順位は、これに特定され
ない。例えば、メモリユニット３および整数演算ユニッ
ト４で実行可能な命令の数に従い両ユニット間で優先順
位を決定するようにしてもよい。つまり、実行可能な命
令の数が両ユニット間で同等である場合は、両ユニット
のうちいずれの優先順位を高くてしてもよく、同等でな
い場合は実行可能な命令の数が多い方の優先順位を高く
するようにしてもよい。
算フィールド１０６に格納された operation＿１と演算
フィールド１０７に格納されたoperation＿２はメモリ
ユニット３と整数演算ユニット４とでそれぞれ並列に実
行される。この場合、メモリユニット３と整数演算ユニ
ット４とで命令が並列に実行されるときに両命令の実行
に関してフラグフィールド１８０の中のフラグの更新を
伴う場合、同一フラグの更新に関して競合が起こり得
る。マイクロプロセッサ１では、この競合を回避するた
めに、整数演算ユニット４によるフラグの更新が優先さ
れる。なお、フラグ更新の優先順位は、これに特定され
ない。例えば、メモリユニット３および整数演算ユニッ
ト４で実行可能な命令の数に従い両ユニット間で優先順
位を決定するようにしてもよい。つまり、実行可能な命
令の数が両ユニット間で同等である場合は、両ユニット
のうちいずれの優先順位を高くてしてもよく、同等でな
い場合は実行可能な命令の数が多い方の優先順位を高く
するようにしてもよい。
【０１０２】また、フラグ更新の優先順位とは次のこと
を言う。つまり、整数演算ユニット４がメモリユニット
３よりも優先順位が高ければフラグアクセスの競合時に
は、整数演算ユニット４側の命令によりフラグ更新され
て、その後にメモリユニット３側の命令によりフラグ更
新されようとしても、先の更新内容が有効とされて後の
更新によるフラグの書換えは行なわれない（後の更新内
容は無効とされる）ことを言う。
を言う。つまり、整数演算ユニット４がメモリユニット
３よりも優先順位が高ければフラグアクセスの競合時に
は、整数演算ユニット４側の命令によりフラグ更新され
て、その後にメモリユニット３側の命令によりフラグ更
新されようとしても、先の更新内容が有効とされて後の
更新によるフラグの書換えは行なわれない（後の更新内
容は無効とされる）ことを言う。
【０１０３】図７は、本実施の形態１のマイクロプロセ
ッサ１による命令表記を用いて表現されたあるアルゴリ
ズムの一部を示す図である。あるアルゴリズムの一部を
示す高級言語がコンパイラにより図７に示されるような
命令列となる。次にアセンブラが図７に示されるような
２演算命令を意識せずに表記された命令列をもとに２演
算命令を活用するようにメモリユニット３および整数演
算ユニット４間における命令の実行順序を組合わせる。
このようなアセンブラによる処理は、高級言語で記述さ
れたプログラム（アルゴリズム）を入力してコンパイラ
が生成した図７に示されるような命令列や十分に最適化
されていない、すなわち２演算命令をフラグの更新に関
する競合を回避するよう配慮されていないアセンブラプ
ログラムを最適化する際に必要となる。
ッサ１による命令表記を用いて表現されたあるアルゴリ
ズムの一部を示す図である。あるアルゴリズムの一部を
示す高級言語がコンパイラにより図７に示されるような
命令列となる。次にアセンブラが図７に示されるような
２演算命令を意識せずに表記された命令列をもとに２演
算命令を活用するようにメモリユニット３および整数演
算ユニット４間における命令の実行順序を組合わせる。
このようなアセンブラによる処理は、高級言語で記述さ
れたプログラム（アルゴリズム）を入力してコンパイラ
が生成した図７に示されるような命令列や十分に最適化
されていない、すなわち２演算命令をフラグの更新に関
する競合を回避するよう配慮されていないアセンブラプ
ログラムを最適化する際に必要となる。
【０１０４】上述したような最適化機能をパッキングと
呼ぶ。本実施の形態のハードウェア構成に対応したアセ
ンブラでは、機能の一部としてパッキングが実現され
る。あるいは、プログラマーがこのようなハードウェア
構成の違いを考慮しながらマニュアルでパッキングする
こともできる。
呼ぶ。本実施の形態のハードウェア構成に対応したアセ
ンブラでは、機能の一部としてパッキングが実現され
る。あるいは、プログラマーがこのようなハードウェア
構成の違いを考慮しながらマニュアルでパッキングする
こともできる。
【０１０５】図８は、この発明の実施の形態１において
マイクロプロセッサ１にロードされるプログラムを作成
するハードウェア環境を示す図である。このハードウェ
ア環境はたとえば簡単なワークステーションにより提供
されて、このワークステーションはＣＰＵ９０、ＲＯＭ
９１、ＲＡＭ９２、キーボードなどの入力部９３、プリ
ンタおよび表示部などの出力部９４、図１のマイクロプ
ロセッサ１などを含む外部装置と通信するための通信Ｉ
／Ｆ（インタフェースの略）９５およびＨＤ（ハードデ
ィスクの略）９６を含んで構成される。
マイクロプロセッサ１にロードされるプログラムを作成
するハードウェア環境を示す図である。このハードウェ
ア環境はたとえば簡単なワークステーションにより提供
されて、このワークステーションはＣＰＵ９０、ＲＯＭ
９１、ＲＡＭ９２、キーボードなどの入力部９３、プリ
ンタおよび表示部などの出力部９４、図１のマイクロプ
ロセッサ１などを含む外部装置と通信するための通信Ｉ
／Ｆ（インタフェースの略）９５およびＨＤ（ハードデ
ィスクの略）９６を含んで構成される。
【０１０６】ＨＤ９６には、ファイルシステムが登録さ
れて、このファイルシステムとはマイクロプロセッサ１
にロードされるプログラムを作成するためにコンパイラ
ＣＭ、アセンブラＡＳまたはアセンブラＡＳが拡張され
た拡張アセンブラＡＳ１、ローダＬＤ、ならびに後述す
る属性情報ＩＮＦおよび優先順位情報ＰＲＩが格納され
る。
れて、このファイルシステムとはマイクロプロセッサ１
にロードされるプログラムを作成するためにコンパイラ
ＣＭ、アセンブラＡＳまたはアセンブラＡＳが拡張され
た拡張アセンブラＡＳ１、ローダＬＤ、ならびに後述す
る属性情報ＩＮＦおよび優先順位情報ＰＲＩが格納され
る。
【０１０７】図９は、この発明の実施の形態１において
マイクロプロセッサ１にロードされるプログラムを作成
する手順を示す図である。図において高級言語で記述さ
れた原始プログラムＰＲ１が図８の入力部９３を介して
入力されると、コンパイラＣＭによりコンパイルされて
アセンブラ言語で命令が実行順に並べられた第１中間プ
ログラムＰＲ２に変換される（ステップＳＴ１）。次
に、アセンブラＡＳまたは拡張アセンブラＡＳ１により
第１中間プログラムＰＲ２がアセンブルされる（ステッ
プＳＴ２）。詳細には、アセンブラＡＳまたは拡張アセ
ンブラＡＳ１は前処理として上述したパッキングの処理
（ステップＳＴ３）を行ない、後処理として変換（ステ
ップＳＴ４）を実行する。パッキングの処理において、
競合を回避しながら命令の並列実行を可能とするように
第１中間プログラムＰＲ２は第２中間プログラムＰＲ３
に変換される。そして変換の処理において第２中間プロ
グラムＰＲ３は図１の命令ＲＡＭ６に格納されてマイク
ロプロセッサ１により実行可能な機械語レベルで記述さ
れた目的プログラムＰＲ４に変換される。目的プログラ
ムＰＲ４はローダＬＤにより通信Ｉ／Ｆ９５を介してマ
イクロプロセッサ１中の命令ＲＡＭ６にロードされる
（ステップＳＴ５）。なお、拡張アセンブラＡＳ１は後
の実施の形態５にて述べられる。
マイクロプロセッサ１にロードされるプログラムを作成
する手順を示す図である。図において高級言語で記述さ
れた原始プログラムＰＲ１が図８の入力部９３を介して
入力されると、コンパイラＣＭによりコンパイルされて
アセンブラ言語で命令が実行順に並べられた第１中間プ
ログラムＰＲ２に変換される（ステップＳＴ１）。次
に、アセンブラＡＳまたは拡張アセンブラＡＳ１により
第１中間プログラムＰＲ２がアセンブルされる（ステッ
プＳＴ２）。詳細には、アセンブラＡＳまたは拡張アセ
ンブラＡＳ１は前処理として上述したパッキングの処理
（ステップＳＴ３）を行ない、後処理として変換（ステ
ップＳＴ４）を実行する。パッキングの処理において、
競合を回避しながら命令の並列実行を可能とするように
第１中間プログラムＰＲ２は第２中間プログラムＰＲ３
に変換される。そして変換の処理において第２中間プロ
グラムＰＲ３は図１の命令ＲＡＭ６に格納されてマイク
ロプロセッサ１により実行可能な機械語レベルで記述さ
れた目的プログラムＰＲ４に変換される。目的プログラ
ムＰＲ４はローダＬＤにより通信Ｉ／Ｆ９５を介してマ
イクロプロセッサ１中の命令ＲＡＭ６にロードされる
（ステップＳＴ５）。なお、拡張アセンブラＡＳ１は後
の実施の形態５にて述べられる。
【０１０８】なお、プログラムＰＲ１〜ＰＲ４は図８に
示されるＲＡＭ９２に格納される。優先順位情報ＰＲＩ
は、ユニット３および４における命令の並列実行時に競
合が生じる場合、ユニット３および４のうちいずれ側に
優先的にＰＳＷ格納レジスタ中のフラグのアクセスを許
可するかを指定する情報でありマイクロプロセッサ１の
構成に従い予めファイルに保存されて参照される。優先
順位情報ＰＲＩはアセンブラの実行時引数（オプショ
ン）として図８の入力部９３から入力されるようにして
もよく、アセンブラのプログラム内に設定しておいても
よい。
示されるＲＡＭ９２に格納される。優先順位情報ＰＲＩ
は、ユニット３および４における命令の並列実行時に競
合が生じる場合、ユニット３および４のうちいずれ側に
優先的にＰＳＷ格納レジスタ中のフラグのアクセスを許
可するかを指定する情報でありマイクロプロセッサ１の
構成に従い予めファイルに保存されて参照される。優先
順位情報ＰＲＩはアセンブラの実行時引数（オプショ
ン）として図８の入力部９３から入力されるようにして
もよく、アセンブラのプログラム内に設定しておいても
よい。
【０１０９】図１０および図１１はこの発明の実施の形
態１によるアセンブラＡＳの図１のハードウェア構成に
対応したパッキングのフローチャートである。フローチ
ャート中、メモリユニット３はＭＵと、整数演算ユニッ
ト４はＩＵと略されている。
態１によるアセンブラＡＳの図１のハードウェア構成に
対応したパッキングのフローチャートである。フローチ
ャート中、メモリユニット３はＭＵと、整数演算ユニッ
ト４はＩＵと略されている。
【０１１０】図１２は、図７の第１中間プログラムＰＲ
２を入力データとして図１０および図１１のフローチャ
ートに従いパッキングされた結果である第２中間プログ
ラムＰＲ３を示す図である。
２を入力データとして図１０および図１１のフローチャ
ートに従いパッキングされた結果である第２中間プログ
ラムＰＲ３を示す図である。
【０１１１】ここで、図７の第１中間プログラムＰＲ２
を入力して、これを図１２に示される第２中間プログラ
ムＰＲ３に変換するようパッキングの手順について図１
０と図１１のフローチャートに従い説明する。
を入力して、これを図１２に示される第２中間プログラ
ムＰＲ３に変換するようパッキングの手順について図１
０と図１１のフローチャートに従い説明する。
【０１１２】図１０と図１１のフローチャートでは、第
１中間プログラムＰＲ２から読込んだ命令列を図１２に
示されるようにコードＦＭの記号を挟んで左側および右
側のいずれか一方に配置する。この場合、デフォルトと
して命令列は左側に配置されるように処理される。左側
の命令はＭＵ側で実行される命令を示し、右側の命令は
ＩＵ側で実行される命令を示す。
１中間プログラムＰＲ２から読込んだ命令列を図１２に
示されるようにコードＦＭの記号を挟んで左側および右
側のいずれか一方に配置する。この場合、デフォルトと
して命令列は左側に配置されるように処理される。左側
の命令はＭＵ側で実行される命令を示し、右側の命令は
ＩＵ側で実行される命令を示す。
【０１１３】まず、図７の第１中間プログラムＰＲ２の
ある行に示される内容が読込まれる（ステップＳＴ１
０。以下、ステップは略する）。このとき、読込むべき
内容がなく読込みできなければパッキングは終了する
（ＳＴ１１）。
ある行に示される内容が読込まれる（ステップＳＴ１
０。以下、ステップは略する）。このとき、読込むべき
内容がなく読込みできなければパッキングは終了する
（ＳＴ１１）。
【０１１４】一方、命令コードが読込まれると、読込ま
れた命令コードは図３（Ｈ）または（Ｉ）の長型式の命
令か否かが判別される（ＳＴ１２）。ここでは、該命令
コードに対応の３番目のオペランドが即値であり、かつ
短形式で表現できない可能性がある場合に長型式の命令
コードと判別され、該命令コードとオペランドはＭＵ
側、すなわち図１２中のコードＦＭの記号に対して左側
に配置される（ＳＴ１３）。
れた命令コードは図３（Ｈ）または（Ｉ）の長型式の命
令か否かが判別される（ＳＴ１２）。ここでは、該命令
コードに対応の３番目のオペランドが即値であり、かつ
短形式で表現できない可能性がある場合に長型式の命令
コードと判別され、該命令コードとオペランドはＭＵ
側、すなわち図１２中のコードＦＭの記号に対して左側
に配置される（ＳＴ１３）。
【０１１５】一方、３つ目のオペランドが即値でも短形
式で表現可能であったり、オペランドがレジスタであれ
ば短形式の命令コードと判別される（ＳＴ１２でＮ
Ｏ）。そして、パッキングが指定されていれば（ＳＴ１
４でＹＥＳ）、次の処理（ＳＴ１６）に移行するが、パ
ッキング指定されていなければ（ＳＴ１２ＡでＮＯ）、
そのまま命令コードは出力されて（ＳＴ１５）、ＳＴ１
０の処理に戻る。ここでパッキングが指定されるとは、
第２中間プログラムＰＲ３の行が指定されることをい
う。
式で表現可能であったり、オペランドがレジスタであれ
ば短形式の命令コードと判別される（ＳＴ１２でＮ
Ｏ）。そして、パッキングが指定されていれば（ＳＴ１
４でＹＥＳ）、次の処理（ＳＴ１６）に移行するが、パ
ッキング指定されていなければ（ＳＴ１２ＡでＮＯ）、
そのまま命令コードは出力されて（ＳＴ１５）、ＳＴ１
０の処理に戻る。ここでパッキングが指定されるとは、
第２中間プログラムＰＲ３の行が指定されることをい
う。
【０１１６】さて、マイクロプロセッサ１にて実行され
る命令コードの多くはＭＵ側とＩＵ側とのいずれにも配
置可能であるが、ＭＵ側のみあるいはＩＵ側のみに限定
して配置可能なものもある。そこで、マイクロプロセッ
サ１において実行対象となる各命令コードにはＭＵ側の
みに配置可能、ＩＵ側のみに配置可能ならびにＭＵ側お
よびＩＵ側のいずれにも配置可能という情報を示す属性
が予め付加されており、図９に示されるようにアセンブ
ラＡＳは、この属性が各命令コード対応で記録された属
性情報ＩＮＦを参照しながら、読込んだ各命令コードを
ＭＵ側およびＩＵ側のいずれに配置するかを決定する。
る命令コードの多くはＭＵ側とＩＵ側とのいずれにも配
置可能であるが、ＭＵ側のみあるいはＩＵ側のみに限定
して配置可能なものもある。そこで、マイクロプロセッ
サ１において実行対象となる各命令コードにはＭＵ側の
みに配置可能、ＩＵ側のみに配置可能ならびにＭＵ側お
よびＩＵ側のいずれにも配置可能という情報を示す属性
が予め付加されており、図９に示されるようにアセンブ
ラＡＳは、この属性が各命令コード対応で記録された属
性情報ＩＮＦを参照しながら、読込んだ各命令コードを
ＭＵ側およびＩＵ側のいずれに配置するかを決定する。
【０１１７】読込んだ命令コードがＭＵ側にのみ配置可
能と判別されると（ＳＴ１６でＹＥＳ）、該命令コード
と対応のオペランドはＭＵ側に配置され（ＳＴ１８）、
ＩＵ側にのみ配置可能と判別されると（ＳＴ１７でＹＥ
Ｓ）、同様にしてＩＵ側に配置され（ＳＴ２０）、両側
に配置可能と判別されると（ＳＴ１６およびＳＴ１７で
ＮＯ）、第１中間プログラムＰＲ２中の次に位置する命
令コードの属性が参照されて、該属性が命令コードはＭ
Ｕ側にのみ配置可能を示している場合には（ＳＴ１９で
ＹＥＳ）、先に読込まれた命令コードと対応のオペラン
ドはＩＵ側に配置され（ＳＴ２０）、そうでない場合に
は（ＳＴ１９でＮＯ）、先に読込まれた命令コードとオ
ペランドはデフォルトであるＭＵ側に配置される（ＳＴ
１8）。
能と判別されると（ＳＴ１６でＹＥＳ）、該命令コード
と対応のオペランドはＭＵ側に配置され（ＳＴ１８）、
ＩＵ側にのみ配置可能と判別されると（ＳＴ１７でＹＥ
Ｓ）、同様にしてＩＵ側に配置され（ＳＴ２０）、両側
に配置可能と判別されると（ＳＴ１６およびＳＴ１７で
ＮＯ）、第１中間プログラムＰＲ２中の次に位置する命
令コードの属性が参照されて、該属性が命令コードはＭ
Ｕ側にのみ配置可能を示している場合には（ＳＴ１９で
ＹＥＳ）、先に読込まれた命令コードと対応のオペラン
ドはＩＵ側に配置され（ＳＴ２０）、そうでない場合に
は（ＳＴ１９でＮＯ）、先に読込まれた命令コードとオ
ペランドはデフォルトであるＭＵ側に配置される（ＳＴ
１8）。
【０１１８】そして、第１中間プログラムＰＲ２から次
の内容が読込まれて、サブルーチン名などのラベルを示
すシンボルであれば（ＳＴ２１でＹＥＳ）、ＭＵ側およ
びＩＵ側のいずれか空いている方にＮＯＰ命令が配置さ
れて、２つの命令が並列実行されるように配置される
（ＳＴ２４）。
の内容が読込まれて、サブルーチン名などのラベルを示
すシンボルであれば（ＳＴ２１でＹＥＳ）、ＭＵ側およ
びＩＵ側のいずれか空いている方にＮＯＰ命令が配置さ
れて、２つの命令が並列実行されるように配置される
（ＳＴ２４）。
【０１１９】一方、次に読込まれる内容がシンボルでな
ければ（ＳＴ２１でＮＯ）、命令コードが読込可能かが
判別される。
ければ（ＳＴ２１でＮＯ）、命令コードが読込可能かが
判別される。
【０１２０】命令コードが読込可能と判別されなければ
（ＳＴ２２でＮＯ）、ＳＴ２４の処理に移行した後、Ｓ
Ｔ１０の処理に戻り、以下同様に処理が繰返される。
（ＳＴ２２でＮＯ）、ＳＴ２４の処理に移行した後、Ｓ
Ｔ１０の処理に戻り、以下同様に処理が繰返される。
【０１２１】一方、次に命令コードを読込可能と判別さ
れると（ＳＴ２２でＹＥＳ）、次の命令コードが長形式
であるかまたはパッキングが指定されている場合には
（ＳＴ２３でＹＥＳ）、前述のＳＴ２４の処理を行なっ
た後に、ＳＴ１０の処理に戻り以下同様に処理が繰返さ
れる。一方、次の命令コードが長形式ではなく、かつパ
ッキングが指定されていない場合には（ＳＴ２３でＮ
Ｏ）、読込可能と判別された次の命令コードが先に読込
まれた命令コードの演算結果を用いて実行されるもので
あるかが判別される（ＳＴ２５）。ここでは、次に読込
まれる命令コードに対応の第２または第３のオペランド
が先に読込まれた命令コードに対応の第１のオペランド
（演算結果を格納すべきオペランド）を用いるものであ
れば、並列実行は不可能と判別され、用いなければ並列
実行可能と判別される。
れると（ＳＴ２２でＹＥＳ）、次の命令コードが長形式
であるかまたはパッキングが指定されている場合には
（ＳＴ２３でＹＥＳ）、前述のＳＴ２４の処理を行なっ
た後に、ＳＴ１０の処理に戻り以下同様に処理が繰返さ
れる。一方、次の命令コードが長形式ではなく、かつパ
ッキングが指定されていない場合には（ＳＴ２３でＮ
Ｏ）、読込可能と判別された次の命令コードが先に読込
まれた命令コードの演算結果を用いて実行されるもので
あるかが判別される（ＳＴ２５）。ここでは、次に読込
まれる命令コードに対応の第２または第３のオペランド
が先に読込まれた命令コードに対応の第１のオペランド
（演算結果を格納すべきオペランド）を用いるものであ
れば、並列実行は不可能と判別され、用いなければ並列
実行可能と判別される。
【０１２２】ここで、並列実行不可能と判別されると
（ＳＴ２５でＹＥＳ）、次の命令コードと対応のオペラ
ンドが先に読込まれた命令コードの実行後にシリアルに
実行されるように、両命令コードは同一パケットの各フ
ィールドに配置される（ＳＴ２９）。並列実行可能と判
別されると（ＳＴ２５でＮＯ）、先に読込まれた命令コ
ードと次の命令コードとが並列実行された場合にフラグ
更新に関して競合するか否かが判別される（ＳＴ２
６）。競合しないと判別されると（ＳＴ２６でＮＯ）、
次の命令コードは先に読込まれた命令コードと並列実行
されるように、両命令コードは同一パケットの各フィー
ルドに配置され（ＳＴ２８）、その後ＳＴ１０の処理に
戻り以下同様に処理は繰返される。
（ＳＴ２５でＹＥＳ）、次の命令コードと対応のオペラ
ンドが先に読込まれた命令コードの実行後にシリアルに
実行されるように、両命令コードは同一パケットの各フ
ィールドに配置される（ＳＴ２９）。並列実行可能と判
別されると（ＳＴ２５でＮＯ）、先に読込まれた命令コ
ードと次の命令コードとが並列実行された場合にフラグ
更新に関して競合するか否かが判別される（ＳＴ２
６）。競合しないと判別されると（ＳＴ２６でＮＯ）、
次の命令コードは先に読込まれた命令コードと並列実行
されるように、両命令コードは同一パケットの各フィー
ルドに配置され（ＳＴ２８）、その後ＳＴ１０の処理に
戻り以下同様に処理は繰返される。
【０１２３】一方、競合すると判別されると（ＳＴ２６
でＹＥＳ）、競合回避のためのフラグ書込みの優先順位
情報ＰＲＩに従い先の命令コードと次の命令コードとが
配置可能か否か判定される（ＳＴ２７）。配置可能と判
定されると（ＳＴ２７でＹＥＳ）、次の命令コードは先
の命令コードと並列実行されるように、両命令コードは
同一パケットの各フィールドに配置され（ＳＴ２８）、
配置不可能と判定されると（ＳＴ２７でＮＯ）次の命令
コードは先の命令コードの実行後にシリアルに実行され
て演算の論理性が保たれるように、両命令コードは同一
パケットの各フィールドに優先順位情報ＰＲＩに従い配
置される（ＳＴ２９）。以下、同様に処理が繰返され
る。
でＹＥＳ）、競合回避のためのフラグ書込みの優先順位
情報ＰＲＩに従い先の命令コードと次の命令コードとが
配置可能か否か判定される（ＳＴ２７）。配置可能と判
定されると（ＳＴ２７でＹＥＳ）、次の命令コードは先
の命令コードと並列実行されるように、両命令コードは
同一パケットの各フィールドに配置され（ＳＴ２８）、
配置不可能と判定されると（ＳＴ２７でＮＯ）次の命令
コードは先の命令コードの実行後にシリアルに実行され
て演算の論理性が保たれるように、両命令コードは同一
パケットの各フィールドに優先順位情報ＰＲＩに従い配
置される（ＳＴ２９）。以下、同様に処理が繰返され
る。
【０１２４】上述のようにして、アセンブラＡＳによる
パッキングが行なわれることにより、たとえば図７に示
されるような第１中間プログラムＰＲ２は図１２に示さ
れるような第２中間プログラムＰＲ３に変換される。
パッキングが行なわれることにより、たとえば図７に示
されるような第１中間プログラムＰＲ２は図１２に示さ
れるような第２中間プログラムＰＲ３に変換される。
【０１２５】第２中間プログラムＰＲ３がプロセッサ１
の命令ＲＡＭ６にロードされる場合には、アセンブラＡ
Ｓの後処理である変換により０，１のパターンからなる
機械語レベルで示された目的プログラムＰＲ４に変換さ
れた後、図８の通信Ｉ／Ｆ９５を介してローダＬＤによ
り命令ＲＡＭ６にロードされる。
の命令ＲＡＭ６にロードされる場合には、アセンブラＡ
Ｓの後処理である変換により０，１のパターンからなる
機械語レベルで示された目的プログラムＰＲ４に変換さ
れた後、図８の通信Ｉ／Ｆ９５を介してローダＬＤによ
り命令ＲＡＭ６にロードされる。
【０１２６】図１３と図１４は、フラグの書込優先が設
定されなかった場合のハードウェア構成に対応するパッ
キングのフローチャートである。図１５は図７の第１中
間プログラムＰＲ２を図１３と図１４のフローチャート
に従いパッキングした結果を示す図である。
定されなかった場合のハードウェア構成に対応するパッ
キングのフローチャートである。図１５は図７の第１中
間プログラムＰＲ２を図１３と図１４のフローチャート
に従いパッキングした結果を示す図である。
【０１２７】図１３と図１４のフローチャートを図１０
と図１１のフローチャートと比較した場合異なる点は、
図１１のステップＳＴ２５〜ＳＴ２９に代替してステッ
プＳＴ３０〜ＳＴ３３が設けられた点にある。図１３の
処理は図１０のそれと同じなので説明は省略する。図１
４の処理では、ステップＳＴ３１の処理において単にフ
ラグ更新に関して競合を起こすような命令同士は並列に
実行されないように命令実行順序を調整しているにすぎ
ない。これに対して図１１ではフラグ更新の優先順位が
ＭＵおよびＩＵ間で設定されて、その設定に基づいて命
令が配置されるから、競合回避のための実行順序調整は
不要となり、プログラムステップ数を削減できる。
と図１１のフローチャートと比較した場合異なる点は、
図１１のステップＳＴ２５〜ＳＴ２９に代替してステッ
プＳＴ３０〜ＳＴ３３が設けられた点にある。図１３の
処理は図１０のそれと同じなので説明は省略する。図１
４の処理では、ステップＳＴ３１の処理において単にフ
ラグ更新に関して競合を起こすような命令同士は並列に
実行されないように命令実行順序を調整しているにすぎ
ない。これに対して図１１ではフラグ更新の優先順位が
ＭＵおよびＩＵ間で設定されて、その設定に基づいて命
令が配置されるから、競合回避のための実行順序調整は
不要となり、プログラムステップ数を削減できる。
【０１２８】図１３と図１４のフローチャートに従え
ば、フラグの書込に関し競合を回避するようにプログラ
ムを実行する必要が生じるから、結果として図１５に示
されるように命令を同時実行する回数が図１２の場合に
比較して１回減少し、同一プログラムＰＲ２の実行時間
に関して、図１５の場合は図１２のそれよりも１単位時
間長くなる。
ば、フラグの書込に関し競合を回避するようにプログラ
ムを実行する必要が生じるから、結果として図１５に示
されるように命令を同時実行する回数が図１２の場合に
比較して１回減少し、同一プログラムＰＲ２の実行時間
に関して、図１５の場合は図１２のそれよりも１単位時
間長くなる。
【０１２９】図１２と図１５との違いからもわかるよう
に、フラグの書込に関しＭＵおよびＩＵ間で優先順位が
設定されたハードウェア構成と、それに対応したアセン
ブラＡＳのパッキングが採用されることで、同一プログ
ラムを実行する場合であっても本実施の形態によれば従
来に比較して演算性能が高まることがわかる。
に、フラグの書込に関しＭＵおよびＩＵ間で優先順位が
設定されたハードウェア構成と、それに対応したアセン
ブラＡＳのパッキングが採用されることで、同一プログ
ラムを実行する場合であっても本実施の形態によれば従
来に比較して演算性能が高まることがわかる。
【０１３０】なお、フラグ更新に関してメモリユニット
３と整数演算ユニット４間に設定される優先順位を示す
情報はマイクロプロセッサ１のハードウェア実装レベル
で設定されており、アセンブラは図９に示されるように
パッキング時にこの優先順位に関する情報ＰＲＩを予め
データとして参照するよう構成される。
３と整数演算ユニット４間に設定される優先順位を示す
情報はマイクロプロセッサ１のハードウェア実装レベル
で設定されており、アセンブラは図９に示されるように
パッキング時にこの優先順位に関する情報ＰＲＩを予め
データとして参照するよう構成される。
【０１３１】（実施の形態２）図１６は、この発明の実
施の形態２によるマイクロプロセッサの構成を示すブロ
ック図である。図１６においてマイクロプロセッサ１Ａ
と図１のマイクロプロセッサ１を比較して異なる点は、
命令デコードユニット２に代替して命令デコードユニッ
ト２Ａを備える点にある。命令デコードユニット２Ａは
図１のＰＳＷを格納したＰＳＷ格納レジスタ１０に代替
してＰＳＷ１を格納したＰＳＷ格納レジスタ１０Ａを備
える。マイクロプロセッサ１Ａのその他の構成はマイク
ロプロセッサ１のそれと同じであり、詳細説明は省略す
る。
施の形態２によるマイクロプロセッサの構成を示すブロ
ック図である。図１６においてマイクロプロセッサ１Ａ
と図１のマイクロプロセッサ１を比較して異なる点は、
命令デコードユニット２に代替して命令デコードユニッ
ト２Ａを備える点にある。命令デコードユニット２Ａは
図１のＰＳＷを格納したＰＳＷ格納レジスタ１０に代替
してＰＳＷ１を格納したＰＳＷ格納レジスタ１０Ａを備
える。マイクロプロセッサ１Ａのその他の構成はマイク
ロプロセッサ１のそれと同じであり、詳細説明は省略す
る。
【０１３２】図１７は、本実施の形態２に適用されるＰ
ＳＷ１の詳細内容を示す図である。ＰＳＷ１の上位１６
ビットのフィールド１９０には、図５のＰＳＷのフィー
ルド１７０の内容に追加して４ビット目のフィールド１
９１にコードＩＦが格納される。また、下位１６ビット
の下位フィールド２００は実行コントロールフラグＦ０
およびＦ１をそれぞれ格納するフィールド２０１および
２０２、汎用フラグＦ２およびＦ３をそれぞれ格納する
フィールド２０３および２０４、および各種のフラグを
格納するフィールド２０５〜２０８を含む、いわゆるフ
ラグフィールドである。以下、下位フィールド２００を
フラグフィールド２００と呼ぶ。
ＳＷ１の詳細内容を示す図である。ＰＳＷ１の上位１６
ビットのフィールド１９０には、図５のＰＳＷのフィー
ルド１７０の内容に追加して４ビット目のフィールド１
９１にコードＩＦが格納される。また、下位１６ビット
の下位フィールド２００は実行コントロールフラグＦ０
およびＦ１をそれぞれ格納するフィールド２０１および
２０２、汎用フラグＦ２およびＦ３をそれぞれ格納する
フィールド２０３および２０４、および各種のフラグを
格納するフィールド２０５〜２０８を含む、いわゆるフ
ラグフィールドである。以下、下位フィールド２００を
フラグフィールド２００と呼ぶ。
【０１３３】フラグフィールド２００のフィールド２０
５には整数演算ユニット４およびメモリユニット３のそ
れぞれに対応して飽和演算フラグＦ４ａおよびＦ４ｂが
格納される。フィールド２０６には、整数演算ユニット
４およびメモリユニット３のそれぞれに対応してオーバ
ーフローフラグＦ５ａおよびＦ５ｂが格納される。フィ
ールド２０７には整数演算ユニット４およびメモリユニ
ット３のそれぞれに対応して累積オーバーフラグＦ６ａ
およびＦ６ｂのそれぞれが格納される。フィールド２０
８には整数演算ユニット４およびメモリユニット３のそ
れぞれに対応してキャリー／ボローフラグＦ７ａおよび
Ｆ７ｂのそれぞれが格納される。これらフラグは対応す
るユニットで実行された命令で個別にアクセスされて、
その命令の実行結果を保持するためのものである。
５には整数演算ユニット４およびメモリユニット３のそ
れぞれに対応して飽和演算フラグＦ４ａおよびＦ４ｂが
格納される。フィールド２０６には、整数演算ユニット
４およびメモリユニット３のそれぞれに対応してオーバ
ーフローフラグＦ５ａおよびＦ５ｂが格納される。フィ
ールド２０７には整数演算ユニット４およびメモリユニ
ット３のそれぞれに対応して累積オーバーフラグＦ６ａ
およびＦ６ｂのそれぞれが格納される。フィールド２０
８には整数演算ユニット４およびメモリユニット３のそ
れぞれに対応してキャリー／ボローフラグＦ７ａおよび
Ｆ７ｂのそれぞれが格納される。これらフラグは対応す
るユニットで実行された命令で個別にアクセスされて、
その命令の実行結果を保持するためのものである。
【０１３４】フィールド１９１のフラグＩＦは以下のよ
うに定義される。 ＩＦ＝０：フラグを整数演算ユニット４およびメモリユ
ニット３で共有する。
うに定義される。 ＩＦ＝０：フラグを整数演算ユニット４およびメモリユ
ニット３で共有する。
【０１３５】つまり図１７のＰＳＷ１の下位８ビット
は、図５のＰＳＷのフラグフィールド１８０の下位８ビ
ットと同じ構成をとるように動作する。つまり、図１７
のフラグＦ４ｂ、Ｆ５ｂ、Ｆ６ｂおよびＦ７ｂは無効と
なる。
は、図５のＰＳＷのフラグフィールド１８０の下位８ビ
ットと同じ構成をとるように動作する。つまり、図１７
のフラグＦ４ｂ、Ｆ５ｂ、Ｆ６ｂおよびＦ７ｂは無効と
なる。
【０１３６】ＩＦ＝１：フラグを整数演算ユニット４お
よびメモリユニット３それぞれについて専用のものを用
いる。
よびメモリユニット３それぞれについて専用のものを用
いる。
【０１３７】つまり、図１０のフラグＦ４ｂ、Ｆ５ｂ、
Ｆ６ｂおよびＦ７ｂは有効となって、フィールド２００
〜２０８のすべての内容が有効となる。
Ｆ６ｂおよびＦ７ｂは有効となって、フィールド２００
〜２０８のすべての内容が有効となる。
【０１３８】このように、フラグＩＦ＝１の場合は、整
数演算ユニット４およびメモリユニット３のそれぞれに
専用のフラグが利用されることでメモリユニット３と整
数演算ユニット４とでフラグを変更する命令が同時に実
行された場合の、フラグ更新に関する競合が回避され
る。一方、ＩＦ＝０の場合は前述した実施の形態１の構
成と等価になる。したがって、実施の形態１と同様に、
整数演算ユニット４によるフラグの更新が優先されてフ
ラグの更新に関する競合が回避される。
数演算ユニット４およびメモリユニット３のそれぞれに
専用のフラグが利用されることでメモリユニット３と整
数演算ユニット４とでフラグを変更する命令が同時に実
行された場合の、フラグ更新に関する競合が回避され
る。一方、ＩＦ＝０の場合は前述した実施の形態１の構
成と等価になる。したがって、実施の形態１と同様に、
整数演算ユニット４によるフラグの更新が優先されてフ
ラグの更新に関する競合が回避される。
【０１３９】なお、フィールド１９１のフラグＩＦの値
はＰＳＷ１の他のフィールド同様、ソフトウェア的に変
更が可能であるから、実行されるプログラムの特徴に適
したモードを選択できる。
はＰＳＷ１の他のフィールド同様、ソフトウェア的に変
更が可能であるから、実行されるプログラムの特徴に適
したモードを選択できる。
【０１４０】図１８は、本実施の形態２のマイクロプロ
セッサ１Ａの命令表記を用いてあるアルゴリズムの一部
を表現した例を示す図である。このアルゴリズムをもと
にアセンブラは２演算命令を活用するように整数演算ユ
ニット４およびメモリユニット３における命令の実行順
序を組合わせる。
セッサ１Ａの命令表記を用いてあるアルゴリズムの一部
を表現した例を示す図である。このアルゴリズムをもと
にアセンブラは２演算命令を活用するように整数演算ユ
ニット４およびメモリユニット３における命令の実行順
序を組合わせる。
【０１４１】図１９は、図１８の命令列が最短の時間で
実行される場合のメモリユニット３と整数演算ユニット
４で実行される命令列を示す図である。図１９ではフラ
グＩＦ＝１の場合の、メモリユニット３と整数演算ユニ
ット４で実行される命令が時刻Ｔに従う時系列で示され
る。図においてＮＯＰ命令は、簡略化のために便宜的に
加えられているものであり、実際は、図１８の命令列の
直後、あるいは直前に配置される命令（図示せず）が適
宜実行される。
実行される場合のメモリユニット３と整数演算ユニット
４で実行される命令列を示す図である。図１９ではフラ
グＩＦ＝１の場合の、メモリユニット３と整数演算ユニ
ット４で実行される命令が時刻Ｔに従う時系列で示され
る。図においてＮＯＰ命令は、簡略化のために便宜的に
加えられているものであり、実際は、図１８の命令列の
直後、あるいは直前に配置される命令（図示せず）が適
宜実行される。
【０１４２】図２０は、図１８の命令列が最短の時間で
実行される場合の、メモリユニット３と整数演算ユニッ
ト４で実行される命令列を示す図である。図２０ではフ
ラグＩＦ＝０の場合に実行時間が最短となるような命令
列が示される。フラグＩＦ＝０の場合には、前述したよ
うにフラグの更新に関し競合が生じないようプログラム
する必要があるから実行時間が図１９の場合に比較し、
１単位時間長くなる。
実行される場合の、メモリユニット３と整数演算ユニッ
ト４で実行される命令列を示す図である。図２０ではフ
ラグＩＦ＝０の場合に実行時間が最短となるような命令
列が示される。フラグＩＦ＝０の場合には、前述したよ
うにフラグの更新に関し競合が生じないようプログラム
する必要があるから実行時間が図１９の場合に比較し、
１単位時間長くなる。
【０１４３】したがって、図１９と図２０を参照しても
わかるように、図１８で示されるプログラムの例に対し
ては、メモリユニット３と整数演算ユニット４のそれぞ
れについてＰＳＷ１におけるフラグを専用に保持するこ
とで、演算性能が高まる。
わかるように、図１８で示されるプログラムの例に対し
ては、メモリユニット３と整数演算ユニット４のそれぞ
れについてＰＳＷ１におけるフラグを専用に保持するこ
とで、演算性能が高まる。
【０１４４】図２１は本実施の形態２のマイクロプロセ
ッサ１Ａの命令表記を用いて他のアルゴリズムの一部を
実現した例を示す図である。
ッサ１Ａの命令表記を用いて他のアルゴリズムの一部を
実現した例を示す図である。
【０１４５】図２２と図２３は、図２１で示された命令
列が最短時間で実行される場合の、メモリユニット３と
整数演算ユニット４で実行される命令を時系列で示した
図である。図２２はＩＦ＝１の場合であって、メモリユ
ニット３および整数演算ユニット４のそれぞれについて
ＰＳＷ１におけるフラグが専用で保持されるので、”Ａ
ＤＤ Ｒ１，Ｒ２，Ｒ３”命令を両方のユニットで実行
するようにプログラマが命令を補う必要がある。
列が最短時間で実行される場合の、メモリユニット３と
整数演算ユニット４で実行される命令を時系列で示した
図である。図２２はＩＦ＝１の場合であって、メモリユ
ニット３および整数演算ユニット４のそれぞれについて
ＰＳＷ１におけるフラグが専用で保持されるので、”Ａ
ＤＤ Ｒ１，Ｒ２，Ｒ３”命令を両方のユニットで実行
するようにプログラマが命令を補う必要がある。
【０１４６】一方、図２３はフラグＩＦ＝０の場合が示
される。命令の実行サイクルは図２２と同じであるが、
命令ＮＯＰで示された時刻Ｔにおいて図２１の命令列の
直前に位置する命令（図示せず）を実行することが可能
である。したがって、図２３の場合はプログラムのコー
ドサイズが図２２のそれよりも小さく、かつプログラム
全体としての実行時間が短縮される可能がある。
される。命令の実行サイクルは図２２と同じであるが、
命令ＮＯＰで示された時刻Ｔにおいて図２１の命令列の
直前に位置する命令（図示せず）を実行することが可能
である。したがって、図２３の場合はプログラムのコー
ドサイズが図２２のそれよりも小さく、かつプログラム
全体としての実行時間が短縮される可能がある。
【０１４７】上述したように、図１８で示されるプログ
ラムに対しては、フラグＩＦ＝１の動作モードが有効で
あり、図２１のプログラムに対してはフラグＩＦ＝０の
動作モードが有効といえる。
ラムに対しては、フラグＩＦ＝１の動作モードが有効で
あり、図２１のプログラムに対してはフラグＩＦ＝０の
動作モードが有効といえる。
【０１４８】このように、フラグＩＦを用いてメモリユ
ニット３と整数演算ユニット４でＰＳＷ１中のフラグを
共有させるモードおよび個別に割り当てるモードのいず
れかに切換える方式は、マイクロプロセッサ１Ａにおい
て実行されるプログラムの内容に応じて任意に選択でき
るので、演算性能が向上する。
ニット３と整数演算ユニット４でＰＳＷ１中のフラグを
共有させるモードおよび個別に割り当てるモードのいず
れかに切換える方式は、マイクロプロセッサ１Ａにおい
て実行されるプログラムの内容に応じて任意に選択でき
るので、演算性能が向上する。
【０１４９】なお、モード切換を行わずに固定的に、各
ユニットについて専用フラグを割り当てるようなプロセ
ッサの構成としても、同様の効果を得ることができる。
ユニットについて専用フラグを割り当てるようなプロセ
ッサの構成としても、同様の効果を得ることができる。
【０１５０】（実施の形態３）図２４はこの発明の実施
の形態３によるマイクロプロセッサの構成を示すブロッ
ク図である。マイクロプロセッサ１Ｂは図１のマイクロ
プロセッサ１の命令デコードユニット２に代替して命令
デコードユニット２Ｂを有し、その他の構成はマイクロ
プロセッサ１のそれと同じである。命令デコードユニッ
ト２Ｂはデコーダ８、プロセッサの状態を示すＰＳＷ
（Processor Status Word の略）２を格納するためのＰ
ＳＷ格納レジスタ１０Ｂ、およびデコーダ９を含む。
の形態３によるマイクロプロセッサの構成を示すブロッ
ク図である。マイクロプロセッサ１Ｂは図１のマイクロ
プロセッサ１の命令デコードユニット２に代替して命令
デコードユニット２Ｂを有し、その他の構成はマイクロ
プロセッサ１のそれと同じである。命令デコードユニッ
ト２Ｂはデコーダ８、プロセッサの状態を示すＰＳＷ
（Processor Status Word の略）２を格納するためのＰ
ＳＷ格納レジスタ１０Ｂ、およびデコーダ９を含む。
【０１５１】図２５は、この発明の実施の形態３に適用
されるＰＳＷ２の詳細内容を示す図である。
されるＰＳＷ２の詳細内容を示す図である。
【０１５２】実施の形態３ではマイクロプロセッサ１Ｂ
において実行される命令群にＳＩＭＤ（Single Instruc
toin Multiple Dataの略）命令が含まれる場合の動作が
示される。
において実行される命令群にＳＩＭＤ（Single Instruc
toin Multiple Dataの略）命令が含まれる場合の動作が
示される。
【０１５３】ＳＩＭＤ命令は１回の命令実行で複数の入
力データに対して同じ処理を施す方式である。
力データに対して同じ処理を施す方式である。
【０１５４】ＳＩＭＤ命令が適用されるマルチメディア
処理においては、計算結果がデータの所定最大値を超え
ると、すなわちオーバーフローが生じるとマイクロプロ
セッサ１Ｂでは処理できる範囲で一番大きな値に自動的
に変換される。
処理においては、計算結果がデータの所定最大値を超え
ると、すなわちオーバーフローが生じるとマイクロプロ
セッサ１Ｂでは処理できる範囲で一番大きな値に自動的
に変換される。
【０１５５】図２４のＰＳＷ２は上位１６ビットのフィ
ールド２１０と下位１６ビットのフィールド２２０を含
む。ＰＳＷ２と図１７のＰＳＷ１とを比較し異なる点
は、ＰＳＷ２のフィールド２１０の８〜１５ビット目に
おいてフラグを格納したフィールド２１１〜２１４を含
む点にある。その他の構成はＰＳＷ１のそれと同じであ
る。
ールド２１０と下位１６ビットのフィールド２２０を含
む。ＰＳＷ２と図１７のＰＳＷ１とを比較し異なる点
は、ＰＳＷ２のフィールド２１０の８〜１５ビット目に
おいてフラグを格納したフィールド２１１〜２１４を含
む点にある。その他の構成はＰＳＷ１のそれと同じであ
る。
【０１５６】フィールド２１１〜２１４は、２−Ｗａｙ
のＳＩＭＤ命令（上位および下位ハーフワード命令）が
実行された場合に、補助的に用いられる。
のＳＩＭＤ命令（上位および下位ハーフワード命令）が
実行された場合に、補助的に用いられる。
【０１５７】図２５においてフィールド２１１のフラグ
Ｆ４ｃおよびＦ４ｄは、それぞれ整数演算ユニット４お
よびメモリユニット３でＳＩＭＤ命令が実行されたと
き、上位ハーフワードに対する演算専用の飽和演算フラ
グである。その際、実施の形態２に示されたフラグＦ４
ａおよびＦ４ｂは下位ハーフワードに対する演算の結果
を保持する。
Ｆ４ｃおよびＦ４ｄは、それぞれ整数演算ユニット４お
よびメモリユニット３でＳＩＭＤ命令が実行されたと
き、上位ハーフワードに対する演算専用の飽和演算フラ
グである。その際、実施の形態２に示されたフラグＦ４
ａおよびＦ４ｂは下位ハーフワードに対する演算の結果
を保持する。
【０１５８】フィールド２１１のフラグＦ５ｃとＦ５
ｄ、フィールド２１３のフラグＦ６ｃとＦ６ｄおよびフ
ィールド２１４のフラグＦ７ｃとＦ７ｄも、同様にハー
フワード演算における上位ハーフワードの演算制御のオ
ーバーフローフラグ、および累積オーバーフローフラ
グ、キャリ／ボローフラグである。フィールド２０６の
フラグＦ５ａとＦ５ｂ、フィールド２０７のフラグＦ６
ａとＦ６ｂおよびフィールド２０８のフラグＦ７ａとＦ
７ｂはＳＩＭＤ命令の実行において、下位ハーフワード
演算の結果を保持する。なお、フラグＦ５ｂ、Ｆ５ｃ、
Ｆ５ｄ、Ｆ６ｂ、Ｆ６ｃ、Ｆ６ｄ、Ｆ７ｂ、Ｆ７ｃおよ
びＦ７ｄは、フィールド１９１のフラグＩＦが“１”の
場合のみ有効である。
ｄ、フィールド２１３のフラグＦ６ｃとＦ６ｄおよびフ
ィールド２１４のフラグＦ７ｃとＦ７ｄも、同様にハー
フワード演算における上位ハーフワードの演算制御のオ
ーバーフローフラグ、および累積オーバーフローフラ
グ、キャリ／ボローフラグである。フィールド２０６の
フラグＦ５ａとＦ５ｂ、フィールド２０７のフラグＦ６
ａとＦ６ｂおよびフィールド２０８のフラグＦ７ａとＦ
７ｂはＳＩＭＤ命令の実行において、下位ハーフワード
演算の結果を保持する。なお、フラグＦ５ｂ、Ｆ５ｃ、
Ｆ５ｄ、Ｆ６ｂ、Ｆ６ｃ、Ｆ６ｄ、Ｆ７ｂ、Ｆ７ｃおよ
びＦ７ｄは、フィールド１９１のフラグＩＦが“１”の
場合のみ有効である。
【０１５９】従来および実施の形態２に示されるハード
ウェア構成では、演算ユニットのそれぞれに対して、た
とえばオーバーフローフラグがたかだか１つだけ割当て
られていた。その結果、ＳＩＭＤ命令が実行された場合
のオーバーフローが発生したことを示す結果を保持でき
ないため、ＳＩＭＤ命令が実行される際には、フラグの
変更がないようなプログラム処理とせざるを得ず、プロ
グラムの仕様に多様性を持たせることができなかった。
ウェア構成では、演算ユニットのそれぞれに対して、た
とえばオーバーフローフラグがたかだか１つだけ割当て
られていた。その結果、ＳＩＭＤ命令が実行された場合
のオーバーフローが発生したことを示す結果を保持でき
ないため、ＳＩＭＤ命令が実行される際には、フラグの
変更がないようなプログラム処理とせざるを得ず、プロ
グラムの仕様に多様性を持たせることができなかった。
【０１６０】一方、本実施の形態３のような構成を用い
ると、ＳＩＭＤ命令の個々のハーフワード演算に対応し
てオーバーフローが発生したことを示す結果をフラグで
保持できるようになり、ＳＩＭＤ命令を用いたプログラ
ムの仕様にも多様性を持たせることが容易に可能とな
る。したがって、より広い用途でＳＩＭＤ命令が利用で
きるようになり、該マイクロプロセッサ１Ｂを用いれば
ソフトウェアを開発するためのツールを豊富に提供する
ことができる。
ると、ＳＩＭＤ命令の個々のハーフワード演算に対応し
てオーバーフローが発生したことを示す結果をフラグで
保持できるようになり、ＳＩＭＤ命令を用いたプログラ
ムの仕様にも多様性を持たせることが容易に可能とな
る。したがって、より広い用途でＳＩＭＤ命令が利用で
きるようになり、該マイクロプロセッサ１Ｂを用いれば
ソフトウェアを開発するためのツールを豊富に提供する
ことができる。
【０１６１】図２６は、この発明の実施の形態３に適用
されるＡＤＤ２Ｈ命令の動作仕様を示す図である。
されるＡＤＤ２Ｈ命令の動作仕様を示す図である。
【０１６２】（実施の形態４）図２７は、この発明の実
施の形態４によるマイクロプロセッサの構成を示すブロ
ック図である。図２７のマイクロプロセッサ１Ｃと図１
のマイクロプロセッサ１と比較し異なる点は、マイクロ
プロセッサ１Ｃがマイクロプロセッサ１の命令デコード
ユニット２に代替して命令デコードユニット２Ｃを備え
る点にある。マイクロプロセッサ１Ｃのその他の構成は
マイクロプロセッサ１のそれと同じであり説明は省略す
る。
施の形態４によるマイクロプロセッサの構成を示すブロ
ック図である。図２７のマイクロプロセッサ１Ｃと図１
のマイクロプロセッサ１と比較し異なる点は、マイクロ
プロセッサ１Ｃがマイクロプロセッサ１の命令デコード
ユニット２に代替して命令デコードユニット２Ｃを備え
る点にある。マイクロプロセッサ１Ｃのその他の構成は
マイクロプロセッサ１のそれと同じであり説明は省略す
る。
【０１６３】命令デコードユニット２Ｃはデコーダ８お
よび９、該プロセッサの状態を示すＰＳＷ（Processor
Status Word の略）３を格納するＰＳＷ格納レジスタ１
０Ｃおよび演算部４０を含む。演算部４０は、後述する
ようにＰＳＷ３中の１つ以上フラグに関して所定の演算
処理を行なう。
よび９、該プロセッサの状態を示すＰＳＷ（Processor
Status Word の略）３を格納するＰＳＷ格納レジスタ１
０Ｃおよび演算部４０を含む。演算部４０は、後述する
ようにＰＳＷ３中の１つ以上フラグに関して所定の演算
処理を行なう。
【０１６４】実施の形態４では、メモリユニット３およ
び整数演算ユニット４のそれぞれが命令実行時に更新す
るＰＳＷ３の１つ以上フラグが演算部４０により論理演
算されて、その論理演算結果を保持するフラグがＰＳＷ
３に設けられる。
び整数演算ユニット４のそれぞれが命令実行時に更新す
るＰＳＷ３の１つ以上フラグが演算部４０により論理演
算されて、その論理演算結果を保持するフラグがＰＳＷ
３に設けられる。
【０１６５】図２８は、この発明の実施の形態４に適用
されるＰＳＷ３の詳細内容を示す図である。
されるＰＳＷ３の詳細内容を示す図である。
【０１６６】ＰＳＷ３は上位１６ビットのフィールド２
３０と下位１６ビットのフィールド２４０を含む。ＰＳ
Ｗ３と図２５のＰＳＷ２と比較し異なる点は、フィール
ド２４０の１６〜２３ビット目においてフィールド２０
１〜２０４とフィールド２４１〜２４３が設けられた点
にある。その他の内容はＰＳＷ２と同じである。
３０と下位１６ビットのフィールド２４０を含む。ＰＳ
Ｗ３と図２５のＰＳＷ２と比較し異なる点は、フィール
ド２４０の１６〜２３ビット目においてフィールド２０
１〜２０４とフィールド２４１〜２４３が設けられた点
にある。その他の内容はＰＳＷ２と同じである。
【０１６７】図２８に示されるようにフィールド２４０
にはフラグＦ４ｅ、Ｆ５ｅおよびＦ６ｅを格納するフィ
ールド２４１〜２４３が新たに設けられ、フラグＦ０〜
Ｆ３を格納するフィールド２０１〜２０４が１６ビット
〜１９ビットへ移動される。
にはフラグＦ４ｅ、Ｆ５ｅおよびＦ６ｅを格納するフィ
ールド２４１〜２４３が新たに設けられ、フラグＦ０〜
Ｆ３を格納するフィールド２０１〜２０４が１６ビット
〜１９ビットへ移動される。
【０１６８】フラグＦ４ｅ、Ｆ５ｅおよびＦ６ｅは、前
述したフラグＦ５ｂ、Ｆ５ｃ、Ｆ５ｄ、Ｆ６ｂ、Ｆ６
ｃ、Ｆ６ｄ、Ｆ７ｂ、Ｆ７ｃおよびＦ７ｄと同様に、フ
ラグＩＦ＝１のときのみ有効である。
述したフラグＦ５ｂ、Ｆ５ｃ、Ｆ５ｄ、Ｆ６ｂ、Ｆ６
ｃ、Ｆ６ｄ、Ｆ７ｂ、Ｆ７ｃおよびＦ７ｄと同様に、フ
ラグＩＦ＝１のときのみ有効である。
【０１６９】フラグＦ４ｅは、飽和演算フラグＦ４ａか
らＦ４ｄの値のＸＯＲ（排他的論理和）値が演算部４０
により算出されて、この算出結果値を保持する。したが
って、フラグＦ４ｅの値を参照することで、直前に実行
された飽和演算命令で実際に飽和演算が行なわれた回数
が偶数回であるか奇数回であるかを容易に判定して、判
定結果に従う処理を行うことができる。
らＦ４ｄの値のＸＯＲ（排他的論理和）値が演算部４０
により算出されて、この算出結果値を保持する。したが
って、フラグＦ４ｅの値を参照することで、直前に実行
された飽和演算命令で実際に飽和演算が行なわれた回数
が偶数回であるか奇数回であるかを容易に判定して、判
定結果に従う処理を行うことができる。
【０１７０】フラグＦ５ｅは、オーバーフローフラグＦ
５ａからＦ５ｄとの演算部４０によるＯＲ（論理和）値
を保持する。したがってフラグＦ５ｅの値を参照するこ
とにより、直前に実行された１つ以上の演算のうちいず
れかでオーバーフローが発生したことを容易に知ること
ができる。
５ａからＦ５ｄとの演算部４０によるＯＲ（論理和）値
を保持する。したがってフラグＦ５ｅの値を参照するこ
とにより、直前に実行された１つ以上の演算のうちいず
れかでオーバーフローが発生したことを容易に知ること
ができる。
【０１７１】フラグＦ６ｅは、累積オーバーフローフラ
グＦ６ａからＦ６ｄの演算部４０によるＯＲ（論理和）
の値を保持する。したがってフラグＦ６ｅの値を参照す
ることにより、前回累積オーバーフローフラグＦ６ａお
よびＦ６ｄがクリアされてから直前の命令実行までのい
ずれかのタイミングでオーバーフローが発生したことを
容易に知ることができる。
グＦ６ａからＦ６ｄの演算部４０によるＯＲ（論理和）
の値を保持する。したがってフラグＦ６ｅの値を参照す
ることにより、前回累積オーバーフローフラグＦ６ａお
よびＦ６ｄがクリアされてから直前の命令実行までのい
ずれかのタイミングでオーバーフローが発生したことを
容易に知ることができる。
【０１７２】上述したように、フラグＦ４ｅ、Ｆ５ｅお
よびＦ６ｅを設けることにより、メモリユニット３およ
び整数演算ユニット４などの複数の演算ユニットを備え
たマイクロプロセッサ１Ｃにおいて実行される演算の包
括的な実行状況を特別な後処理をすることなく検知する
ことができるから、その分プログラムサイズを削減で
き、プログラム内容が簡単化されるという特徴がある。
よびＦ６ｅを設けることにより、メモリユニット３およ
び整数演算ユニット４などの複数の演算ユニットを備え
たマイクロプロセッサ１Ｃにおいて実行される演算の包
括的な実行状況を特別な後処理をすることなく検知する
ことができるから、その分プログラムサイズを削減で
き、プログラム内容が簡単化されるという特徴がある。
【０１７３】図２９（Ａ）と（Ｂ）はこの発明の実施の
形態４に適用される第２目的プログラムＰＲ３を示す図
である。図示される第２目的プログラムＰＲ３はマイク
ロプロセッサ１Ｃの演算においてオーバーフローを検出
した際にエラー処理用のルーチンに分岐するという処理
内容を示す。図２９（Ａ）はフラグＦ５ｅが採用される
場合であり、図２９（Ｂ）はフラグＦ５ｅが採用されな
い場合を示す。図示されるように、演算におけるオーバ
ーフローの検出を行なう処理プログラムにおいては、フ
ラグＦ５ｅが採用される方が処理時間を短くすることが
できる。
形態４に適用される第２目的プログラムＰＲ３を示す図
である。図示される第２目的プログラムＰＲ３はマイク
ロプロセッサ１Ｃの演算においてオーバーフローを検出
した際にエラー処理用のルーチンに分岐するという処理
内容を示す。図２９（Ａ）はフラグＦ５ｅが採用される
場合であり、図２９（Ｂ）はフラグＦ５ｅが採用されな
い場合を示す。図示されるように、演算におけるオーバ
ーフローの検出を行なう処理プログラムにおいては、フ
ラグＦ５ｅが採用される方が処理時間を短くすることが
できる。
【０１７４】なお、図２９（Ａ）および（Ｂ）において
フィールド１０５のコードＣＣの指定方法は以下のよう
に表記される。
フィールド１０５のコードＣＣの指定方法は以下のよう
に表記される。
【０１７５】 ＣＣ＝０００（無表記） ００１／ｔｘ ０１０／ｆｘ ０１１／ｘｔ １００／ｘｆ １０１／ｔｔ １１０／ｘｆ （実施の形態５）実施の形態５では、実施の形態２のよ
うなマイクロプロセッサ１Ａに適用されて、擬似命令を
マイクロプロセッサ１Ａで実行され原始プログラムＰＲ
１中で指定することでマイクロプロセッサ１Ａの動作モ
ードを変更するような命令列を生成すると同時に、共有
フラグモード用のパッキングと個別フラグモード用のパ
ッキングを切換えることのできるアセンブラＡＳ１が示
される。なお、ここでフラグ動作モードには共有フラグ
モードと個別フラグモードがあり、共有フラグモードと
はＰＳＷ１のフラグをメモリユニット３と整数演算ユニ
ット４間で共有するモードであり、個別モードとはＰＳ
Ｗ１のフラグをメモリユニット３と整数演算ユニット４
とで個別に有するモードである。
うなマイクロプロセッサ１Ａに適用されて、擬似命令を
マイクロプロセッサ１Ａで実行され原始プログラムＰＲ
１中で指定することでマイクロプロセッサ１Ａの動作モ
ードを変更するような命令列を生成すると同時に、共有
フラグモード用のパッキングと個別フラグモード用のパ
ッキングを切換えることのできるアセンブラＡＳ１が示
される。なお、ここでフラグ動作モードには共有フラグ
モードと個別フラグモードがあり、共有フラグモードと
はＰＳＷ１のフラグをメモリユニット３と整数演算ユニ
ット４間で共有するモードであり、個別モードとはＰＳ
Ｗ１のフラグをメモリユニット３と整数演算ユニット４
とで個別に有するモードである。
【０１７６】実施の形態２に示されたハードウェア構成
を有するマイクロプロセッサ１Ａでは、指定されている
フラグ動作モードとアセンブラによるパッキング方法と
の間で整合が取れている必要がある。そこで、本実施の
形態ではアセンブラＡＳを拡張し、「フラグ動作モード
を変更する命令群を生成し、かつ、前述したパッキング
のための動作モードを同時に変更する」ようなマクロ命
令（擬似命令）が指定可能とされる。このように拡張さ
れたアセンブラを、以下拡張アセンブラＡＳ１と呼ぶ。
を有するマイクロプロセッサ１Ａでは、指定されている
フラグ動作モードとアセンブラによるパッキング方法と
の間で整合が取れている必要がある。そこで、本実施の
形態ではアセンブラＡＳを拡張し、「フラグ動作モード
を変更する命令群を生成し、かつ、前述したパッキング
のための動作モードを同時に変更する」ようなマクロ命
令（擬似命令）が指定可能とされる。このように拡張さ
れたアセンブラを、以下拡張アセンブラＡＳ１と呼ぶ。
【０１７７】このマクロ命令は、共有フラグモードに変
更する場合は“．ｍｏｄｅ ｓｈａｒｅｄ＿ｆｌａｇ”
と、個別フラグモードに変更する場合は“．ｍｏｄｅ
ｄｅｄｉｃａｔｅｄ＿ｆｌａｇ”と指定されて、拡張ア
センブラＡＳ１によりそれぞれ、図１７のＰＳＷ１中の
コードＩＦをクリア（０）またはセット（１）するため
の命令列に展開される。
更する場合は“．ｍｏｄｅ ｓｈａｒｅｄ＿ｆｌａｇ”
と、個別フラグモードに変更する場合は“．ｍｏｄｅ
ｄｅｄｉｃａｔｅｄ＿ｆｌａｇ”と指定されて、拡張ア
センブラＡＳ１によりそれぞれ、図１７のＰＳＷ１中の
コードＩＦをクリア（０）またはセット（１）するため
の命令列に展開される。
【０１７８】図３０（Ａ）と（Ｂ）は、この発明の実施
の形態５によるフラグ動作モード指定のためのマクロ命
令と、これを展開して得られる命令列を示す図である。
図３０（Ａ）には、共有フラグモード指定のためのマク
ロ命令と、これを展開して生成される命令列が示され、
図３０（Ｂ）には個別フラグモード指定のためのマクロ
命令と、これを展開して生成される命令列が示される。
の形態５によるフラグ動作モード指定のためのマクロ命
令と、これを展開して得られる命令列を示す図である。
図３０（Ａ）には、共有フラグモード指定のためのマク
ロ命令と、これを展開して生成される命令列が示され、
図３０（Ｂ）には個別フラグモード指定のためのマクロ
命令と、これを展開して生成される命令列が示される。
【０１７９】図３０（Ａ）、（Ｂ）を参照してもわかる
ように、これらマクロ命令が実行されることで汎用レジ
スタＲ１の内容が変更される。レジスタＲ１はアセンブ
ラの実行時オプションとして指定可能である。マイクロ
プロセッサ１Ａで実行されるプログラムを作成する者
は、これらのマクロ命令を原始プログラムＰＲ１にて使
用するにあたり、所定レジスタの内容が該マクロ命令で
書換えられることを承知しておく必要がある。
ように、これらマクロ命令が実行されることで汎用レジ
スタＲ１の内容が変更される。レジスタＲ１はアセンブ
ラの実行時オプションとして指定可能である。マイクロ
プロセッサ１Ａで実行されるプログラムを作成する者
は、これらのマクロ命令を原始プログラムＰＲ１にて使
用するにあたり、所定レジスタの内容が該マクロ命令で
書換えられることを承知しておく必要がある。
【０１８０】拡張アセンブラＡＳ１は、これらのマクロ
命令を読込むと図３０（Ａ）と（Ｂ）に示された命令列
に展開すると同時に、パッキングのための動作モード
を、指定されたフラグ動作モードに適合したように変更
する。
命令を読込むと図３０（Ａ）と（Ｂ）に示された命令列
に展開すると同時に、パッキングのための動作モード
を、指定されたフラグ動作モードに適合したように変更
する。
【０１８１】図３１〜図３３は、この発明の実施の形態
５による拡張アセンブラＡＳ１のパッキングのフローチ
ャートである。図３１〜３３のフローチャートにおいて
は、前述した図１０〜図１１の処理に、図３０（Ａ）と
（Ｂ）に示されたマクロ命令を読込み、命令列に展開し
て、フラグ動作モードを変更する処理（ＳＴ９、ＳＴ１
４Ａ、ＳＴ１５Ａ、ＳＴ１２Ａ、ＳＴ１３ＡおよびＳＴ
２１Ａ）が追加されている。その他の処理は図１０〜図
１１に示されたものと同じであるから説明は省略する。
５による拡張アセンブラＡＳ１のパッキングのフローチ
ャートである。図３１〜３３のフローチャートにおいて
は、前述した図１０〜図１１の処理に、図３０（Ａ）と
（Ｂ）に示されたマクロ命令を読込み、命令列に展開し
て、フラグ動作モードを変更する処理（ＳＴ９、ＳＴ１
４Ａ、ＳＴ１５Ａ、ＳＴ１２Ａ、ＳＴ１３ＡおよびＳＴ
２１Ａ）が追加されている。その他の処理は図１０〜図
１１に示されたものと同じであるから説明は省略する。
【０１８２】図３４はこの発明の実施の形態５に適用さ
れるマイクロプロセッサの命令表記と拡張アセンブラに
適用されるマクロ命令を用いてあるアルゴリズムの一部
を表現した例を示す図である。図３５は図３１〜図３３
のフローチャートに従い図３４の命令列をパッキングし
た例を示す図である。
れるマイクロプロセッサの命令表記と拡張アセンブラに
適用されるマクロ命令を用いてあるアルゴリズムの一部
を表現した例を示す図である。図３５は図３１〜図３３
のフローチャートに従い図３４の命令列をパッキングし
た例を示す図である。
【０１８３】図３１のＳＴ１５Ａの処理では、フラグ動
作モード変更のマクロ命令が読込まれたことに応じて、
これが拡張アセンブラＡＳ１により命令列に展開され
て、前述したようにＰＳＷ１中のコードＩＦが書換えら
れる。このとき、個別フラグモードが設定された場合は
（ＳＴ１２ＡでＮＯ）、アセンブラで効率よくパッキン
グするのは困難なので、本実施の形態では、パッキング
が指定されたコード、すなわち第２中間プログラムＰＲ
３のコード（行）が読込まれなければエラーとして処理
し、一連の処理を終了している（ＳＴ１３Ａ）。共有モ
ードが設定された場合には、読込まれる命令について前
述した図１０と図１１と同様なパッキング処理が行なわ
れる。
作モード変更のマクロ命令が読込まれたことに応じて、
これが拡張アセンブラＡＳ１により命令列に展開され
て、前述したようにＰＳＷ１中のコードＩＦが書換えら
れる。このとき、個別フラグモードが設定された場合は
（ＳＴ１２ＡでＮＯ）、アセンブラで効率よくパッキン
グするのは困難なので、本実施の形態では、パッキング
が指定されたコード、すなわち第２中間プログラムＰＲ
３のコード（行）が読込まれなければエラーとして処理
し、一連の処理を終了している（ＳＴ１３Ａ）。共有モ
ードが設定された場合には、読込まれる命令について前
述した図１０と図１１と同様なパッキング処理が行なわ
れる。
【０１８４】前述した実施の形態２ではフラグ動作モー
ドがアセンブル時に確定しないのでプログラムのすべて
の命令コードを人手でパッキングすることが必要であ
る。これに対し、本実施の形態のように拡張アセンブラ
ＡＳ１を用いることで、プログラムの一部を自動的にパ
ッキングすることが可能となってプログラミングが簡便
になるという特徴が得られる。
ドがアセンブル時に確定しないのでプログラムのすべて
の命令コードを人手でパッキングすることが必要であ
る。これに対し、本実施の形態のように拡張アセンブラ
ＡＳ１を用いることで、プログラムの一部を自動的にパ
ッキングすることが可能となってプログラミングが簡便
になるという特徴が得られる。
【０１８５】本実施の形態では、フラグ動作モードを変
更するためのマクロ命令を展開して生成された命令列に
よるオーバヘッドのため、同一のフラグ動作モード（フ
ラグ動作モード変更なし）でプログラム実行した場合に
比較して実行命令数が多くなる。しかし、実際のプログ
ラムでは通常、フラグ動作モードをいずれか一方のモー
ドに固定したままで実行される命令数がマクロ命令を展
開して生成される命令列の命令数よりもはるかに多いで
あろうから、本実施の形態によるフラグ動作モードの切
換に起因するオーバヘッドは相対的に小さくなる。した
がって、本実施の形態５によれば前述した実施の形態２
と同様に、マイクロプロセッサ１Ａで実行されるプログ
ラムの特徴に応じてフラグ動作モードを切換えることで
演算性能を向上させることが可能となる。
更するためのマクロ命令を展開して生成された命令列に
よるオーバヘッドのため、同一のフラグ動作モード（フ
ラグ動作モード変更なし）でプログラム実行した場合に
比較して実行命令数が多くなる。しかし、実際のプログ
ラムでは通常、フラグ動作モードをいずれか一方のモー
ドに固定したままで実行される命令数がマクロ命令を展
開して生成される命令列の命令数よりもはるかに多いで
あろうから、本実施の形態によるフラグ動作モードの切
換に起因するオーバヘッドは相対的に小さくなる。した
がって、本実施の形態５によれば前述した実施の形態２
と同様に、マイクロプロセッサ１Ａで実行されるプログ
ラムの特徴に応じてフラグ動作モードを切換えることで
演算性能を向上させることが可能となる。
【０１８６】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【０１８７】
【発明の効果】請求項１，２，７および１１〜１９に記
載の発明によれば、複数演算ユニット間で制御情報のア
クセスに関する競合を回避するために命令の実行順序を
スケジューリング調整することが不要となるから、従来
に比較して実質的に同時に実行できる命令数が増加、つ
まり実質的なスループットが高くなって、プログラムの
サイズも削減する。
載の発明によれば、複数演算ユニット間で制御情報のア
クセスに関する競合を回避するために命令の実行順序を
スケジューリング調整することが不要となるから、従来
に比較して実質的に同時に実行できる命令数が増加、つ
まり実質的なスループットが高くなって、プログラムの
サイズも削減する。
【０１８８】請求項３に記載の発明によれば、レジスタ
中の制御情報に関して複数の演算ユニットで共用してア
クセスされる共用モードと複数演算ユニット毎に制御情
報を有して個別にアクセスする個別モードを情報処理装
置において実行されるプログラムの特徴に従って選択的
に設定できるから、プログラムの特徴に従うモードで演
算性能を向上させることができるとともに、プログラム
の仕様に多様性を持たせることができる。
中の制御情報に関して複数の演算ユニットで共用してア
クセスされる共用モードと複数演算ユニット毎に制御情
報を有して個別にアクセスする個別モードを情報処理装
置において実行されるプログラムの特徴に従って選択的
に設定できるから、プログラムの特徴に従うモードで演
算性能を向上させることができるとともに、プログラム
の仕様に多様性を持たせることができる。
【０１８９】請求項４および８に記載の発明によれば、
情報処理装置においては上位ハーフワードに対する所定
演算および下位ハーフワードに対する所定演算を同時に
指示する命令が複数演算ユニットのいずれで実行される
場合にも、レジスタ中の制御情報アクセスに関する複数
演算ユニット間の競合は回避されて、より広い用途で、
このような命令が利用できるからソフトウェアの開発ツ
ールに多様性を持たせることが可能となる。
情報処理装置においては上位ハーフワードに対する所定
演算および下位ハーフワードに対する所定演算を同時に
指示する命令が複数演算ユニットのいずれで実行される
場合にも、レジスタ中の制御情報アクセスに関する複数
演算ユニット間の競合は回避されて、より広い用途で、
このような命令が利用できるからソフトウェアの開発ツ
ールに多様性を持たせることが可能となる。
【０１９０】請求項５および９に記載の発明によれば、
情報処理装置においてプログラムの複数命令のそれぞれ
が複数演算ユニットのいずれを用いて実行されるかを、
該プログラムのアセンブル時に決定することができる。
情報処理装置においてプログラムの複数命令のそれぞれ
が複数演算ユニットのいずれを用いて実行されるかを、
該プログラムのアセンブル時に決定することができる。
【０１９１】請求項６および１０に記載の発明によれ
ば、情報処理装置において特定演算ユニットが複数の演
算ユニットによりアクセスされる制御情報を所定演算処
理して、その結果値を制御情報としてレジスタに書込
む。それゆえに、該情報処理装置における演算の包括的
な状況を、レジスタ内容を参照するだけで特別な後処理
をすることなく知ることができ、プログラムのサイズが
削減されるとともに、プログラムが簡単化される。
ば、情報処理装置において特定演算ユニットが複数の演
算ユニットによりアクセスされる制御情報を所定演算処
理して、その結果値を制御情報としてレジスタに書込
む。それゆえに、該情報処理装置における演算の包括的
な状況を、レジスタ内容を参照するだけで特別な後処理
をすることなく知ることができ、プログラムのサイズが
削減されるとともに、プログラムが簡単化される。
【図１】 この発明の実施の形態１によるマイクロプロ
セッサの構成を示すブロック図である。
セッサの構成を示すブロック図である。
【図２】 （Ａ）と（Ｂ）は、図１のマイクロプロセッ
サに適用される命令フォーマットを示す図である。
サに適用される命令フォーマットを示す図である。
【図３】 （Ａ）〜（Ｉ）は、図２（Ａ）と（Ｂ）の演
算フィールド１０６〜１１０の詳細な内容を示す図であ
る。
算フィールド１０６〜１１０の詳細な内容を示す図であ
る。
【図４】 （Ａ）〜（Ｃ）は、図１のマイクロプロセッ
サの各種レジスタ群の構成を示す図である。
サの各種レジスタ群の構成を示す図である。
【図５】 この発明の実施の形態１に適用されるＰＳＷ
の詳細内容を示す図である。
の詳細内容を示す図である。
【図６】 この発明の実施の形態１のマイクロプロセッ
サにおける演算命令の実行例を示す図である。
サにおける演算命令の実行例を示す図である。
【図７】 この発明の実施の形態１のマイクロプロセッ
サの命令表記を用いて表現されたあるアルゴリズムの一
部を示す図である。
サの命令表記を用いて表現されたあるアルゴリズムの一
部を示す図である。
【図８】 この発明の実施の形態１においてマイクロプ
ロセッサ１にロードされるプログラムを作成するハード
ウェア環境を示す図である。
ロセッサ１にロードされるプログラムを作成するハード
ウェア環境を示す図である。
【図９】 この発明の実施の形態１においてマイクロプ
ロセッサ１にロードされるプログラムを作成する手順を
示す図である。
ロセッサ１にロードされるプログラムを作成する手順を
示す図である。
【図１０】 この発明の実施の形態１によるアセンブラ
ＡＳの図１のハードウェア構成に対応したパッキングの
フローチャートである。
ＡＳの図１のハードウェア構成に対応したパッキングの
フローチャートである。
【図１１】 この発明の実施の形態１によるアセンブラ
ＡＳの図１のハードウェア構成に対応したパッキングの
フローチャートである。
ＡＳの図１のハードウェア構成に対応したパッキングの
フローチャートである。
【図１２】 図７の第１中間プログラムＰＲ２を入力デ
ータとして図１０および図１１のフローチャートに従い
パッキングされた結果である第２中間プログラムＰＲ３
を示す図である。
ータとして図１０および図１１のフローチャートに従い
パッキングされた結果である第２中間プログラムＰＲ３
を示す図である。
【図１３】 フラグの書込優先が設定されなかった場合
のハードウェア構成に対応するパッキングのフローチャ
ートである。
のハードウェア構成に対応するパッキングのフローチャ
ートである。
【図１４】 フラグの書込優先が設定されなかった場合
のハードウェア構成に対応するパッキングのフローチャ
ートである。
のハードウェア構成に対応するパッキングのフローチャ
ートである。
【図１５】 図７の第１中間プログラムＰＲ２を図１３
と図１４のフローチャートに従いパッキングした結果を
示す図である。
と図１４のフローチャートに従いパッキングした結果を
示す図である。
【図１６】 この発明の実施の形態２によるマイクロプ
ロセッサの構成を示すブロック図である。
ロセッサの構成を示すブロック図である。
【図１７】 本発明の実施の形態２に適用されるＰＳＷ
１の詳細内容を示す図である。
１の詳細内容を示す図である。
【図１８】 本実施の形態２のマイクロプロセッサ１Ａ
の命令表記を用いてあるアルゴリズムの一部を表現した
例を示す図である。
の命令表記を用いてあるアルゴリズムの一部を表現した
例を示す図である。
【図１９】 図１８の命令列が最短の時間で実行される
場合のメモリユニット３と整数演算ユニット４で実行さ
れる命令列を示す図である。
場合のメモリユニット３と整数演算ユニット４で実行さ
れる命令列を示す図である。
【図２０】 図１８の命令列が最短の時間で実行される
場合の、メモリユニット３と整数演算ユニット４で実行
される命令列を示す図である。
場合の、メモリユニット３と整数演算ユニット４で実行
される命令列を示す図である。
【図２１】 本実施の形態２のマイクロプロセッサ１Ａ
の命令表記を用いて他のアルゴリズムの一部を実現した
例を示す図である。
の命令表記を用いて他のアルゴリズムの一部を実現した
例を示す図である。
【図２２】 図２１で示された命令列が最短時間で実行
される場合のメモリユニット３と整数演算ユニット４で
実行される命令を時系列で示した図である。
される場合のメモリユニット３と整数演算ユニット４で
実行される命令を時系列で示した図である。
【図２３】 図２１で示された命令列が最短時間で実行
される場合のメモリユニット３と整数演算ユニット４で
実行される命令を時系列で示した図である。
される場合のメモリユニット３と整数演算ユニット４で
実行される命令を時系列で示した図である。
【図２４】 この発明の実施の形態３によるマイクロプ
ロセッサの構成を示すブロック図である。
ロセッサの構成を示すブロック図である。
【図２５】 この発明の実施の形態３に適用されるＰＳ
Ｗ２の詳細内容を示す図である。
Ｗ２の詳細内容を示す図である。
【図２６】 この発明の実施の形態３に適用されるＡＤ
Ｄ２Ｈ命令の動作仕様を示す図である。
Ｄ２Ｈ命令の動作仕様を示す図である。
【図２７】 この発明の実施の形態４によるマイクロプ
ロセッサの構成を示すブロック図である。
ロセッサの構成を示すブロック図である。
【図２８】 この発明の実施の形態４に適用されるＰＳ
Ｗ３の詳細内容を示す図である。
Ｗ３の詳細内容を示す図である。
【図２９】 （Ａ）と（Ｂ）はこの発明の実施の形態４
に適用される第２目的プログラムＰＲ３を示す図であ
る。
に適用される第２目的プログラムＰＲ３を示す図であ
る。
【図３０】 （Ａ）と（Ｂ）はこの発明の実施の形態５
によるフラグ動作モード指定のためのマクロ命令と、こ
れを展開して得られる命令列を示す図である。
によるフラグ動作モード指定のためのマクロ命令と、こ
れを展開して得られる命令列を示す図である。
【図３１】 この発明の実施の形態５による拡張アセン
ブラのパッキングのフローチャートである。
ブラのパッキングのフローチャートである。
【図３２】 この発明の実施の形態５による拡張アセン
ブラのパッキングのフローチャートである。
ブラのパッキングのフローチャートである。
【図３３】 この発明の実施の形態５による拡張アセン
ブラのパッキングのフローチャートである。
ブラのパッキングのフローチャートである。
【図３４】 この発明の実施の形態５に適用されるマイ
クロプロセッサの命令表記と拡張アセンブラに適用され
るマクロ命令を用いてあるアルゴリズムの一部を表現し
た例を示す図である。
クロプロセッサの命令表記と拡張アセンブラに適用され
るマクロ命令を用いてあるアルゴリズムの一部を表現し
た例を示す図である。
【図３５】 図３１〜図３３のフローチャートに従い図
３４の命令列をパッキングした例を示す図である。
３４の命令列をパッキングした例を示す図である。
１、１Ａ、１Ｂおよび１Ｃ マイクロプロセッサ、２、
２Ａ、２Ｂおよび２Ｃ命令デコードユニット、３ メモ
リユニット、４ 整数演算ユニット、１０、１０Ａ、１
０Ｂおよび１０Ｃ ＰＳＷ格納レジスタ、１５および１
９ ＡＬＵ、１６および２０ シフタ、１７ 乗算器、
ＡＳおよびＡＳ１ アセンブラ。なお各図中同一符号は
同一または相当部分を示す。
２Ａ、２Ｂおよび２Ｃ命令デコードユニット、３ メモ
リユニット、４ 整数演算ユニット、１０、１０Ａ、１
０Ｂおよび１０Ｃ ＰＳＷ格納レジスタ、１５および１
９ ＡＬＵ、１６および２０ シフタ、１７ 乗算器、
ＡＳおよびＡＳ１ アセンブラ。なお各図中同一符号は
同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B013 DD02 DD04 5B033 AA01 AA14 BD01 BE05 DD05 5B045 EE13 GG15 5B081 AA07 CC25 CC41
Claims (19)
- 【請求項１】 複数の演算ユニットを有し、プログラム
中の複数命令が前記複数演算ユニットを用いて並列に実
行される際に、前記複数命令のそれぞれは前記複数演算
ユニットのいずれを用いて実行されるかが予め決定され
る情報処理装置であって、 前記プログラムの実行制御に関して前記複数演算ユニッ
トに共用される制御情報が格納されて、前記複数演算ユ
ニットにより共用してアクセスされるレジスタをさらに
有し、 前記複数命令が並列に実行されるときに前記複数演算ユ
ニットにより前記レジスタの内容が同時にアクセスされ
ようとする場合には、前記複数演算ユニット間で前記制
御情報のアクセスに関する優先順位が定められることを
特徴とする、情報処理装置。 - 【請求項２】 前記レジスタには前記複数演算ユニット
のそれぞれについて個別に設けられた前記プログラムの
実行制御に関する前記制御情報がさらに格納され、 前記複数命令が並列に実行されるときに前記複数演算ユ
ニットにより前記レジスタの内容が同時にアクセスされ
ようとする場合には、 前記複数演算ユニット間で予め定められた優先順位に従
い共用される前記制御情報がアクセスされる共用モード
と、個別に設けられた前記制御情報のそれぞれが対応す
る前記演算ユニットによりアクセスされる個別モードと
のいずれか一方が選択的に設定されることを特徴とす
る、請求項１に記載の情報処理装置。 - 【請求項３】 前記プログラムの特徴に従って、前記共
用モードと前記個別モードとのいずれか一方が選択され
ることを特徴とする、請求項２に記載の情報処理装置。 - 【請求項４】 前記複数の命令には、上位ハーフワード
に対する所定演算および下位ハーフワードに対する前記
所定演算を同時に指示する命令が含まれ、 前記制御情報には、前記上位および下位ハーフワードに
対する前記所定演算のそれぞれについて、該所定演算の
状態を示すための１つ以上のフラグ情報が含まれること
を特徴とする、請求項１ないし３のいずれかに記載の情
報処理装置。 - 【請求項５】 前記複数命令のそれぞれが前記複数演算
ユニットのいずれを用いて実行されるかは前記プログラ
ムのアセンブル時に決定されることを特徴とする、請求
項１ないし４に記載の情報処理装置。 - 【請求項６】 前記情報処理装置は、前記複数演算ユニ
ットとは異なる特定演算ユニットをさらに含み、 前記特定演算ユニットは、前記制御情報を所定演算処理
して、その結果値を前記制御情報として前記レジスタに
書込むことを特徴とする、請求項１ないし５のいずれか
に記載の情報処理装置。 - 【請求項７】 複数の演算ユニットを有し、プログラム
中の複数命令が前記複数演算ユニットを用いて並列に実
行される際に、前記複数命令のそれぞれは前記複数演算
ユニットのいずれを用いて実行されるかが予め決定され
る情報処理装置であって、 前記演算ユニットごとに設けられた前記プログラムの実
行制御に関する個別制御情報が格納されて、前記複数演
算ユニットにより共用してアクセスされるレジスタをさ
らに有し、 前記複数命令が並列に実行されるときに前記複数演算ユ
ニットにより前記レジスタの内容が同時にアクセスされ
ようとする場合には、前記個別制御情報のそれぞれが対
応する前記演算ユニットにより個別にアクセスされるこ
とを特徴とする、情報処理装置。 - 【請求項８】 前記複数の命令には、上位ハーフワード
に対する所定演算および下位ハーフワードに対する前記
所定演算を同時に指示する命令が含まれ、 前記個別制御情報には、前記上位および下位ハーフワー
ドに対する前記所定演算のそれぞれについて、該所定演
算の状態を示すための１つ以上のフラグ情報が含まれる
ことを特徴とする、請求項７に記載の情報処理装置。 - 【請求項９】 前記複数命令のそれぞれが前記複数演算
ユニットのいずれを用いて実行されるかは前記プログラ
ムのアセンブル時に決定されることを特徴とする、請求
項７または８に記載の情報処理装置。 - 【請求項１０】 前記情報処理装置は、前記複数演算ユ
ニットとは異なる特定演算ユニットをさらに含み、 前記特定演算ユニットは、前記個別制御情報を所定演算
処理して、その結果値を前記個別制御情報として書込む
ことを特徴とする、請求項７ないし９のいずれかに記載
の情報処理装置。 - 【請求項１１】 複数の演算ユニットを有して、プログ
ラム中の複数命令が格納される前記複数演算ユニットに
対応した複数フィールドを有するパケットを前記複数演
算ユニットを用いて処理することにより、前記プログラ
ムを実行する情報処理装置のために、前記複数命令のそ
れぞれが前記複数演算ユニットのいずれを用いて実行さ
れるかを予め決定するための命令割当て制御方法であっ
て、 前記情報処理装置は、前記プログラムの実行制御に関す
る制御情報が格納されて前記複数演算ユニットにより共
用してアクセスされるレジスタをさらに有し、 前記命令割当て制御方法は、 前記プログラムから前記命令を順に読込む読込ステップ
と、 前記読込ステップにより読込まれた前記命令を、前記パ
ケットのいずれかのフィールドに割当てて格納する格納
ステップとを有し、 前記格納ステップは、 前記読込ステップにより読込まれる次位の前記命令と、
前記パケットに既に格納された先行する前記命令とが並
列に実行された場合に、前記レジスタの内容が同時にア
クセスされるか否か判定する同時アクセス判定ステップ
と、 前記同時アクセス判定ステップにより同時アクセスされ
ると判定されたことに応じて、前記先行命令と前記次位
命令とを所定優先順位に従って同一の前記パケット中の
前記複数フィールドに割当てることが可能か否か判定す
る割当判定ステップと、 前記割当判定ステップの割当可の判定に応じて、前記先
行命令および前記次位命令をパラレルに実行されるよう
に同一の前記パケット中の前記複数フィールドにそれぞ
れ割当て、割当不可の判定に応じて、前記先行命令およ
び前記次位命令をシリアルに実行されるように同一の前
記パケット中の前記複数フィールドにそれぞれに割当て
る割当ステップとを含み、 前記所定優先順位は、前記制御情報のアクセスに関する
前記複数演算ユニット間における優先順位であることを
特徴とする、命令割当て制御方法。 - 【請求項１２】 前記レジスタは共有モードおよび個別
モードのいずれか一方の動作モードに設定されて、共有
モード時は前記プログラムの実行制御に関して前記複数
演算ユニットに共用される前記制御情報が格納され、個
別モード時は前記複数演算ユニットのそれぞれについて
個別に設けられた前記制御情報が格納され、 前記命令割当て制御方法は、 前記読込ステップにより読込まれた前記命令が前記動作
モードの変更を指示するモード変更命令であるときは、
該命令に従い前記レジスタの動作モードを設定するモー
ド設定ステップと、 前記モード設定ステップにより前記個別モードに設定さ
れた場合は、前記読込ステップにより読込まれた前記命
令について所定処理を実行する所定処理ステップと、 前記モード設定ステップにより前記共有モードに設定さ
れた場合には、前記読込ステップにより読込まれた前記
命令について前記格納ステップを実行するステップとを
さらに備える、請求項１１に記載の命令割当て制御方
法。 - 【請求項１３】 前記命令割当て制御方法は、前記プロ
グラムの実行前のアセンブル時に適用されることを特徴
とする、請求項１１または１２に記載の命令割当て制御
方法。 - 【請求項１４】 複数の演算ユニットを有して、プログ
ラム中の複数命令が格納される前記複数演算ユニットに
対応した複数フィールドを有するパケットを前記複数演
算ユニットを用いて処理することにより、前記プログラ
ムを実行する情報処理装置のために、前記複数命令のそ
れぞれが前記複数演算ユニットのいずれを用いて実行さ
れるかを予め決定するための命令割当て制御装置であっ
て、 前記情報処理装置は、前記プログラムの実行制御に関す
る制御情報が格納され前記複数演算ユニットにより共用
してアクセスされるレジスタをさらに有し、 前記命令割当て制御装置は、 前記プログラムから前記命令を順に読込む読込手段と、 前記読込手段により読込まれた前記命令を、前記パケッ
トのいずれかのフィールドに割当てて格納する格納手段
とを有し、 前記格納手段は、 前記読込手段により読込まれる次位の前記命令と、前記
パケットに既に格納された先行する前記命令とが並列に
実行された場合に、前記レジスタの内容が同時にアクセ
スされるか否か判定する同時アクセス判定手段と、 前記同時アクセス判定手段により同時アクセスされると
判定されたことに応じて、前記先行命令と前記次位命令
とを所定優先順位に従って同一の前記パケット中の前記
複数フィールドに割当てることが可能か否か判定する割
当判定手段と、 前記割当判定手段の割当可の判定に応じて、前記先行命
令および前記次位命令をパラレルに実行されるように同
一の前記パケット中の前記複数フィールドにそれぞれ割
当て、割当不可の判定に応じて、前記先行命令および前
記次位命令をシリアルに実行されるように同一の前記パ
ケット中の前記複数フィールドにそれぞれ割当てる割当
手段とを含み、 前記所定優先順位は、前記制御情報のアクセスに関する
前記複数演算ユニット間における優先順位であることを
特徴とする、命令割当て制御装置。 - 【請求項１５】 前記レジスタは共有モードおよび個別
モードのいずれか一方の動作モードに設定されて、共有
モード時は前記複数演算ユニットに共用される前記制御
情報が格納され、個別モード時は前記複数演算ユニット
のそれぞれについて個別に設けられた前記制御情報が格
納され、 前記命令割当て制御装置は、 前記読込手段により読込まれた前記命令が前記動作モー
ドの変更を指示するモード変更命令であるときは、該命
令に従い前記レジスタの動作モードを設定するモード設
定手段と、 前記モード設定手段により前記個別モードに設定された
場合には、前記読込手段により読込まれた前記命令につ
いて所定処理を実行する所定処理手段と、 前記モード設定手段により前記共有モードに設定された
場合には、前記読込手段により読込まれた前記命令につ
いて前記格納手段を実行する手段をさらに備える、請求
項１４に記載の命令割当て制御装置。 - 【請求項１６】 前記命令割当て制御装置は前記プログ
ラムを実行形式にするためのアセンブラに適用されるこ
とを特徴とする、請求項１４または１５に記載の命令割
当て制御装置。 - 【請求項１７】 複数の演算ユニットを有して、所定プ
ログラム中の複数命令が格納される前記複数演算ユニッ
トに対応した複数フィールドを有するパケットを前記複
数演算ユニットを用いてを処理することにより、前記複
数命令を並列に実行する情報処理装置のために、前記複
数命令のそれぞれが前記複数演算ユニットのいずれを用
いて実行されるかを予め決定するための命令割当て制御
方法をコンピュータに実行させるための命令割当て制御
プログラムを記録したコンピュータで読取り可能な記録
媒体であって、 前記情報処理装置は、前記所定プログラムの実行制御に
関する制御情報が格納されて前記複数演算ユニットによ
り共用してアクセスされるレジスタをさらに有し、 前記命令割当て制御方法は 前記所定プログラムから前記命令を順に読込む読込ステ
ップと、 前記読込ステップにより読込まれた前記命令を前記パケ
ットのいずれかのフィールドに割当てて格納する格納ス
テップとを有し、 前記格納ステップは、 前記読込ステップにより読込まれる次位の前記命令と、
前記パケットに既に格納された先行する前記命令とが並
列に実行された場合に、前記レジスタの内容がが同時に
アクセスされるか否か判定する同時アクセス判定ステッ
プと、 前記同時アクセス判定ステップにより同時アクセスされ
ると判定されたことに応じて、前記先行命令と前記次位
命令とを所定優先順位に従って同一の前記パケット中の
前記複数フィールドにそれぞれ割当てることが可能か否
か判定する割当判定ステップと、 前記割当判定ステップの割当可の判定に応じて、前記先
行命令および前記次位命令をパラレル実行されるように
同一の前記パケット中の前記複数フィールドにそれぞれ
割り当てて、割当不可の判定に応じて、前記先行命令お
よび前記次位命令をシリアルに実行されるように同一の
前記パケット中の前記複数フィールドにそれぞれ割当て
る割当ステップとを含み、 前記所定優先順位は、前記制御情報のアクセスに関する
前記複数演算ユニット間における優先順位であることを
特徴とする、命令割当て制御プログラムを記録したコン
ピュータで読取り可能な記録媒体。 - 【請求項１８】 前記レジスタは共有モードおよび個別
モードのいずれか一方の動作モードに設定されて、前記
共有モード時は前記複数演算ユニットに共用される前記
制御情報が格納され、前記個別モード時は前記複数演算
ユニットのそれぞれについて個別に設けられた前記制御
情報が格納され、 前記命令割当て制御方法は、 前記読込ステップにより読込まれた前記命令が前記動作
モードの変更を指定するモード変更命令であるときは、
該命令に従い前記レジスタの動作モードを設定するモー
ド設定ステップと、 前記モード設定ステップにより前記個別モードに設定さ
れた場合には、前記読込ステップにより読込まれた前記
命令について所定処理を実行する所定処理ステップと、 前記モード設定ステップにより前記共有モードに設定さ
れた場合には、前記読込ステップにより読込まれた前記
命令について前記格納ステップを実行するステップとを
さらに備える、請求項１７に記載の命令割当て制御プロ
グラムを記録したコンピュータで読取り可能な記録媒
体。 - 【請求項１９】 前記命令割当て制御方法は、前記所定
プログラムの実行前のアセンブル時に適用されることを
特徴とする、請求項１７または１８に記載の命令割当て
制御プログラムを記録したコンピュータで読取り可能な
記録媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11023151A JP2000222208A (ja) | 1999-01-29 | 1999-01-29 | 情報処理装置、命令割当て制御方法、命令割当て制御装置および命令割当て制御プログラムを記録したコンピュータで読取り可能な記録媒体 |
| US09/362,564 US6550000B1 (en) | 1999-01-29 | 1999-07-28 | Processor to execute in parallel plurality of instructions using plurality of functional units, and instruction allocation controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11023151A JP2000222208A (ja) | 1999-01-29 | 1999-01-29 | 情報処理装置、命令割当て制御方法、命令割当て制御装置および命令割当て制御プログラムを記録したコンピュータで読取り可能な記録媒体 |
Publications (1)
| Publication Number | Publication Date |
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