JPH0784758A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPH0784758A JPH0784758A JP6163550A JP16355094A JPH0784758A JP H0784758 A JPH0784758 A JP H0784758A JP 6163550 A JP6163550 A JP 6163550A JP 16355094 A JP16355094 A JP 16355094A JP H0784758 A JPH0784758 A JP H0784758A
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Abstract
(57)【要約】 （修正有）
【目的】単位毎の演算処理と全体についての演算処理
と、継続して混在しても常に正しい演算処理を高速度で
実行できるようにする。 【構成】演算モード指定手段１０で指定される単位モー
ドと全体モードとに応じて前記演算指定レジスタ７、
８、９で指定される単位演算内容と全体演算内容とを選
択する第１の選択手段１１、１２と、被演算データと演
算データとに対して前記第１の選択手段１１、１２で選
択された単位毎の演算内容に基づく演算処理と全体につ
いての演算内容に基づく演算処理とを施す複数の演算手
段３、４と、演算処理された各単位演算結果フラグと全
体演算結果フラグとを格納するステータスレジスタ６
２、６３、６４と、該ステータスレジスタに格納された
各単位演算結果フラグと全体演算結果フラグとを選択し
て前記複数の演算手段に帰還させる第２の選択手段６
５、６６と、前記複数の演算手段３、４の演算結果を格
納する記憶手段５とを備える。
と、継続して混在しても常に正しい演算処理を高速度で
実行できるようにする。 【構成】演算モード指定手段１０で指定される単位モー
ドと全体モードとに応じて前記演算指定レジスタ７、
８、９で指定される単位演算内容と全体演算内容とを選
択する第１の選択手段１１、１２と、被演算データと演
算データとに対して前記第１の選択手段１１、１２で選
択された単位毎の演算内容に基づく演算処理と全体につ
いての演算内容に基づく演算処理とを施す複数の演算手
段３、４と、演算処理された各単位演算結果フラグと全
体演算結果フラグとを格納するステータスレジスタ６
２、６３、６４と、該ステータスレジスタに格納された
各単位演算結果フラグと全体演算結果フラグとを選択し
て前記複数の演算手段に帰還させる第２の選択手段６
５、６６と、前記複数の演算手段３、４の演算結果を格
納する記憶手段５とを備える。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は演算処理装置に係り、特
にビットマップディスプレイ等の二次元アドレス計算処
理に好適な演算処理装置に関する。 【０００２】 【従来の技術】従来の演算処理装置では全語演算、半語
演算を行うことは可能であったが半語演算時には、演算
処理装置の半分だけが使われ、残りの半分は使用されて
いない。このため半語演算を多く使う処理においては、
演算処理装置のデータ処理能力は半減してしまうという
問題があった。このような、全語、半語演算を行う演算
処理装置としては、例えばＡＤＶＡＮＣＥＤ ＭＩＣＲ
Ｏ ＤＥＶＩＣＥＳ 社のＡｍ２９１１６がある。 【０００３】また、従来技術としては、特開昭５４−７
１５３３号公報および特開昭５０−１２２８３６号公報
が知られている。 【０００４】 【発明が解決しようとする課題】上記従来技術において
は、単位毎の演算内容と全体における演算内容とにおい
て前回の演算結果に基づくフラグの帰還について考慮さ
れていなかった。 【０００５】本発明の目的は、上記従来技術の課題を解
決すべく、単位毎の演算処理と全体についての演算処理
とを、継続して混在しても常に正しい演算処理を高速度
で実行できるようにした演算処理装置を提供することに
ある。 【０００６】 【課題を解決するための手段】本発明は、上記目的を達
成するために、複数の分割した単位で独立に演算処理す
る単位モードと全体で１つの演算処理をする全体モード
とを指定する演算モード指定手段と、前記単位毎の演算
内容と全体に対する演算内容とを格納する演算指定レジ
スタと、前記演算モード指定手段で指定される単位モー
ドと全体モードとに応じて前記演算指定レジスタで指定
される単位演算内容と全体演算内容とを選択する第１の
選択手段と、被演算データと演算データとに対して前記
第１の選択手段で選択された単位毎の演算内容に基づく
演算処理と全体についての演算内容に基づく演算処理と
を施す複数の演算手段と、該複数の演算手段の各々で単
位毎に演算処理された各単位演算結果フラグと前記複数
の演算手段全体において演算処理された全体演算結果フ
ラグとを格納するステータスレジスタと、該ステータス
レジスタに格納された各単位演算結果フラグと全体演算
結果フラグとを選択して前記複数の演算手段に帰還させ
る第２の選択手段と、前記複数の演算手段の各々におけ
る演算結果を格納する記憶手段とを備えたことを特徴と
する演算処理装置である。 【０００７】具体的には、算術論理演算処理装置（ＡＬ
Ｕ：Ａrithmetic Ｌogic Ｕnit）は、基本的にはビット
単位に演算を実行する独立な回路で構成されており、算
術演算の桁上げの部分だけが他のビットに依存した回路
構成となっている。桁上げ回路は、大別するとＲｉｐｐ
ｌｅ Ｃａｒｒｙ方式、Ｃａｒｒｙ Ｌｏｏｋａｈｅａ
ｄ方式の２つの方式があるが、どちらの方式も演算ビッ
ト幅の拡張が可能である。 【０００８】 【作用】上記構成により、例えば４ビットのＡＬＵを複
数個使うことで、８ビット、１６ビット等のＡＬＵを作
ることが可能である。 【０００９】また、逆に例えば１６ビットのＡＬＵで８
ビットの演算を実行することも可能であり、市販されて
いるマイクロコンピュータで実際に用いられている。し
かしながら、例えば１６ビットＡＬＵで８ビットの演算
を実行する場合、残りの８ビットは使用されていないこ
とになる。この場合、残り８ビットのＡＬＵは以上に述
べたように、桁上げの問題を除けば演算の実行は可能で
あり、例えば２次元グラフィックスのようにｘ座標、ｙ
座標の計算を１組のデータとして演算を実行する場合、
残り８ビットのＡＬＵで同時に演算処理を実行すること
で、演算処理効率が上がり、高速な演算処理が実現でき
る。 【００１０】また、ステータスレジスタに格納された各
単位演算結果フラグと全体演算結果フラグとを選択して
複数の演算手段に帰還させるように構成したので、単位
毎の演算処理と全体に対する演算処理とが継続して混在
しても前回の演算処理結果のフラグが格納されているの
で、常に正しい演算処理を継続してしかも高速度で実行
することができる。 【００１１】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。 【００１２】図１は、演算処理装置の一実施例を示すブ
ロック図である。１は被演算データ格納レジスタ、２は
演算データ格納レジスタ、３は上位演算器、４は下位演
算器、５は演算結果格納レジスタ、６は桁上げ選択回
路、７は演算指定レジスタ、８は上位演算指定レジス
タ、９は下位演算指定レジスタ、１０は演算モード指定
レジスタ、１１は上位演算選択回路、１２は下位演算選
択回路、ＩＨ1は被演算上位データ、ＩＬ1は被演算下位
データ、ＩＨ2は演算上位データ、ＩＬ2は演算下位デー
タ、Ｍは演算モード指定データ、ＦＣは演算指定デー
タ、ＦＣＡは上位演算指定データ、ＦＣＢは下位演算指
定データ、Ｃは下位演算器４から上位演算器３への桁上
げ制御データ、Ｒ1は上位演算結果データ、Ｓ1は上位演
算結果フラグ、Ｒ2は下位演算結果データ、Ｓ2は下位演
算結果フラグ、Ｃ2は上位桁上げデータ、Ｃ2は下位桁上
げデータである。 【００１３】図２は桁上げ選択回路６のブロック図であ
る。６１は結果フラグ選択回路、６２は演算ステータス
レジスタ、６３は上位演算ステータスレジスタ、６４は
下位演算ステータスレジスタ、６５は上位桁上げ選択回
路、６６は下位桁上げ選択回路、Ｓは演算結果フラグ、
ＣＣは演算ステータスレジスタ６２の桁上げステータス
データ、ＣＣ1は上位演算ステータスレジスタ６３の上
位桁上げステータスデータ、ＣＣ2は下位演算ステータ
スレジスタ６４の下位桁上げステータスデータである。 【００１４】図３、図４は上位演算器３、下位演算器４
の回路図である。図では簡単にするため２ビットの回路
構成で書いてある。図５は演算器の演算機能表、図６は
演算器の演算モード表である。３１，３２，４１，４２
はビット演算選択回路で図７に回路図を示す。３３，３
４，３５，４３，４４，４５，４６はＣａｒｒｙ Ｌｏ
ｏｋａｈｅａｄ回路、Ｉ1，Ｉ2，Ｉ3，Ｉ4は機能コード
反転用インバータ、Ｇ1〜Ｇ8は演算用ＥＯＲ、Ｇ9，Ｇ
10はゼロ検出ゲート、Ｇ11〜Ｇ13はfull word operatio
n 時の制御用ゲート、Ｇ14〜Ｇ19は桁上げ付演算と桁上
げ無し演算制御用ゲートである。Ｃ1，Ｃ2は桁上げ入
力、ＦＣ11，ＦＣ10，ＦＣ21，ＦＣ20はＦＣ1及びＦＣ0
の２ビットの信号、ＩＨ11，ＩＨ10，ＩＨ21，ＩＨ20，
ＩＬ11，ＩＬ10，ＩＬ21，ＩＬ20はＩＨ1，ＩＨ2，ＩＬ
1，ＩＬ2の２ビットデータ、ＺＬ，ＺＨはゼロ検出デー
タ、Ｍ0，Ｍ1は演算モード指定データＭの２ビットの信
号である。Ｐ，Ｇは下位演算器４から上位演算器３への
桁上げ制御データの２ビットの信号、Ｒ11，Ｒ10，
Ｒ21，Ｒ20はＲ1，Ｒ2の２ビットの信号、ＣＯＬ，ＣＯ
Ｈは下位演算器４及び上位演算器３の桁上げ信号であ
る。図５のＦ0〜Ｆ2は上位演算器３のＦＣ10〜ＦＣ12、
または下位演算器４のＦＣ20〜ＦＣ22を表わしており、
２つの論理演算と４つの算術演算を指示する。図６のＭ
0，Ｍ1は演算モード指定コードＭの２ビット信号で、１
つの全語演算と２つの半語演算と１つの独立半─
─語演算を指示する。図７のＦ0，Ｆ0，Ｆ1，Ｆ1は図
５のＦ0，Ｆ1と同じであり、Ｆ0，Ｆ1はそれぞれの反転
データを示す。Ａｉは１ビットの被演算入力データであ
り、図３のＩＨ10，ＩＨ11、図４のＩＬ10，ＩＬ11に対
応し、Ｂｉは１ビットの演算入力データであり、図３の
ＩＨ20，ＩＨ21、図４のＩＬ20，ＩＬ21に対応し、Ｐｉ
はＣａｒｒｙ Ｌｏｏｋａｈｅａｄのｐｒｏｐａｇａｔ
ｅ信号に相当し、図３及び図４のＰ1〜Ｐ4に対応する。
ＧｉはＣａｒｒｙ Ｌｏｏｋａｈｅａｄのｇｅｎｅｒａ
ｔｅ信号に相当し図３及び図４のＧ1〜Ｇ4に対応する。 【００１５】図８は結果フラグ選択回路６１、演算ステ
ータスレジスタ６２、上位演算ステータスレジスタ６
３、下位演算ステータスレジスタ６４、上位桁上げ選択
回路６５、下位桁上げ選択回路６６、演算結果格納レジ
スタ５、上位演算選択回路１１及び下位演算選択回路１
２の動作表である。結果フラグ選択回路６１の出力はＭ
1＝０で上位演算結果フラグＳ1を、Ｍ1＝１で下位演算
結果フラグＳ2を選択し、演算ステータスレジスタ６２
はＭ1＝１かつＭ0＝１の時Ｈｏｌｄ状態であり、それ以
外ではＳをＬｏａｄする。上位演算ステータスレジスタ
６３はＭ1＝１かつＭ0＝１の時上位演算結果フラグＳ1
をＬｏａｄし、それ以外ではＨｏｌｄ状態となり、下位
演算ステータスレジスタ６４はＭ1＝１かつＭ0＝１の時
下位演算結果フラグＳ2をＬｏａｄし、それ以外ではＨ
ｏｌｄ状態となる。上位桁上げ選択回路６５はＭ1＝１
かつＭ0＝１の時上位ステータスレジスタ６３の桁上げ
フラグＣＣｉを選択出力し、それ以外では演算ステータ
スレジスタ６２の桁上げフラグＣＣを選択出力する。下
位桁上げ選択回路６６はＭ1＝１かつＭ0＝１の時下位演
算ステータスレジスタ６４の桁上げフラグＣＣ2を選択
出力し、それ以外では演算ステータスレジスタ６２の桁
上げフラグＣＣを選択出力する。演算結果格納レジスタ
５は、Ｍ1＝０かつＭ0＝０及びＭ1＝１かつＭ0＝１の時
上位ワードに上位演算結果データＲ1を、下位ワードに
下位演算結果データＲ2をＬｏａｄし、Ｍ1＝０かつＮ0
＝１の時上位ワードに上位演算結果データＲ1をＬｏａ
ｄし、下位ワードはＨｏｌｄ状態とし、Ｍ1＝１かつＭ0
＝０の時上位ワードはＨｏｌｄ状態とし、下位ワードに
下位演算結果データＲ2をＬｏａｄする。上位演算選択
回路１１はＭ1＝１，Ｍ0＝１の時ＦＣＡを出力し、それ
以外ではＦＣを出力し、下位選択回路１２はＭ1＝１，
Ｍ0＝１でＦＣＢ、それ以外の時ＦＣを出力する。 【００１６】以下、本実施例の動作説明をする。 【００１７】まず、上位演算器３と下位演算器４の動作
説明を図３、図４、図５及び図６を用いて行う。 【００１８】上位演算器３は演算ビット数に対応し、２
つのユニットに大別される。下位ビットのユニットは、
ビット演算選択回路３１と演算用ＥＯＲＧ1とＧ2とＣａ
ｒｒｙ Ｌｏｏｋａｈｅａｄ回路３３により構成され
る。Ｃａｒｒｙ Ｌｏｏｋａｈｅａｄ回路３３は演算指
定データＦＣ11＝０のとき０を出力し、上位演算結果デ
ータの下位ビットＲ10はＰ1＋Ｇ1と表わされる。ＦＣ11
＝１のときＣａｒｒｙＬｏｏｋａｈｅａｄ回路３３はＸ
を出力すると仮定すると、Ｒ10はＰ1＋Ｇ1＋Ｘ ＝０，ＦＣ10＝０のときＲ10はＩＨ10・ＩＨ20となり、
ＦＣ11＝０，ＦＣ10＝１のときＲ10はＩＨ10・ＩＨ20と
なり、ＦＣ11＝１，ＦＣ10＝０のときＲ10はＩＨ 10＋Ｉ
Ｈ20＋Ｘとなり、ＦＣ11＝１，ＦＣ10＝１のときＲ10は
ＩＨ10＋ＩＨ20Ｘとなる。これから、ＦＣ11＝０ではＣ
ａｒｒｙ Ｌｏｏｋａｈｅａｄ回路３３の出力Ｘと無関
係な論理演算となり、ＦＣ11＝１では、ＦＣ10＝０のと
きＩＨ10とＩＨ20の出力Ｘを桁上げデータとした算術加
算、ＦＣ10＝１のときＩＨ10と ２進データＹのビット反転Ｙと２の補数ｍｉｎｕｓ Ｙ
との間には、ｍｉｎｕｓ 演算ユニットは、ビット演算選択回路３２と演算用ＥＯ
ＲＧ3とＧ4とＣａｒｒｙＬｏｏｋａｈｅａｄ回路３４に
より構成され、下位ビットの演算ユニットと同様に、Ｃ
ａｒｒｙ Ｌｏｏｋａｈｅａｄ回路３４の出力を桁上げ
信号とした論理算術演算を実行する。下位演算器４の下
位ビット演算ユニットは、ビット演算選択回路４１と演
算用ＥＯＲＧ5とＧ6、Ｃａｒｒｙ Ｌｏｏｋａｈｅａｄ
回路４３により構成され、上位ビット演算ユニットはビ
ット演算選択回路４２と演算用ＥＯＲＧ7とＧ8、Ｃａｒ
ｒｙ Ｌｏｏｋａｈｅａｄ回路４４により構成され、上
位演算器３と同様に論理算術演算を実行する。 【００１９】図３及び図４では２ビットの演算器を用い
てあるが、ビット演算ユニットの中のＣａｒｒｙ Ｌｏ
ｏｋａｈｅａｄ回路を除けば全て同一の回路であり、ビ
ット位置に応じたＣａｒｒｙ Ｌｏｏｋａｈｅａｄ回路
を構成することで任意ビットに拡張できる。Ｃａｒｒｙ
Ｌｏｏｋａｈｅａｄ回路４５，４６及びゲートＧ11，
Ｇ12は下位演算器４と上位演算器を接続し、倍語（ここ
では４ビット長）演算を実行する際の制御信号を生成す
る回路である。演算モードデータＭ1，Ｍ0が０のとき下
位演算器４のｐｒｏｐａｇａｔｅ信号Ｐとｇｅｎｅｒａ
ｔｅ信号Ｇは有効となり、上位演算器３と下位演算器は
一体となったＣａｒｒｙ Ｌｏｏｋａｈｅａｄ演算器と
なる。モードデータＭ1及びＭ0が上記以外では、ゲート
Ｇ11は１に固定し、ゲートＧ12は０に固定してあるた
め、下位演算器４の桁上げ制御信号は無効となり、上位
演算器３及び下位演算器４は独立の２ビット演算器とな
る。ゲートＧ13はモードデータＭ1及びＭ0が０のとき下
位のゼロ検出データＺＬを上位のゼロ検出データＺＨに
反映するためにある。以上の結果、演算モードデータＭ
1及びＭ0が０のとき、上位演算器３及び下位演算器４は
一体化した全語演算器となり、それ以外のとき、独立な
演算器となる。 【００２０】次に実施例の演算処理装置全体の動作例を
図１、図２、図５、図６及び図８により説明する。 【００２１】モードデータＭ1＝０かつＭ0＝０の時、上
位演算選択回路１１及び下位演算選択回路１２は演算指
定レジスタ７の演算指定データＦＣを選択し、桁上げ選
択回路６は上位桁上げデータＣ1、下位桁上げデータＣ2
として演算ステータスレジスタ６２の桁上げフラグＣＣ
を出力し、上位演算器３は被演算上位データＩＨ1と演
算上位データＩＨ2を演算指定データＦＣに従い演算
し、上位演算結果データＲ1を演算結果格納レジスタ５
の上位に格納する。下位演算器４は被演算下位データＩ
Ｌ1と演算下位データＩＬ2を演算指定データＦＣに従い
演算し、下位演算結果データＲ2を演算結果格納レジス
タ５の下位に格納する。演算ステータスレジスタ６１に
は上位演算結果フラグＳ1が格納され、上位下位ステー
タスレジスタ６２，６３はＨｏｌｄしている。 【００２２】以上の動作により、被演算レジスタ１の全
語データと演算レジスタ２の全語データが演算指定デー
タＦＣに従った演算を行われ、演算結果格納レジスタ５
に全語データとして演算結果が格納される。演算モード
データＭ1＝０及びＭ0＝１の時、演算結果格納レジスタ
５の下位ワードはＨｏｌｄ状態であり、結果フラグ選択
回路６１も上位演算結果フラグＳ1を選択しているた
め、上位演算のみが意味をもつ。上位演算選択回路１１
は演算指定データＦＣを選択し、上位演算器３は被演算
上位データＩＨ1と演算上位データＩＨ2を演算指定デー
タＦＣに従って演算し、演算結果格納レジスタ５の上位
ワードに格納する。演算モードデータＭ1＝１及びＭ0＝
０の時は、Ｍ1＝０，Ｍ0＝１と同様にして、被演算下位
データＩＬ1と演算下位データＩＬ2を演算指定データＦ
Ｃに従い演算し、演算結果格納レジスタ５の下位ワード
に格納する。演算結果格納レジスタ５の上位ワード、上
位演算ステータスレジスタ６３及び下位演算ステータス
レジスタ６４はＨｏｌｄ状態である。 【００２３】演算モードデータＭ1＝１及びＭ0＝１の
時、上位演算選択回路１１は上位演算指定データＦＣＡ
を選択し、上位演算器３は被演算上位データＩＨ1と演
算上位データＩＨ2を上位演算指定データＦＣＡに従い
演算し、演算結果格納レジスタ５の上位ワードに上位演
算結果データＲ1を格納する。上位演算器３の上位演算
結果フラグＳ1は上位演算ステータスレジスタ６３に格
納される。下位演算選択回路１２は下位演算指定データ
ＦＣＢを選択し、下位演算器４は被演算下位データＩＬ
1と演算下位データＩＬ2を下位演算指定データＦＣＢに
従い演算し、演算結果格納レジスタ５の下位ワードに下
位演算結果データＲ2を格納する。下位演算器４の下位
演算結果フラグＳ2は下位演算ステータスレジスタ６４
に格納される。演算ステータスレジスタ６２はＨｏｌｄ
状態である。 【００２４】以下に実施例の効果を説明する。 【００２５】２次元グラフィックスにおいて、例えば画
の発生では、ドットの座標の現在値（Ｘ，Ｙ）に対
し、次のドット座標は（Ｘ＋ΔＸ，Ｙ＋ΔＹ）となる。
この時、ΔＸ及びΔＹの値は直線のパラメータにより、
±１あるいは０の値をとる。通常の演算処理装置では、
Ｘ座標の演算とＹ座標の演算を別に２ しなければなら
ないが、実施例の演算処理装置では、被演算データ格納
レジスタ１の上位ワードにＸを、下位ワードにＹを格納
し、演算データ格納レジスタ２の上位ワード、下位ワー
ドにそれぞれ１を格納し、ΔＸ＝１の時はＦＣＡとして
６を、ΔＸ＝−１の時はＦＣＡとして７を指定すること
により演算が実行できる。ΔＹについても同様にＦＣＢ
を指定することで、演算が実行できる。ΔＸが０のとき
は演算モードデータＭを２とすることで、ΔＹが０のと
きはＭを１とすることで、Ｘ及びＹの歩進が１演算で実
行でき、座標歩進演算処理時間が半分となり高速化が図
れる。 【００２６】なお、本実施例では演算処理装置を２分割
してあるが、３つ以上に分割してもよいのは明らかであ
る。また、その際に、分割したユニットの中から複数の
ユニットを使い一つの演算ユニットとしてもよいことも
明らかである。本実施例では、演算の組合せは上位ワー
ド同志、下位ワード同志としているが、上位ワードと下
位ワード、下位ワードと上位ワードの演算としてもよい
ことも明らかである。 【００２７】 【発明の効果】本発明によれば、ステータスレジスタに
格納された各単位演算結果フラグと全体演算結果フラグ
とを選択して複数の演算手段に帰還させるように構成し
たので、単位毎の演算処理と全体に対する演算処理とが
継続して混在しても前回の演算処理結果のフラグが格納
されているので、常に正しい演算処理を継続してしかも
高速度で実行することができ効果を奏する。
にビットマップディスプレイ等の二次元アドレス計算処
理に好適な演算処理装置に関する。 【０００２】 【従来の技術】従来の演算処理装置では全語演算、半語
演算を行うことは可能であったが半語演算時には、演算
処理装置の半分だけが使われ、残りの半分は使用されて
いない。このため半語演算を多く使う処理においては、
演算処理装置のデータ処理能力は半減してしまうという
問題があった。このような、全語、半語演算を行う演算
処理装置としては、例えばＡＤＶＡＮＣＥＤ ＭＩＣＲ
Ｏ ＤＥＶＩＣＥＳ 社のＡｍ２９１１６がある。 【０００３】また、従来技術としては、特開昭５４−７
１５３３号公報および特開昭５０−１２２８３６号公報
が知られている。 【０００４】 【発明が解決しようとする課題】上記従来技術において
は、単位毎の演算内容と全体における演算内容とにおい
て前回の演算結果に基づくフラグの帰還について考慮さ
れていなかった。 【０００５】本発明の目的は、上記従来技術の課題を解
決すべく、単位毎の演算処理と全体についての演算処理
とを、継続して混在しても常に正しい演算処理を高速度
で実行できるようにした演算処理装置を提供することに
ある。 【０００６】 【課題を解決するための手段】本発明は、上記目的を達
成するために、複数の分割した単位で独立に演算処理す
る単位モードと全体で１つの演算処理をする全体モード
とを指定する演算モード指定手段と、前記単位毎の演算
内容と全体に対する演算内容とを格納する演算指定レジ
スタと、前記演算モード指定手段で指定される単位モー
ドと全体モードとに応じて前記演算指定レジスタで指定
される単位演算内容と全体演算内容とを選択する第１の
選択手段と、被演算データと演算データとに対して前記
第１の選択手段で選択された単位毎の演算内容に基づく
演算処理と全体についての演算内容に基づく演算処理と
を施す複数の演算手段と、該複数の演算手段の各々で単
位毎に演算処理された各単位演算結果フラグと前記複数
の演算手段全体において演算処理された全体演算結果フ
ラグとを格納するステータスレジスタと、該ステータス
レジスタに格納された各単位演算結果フラグと全体演算
結果フラグとを選択して前記複数の演算手段に帰還させ
る第２の選択手段と、前記複数の演算手段の各々におけ
る演算結果を格納する記憶手段とを備えたことを特徴と
する演算処理装置である。 【０００７】具体的には、算術論理演算処理装置（ＡＬ
Ｕ：Ａrithmetic Ｌogic Ｕnit）は、基本的にはビット
単位に演算を実行する独立な回路で構成されており、算
術演算の桁上げの部分だけが他のビットに依存した回路
構成となっている。桁上げ回路は、大別するとＲｉｐｐ
ｌｅ Ｃａｒｒｙ方式、Ｃａｒｒｙ Ｌｏｏｋａｈｅａ
ｄ方式の２つの方式があるが、どちらの方式も演算ビッ
ト幅の拡張が可能である。 【０００８】 【作用】上記構成により、例えば４ビットのＡＬＵを複
数個使うことで、８ビット、１６ビット等のＡＬＵを作
ることが可能である。 【０００９】また、逆に例えば１６ビットのＡＬＵで８
ビットの演算を実行することも可能であり、市販されて
いるマイクロコンピュータで実際に用いられている。し
かしながら、例えば１６ビットＡＬＵで８ビットの演算
を実行する場合、残りの８ビットは使用されていないこ
とになる。この場合、残り８ビットのＡＬＵは以上に述
べたように、桁上げの問題を除けば演算の実行は可能で
あり、例えば２次元グラフィックスのようにｘ座標、ｙ
座標の計算を１組のデータとして演算を実行する場合、
残り８ビットのＡＬＵで同時に演算処理を実行すること
で、演算処理効率が上がり、高速な演算処理が実現でき
る。 【００１０】また、ステータスレジスタに格納された各
単位演算結果フラグと全体演算結果フラグとを選択して
複数の演算手段に帰還させるように構成したので、単位
毎の演算処理と全体に対する演算処理とが継続して混在
しても前回の演算処理結果のフラグが格納されているの
で、常に正しい演算処理を継続してしかも高速度で実行
することができる。 【００１１】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。 【００１２】図１は、演算処理装置の一実施例を示すブ
ロック図である。１は被演算データ格納レジスタ、２は
演算データ格納レジスタ、３は上位演算器、４は下位演
算器、５は演算結果格納レジスタ、６は桁上げ選択回
路、７は演算指定レジスタ、８は上位演算指定レジス
タ、９は下位演算指定レジスタ、１０は演算モード指定
レジスタ、１１は上位演算選択回路、１２は下位演算選
択回路、ＩＨ1は被演算上位データ、ＩＬ1は被演算下位
データ、ＩＨ2は演算上位データ、ＩＬ2は演算下位デー
タ、Ｍは演算モード指定データ、ＦＣは演算指定デー
タ、ＦＣＡは上位演算指定データ、ＦＣＢは下位演算指
定データ、Ｃは下位演算器４から上位演算器３への桁上
げ制御データ、Ｒ1は上位演算結果データ、Ｓ1は上位演
算結果フラグ、Ｒ2は下位演算結果データ、Ｓ2は下位演
算結果フラグ、Ｃ2は上位桁上げデータ、Ｃ2は下位桁上
げデータである。 【００１３】図２は桁上げ選択回路６のブロック図であ
る。６１は結果フラグ選択回路、６２は演算ステータス
レジスタ、６３は上位演算ステータスレジスタ、６４は
下位演算ステータスレジスタ、６５は上位桁上げ選択回
路、６６は下位桁上げ選択回路、Ｓは演算結果フラグ、
ＣＣは演算ステータスレジスタ６２の桁上げステータス
データ、ＣＣ1は上位演算ステータスレジスタ６３の上
位桁上げステータスデータ、ＣＣ2は下位演算ステータ
スレジスタ６４の下位桁上げステータスデータである。 【００１４】図３、図４は上位演算器３、下位演算器４
の回路図である。図では簡単にするため２ビットの回路
構成で書いてある。図５は演算器の演算機能表、図６は
演算器の演算モード表である。３１，３２，４１，４２
はビット演算選択回路で図７に回路図を示す。３３，３
４，３５，４３，４４，４５，４６はＣａｒｒｙ Ｌｏ
ｏｋａｈｅａｄ回路、Ｉ1，Ｉ2，Ｉ3，Ｉ4は機能コード
反転用インバータ、Ｇ1〜Ｇ8は演算用ＥＯＲ、Ｇ9，Ｇ
10はゼロ検出ゲート、Ｇ11〜Ｇ13はfull word operatio
n 時の制御用ゲート、Ｇ14〜Ｇ19は桁上げ付演算と桁上
げ無し演算制御用ゲートである。Ｃ1，Ｃ2は桁上げ入
力、ＦＣ11，ＦＣ10，ＦＣ21，ＦＣ20はＦＣ1及びＦＣ0
の２ビットの信号、ＩＨ11，ＩＨ10，ＩＨ21，ＩＨ20，
ＩＬ11，ＩＬ10，ＩＬ21，ＩＬ20はＩＨ1，ＩＨ2，ＩＬ
1，ＩＬ2の２ビットデータ、ＺＬ，ＺＨはゼロ検出デー
タ、Ｍ0，Ｍ1は演算モード指定データＭの２ビットの信
号である。Ｐ，Ｇは下位演算器４から上位演算器３への
桁上げ制御データの２ビットの信号、Ｒ11，Ｒ10，
Ｒ21，Ｒ20はＲ1，Ｒ2の２ビットの信号、ＣＯＬ，ＣＯ
Ｈは下位演算器４及び上位演算器３の桁上げ信号であ
る。図５のＦ0〜Ｆ2は上位演算器３のＦＣ10〜ＦＣ12、
または下位演算器４のＦＣ20〜ＦＣ22を表わしており、
２つの論理演算と４つの算術演算を指示する。図６のＭ
0，Ｍ1は演算モード指定コードＭの２ビット信号で、１
つの全語演算と２つの半語演算と１つの独立半─
─語演算を指示する。図７のＦ0，Ｆ0，Ｆ1，Ｆ1は図
５のＦ0，Ｆ1と同じであり、Ｆ0，Ｆ1はそれぞれの反転
データを示す。Ａｉは１ビットの被演算入力データであ
り、図３のＩＨ10，ＩＨ11、図４のＩＬ10，ＩＬ11に対
応し、Ｂｉは１ビットの演算入力データであり、図３の
ＩＨ20，ＩＨ21、図４のＩＬ20，ＩＬ21に対応し、Ｐｉ
はＣａｒｒｙ Ｌｏｏｋａｈｅａｄのｐｒｏｐａｇａｔ
ｅ信号に相当し、図３及び図４のＰ1〜Ｐ4に対応する。
ＧｉはＣａｒｒｙ Ｌｏｏｋａｈｅａｄのｇｅｎｅｒａ
ｔｅ信号に相当し図３及び図４のＧ1〜Ｇ4に対応する。 【００１５】図８は結果フラグ選択回路６１、演算ステ
ータスレジスタ６２、上位演算ステータスレジスタ６
３、下位演算ステータスレジスタ６４、上位桁上げ選択
回路６５、下位桁上げ選択回路６６、演算結果格納レジ
スタ５、上位演算選択回路１１及び下位演算選択回路１
２の動作表である。結果フラグ選択回路６１の出力はＭ
1＝０で上位演算結果フラグＳ1を、Ｍ1＝１で下位演算
結果フラグＳ2を選択し、演算ステータスレジスタ６２
はＭ1＝１かつＭ0＝１の時Ｈｏｌｄ状態であり、それ以
外ではＳをＬｏａｄする。上位演算ステータスレジスタ
６３はＭ1＝１かつＭ0＝１の時上位演算結果フラグＳ1
をＬｏａｄし、それ以外ではＨｏｌｄ状態となり、下位
演算ステータスレジスタ６４はＭ1＝１かつＭ0＝１の時
下位演算結果フラグＳ2をＬｏａｄし、それ以外ではＨ
ｏｌｄ状態となる。上位桁上げ選択回路６５はＭ1＝１
かつＭ0＝１の時上位ステータスレジスタ６３の桁上げ
フラグＣＣｉを選択出力し、それ以外では演算ステータ
スレジスタ６２の桁上げフラグＣＣを選択出力する。下
位桁上げ選択回路６６はＭ1＝１かつＭ0＝１の時下位演
算ステータスレジスタ６４の桁上げフラグＣＣ2を選択
出力し、それ以外では演算ステータスレジスタ６２の桁
上げフラグＣＣを選択出力する。演算結果格納レジスタ
５は、Ｍ1＝０かつＭ0＝０及びＭ1＝１かつＭ0＝１の時
上位ワードに上位演算結果データＲ1を、下位ワードに
下位演算結果データＲ2をＬｏａｄし、Ｍ1＝０かつＮ0
＝１の時上位ワードに上位演算結果データＲ1をＬｏａ
ｄし、下位ワードはＨｏｌｄ状態とし、Ｍ1＝１かつＭ0
＝０の時上位ワードはＨｏｌｄ状態とし、下位ワードに
下位演算結果データＲ2をＬｏａｄする。上位演算選択
回路１１はＭ1＝１，Ｍ0＝１の時ＦＣＡを出力し、それ
以外ではＦＣを出力し、下位選択回路１２はＭ1＝１，
Ｍ0＝１でＦＣＢ、それ以外の時ＦＣを出力する。 【００１６】以下、本実施例の動作説明をする。 【００１７】まず、上位演算器３と下位演算器４の動作
説明を図３、図４、図５及び図６を用いて行う。 【００１８】上位演算器３は演算ビット数に対応し、２
つのユニットに大別される。下位ビットのユニットは、
ビット演算選択回路３１と演算用ＥＯＲＧ1とＧ2とＣａ
ｒｒｙ Ｌｏｏｋａｈｅａｄ回路３３により構成され
る。Ｃａｒｒｙ Ｌｏｏｋａｈｅａｄ回路３３は演算指
定データＦＣ11＝０のとき０を出力し、上位演算結果デ
ータの下位ビットＲ10はＰ1＋Ｇ1と表わされる。ＦＣ11
＝１のときＣａｒｒｙＬｏｏｋａｈｅａｄ回路３３はＸ
を出力すると仮定すると、Ｒ10はＰ1＋Ｇ1＋Ｘ ＝０，ＦＣ10＝０のときＲ10はＩＨ10・ＩＨ20となり、
ＦＣ11＝０，ＦＣ10＝１のときＲ10はＩＨ10・ＩＨ20と
なり、ＦＣ11＝１，ＦＣ10＝０のときＲ10はＩＨ 10＋Ｉ
Ｈ20＋Ｘとなり、ＦＣ11＝１，ＦＣ10＝１のときＲ10は
ＩＨ10＋ＩＨ20Ｘとなる。これから、ＦＣ11＝０ではＣ
ａｒｒｙ Ｌｏｏｋａｈｅａｄ回路３３の出力Ｘと無関
係な論理演算となり、ＦＣ11＝１では、ＦＣ10＝０のと
きＩＨ10とＩＨ20の出力Ｘを桁上げデータとした算術加
算、ＦＣ10＝１のときＩＨ10と ２進データＹのビット反転Ｙと２の補数ｍｉｎｕｓ Ｙ
との間には、ｍｉｎｕｓ 演算ユニットは、ビット演算選択回路３２と演算用ＥＯ
ＲＧ3とＧ4とＣａｒｒｙＬｏｏｋａｈｅａｄ回路３４に
より構成され、下位ビットの演算ユニットと同様に、Ｃ
ａｒｒｙ Ｌｏｏｋａｈｅａｄ回路３４の出力を桁上げ
信号とした論理算術演算を実行する。下位演算器４の下
位ビット演算ユニットは、ビット演算選択回路４１と演
算用ＥＯＲＧ5とＧ6、Ｃａｒｒｙ Ｌｏｏｋａｈｅａｄ
回路４３により構成され、上位ビット演算ユニットはビ
ット演算選択回路４２と演算用ＥＯＲＧ7とＧ8、Ｃａｒ
ｒｙ Ｌｏｏｋａｈｅａｄ回路４４により構成され、上
位演算器３と同様に論理算術演算を実行する。 【００１９】図３及び図４では２ビットの演算器を用い
てあるが、ビット演算ユニットの中のＣａｒｒｙ Ｌｏ
ｏｋａｈｅａｄ回路を除けば全て同一の回路であり、ビ
ット位置に応じたＣａｒｒｙ Ｌｏｏｋａｈｅａｄ回路
を構成することで任意ビットに拡張できる。Ｃａｒｒｙ
Ｌｏｏｋａｈｅａｄ回路４５，４６及びゲートＧ11，
Ｇ12は下位演算器４と上位演算器を接続し、倍語（ここ
では４ビット長）演算を実行する際の制御信号を生成す
る回路である。演算モードデータＭ1，Ｍ0が０のとき下
位演算器４のｐｒｏｐａｇａｔｅ信号Ｐとｇｅｎｅｒａ
ｔｅ信号Ｇは有効となり、上位演算器３と下位演算器は
一体となったＣａｒｒｙ Ｌｏｏｋａｈｅａｄ演算器と
なる。モードデータＭ1及びＭ0が上記以外では、ゲート
Ｇ11は１に固定し、ゲートＧ12は０に固定してあるた
め、下位演算器４の桁上げ制御信号は無効となり、上位
演算器３及び下位演算器４は独立の２ビット演算器とな
る。ゲートＧ13はモードデータＭ1及びＭ0が０のとき下
位のゼロ検出データＺＬを上位のゼロ検出データＺＨに
反映するためにある。以上の結果、演算モードデータＭ
1及びＭ0が０のとき、上位演算器３及び下位演算器４は
一体化した全語演算器となり、それ以外のとき、独立な
演算器となる。 【００２０】次に実施例の演算処理装置全体の動作例を
図１、図２、図５、図６及び図８により説明する。 【００２１】モードデータＭ1＝０かつＭ0＝０の時、上
位演算選択回路１１及び下位演算選択回路１２は演算指
定レジスタ７の演算指定データＦＣを選択し、桁上げ選
択回路６は上位桁上げデータＣ1、下位桁上げデータＣ2
として演算ステータスレジスタ６２の桁上げフラグＣＣ
を出力し、上位演算器３は被演算上位データＩＨ1と演
算上位データＩＨ2を演算指定データＦＣに従い演算
し、上位演算結果データＲ1を演算結果格納レジスタ５
の上位に格納する。下位演算器４は被演算下位データＩ
Ｌ1と演算下位データＩＬ2を演算指定データＦＣに従い
演算し、下位演算結果データＲ2を演算結果格納レジス
タ５の下位に格納する。演算ステータスレジスタ６１に
は上位演算結果フラグＳ1が格納され、上位下位ステー
タスレジスタ６２，６３はＨｏｌｄしている。 【００２２】以上の動作により、被演算レジスタ１の全
語データと演算レジスタ２の全語データが演算指定デー
タＦＣに従った演算を行われ、演算結果格納レジスタ５
に全語データとして演算結果が格納される。演算モード
データＭ1＝０及びＭ0＝１の時、演算結果格納レジスタ
５の下位ワードはＨｏｌｄ状態であり、結果フラグ選択
回路６１も上位演算結果フラグＳ1を選択しているた
め、上位演算のみが意味をもつ。上位演算選択回路１１
は演算指定データＦＣを選択し、上位演算器３は被演算
上位データＩＨ1と演算上位データＩＨ2を演算指定デー
タＦＣに従って演算し、演算結果格納レジスタ５の上位
ワードに格納する。演算モードデータＭ1＝１及びＭ0＝
０の時は、Ｍ1＝０，Ｍ0＝１と同様にして、被演算下位
データＩＬ1と演算下位データＩＬ2を演算指定データＦ
Ｃに従い演算し、演算結果格納レジスタ５の下位ワード
に格納する。演算結果格納レジスタ５の上位ワード、上
位演算ステータスレジスタ６３及び下位演算ステータス
レジスタ６４はＨｏｌｄ状態である。 【００２３】演算モードデータＭ1＝１及びＭ0＝１の
時、上位演算選択回路１１は上位演算指定データＦＣＡ
を選択し、上位演算器３は被演算上位データＩＨ1と演
算上位データＩＨ2を上位演算指定データＦＣＡに従い
演算し、演算結果格納レジスタ５の上位ワードに上位演
算結果データＲ1を格納する。上位演算器３の上位演算
結果フラグＳ1は上位演算ステータスレジスタ６３に格
納される。下位演算選択回路１２は下位演算指定データ
ＦＣＢを選択し、下位演算器４は被演算下位データＩＬ
1と演算下位データＩＬ2を下位演算指定データＦＣＢに
従い演算し、演算結果格納レジスタ５の下位ワードに下
位演算結果データＲ2を格納する。下位演算器４の下位
演算結果フラグＳ2は下位演算ステータスレジスタ６４
に格納される。演算ステータスレジスタ６２はＨｏｌｄ
状態である。 【００２４】以下に実施例の効果を説明する。 【００２５】２次元グラフィックスにおいて、例えば画
の発生では、ドットの座標の現在値（Ｘ，Ｙ）に対
し、次のドット座標は（Ｘ＋ΔＸ，Ｙ＋ΔＹ）となる。
この時、ΔＸ及びΔＹの値は直線のパラメータにより、
±１あるいは０の値をとる。通常の演算処理装置では、
Ｘ座標の演算とＹ座標の演算を別に２ しなければなら
ないが、実施例の演算処理装置では、被演算データ格納
レジスタ１の上位ワードにＸを、下位ワードにＹを格納
し、演算データ格納レジスタ２の上位ワード、下位ワー
ドにそれぞれ１を格納し、ΔＸ＝１の時はＦＣＡとして
６を、ΔＸ＝−１の時はＦＣＡとして７を指定すること
により演算が実行できる。ΔＹについても同様にＦＣＢ
を指定することで、演算が実行できる。ΔＸが０のとき
は演算モードデータＭを２とすることで、ΔＹが０のと
きはＭを１とすることで、Ｘ及びＹの歩進が１演算で実
行でき、座標歩進演算処理時間が半分となり高速化が図
れる。 【００２６】なお、本実施例では演算処理装置を２分割
してあるが、３つ以上に分割してもよいのは明らかであ
る。また、その際に、分割したユニットの中から複数の
ユニットを使い一つの演算ユニットとしてもよいことも
明らかである。本実施例では、演算の組合せは上位ワー
ド同志、下位ワード同志としているが、上位ワードと下
位ワード、下位ワードと上位ワードの演算としてもよい
ことも明らかである。 【００２７】 【発明の効果】本発明によれば、ステータスレジスタに
格納された各単位演算結果フラグと全体演算結果フラグ
とを選択して複数の演算手段に帰還させるように構成し
たので、単位毎の演算処理と全体に対する演算処理とが
継続して混在しても前回の演算処理結果のフラグが格納
されているので、常に正しい演算処理を継続してしかも
高速度で実行することができ効果を奏する。
【図面の簡単な説明】
【図１】実施例の演算処理装置のブロック図である。
【図２】桁上げ選択回路のブロック図である。
【図３】上位演算器の回路図である。
【図４】下位演算器の回路図である。
【図５】演算機能表である。
【図６】演算モード表である。
【図７】ビット演算選択回路である。
【図８】フラグ選択回路、ステータスレジスタ、桁上げ
選択回路、結果格納レジスタ及び演算選択回路の動作表
である。 【符号の説明】 １…被演算データ格納レジスタ、 ２…演算データ格
納レジスタ、３…上位演算器、 ４…下位演算器、
５…演算結果格納レジスタ、６…桁上げ選択回路、
７…演算指定レジスタ、８…上位演算指定レジスタ、
９…下位演算指定レジスタ、１０…演算モード指定
レジスタ、 １１…上位演算選択回路、１２…下位演
算選択回路、 ６１…結果フラグ選択回路、６２…演
算ステータスレジスタ、 ６３…上位演算ステータス
レジスタ、６４…下位演算ステータスレジスタ、 ６
５…上位桁上げ選択回路、６６…下位桁上げ選択回路、
３１，３２，４１，４２…ビット演算選択回路、３３〜
３５，４３〜４６…Ｃａｒｒｙ Ｌｏｏｋａｈｅａｄ回
路。
選択回路、結果格納レジスタ及び演算選択回路の動作表
である。 【符号の説明】 １…被演算データ格納レジスタ、 ２…演算データ格
納レジスタ、３…上位演算器、 ４…下位演算器、
５…演算結果格納レジスタ、６…桁上げ選択回路、
７…演算指定レジスタ、８…上位演算指定レジスタ、
９…下位演算指定レジスタ、１０…演算モード指定
レジスタ、 １１…上位演算選択回路、１２…下位演
算選択回路、 ６１…結果フラグ選択回路、６２…演
算ステータスレジスタ、 ６３…上位演算ステータス
レジスタ、６４…下位演算ステータスレジスタ、 ６
５…上位桁上げ選択回路、６６…下位桁上げ選択回路、
３１，３２，４１，４２…ビット演算選択回路、３３〜
３５，４３〜４６…Ｃａｒｒｙ Ｌｏｏｋａｈｅａｄ回
路。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 木村 光一
横浜市戸塚区吉田町292番地株式会社日立
製作所マイクロエレクトロニクス機器開発
研究所内
(72)発明者 占部 喜一郎
秦野市堀山下１番地株式会社日立製作所神
奈川工場内
(72)発明者 関山 秀樹
日立市東多賀町１丁目１番１号株式会社日
立製作所多賀工場内
Claims (1)
- 【特許請求の範囲】 １．複数の分割した単位で独立に演算処理する単位モー
ドと全体で１つの演算処理をする全体モードとを指定す
る演算モード指定手段と、前記単位毎の演算内容と全体
に対する演算内容とを格納する演算指定レジスタと、前
記演算モード指定手段で指定される単位モードと全体モ
ードとに応じて前記演算指定レジスタで指定される単位
演算内容と全体演算内容とを選択する第１の選択手段
と、被演算データと演算データとに対して前記第１の選
択手段で選択された単位毎の演算内容に基づく演算処理
と全体についての演算内容に基づく演算処理とを施す複
数の演算手段と、該複数の演算手段の各々で単位毎に演
算処理された各単位演算結果フラグと前記複数の演算手
段全体において演算処理された全体演算結果フラグとを
格納するステータスレジスタと、該ステータスレジスタ
に格納された各単位演算結果フラグと全体演算結果フラ
グとを選択して前記複数の演算手段に帰還させる第２の
選択手段と、前記複数の演算手段の各々における演算結
果を格納する記憶手段とを備えたことを特徴とする演算
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6163550A JPH0784758A (ja) | 1994-07-15 | 1994-07-15 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6163550A JPH0784758A (ja) | 1994-07-15 | 1994-07-15 | 演算処理装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208268A Division JPH081592B2 (ja) | 1984-10-05 | 1984-10-05 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784758A true JPH0784758A (ja) | 1995-03-31 |
Family
ID=15776034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6163550A Pending JPH0784758A (ja) | 1994-07-15 | 1994-07-15 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6550000B1 (en) | 1999-01-29 | 2003-04-15 | Mitsubishi Denki Kabushiki Kaisha | Processor to execute in parallel plurality of instructions using plurality of functional units, and instruction allocation controller |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5471533A (en) * | 1977-11-18 | 1979-06-08 | Toshiba Corp | Arithmetic logic operation circuit |
| JPS55153051A (en) * | 1979-05-17 | 1980-11-28 | Hitachi Ltd | Arithmetic control system |
| JPS55159246A (en) * | 1979-05-28 | 1980-12-11 | Toshiba Corp | Operating control system |
-
1994
- 1994-07-15 JP JP6163550A patent/JPH0784758A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5471533A (en) * | 1977-11-18 | 1979-06-08 | Toshiba Corp | Arithmetic logic operation circuit |
| JPS55153051A (en) * | 1979-05-17 | 1980-11-28 | Hitachi Ltd | Arithmetic control system |
| JPS55159246A (en) * | 1979-05-28 | 1980-12-11 | Toshiba Corp | Operating control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6550000B1 (en) | 1999-01-29 | 2003-04-15 | Mitsubishi Denki Kabushiki Kaisha | Processor to execute in parallel plurality of instructions using plurality of functional units, and instruction allocation controller |
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