JPH11224194A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 条件付き演算命令を含んだプログラムにおい
て、命令のスケジューリングの自由度が向上させること
のできるデータ処理装置を提供する。 【解決手段】 分岐の演算を実行するＰＣ制御部１３に
おいて、命令デコードユニット２でデコードされた結果
を保持する第１のレジスタ３０、演算の実行条件を示し
た情報（条件指定フィールドの値）を保持するレジスタ
３１、実行条件を判断する時期を示した情報（ＰＣのア
ドレス値）を保持するレジスタ３２を備えている。レジ
スタ３２に保持された値がＰＣ値と一致したときに、レ
ジスタ３１の情報に従って、実行条件の判断を開始す
る。もし条件を満たしていれば、レジスタ３０に保持さ
れた内容に基づきＰＣ制御部１３が演算を実行する。実
行条件を判断する時期を遅延させることができ、この遅
延している間にその実行条件を決定するための演算を行
える。従って分岐命令はプログラム上実行条件を決定す
る演算命令より前に置くことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、プログラムシー
ケンスにおいて条件付き演算命令をうまくスケジューリ
ングするためのデータ処理装置に関するものである。

【０００２】

【従来の技術】従来、パイプラインにより複数の命令を
順々に実行するマイクロプロセッサにおいて、分岐命令
の実行はパイプラインを乱してプロセッサの処理効率を
低下させる１つの原因となっている。この処理性能の低
下を防止するために、例えば遅延スロットを用いた手法
がある。

【０００３】プログラマーが次の命令シーケンス１を作
成したとする。 〈命令シーケンス１〉 （Ｉ０） CMPEQ r10,r11 （Ｉ１） ADD r1,r2 （Ｉ２） BRA F0=1 H■1000 （Ｉ３） ・・・・・・ （Ｉ４） ・・・・・・

【０００４】命令Ｉ０は、レジスタ10とレジスタ11とを
比較して等しければフラグF0をセットする比較命令であ
る。命令Ｉ１は、レジスタr1とレジスタr2との内容を加
算してレジスタr1に書き込む加算命令である。命令Ｉ２
は、フラグF0がセットされていたら、メモリの1000番地
にある命令に分岐する条件分岐命令である。命令Ｉ３、
Ｉ４は任意の命令で、命令Ｉ２が実行される時点ではす
でにマイクロプロセッサに投入されている。命令Ｉ２の
実行により分岐が発生したらパイプライン処理中の命令
Ｉ３、Ｉ４は無効化される。

【０００５】そこで、命令Ｉ１は、命令Ｉ２の分岐条件
を決定する演算を行う命令ではなく、命令Ｉ２の分岐に
拘わらず実行される命令であることを考慮して、次の命
令シーケンス２のような命令のスケジューリングを行
う。 〈命令シーケンス２〉 （Ｉ０） CMPEQ r10,r11 （Ｉ２） BRA F0=1 H■1000 （Ｉ１） ADD r1,r2 （Ｉ５） NOP

【０００６】命令Ｉ２の実行により1000番地への分岐が
決定されたとしても、すでにパイプラインに投入され、
処理されている命令Ｉ１は無効にすることなく実行すれ
ばよく、命令Ｉ２の実行される時点で２つ命令がパイプ
ラインに投入されているアーキテクチャの場合、遅延ス
ロットは２つの命令で埋められることになる。命令シー
ケンス２の場合、遅延スロットは命令Ｉ１、Ｉ５により
構成される。命令Ｉ５はいわゆるNOP（no operation ）
命令である。命令Ｉ２により分岐が決定されると命令Ｉ
５の次には分岐先の命令がフェッチされる。この命令シ
ーケンス１から命令シーケンス２へのスケジューリング
はプログラム自身あるいはコンパイラーにより行われ
る。このような命令のスケジューリングに関して、“Co
mputer Architecture: A Quantitative Approach, Morg
an Kaufmann 社, 1990年”で種々の手法が提案されてい
る。

【０００７】

【発明が解決しようとする課題】このように、マイクロ
プロセッサの処理能力を最大に発揮させるために、プロ
グラム上で命令をスケジューリングする技術は重要であ
る。しかしながら命令の種類によってスケジューリング
する上で種々の制約が存在する。上記の例によると、命
令シーケンスにおいて、命令Ｉ２の条件分岐命令はその
実行条件を決定する命令Ｉ０より前に置くことはできな
い。これは、命令Ｉ２が分岐の条件であるフラグF0の内
容を参照する際、まだその条件を決定する命令Ｉ０の実
行が終了できないからである。 このようにして、条件
付きの分岐命令に限らず条件付きの算術演算命令も同様
に命令のスケジューリングの自由度を損ねる原因とな
る。

【０００８】ＶＬＩＷ（very long instruction word）
タイプのマイクロプロセッサにおいては、並列に実行す
ることのできる複数のサブ命令を１つの命令セットで表
現している。このタイプではどの命令が並列に実行でき
るかを考慮した高度なスケジューリング技術が必要とな
り、条件付きの演算命令の存在により、いわゆるＮＯＰ
（No Operation）命令というプログラム上意味のない命
令を命令シーケンスに挿入しなければならないことが多
くなる。ＮＯＰ（No Operation）命令を処理することも
マイクロプロセッサの処理性能を低下させる原因でもあ
る。

【０００９】しかるに、本発明の技術課題は、条件付き
の演算命令を処理するデータ処理装置において、自由度
の高い命令のスケジューリングができる環境をプログラ
マに提供することである。

【００１０】

【課題を解決するための手段】この発明によるデータ処
理装置は、プログラムシーケンスに記述されたコード化
された複数の演算命令を順次デコードして、各演算命令
に対応する制御信号を出力する命令デコーダ、および、
この命令デコーダから出力される制御信号に従って、複
数の演算命令によりそれぞれ指定された演算を実行する
命令実行部を備えている。第１の演算命令に関して、第
１の期間でデコーダされ、これに続く第２の期間でその
指定される演算が実行される。一方、所定の条件の基で
演算が実行される第２の演算命令に関して、第３の期間
でデコードされ、第３の期間の終わりから第２の期間と
同じ時間、あるいはそれより長い時間が経過した後に開
始される第４の期間において、命令実行部が所定の条件
を満たしているか否かを判断し、その判断結果に応じて
第２の演算命令で指定された演算を実行している。

【００１１】データ処理装置は、さらに、保持される値
を可変に設定できる遅延量指定レジスタを備えている。
命令実行部は前記遅延量指定レジスタに遅延量として保
持されている値に応じて第２の演算命令が所定の条件を
満たしているかの判断を開始している。

【００１２】コード化された第２の演算命令は、演算を
指定する演算指定フィールドと、第３の期間の終わりか
ら第４の期間の開始までの間隔を指定する遅延量指定フ
ィールドとを有し、遅延量指定レジスタには、遅延量指
定フィールドに記述された内容に従って遅延量が設定さ
れる。

【００１３】データ処理装置は、さらに、複数の演算命
令の各々に対応付けられたアドレスを順次カウントして
保持するプログラムカウンタを備えている。遅延量指定
レジスタは遅延量としてアドレス値を保持するものであ
り、命令実行部は、遅延量指定レジスタに保持されたア
ドレス値がプログラムカウンタの値と一致したことに応
答して、第２の演算命令が所定の条件を満たしているか
の判断を開始している。

【００１４】命令実行部は第４の期間に含まれる第５の
期間において、所定の条件を満たしているか否かを判断
する。そして命令実行部は第４の期間に含まれており且
つこの第５の期間の終了して第２の期間と同じ時間ある
いはそれより長い時間が経過して開始する第６の期間に
所定の条件を満たしたときに第２の演算命令で指定され
た演算を実行している。

【００１５】データ処理装置は、各々はその保持される
値を可変に設定できる第１および第２の遅延量指定レジ
スタを備えている。命令実行部は、第１の遅延量指定レ
ジスタに第１の遅延量として保持されている値に従って
第２の演算命令が所定の条件を満たしているかの判断を
開始し、第２の遅延量指定レジスタに第２の遅延量とし
て保持されている値に従って第２の演算命令所定の条件
を満たしたときに第２の演算命令で指定された演算を開
始して実行している。

【００１６】コード化された第２の演算命令は、演算を
指定する演算指定フィールドと、第３の期間の終わりか
ら第４の期間の開始までの時間を指定する第１の遅延量
指定フィールドと、第５の期間の終わりから第６の期間
の開始までの時間を指定する第２の遅延量指定フィール
ドとを有している。第１の遅延量指定レジスタには、第
１の遅延量指定フィールドに記述された内容に従って第
１の遅延量が設定され、第２の遅延量指定レジスタに
は、第２の遅延量指定フィールドに記述された内容に従
って第２の遅延量が設定される。

【００１７】第１および第２の遅延量指定レジスタはそ
れぞれ第１および第２の遅延量としてアドレス値を保持
している。命令実行部は第１の遅延量指定レジスタに保
持されたアドレス値がプログラムカウンタの値と一致し
たことに応答して、所定の条件が満たされているかの判
断を開始している。さらに命令実行部は、第２の遅延量
指定レジスタに保持されたアドレス値がプログラムカウ
ンタの値と一致したことに応答して、所定の条件を満た
した場合に第２の演算命令で指定された演算を開始し実
行している。

【００１８】複数の演算命令のうち第３の演算命令に関
し、第３の期間より後に開始される第７の期間において
命令デコーダでデコードされ、前記第７の期間より後に
開始される第８の期間において第３の演算命令で指定さ
れた命令実行部で演算が実行されその演算結果が所定の
記憶場所に書き込まれる。このとき、第２の演算命令
は、第３の演算命令の演算結果が所定の値を有している
場合に実行される演算命令を指定しており、命令実行部
は、第４の期間の開始が少なくとも第８の期間の後にな
るように、所定の記憶場所を参照して演算を実行すべき
か否か決定している。

【００１９】所定の記憶場所はフラグあるいはレジスタ
である。また第３の演算命令は、２つのレジスタの値を
比較して、その比較結果を前記所定の記憶場所に書き込
む比較命令である。さらに、第２の演算命令は、分岐命
令、ジャンプ命令、あるいは加算命令である。

【００２０】複数の演算命令の各々は、演算の内容を指
定する演算指定フィールドと、その演算の実行条件を指
定する条件指定フィールドと、その実行条件を判断する
タイミングを遅延させる量を指定する遅延量指定フィー
ルドとを有している。

【００２１】第１の演算命令が無条件に実行される命令
であれば、第１の演算命令の条件指定フィールに無条件
であることを示す情報が記述されている。命令デコーダ
は、第１の演算命令における演算指定フィールドに従っ
て第１の制御信号を出力し、条件指定フィールドに基づ
き、第２の期間で前記第１の演算命令で指定された演算
を実行するように前記命令実行部を制御する。

【００２２】また、第１の演算命令が条件付き演算命令
であれば条件指定フィールドおよび遅延量指定フィール
ドに、それぞれ第２の演算命令の所定の条件とは別の条
件を示す情報、および第１の期間に前記別の条件を判断
することを示す情報が記述されている。命令デコーダ
は、第１の演算命令における演算指定フィールドに従っ
て第１の制御信号を出力し、条件指定フィールドおよび
遅延量指定フィールドに基づき、第２の期間で第１の演
算命令で指定された演算を実行するように命令実行部を
制御する。命令デコーダは、第１の演算命令における条
件指定フィールドおよび遅延量指定フィールドに従って
条件を満たしているか否かを判断し、その判断結果に応
じて第１の演算命令における演算指定フィールドに従っ
て第１の制御信号を出力する。

【００２３】第２の演算命令の条件指定フィールドおよ
び遅延量指定フィールドに、それぞれ所定の条件を示す
情報および第３の期間の終わりから第４の期間の開始ま
での間隔を示す情報が記述されている。命令デコーダ
は、第２の演算命令における演算指定フィールドに従っ
て第１の制御信号を出力し、第２の演算命令における遅
延量指定フィールドに従って第４の期間で所定の条件を
満たしているかを判断させるように命令実行部を制御
し、第２の演算命令における条件指定フィールドに従っ
て所定の条件を満たしたか否かを決定するように命令実
行部を制御する。

【００２４】また、この発明によるデータ処理装置は、
条件付きの演算命令をデコードして第１の制御信号を出
力する命令デコーダ、その第１の制御信号に従い演算を
実行する命令実行部を備えている。命令実行部は第１の
制御信号を保持させる第１のレジスタ、条件付き演算命
令に指定される演算が実行される条件を示す第１の情報
を保持させる第２のレジスタ、および、その条件の判断
を開始する時期を示す第２の情報を保持する第３のレジ
スタを含んでいる。そして命令実行部は、第３のレジス
タに保持された第２の情報に基づき、条件の判断が開始
される時期であることを検出したことに応答して第２の
レジスタに保持された第１の情報に基づき前記条件が満
たされているか否かの判断を開始し、その判断結果に応
じて第１のレジスタに保持された第１の制御信号を読み
出して演算命令に指定された演算の実行を開始する。

【００２５】第３のレジスタに保持される第２の情報を
可変に設定することができる。

【００２６】データ処理装置は、複数の演算命令の各々
に対応付けられたアドレスを順次カウントして保持する
プログラムカウンタを備えている。第３のレジスタに
は、第２の情報としてアドレス値が保持され、命令実行
部は第３のレジスタに保持されたアドレス値がプログラ
ムカウンタのアドレスと一致したことを検出し、その検
出に応答して条件が満たされているか否かの判断を開始
している。

【００２７】条件付き演算命令は、演算の内容を指定す
る演算指定フィールドと、その演算の実行条件を指定す
る条件指定フィールドと、その実行条件を判断する時期
を指定する遅延量指定フィールドとを有する。命令デコ
ーダは演算指定フィールドに記述された内容に基づいて
第１の制御信号を生成し、条件指定フィールドに記述さ
れた内容を第１の情報として出力するとともに遅延量指
定フィールドに記述された内容を出力する。命令デコー
ダから出力された第１の情報は第２のレジスタに保持さ
れる。そして命令実行部は、命令デコーダから出力され
る遅延量指定フィールドに従って第２の情報を第３のレ
ジスタに書き込む。

【００２８】命令実行部は、さらに、演算命令で指定さ
れた演算を開始する時期を示す第３の情報を保持する第
４のレジスタを有している。命令実行部はこの第３の情
報に従って、演算命令で指定された演算が開始される時
期であることを検出し、その検出結果に応答して条件が
満たされているか否かを判断し、さらにその判断結果に
応じて前記演算命令で指定された演算を開始する。

【００２９】データ処理装置は、複数の演算命令の各々
に対応付けられたアドレスを順次カウントして保持する
プログラムカウンタを備えている。第３のレジスタに
は、第２の情報としてアドレス値が保持され、第４のレ
ジスタには、第３の情報として第２の情報とは異なるア
ドレス値が保持されている。命令実行部は、第３のレジ
スタに保持されたアドレス値がプログラムカウンタのア
ドレスと一致したことを検出し、その検出に応答して条
件が満たされているか否かの判断を開始する、さらに命
令実行部は第４のレジスタに保持されたアドレス値がプ
ログラムカウンタのアドレスと一致したことを検出し、
その検出に応答して前記演算命令に指定された演算の実
行を開始している。

【００３０】コード化された条件付き演算命令は、演算
の内容を指定する演算指定フィールドと、その演算の実
行条件を指定する条件指定フィールドと、その実行条件
を判断する時期を指定する第１の遅延量指定フィールド
と、その演算実行を開始する時期を指定する第２の遅延
量指定フィールドを有している。命令デコーダは、演算
指定フィールドに記述された内容に基づいて第１の制御
信号を生成し、条件指定フィールドに記述された内容を
第１の情報として出力するとともに第１および第２の遅
延量指定フィールドに記述された内容を出力する。命令
実行部は、命令デコーダから出力された第１の遅延量指
定フィールドに記述された内容に従って第２の情報を第
３のレジスタに書き込み、さらに命令デコーダから出力
された第２の遅延量指定フィールドに記述された内容に
従って第３の情報を第４のレジスタに書き込む。

【００３１】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロプロセッサの構成を示すブロック図である。この
マイクロプロセッサは３２ビットの内部データバスを有
する３２ビットマイクロプロセッサである。図におい
て、２は命令ＲＡＭ６から６４ビット幅のＩＤバスを介
して入力した命令コードをデコードする処理を行う命令
デコードユニット（命令デコーダ）、３はアドレス計算
を行うメモリユニット（命令実行部）、４は論理演算や
シフト演算を行う整数演算ユニット（命令実行部）、５
は３２ビット×６４ワードの汎用レジスタ、７はデータ
が格納されるデータＲＡＭである。

【００３２】命令デコードユニット２において、８，９
はそれぞれ命令コードをデコードするデコーダ、１０は
プロセッサの状態を示すプロセッサ状態語（Processor
Status Word 、以下、プロセッサ状態語をＰＳＷと呼
ぶ）である。命令デコードユニット２は、さらに、デコ
ーダ８のデコード結果とＰＳＷ１０の内容にもとづいて
制御信号１１を作成し、それをメモリユニット３に与え
る。また、命令デコードユニット２は、デコーダ９のデ
コード結果とＰＳＷ１０の内容にもとづいて制御信号１
２を作成し、それを整数演算ユニット４に与える。

【００３３】メモリユニット３において、１３はジャン
プや分岐を含まない命令を実行するとＰＣ値に８を加え
て次に実行する命令に対するＰＣ値を算出するととも
に、ジャンプや分岐を含む命令の実行時に分岐変位をＰ
Ｃ値に加算したり、演算で指定されたアドレッシングモ
ードに応じた計算を行ってジャンプ先の命令に対するＰ
Ｃ値を計算するＰＣ制御部である。また、ＰＣ制御部１
３は、計算したＰＣ値を３２ビット幅のＩＡバスを介し
て命令ＲＡＭ６に送り、命令ＲＡＭ６から命令コードを
出力させる。１４はオペランドとなるデータのアクセス
を制御するメモリ制御部である。メモリ制御部１４は、
３２ビット幅のＤＡバスを介してアドレスデータをデー
タＲＡＭ７に転送し命令実行に必要なデータを６４ビッ
ト幅のＤＤバスを介してアクセスする。１５は汎用レジ
スタ５から３２ビット幅のＳ１バス、Ｓ２バス、Ｓ３バ
スを介して転送された最大３ワードのデータを用いて算
術論理演算を行い演算結果を３２ビット幅のＤ１バスを
介して汎用レジスタ５に転送するＡＬＵ、１６は汎用レ
ジスタ５からＳ１バス、Ｓ２バス、Ｓ３バスを介して転
送されたデータを用いてシフト演算を行い演算結果をＤ
１バスを介して汎用レジスタ５に転送するシフタであ
る。

【００３４】メモリユニット３に対して、Ｓ１バス、Ｓ
２バス、Ｓ３バス、Ｓ４バスを介して、３２ビット長の
データを一時に４ワード転送することが可能である。従
って、例えば、第１のレジスタの内容と第２のレジスタ
の内容との和でアドレッシングされるメモリの領域に第
３のレジスタの内容をストアするとともに、第３のレジ
スタの内容をストアしたアドレスに所定値を加算して得
られる値でアドレッシングされるメモリの領域に第４の
レジスタの内容をストアする２ワードストア命令を実現
することができる。また、メモリユニット３は、Ｄ１バ
スおよびＤ２バスを介して、メモリユニット３内での２
ワードの演算結果またはデータＲＡＭ７から転送された
２ワードのデータを汎用レジスタ５に転送することがで
きる。

【００３５】また、ＰＣ制御部１３はレジスタ３０、３
１、３２および３３、さらに１ビットを保持する記憶回
路３４を含む。メモリ制御部１４はレジスタ４０、４１
および４２を含む。ＡＬＵ１５はレジスタ５０、５１お
よび５２を含む。さらにシフタ１６はレジスタ６０、６
１および６２を含む。これらのレジスタに関しては後述
する。

【００３６】整数演算ユニット４において、１７は汎用
レジスタ５から３２ビット幅のＳ４バス、Ｓ５バス、Ｓ
６バスを介して転送された最大３ワードのデータを用い
て乗算を行い演算結果を３２ビット幅のＤ２バス、Ｄ３
バスを介して汎用レジスタ５に転送する乗算器、１８は
乗算の結果を累積加算または累積減算して保持するアキ
ュムレータである。アキュムレータとして、６４ビット
のものが２本ある。１９は汎用レジスタ５からＳ４バ
ス、Ｓ５バス、Ｓ６バスを介して転送された最大３ワー
ドのデータを用いて算術論理演算を行い演算結果をＤ２
バス、Ｄ３バスを介して汎用レジスタ５に転送するＡＬ
Ｕ、２０は汎用レジスタ５からＳ４バス、Ｓ５バス、Ｓ
６バスを介して転送されたデータを用いてシフト演算を
行い演算結果をＤ２バス、Ｄ３バスを介して汎用レジス
タ５に転送するシフタである。

【００３７】乗算器１７はレジスタ７０、７１、および
７２を含む。ＡＬＵ１９はレジスタ８０、８１および８
２を含む。さらにシフタ２０はレジスタ９０、９１およ
び９２を含む。これらのレジスタに関しても後述する。

【００３８】このマイクロプロセッサでは、汎用レジス
タ５から、最大６種類のレジスタ値を読み出すことが可
能であって、読み出されたデータは、それぞれ、Ｓ１バ
ス、Ｓ２バス、Ｓ３バス、Ｓ４バス、Ｓ５バス、Ｓ６バ
スに出力される。また、汎用レジスタ５には、Ｄ１バ
ス、Ｄ２バス、Ｄ３バスを介して最大３種類のレジスタ
値を同時に書き込むことが可能である。

【００３９】図２はマイクロプロセッサ１の命令フォー
マットを示す説明図である。命令フォーマットとして、
図２（ａ）に示すような１つの命令コードで２つの演算
（operation ）を指示する２演算命令のフォーマット１
０１と、図２（ｂ）に示すような１つの命令コードで１
つの演算を指示する１演算命令のフォーマット１０２と
がある。２演算命令のフォーマット１０１には、フィー
ルド１０３およびフィールド１０４からなるフォーマッ
トフィールドと、２つの演算フィールド１０６、１０７
と、演算フィールド１０６、１０７にそれぞれ付属する
実行条件フィールド４０１および４０２と、さらに、実
行条件フィールド４０１および４０２にそれぞれ付属す
る条件判定遅延量指定フィールド（以下、ＣＤフィール
ド）４０４、４０５とが含まれる。１演算命令のフォー
マット１０２には、フィールド１０３および１０４から
なるフォーマットフィールドと、フィールド１０８、１
０９および１１０からなる演算フィールドと、この演算
フィールドに付属する実行条件フィールド４０３と、こ
の実行条件フィールド４０３に付属するＣＤフィード４
０６とが含まれる。

【００４０】フォーマットフィールドは、以下のような
意味を示す。 コード：フォーマット 実行の順番 operation_０ operation_１ ＦＭ＝００：２命令 第１ 第１ ０１：２命令 第１ 第２ １０：２命令 第２ 第１ １１：１命令 第１ −− ここで、ＦＭは、フィールド１０３およびフィールド１
０４からなる２ビットの値である。

【００４１】マイクロプロセッサ１の複数のパイプライ
ンステージは、命令フェッチステージIF、命令デコード
ステージD/A、命令実行ステージE/M、ライトバックステ
ージWにより構成され、各々のステージでの処理は１ク
ロックサイクルでなされる。図３はマイクロプロセッサ
１において２演算命令１０１を処理するパイプラインス
テージを説明するための説明図である。命令フェッチユ
ニットIFにおいて、２演算命令１０１がメモリＲＡＭ６
から命令デコードユニット２へフェッチされる。命令デ
コードユニットD/Aにおいて、演算フィールド１０６に
記述されたoperation_0がデコーダ８でデコードされ、
演算フィールド１０７に記述されたoperation_1 がデコ
ーダ９でデコードされる。また、operation_0、1の各オ
ペランドアドレス、又は、operation_0、1の各々が分岐
命令であれば分岐先アドレスが、命令デコードステージ
D/Aで算出される。命令実行ステージE/Mにおいて、制御
信号11に従ってoperation_0 で指定された演算がメモリ
ユニット３で実行され、制御信号12に従ってoperation_
1 で指定された演算が整数演算ユニット４で実行され
る。operation_1 がロード命令、ストア命令等のメモリ
アクセスを伴う命令であれば、命令実行ステージE/M に
おいてメモリユニット３によりメモリへのアクセスが行
われる。ライトバックステージW において、メモリユニ
ット３で得られた演算結果、整数演算ユニット４で得ら
れた演算結果が、それぞれoperation_0、1 で指定され
るレジスタに書き込まれる。演算結果をプロセッサ１内
のレジスタに書き込む命令を伴わない命令（分岐命令、
ジャンプ命令、メモリへデータをストアするストア命
令、演算結果をフラグに反映させる比較命令等）は、ラ
イトバックステージW は存在しない。なおマイクロプロ
セッサによっては、ライトバックステージW が命令実行
ステージE/M 同じクロックサイクルで処理されるものも
ある。

【００４２】ＦＭ＝００の場合、図３（ａ）に示すよう
にoperation_0、1のステージIF、D/A、E/M、Wは互いに
並列に行われ、operation_0、1は４クロックで処理され
る。ＦＭ＝０１の場合、図３（ｂ）に示すようにoperat
ion_0のステージIF、D/A、E/M、Wは４クロックを要して
連続的に行われる。operation_0、1のステージIF、D/A
は互いに並列に行われる一方、operation_1のステージE
/M、Wは、operation_0より１クロック遅れて行われる。
operation_1のステージE/Mがoperation_0のステージWと
並列に行われる。よってoperation_1は５クロックで処
理される。ＦＭ＝０１の場合、図３（ｃ）に示すように
operation_1のステージIF、D/A、E/M、Wは４クロックを
要して連続的に行われる。operation_0、1のステージI
F、D/Aは互いに並列に行われる一方、operation_0のス
テージE/M、Wは、operation_1より１クロック遅れて行
われる。operation_0のステージE/Mがoperation_1のス
テージWと並列に行われる。よってoperation_1は５クロ
ックで処理される。

【００４３】また、図２（ｂ）に示すフォーマットによ
る１演算命令１０２もまた、命令フェッチステージIF、
命令デコードステージD/A、命令実行ステージE/M、ライ
トバックステージW においてそれぞれ１クロックサイク
ルでもって処理される。ステージIFにおいて、１演算命
令１０２が命令ＲＡＭ６から命令デコードユニット２へ
フェッチされる。ステージD/A において、１演算命令１
０２がデコーダ８、９の各々に入力される。１演算命令
１０２で指定される演算の種類に応じて、デコーダ８、
９のいずれか一方が１演算命令１０２をデコードする。
デコーダ８がデコードしたならば制御信号１１を出力
し、デコード９がデコードしたならば制御信号１２を出
力する。ステージE/M において、制御信号１１（または
１２）に従ってメモリユニット３（又は整数演算ユニッ
ト４）が、１演算命令１０２で指定された演算を実行す
る。ステージWにおいて、ステージE/Mで得られた演算結
果が、１演算命令１０２で指定されたレジスタに書き込
まれる。

【００４４】次いで、実行条件コードについて説明す
る。実行条件フィールド４０１、４０２、４０３の各々
は、以下のような意味を持つ。

【００４５】実行条件フィールド４０１〜４０３の各々
は、その付属する演算命令の実行条件を指定するもの
で、マイクロプロセッサの実行コントロールフラグＦ
０，Ｆ１の値に応じて、演算フィールド１０６、１０７
のoperation_0の演算やoperation_１ の演算、およびフ
ィールド１０８、１０９、１１０からなる演算フィール
ドの演算が有効であるか無効であるか定める。実行コン
トロールフラグＦ０，Ｆ１については後で説明するよう
にプロセッサステータスワード（ＰＳＷ）１０内にあ
る。演算が有効であるとは、演算結果がレジスタ、メモ
リおよびフラグに反映され、その演算による動作の結果
が残ることを意味する。一方演算が無効であるとは、演
算命令がデコードされたがその指定された演算が実行さ
れないこと、または演算されてもその演算結果がレジス
タ、メモリおよびフラグに反映されず、あたかも無効演
算（ＮＯＰ）が実行されたかのような動作の結果が残る
ことを意味する。

【００４６】実行条件フィールドの値ＣＣ＝０００のと
きには、実行コントロールフラグＦ０、Ｆ１の値にかか
わらず常に演算は有効である。ＣＣ＝００１のときに
は、実行コントロールフラグＦ０＝真のときにのみ演算
は有効である。実行コントロールフラグＦ１の状態はい
ずれでもよい。ＣＣ＝０１０のときには、実行コントロ
ールフラグＦ０＝偽のときにのみ演算は有効である。実
行コントロールフラグＦ１の状態はいずれでもよい。Ｃ
Ｃ＝０１１のときには、実行コントロールフラグＦ１＝
真のときにのみ演算は有効である。実行コントロールフ
ラグＦ０の状態はいずれでもよい。ＣＣ＝１００のとき
には、実行コントロールフラグＦ１＝偽のときにのみ演
算は有効である。実行コントロールフラグＦ０の状態は
いずれでもよい。ＣＣ＝１０１のときには、実行コント
ロールフラグＦ０＝真かつＦ１＝真のときにのみ演算は
有効である。ＣＣ＝１１０のときには、実行コントロー
ルフラグＦ０＝真かつＦ１＝偽のときにのみ演算は有効
である。ＣＣ＝１１１のときの動作は未定義であり、ユ
ーザはＣＣ＝１１１となる命令を用いることはできな
い。

【００４７】図４は演算フィールドの詳細な内容を示す
説明図である。フォーマット１１１〜１１７は、それぞ
れ２８ビットで表現される短型の演算フィールド１０６
または演算フィールド１０７によるものである。フォー
マット１１８は、フィールド１０８，１０９，１１０で
構成される長型の演算フィールドによるものである。

【００４８】フォーマット１１１（Ｓｈｏｒｔ＿Ｍ）
は、演算内容を指定するフィールド１２０、レジスタ番
号を指定する２つのフィールド１２１，１２２、レジス
タ番号または６ビット長の即値を指定するフィールド１
２３、およびフィールド１２３がレジスタ番号を示すの
か即値を示すのかを指定するフィールド１２４で構成さ
れる。図３に示すように、フィールド１２４の値Ｘが
「００」、「０１」または「１１」であるときにはフィ
ールド１２３がレジスタ番号を示していることを示し、
「１０」であるときには即値を示していることを示す。
このフォーマット１１１は、レジスタ間接アドレッシン
グのメモリアクセス演算に用いられる。

【００４９】フォーマット１１２（Ｓｈｏｒｔ＿Ａ）
は、演算内容を指定するフィールド１２０、レジスタ番
号を指定する２つのフィールド１２１，１２２、レジス
タ番号または６ビット長の即値を指定するフィールド１
２３、およびフィールド１２３がレジスタ番号を示すの
か即値を示すのかを指定するフィールド１２５で構成さ
れる。図３に示すように、フィールド１２５の値Ｘ’が
「０」であるときにはフィールド１２３がレジスタ番号
を示していることを示し、「１」であるときには即値を
示していることを示す。このフォーマット１１２は、算
術演算、論理演算、シフト演算およびビット演算に用い
られる。

【００５０】フォーマット１１３（Ｓｈｏｒｔ＿Ｂ１）
は、演算内容を指定するフィールド１２０およびレジス
タ番号を指定するフィールド１２６で構成される。この
フォーマット１１３は、レジスタ指定によるジャンプ命
令および分岐命令に用いられる。フォーマット１１４
（Ｓｈｏｒｔ＿Ｂ２）は、演算内容を指定するフィール
ド１２０および１８ビット長のディスプレイスメントの
フィールド１２７で構成される。このフォーマット１１
４は、ジャンプ命令および分岐命令に用いられる。

【００５１】フォーマット１１５（Ｓｈｏｒｔ＿Ｂ３）
は、演算内容を指定するフィールド１２０、レジスタ番
号を指定するフィールド１２１、レジスタ番号または１
２ビット長の即値を指定するフィールド１２８、フィー
ルド１２８がレジスタ番号を示すのか即値を示すのかを
指定するフィールド１２９、およびゼロ判定にもとづい
てフィールド１２１にもとづく条件ジャンプまたは条件
分岐を行うか否か指定するフィールド１３０で構成され
る。このフォーマット１１５は、条件ジャンプ命令およ
び条件分岐命令に使用される。

【００５２】フォーマット１１６（Ｓｈｏｒｔ＿Ｄ１）
は、演算内容を指定するフィールド１２０、レジスタ番
号を指定するフィールド１２１、レジスタ番号または１
２ビット長の即値を指定するフィールド１２８、フィー
ルド１２８がレジスタ番号を示すのか即値を示すのかを
指定するフィールド１２９で構成される。このフォーマ
ット１１６は、条件ジャンプ命令、条件分岐命令および
リピート命令に使用される。フォーマット１１７（Ｓｈ
ｏｒｔ＿Ｄ２）は、演算内容を指定するフィールド１２
０、レジスタ番号または１２ビット長の即値を指定する
フィールド１２８、フィールド１２８がレジスタ番号を
示すのか即値を示すのかを指定するフィールド１２９、
遅延命令（ディレイド命令）に関するフィールド１３１
で構成される。このフォーマット１１７は、ディレイド
ジャンプ命令、ディレイド分岐命令およびリピート命令
に使用される。

【００５３】フォーマット１１８（Ｌｏｎｇ）は、演算
内容を指定するフィールド１２０、レジスタ番号を指定
する２つのフィールド１２１，１２２、３２ビット長の
即値を指定するフィールド１３２で構成される。このフ
ォーマット１１８は、複雑な算術演算、大きな即値を用
いる算術演算、大きなディスプレイスメント付きレジス
タ間接アドレッシングのメモリアクセス演算、大きな変
位の分岐演算および絶対番地へのジャンプ命令などに使
用される。

【００５４】図５はマイクロプロセッサのレジスタ構成
を示す説明図である。このマイクロプロセッサは、図５
（ａ）に示すような６４本の３２ビット長の汎用レジス
タ５、図５（ｂ）に示すような１２本の制御レジスタ１
５０、および図５（ｃ）に示すような２本のアキュムレ
ータ１８を持つ。Ｒ０の汎用レジスタ１４０の内容は常
に０であり、そこへの書き込みは無視される。Ｒ６２の
汎用レジスタは、サブルーチンからの戻り先アドレスが
設定されるリンクレジスタである。Ｒ６３の汎用レジス
タは、スタックポインタであり、ＰＳＷ１０のＳＭフィ
ールドの値に応じてユーザスタックポインタ（ＳＰＵ）
または割り込みスタックポインタ（ＳＰＩ）として動作
する。制御レジスタ１５０には、プログラムカウンタ１
５１、ＰＳＷ１０、および各種の専用レジスタが含まれ
る。図４に示すフォーマット１１２による演算では、６
４本の汎用レジスタ５のそれぞれを上位１６ビットと下
位１６ビットとに分けてアクセスできる。また、２本の
アキュムレータ１８を、上位３２ビットと下位３２ビッ
トとに分けて別々にアクセスできる。

【００５５】図６はＰＳＷ１０の詳細内容を示す説明図
である。ＰＳＷ１０の上位１６ビットには、スタックポ
インタを切り替えるためのＳＭフィールド１７１、セル
フデバッグトラップ（ＳＤＢＴ）の検出を示すＥＡフィ
ールド１７２、ＳＤＢＴの許可を指定するＤＢフィール
ド１７３、割り込み許可を指定するＩＥフィールド１７
４、リピート動作の許可を指定するＲＰフィールド１７
５、モジュロアドレッシングの許可を指定するＭＤフィ
ールド１７６がある。下位１６ビットはフラグフィール
ド１８０である。フラグフィールド１８０には８個のフ
ラグがあり、その中のＦ０フラグ１８１およびＦ１フラ
グ１８２は演算の有効／無効を指定する。各フラグの値
は比較演算や算術演算の結果に応じて変化する。また、
フラグ初期化演算で初期化したり、フラグ値書き込み演
算で任意の値をフラグフィールド１８０に書き込むこと
によって変化する。フラグフィールド１８０の内容は、
フラグ値読み出し演算によって読み出される。

【００５６】各フラグは、以下のような意味を有する。 ＳＭ＝０ ：スタックモード０→ＳＰＩを使用 ＳＭ＝１ ：スタックモード１→ＳＰＵを使用 ＥＡ＝０ ：ＳＤＢＴを未検出 ＥＡ＝１ ：ＳＤＢＴを検出 ＤＢ＝０ ：ＳＤＢＴを非許可 ＤＢ＝１ ：ＳＤＢＴを許可 ＩＥ＝０ ：割り込み非許可 ＩＥ＝１ ：割り込み許可 ＲＰ＝０ ：リピートブロック無効 ＲＰ＝１ ：リピートブロック有効 ＭＤ＝０ ：モジュロアドレッシング無効 ＭＤ＝１ ：モジュロアドレッシング有効 Ｆ０ ：汎用フラグ（実行コントロールフラグ） Ｆ１ ：汎用フラグ（実行コントロールフラグ） Ｆ２ ：汎用フラグ Ｆ３ ：汎用フラグ Ｆ４（Ｓ） ：飽和演算フラグ Ｆ５（Ｖ） ：オーバーフローフラグ Ｆ６（ＶＡ）：累積オーバーフローフラグ Ｆ７（Ｃ） ：キャリー／ボローフラグ

【００５７】以下、このマイクロプロセッサの命令一覧
を示す。 Ａ．マイクロプロセッサ機能に関する命令 Ａ−１．ロード／ストア命令 ＬＤＢ ：Load one byte to a register with sign extension ［１バイトロード（符号拡張あり）］ ＬＤＢＵ ：Load one byte to a register with zero extension ［１バイトロード（ゼロ拡張あり）］ ＬＤＨ ：Load one half-word to a register with sign extension ［１ハーフワードロード（符号拡張あり）］ ＬＤＨＨ ：Load one half-word to a register high ［１ハーフワードロード（レジスタ上位へ）］ ＬＤＨＵ ：Load one half-word to a register with zero extension ［１ハーフワードロード（ゼロ拡張あり）］ ＬＤＷ ：Load one word to a register ［１ワードロード］ ＬＤ２Ｗ ：Load two words to registers ［２ワードロード］ ＬＤ４ＢＨ ：Load four bytes to four half-words in two registers with sign extension ［４バイトロード（２レジスタへ，符号拡張あり）］ ＬＤ４ＢＨＵ ：Load four bytes to four half-words in two registers ｗｉｔｈ ｚｅｒｏ ｅｘｔｅｎｓｉｏｎ ［４バイトロード（２レジスタへ，ゼロ拡張あり）］ ＬＤ２Ｈ ：Ｌｏａｄ ｔｗｏ ｈａｌｆ−ｗｏｒｄｓ ｔｏ ｔｗｏ
ｗｏｒｄｓ ｉｎ ｔｗｏ ｒｅｇｉｓｔｅｒｓ with sign extension ［２ハーフワードロード（２レジスタへ，符号拡張あり）］ ＳＴＢ ：Store one byte from a register ［１バイトストア］ ＳＴＨ ：Store one half-word from a register ［１ハーフワードストア］ ＳＴＨＨ ：Store one half-word from a register high ［１ハーフワードストア（レジスタ上位から）］ ＳＴＷ ：Store one word from a register ［１ワードストア］ ＳＴ２Ｗ ：Store two words from registers ［２ワードストア］ ＳＴ４ＨＢ ：Store four bytes from four half-words from two registrers ［４バイトストア（２レジスタの４ハーフワードから）］ ＳＴ２Ｈ ：Store two half-words from two registrers ［２ハーフワードストア（２レジスタから）］ ＭＯＤＤＥＣ ：Decrement a register value by a 5-bits immediate value ［即値５ビットのデクリメント］ ＭＯＤＩＮＣ ：Increment a register value by a 5-bits immediate value ［即値５ビットのインクリメント］

【００５８】 Ａ−２．転送命令 ＭＶＦＳＹＳ ：Move a control register to a general purpose register ［制御レジスタから汎用レジスタへ］ ＭＶＴＳＹＳ ：Move a general purpose register to a control register ［汎用レジスタから制御レジスタへ］ ＭＶＦＡＣＣ ：Move a word from an accumulator ［アキュムレータからの１ワード転送］ ＭＶＴＡＣＣ ：Move two general purpose registers to an accumulator ［２汎用レジスタ内容のアキュムレータへの転送］

【００５９】 Ａ−３．比較命令 ＣＭＰｃｃ ：Compare ［比較］ ｃｃ＝ＥＱ（等しい），ＮＥ（不等），ＧＴ（より大）， ＧＥ（以上），ＬＴ（未満），ＬＥ（以下）， ＰＳ（ともに正），ＮＧ（ともに負） ＣＭＰＵｃｃ ：Compare unsigned［比較（符号なし）］ ｃｃ＝ＧＴ，ＧＥ，ＬＴ，ＬＥ

【００６０】 Ａ−４．最大値／最小値命令 reserved［予約済］

【００６１】 Ａ−５．算術演算命令 ＡＢＳ ：Absolute［絶対値をとる］ ＡＤＤ ：Add ［加算］ ＡＤＤＣ ：Add with carry［加算（キャリー付き）］ ＡＤＤＨｐｐｐ：Add half-word ［ハーフワード加算］ ｐｐｐ＝ＬＬＬ（レジスタ下位，レジスタ下位，レジスタ下 位），ＬＬＨ（レジスタ下位，レジスタ下位，レジ スタ上位），ＬＨＬ，ＬＨＨ，ＨＬＬ，ＨＬＨ，Ｈ ＨＬ，ＨＨＨ ＡＤＤＳ ：Add register Rb with the sign of the third operand ［レジスタＲｂに符号を付ける］ ＡＤＤＳ２Ｈ ：Add sign to two half-words ［２ハーフワードに符号を付ける］ ＡＤＤ２Ｈ ：Add two pairs of half-words ［２ハーフワード同士の加算］ ＡＶＧ ：Average with rounding towards positive infinity ［平均をとる］ ＡＶＧ２Ｈ ：Average two pairs of half-words rounding towards positive infinity ［２ハーフワードそれぞれの平均をとる］ ＪＯＩＮｐｐ ：Join two half-words ［２ハーフワードの結合］ ｐｐ＝ＬＬ，ＬＨ，ＨＬ，ＨＨ ＳＵＢ ：Subtract［減算］ ＳＵＢＢ ：Subtract with borrow［ボロー付き減算］ ＳＵＢＨｐｐｐ：Subtract half-word［ハーフワードの減算］ ｐｐｐ＝ＬＬＬ，ＬＬＨ，ＬＨＬ，ＬＨＨ，ＨＬＬ， ＨＬＨ，ＨＨＬ，ＨＨＨ ＳＵＢ２Ｈ ：Subtract two pairs of half-words ［２つのハーフワードの減算］

【００６２】 Ａ−６．論理演算命令 ＡＮＤ ：logical AND ［論理積］ ＯＲ ：logical OR ［論理和］ ＮＯＴ ：logical NOT ［反転］ ＸＯＲ ：logical exclusive OR［排他的論理和］ ＡＮＤＦＧ ：logical AND flags ［フラグの論理積］ ＯＲＦＧ ：logical OR flags［フラグの論理和］ ＮＯＴＦＧ ：logical NOT a flag［フラグの反転］ ＸＯＲＦＧ ：logical exclusive OR flags［フラグの排他的論理和］

【００６３】 Ａ−７．シフト演算命令 ＳＲＡ ：Shift right arithmetic［算術右シフト］ ＳＲＡ２Ｈ ：Shift right arithmetic two half-words ［２つのハーフワードの算術右シフト］ ＳＲＣ ：Shift right concatenated registers ［レジスタ連鎖右シフト］ ＳＲＬ ：Shift right logical ［論理右シフト］ ＳＲＬ２Ｈ ：Shift right logical two half-words ［２つのハーフワードの論理右シフト］ ＲＯＴ ：Rotate right［右回転］ ＲＯＴ２Ｈ ：Rotate right two half-words ［２つのハーフワードの右回転］

【００６４】 Ａ−８．ビット操作命令 ＢＣＬＲ ：Clear a bit ［ビットクリア］ ＢＮＯＴ ：Invert a bit［ビット反転］ ＢＳＥＴ ：Set a bit ［ビットセット］ ＢＴＳＴ ：Test a bit［ビットテスト］

【００６５】 Ａ−９．分岐命令 ＢＲＡ ：Branch［分岐］ ＢＲＡＴＺＲ ：Branch if zero［ゼロなら分岐］ ＢＲＡＴＮＺ ：Branch if not zero［ゼロでないなら分岐］ ＢＳＲ ：Branch to subroutine［サブルーチンへ分岐］ ＢＳＲＴＺＲ ：Branch to subroutine if zero ［ゼロならサブルーチンへ分岐］ ＢＳＲＴＮＺ ：Branch to subroutine if not zero ［ゼロでないならサブルーチンへ分岐］ ＪＭＰ ：Jump［無条件ジャンプ］ ＪＭＰＴＺＲ ：Jump if zero［ゼロならジャンプ］ ＪＭＰＴＮＺ ：Jump if not zero［ゼロでないならジャンプ］ ＪＳＲ ：Jump to subroutine［サブルーチンへジャンプ］ ＪＳＲＴＺＲ ：Jump to subroutine if zero ［ゼロならサブルーチンへジャンプ］ ＪＳＲＴＮＺ ：Jump to subroutine if not zero ［ゼロでないならサブルーチンへジャンプ］ ＮＯＰ ：No Operation［無操作］ ［ディレイド分岐，ジャンプ命令］ ＤＢＲＡ ：Delayed branch［ディレイド分岐］ ＤＢＲＡＩ ：Delayed branch immediate［ディレイド分岐（即値）］ ＤＢＳＲ ：Delayed branch to subroutine ［ディレイドサブルーチン分岐］ ＤＢＳＲＩ ：Delayed branch immediate to subroutine ［ディレイドサブルーチン分岐（即値）］ ＤＪＭＰ ：Delayed jump［ディレイドジャンプ］ ＤＪＭＰＩ ：Delayed jump immediate［ディレイドジャンプ（即値）］ ＤＪＳＲ ：Delayed jump to subroutine ［ディレイドサブルーチンジャンプ］ ＤＪＳＲＩ ：Delayed jump immediate to subroutine ［ディレイドサブルーチンジャンプ（即値）］

【００６６】 Ａ−１０．ＯＳ関連命令 ＴＲＡＰ ：Trap［トラップ］ ＲＥＩＴ ：Return from exception, interrupts and traps ［例外、割り込み、トラップからのリターン］

【００６７】 Ｂ．ＤＳＰ機能に関する命令 Ｂ−１．算術操作命令 ＭＵＬ ：Multiply［乗算］ ＭＵＬＸ ：Multiply with extended precision［倍精度乗算］ ＭＵＬＸＳ ：Multiply and shift to the right by one with extended precision ［倍精度乗算および１ビット右シフト］ ＭＵＬＸ２Ｈ ：Multiply two pairs of half-words with extended precision ［２ハーフワードずつの倍精度乗算］ ＭＵＬＨＸｐｐ：Multiply two half-words with extended precision ｐｐ＝ＬＬ，ＬＨ，ＨＬ，ＨＨ ［２ハーフワードの倍精度乗算］ ＭＵＬ２Ｈ ：Multiply two pairs of half-words ［２ハーフワードずつの乗算］ ＭＡＣａ ：Multiply and add［積和演算］ ａ（アキュムレータ指定）＝０，１ ＭＡＣＳａ ：Multiply, shift to the right by one and add ａ＝０，１ ［１ビット右シフト付き積和演算］ ＭＳＵＢａ ：Multiply and subtract ［積和（減算）演算］ ａ＝０，１ ＭＳＵＢＳａ ：Multiply, shift to the right by one and subtract ａ＝０，１ ［１ビット右シフト付き積和（減算）演算］

【００６８】 Ｂ−２．リピート命令 ＲＥＰＥＡＴ ：Repeat a block of instructions ［命令ブロックの繰り返し］ ＲＥＰＥＡＴＩ：Repeat a block of instructions immediate ［命令ブロックの繰り返し（即値指定）］

【００６９】次に、図２の命令フォーマット内のＣＤレ
ジスタについて説明する。ＣＤフォーマット４０４は、
対応している演算フィールド１０６で指定されたoperat
ion_0 のパイプラインでの処理において、対応している
実行条件フィールド４０１で指定される実行条件を判定
する時期を遅延させる遅延量を指定するもので、ユーザ
がＣＤフィールド４０４の値を適宜設定することにより
その遅延量を可変に設定することができる。

【００７０】具体的にＣＤフィールド４０４には、演算
フィールド１０６の記述された命令フォーマット１０１
が格納されているメモリアドレスＸからのオフセット値
ａが即値として記述される。この場合、operation_0 の
処理において実行条件フィールド４０１に記述された実
行条件が判断される時期は、マイクロプロセッサ１のＰ
Ｃ値が（Ｘ＋ａ）番地を保持しているクロックサイクル
となる。オフセット値ａはゼロであってもよい。その場
合実行条件が判断される時期は、ＰＣの値がＸ番地を保
持しているクロックサイクルとなる。さらに、ＣＤフィ
ールド４０４には、アドレス値を保持するプロセッサ１
内のレジスタの番号を指定する情報を記述することもで
きる。その場合、実行条件フィールド４０１に記述され
た実行条件が判断される時期は、マイクロプロセッサ１
のＰＣ値がその指定されたレジスタに保持されたアドレ
スであるクロックサイクルとなる。ＣＤフィールド４０
４に即値が記述してあるかレジスタ番号が記述してある
かを識別するビットが同じＣＤフィールド４０４にあ
る。但し、実行条件フォールド４０１がＣＣ＝０００の
無条件実行を示している場合、対応するoperation_0 の
実行処理においてＣＤフィールド４０４の値は命令デコ
ードユニット２や各ユニット３、４で無視される。

【００７１】ＣＤフィールド４０５は、演算フィールド
１０７及び条件実行フィールド４０２に対して、ＣＤフ
ィールド４０４と同一である。また、ＣＤフィールド４
０６も、フィールド１０８〜１１０の演算及び条件実行
フィールド４０３に対して、ＣＤフィールド４０４と同
一である。

【００７２】図１に示されたメモリユニット３内の各レ
ジスタについて説明する。ＰＣ制御部１３のレジスタ３
０、メモリ制御部１４のレジスタ４０、ＡＬＵ１５のレ
ジスタ５０、及びシフタ１６のレジスタ６０の各々は、
演算フィールド１０６で指定されるoperation_0 がデコ
ードされて得られる制御信号１１をそのまま保持する。

【００７３】ＰＣ制御部１３のレジスタ３１、メモリ制
御部１４のレジスタ４１、ＡＬＵ１５のレジスタ５１、
及びシフタ１６のレジスタ６１の各々は、operation_0
の演算が実行される条件を指定する情報を保持する。本
実施の形態の場合には、命令フォーマット１０１内の条
件実行フィールド４０１のＣＣ値がそのまま保持され
る。

【００７４】ＰＣ制御部１３のレジスタ３２、メモリ制
御部１４のレジスタ４２、ＡＬＵ１５のレジスタ５２、
及びシフタ１６のレジスタ６２の各々は、operation_0
の演算の実行条件を判断する時期の情報を保持する。実
際にはoperation_0 の演算の実行条件を判断するときの
ＰＣ値（アドレス値）が保持される。例えばＰＣ制御部
１３がオフセット値を有するＣＤフィールド４０４に基
づいて、そのレジスタ３２に保持されるべきアドレス値
を生成する。ＰＣ制御部１３は命令デコードユニット２
からＣＤフィールド４０４のオフセット値を受け取り、
operation_0 の記述された命令フォーマット１０１のア
ドレスにそのオフセット値を加算し、その加算値をレジ
スタ３２にセットする。ＣＤフォーマット４０４がレジ
スタ番号を指定している場合には、ＰＣ制御部１３は命
令デコードユニットからそのレジスタ番号を受け取った
そのままレジスタ３２にセットする。レジスタ３２の保
持するレジスタ番号で特定されるレジスタには、operat
ion_0 の演算の実行条件を判断するときのＰＣ値（アド
レス値）を保持されている。なお、レジスタ３２にＰＣ
値が保持されているかレジスタ番号が保持されているか
を識別するビットがレジスタ３２に設けられている。メ
モリ制御部１４、ＡＬＵ１５及びシフタ１６は、ＰＣ制
御部１３と同様の方法により、ＰＣ値あるいはレジスタ
番号を生成してそれぞれレジスタ４２、５２および６２
へセットする。

【００７５】ＰＣ制御部１３は、演算フィールド１０６
で指定されるoperation_0 が、上記（Ａ−９）にあるよ
うな分岐命令である場合に命令実行部の演算ユニットと
して動作するものであり、operation_0 が分岐命令であ
ればレジスタ３０〜３２が上述のように機能し、他のレ
ジスタ４０〜４２、５０〜５２、６０〜６２は使用され
ない。またメモリ制御部１４は、演算フィールド１０６
で指定されるoperation_0 が、上記（Ａ−１）のロード
／ストア命令ようなメモリアクセス命令である場合に命
令実行部の演算ユニットとして動作するものであり、op
eration_0 がメモリアクセス命令であればレジスタ４０
〜４２が上述のように機能し、他のレジスタは使用され
ない。またＡＬＵ１５は、演算フィールド１０６で指定
されるoperation_0 が、上記（Ａ−５）にあるような算
術演算命令、又は（Ａ−６）にあるような論理演算命令
である場合に命令実行部の演算ユニットとして動作する
ものであり、operation_0 が算術演算命令あるいは論理
演算命令であればレジスタ４０〜４２が上述のように機
能し、他のレジスタは使用されない。さらに、シフタ１
６は、演算フィールド１０６で指定されるoperation_0
が、上記（Ａ−７）にあるようなシフト演算命令である
場合に命令実行部の演算ユニットとして動作するもので
あり、operation_0 がシフト演算命令であればレジスタ
４０〜４２が上述のように機能し、他のレジスタは使用
されない。

【００７６】ＰＣ制御部１３内のレジスタ３３、及び記
憶回路３４は、operation_0 が特にディレイド分岐命令
およびディレイドジャンプ命令である場合に使用される
ものである。図７はディレイド分岐命令の基本的なフォ
ーマット３２０を示す説明図である。基本的には、ディ
レイド分岐命令のフォーマット３２０は、オペコード３
２１、分岐を実行する時期を遅延させるための遅延量を
指定する実行遅延量指定フィールド３２２および分岐先
アドレスを指定するためのオフセットまたはアドレスが
指定される分岐先指定フィールド３２３を持つ。ディレ
イド分岐命令は、例えば、図４に示すフォーマット１１
６（Ｓｈｏｒｔ＿Ｄ１）、フォーマット１１７（Ｓｈｏ
ｒｔ＿Ｄ２）またはフォーマット１１８（Ｌｏｎｇ）で
実現される。フォーマット１１６（Ｓｈｏｒｔ＿Ｄ１）
は、遅延量としてレジスタ設定値が用いられる場合に使
用される。フォーマット１１７（Ｓｈｏｒｔ＿Ｄ２）
は、遅延量として即値が用いられる場合に使用される。
フォーマット１１８（Ｌｏｎｇ）は、分岐先アドレスを
３２ビット即値で指定する場合に使用される。各フォー
マットにおいて、オペコードはフィールド１２０で指定
される。また、フィールド１２９は、フィールド１２８
がレジスタ番号を示すのか即値を示すのかを指定するた
めに使用される。フィールド１２１は、ＤＢＲＡ，ＤＢ
ＳＲ，ＤＪＭＰ，ＤＪＳＲの各命令において遅延量がレ
ジスタで指定されるときのレジスタ指定領域として使用
され、フィールド１３１は、遅延量を指定する即値の領
域として使用される。

【００７７】ディレイドジャンプ命令も図７に示すフォ
ーマットで記述される。但し、フィールド３２３では、
ジャンプ先のアドレスを保持しているレジスタのレジス
タ番号が指定されている。

【００７８】本実施の形態の場合、フィールド１３１に
即値として記述された遅延量はディレイド分岐（あるい
はジャンプ）命令の記述されている２演算命令１０１の
アドレスＸからのオフセット値ｂである。よってユーザ
は実行遅延量指定フィールド３２２の値を適宜設定する
ことによりその遅延量は可変とすることができる。ただ
し分岐の実行される時期がＣＤフィールド４０４により
決定される分岐の条件を判断する時期より前にならない
ように、ユーザは実行遅延量指定フィールド３２２ある
いはＣＤフィールド４０４を設定しなければならない。

【００７９】ＰＣ制御部１３に備えられたレジスタ３３
は、ディレイド分岐（あるいはジャンプ）命令で指定さ
れる分岐を実行する時期の情報を保持する。実際には分
岐を実行するときのＰＣ値（アドレス値）が保持され
る。ＰＣ制御部１３がオフセット値を有するフィールド
３２２に基づいて、そのレジスタ３３に保持されるべき
アドレス値を生成する。ＰＣ制御部１３は命令デコード
ユニット２からフィールド３２２のオフセット値を受け
取り、ディレイド分岐（あるいはジャンプ）命令の記述
された命令フォーマット１０１のアドレスにそのオフセ
ット値を加算し、その加算値をレジスタ３３にセットす
る。フォーマット３２２がレジスタ番号を指定している
場合には、ＰＣ制御部１３は命令デコードユニットから
そのレジスタ番号を受け取ったそのままレジスタ３３に
セットする。レジスタ３３の保持するレジスタ番号で特
定されるレジスタには、分岐を実行するときのＰＣ値
（アドレス値）を保持されている。

【００８０】またＰＣ制御部１３の記憶回路３４は、Ｐ
Ｃ制御部１３がディレイド分岐（あるいはジャンプ）命
令の実行条件を判断した結果、実行条件を満たしたか満
たしていないかを示す情報を保持するものである。

【００８１】なお、レジスタ３０に保持されている制御
信号１１には、その制御信号１１に対する命令が、ディ
レイド分岐命令であるかディレイなしの通常の分岐命令
であるかを識別する１ビットの情報を含んでいる。

【００８２】さらに、図１に示された整数演算ユニット
３内の各レジスタについて説明する。乗算器１７のレジ
スタ７０、ＡＬＵ１９のレジスタ８０、及びシフタ２０
のレジスタ９０の各々は、演算フィールド１０６で指定
されるoperation_1 がデコードされて得られる制御信号
１２をそのまま保持する。

【００８３】乗算器１７のレジスタ７１、ＡＬＵ１９の
レジスタ８１、及びシフタ２０のレジスタ９１の各々
は、operation_1 の演算が実行される条件を指定する情
報を保持する。本実施の形態の場合には、命令フォーマ
ット１０１内の条件実行フィールド４０２のＣＣ値がそ
のまま保持される。

【００８４】乗算器１７のレジスタ７２、ＡＬＵ１９の
レジスタ８２、及びシフタ２０のレジスタ９２の各々
は、operation_1 の演算の実行条件を判断する時期の情
報を保持する。ＣＤフィールド４０５がオフセット値で
あれば、operation_1 の演算の実行条件を判断するとき
のＰＣ値（アドレス値）として各レジスタに保持され
る。その保持されるべきＰＣ値はoperation_1 の記述さ
れた命令フォーマット１０１のアドレスとそのオフセッ
ト値との加算値である。またＣＤフィールド４０５がレ
ジスタ番号を指定しているならば、そのレジスタ番号が
そのまま保持される。レジスタ７２の保持するレジスタ
番号で特定されるレジスタには、operation_0 の演算の
実行条件を判断するときのＰＣ値（アドレス値）を保持
されている。レジスタ７２、８２及び９２への値のセッ
トは、ＣＤフィールド４０５を命令デコードユニットか
ら受け取るＣＤフィールド４０５に従い、それぞれ乗算
器１７、ＡＬＵ１９及びシフタ２０により行われる。

【００８５】乗算器１７は、演算フィールド１０７で指
定されるoperation_1 が上記（Ｂ−１）にあるように乗
算を伴う乗算命令および積和命令である場合に命令実行
部の演算ユニットとして動作するものであり、operatio
n_1 が乗算を伴う命令であればレジスタ７０〜７２が上
述のように機能し、他のレジスタ８０〜８２、９０〜９
２は使用されない。またＡＬＵ１９は、演算フィールド
１０７で指定されるoperation_1 が、上記（Ａ−５）に
あるような算術演算命令、又は（Ａ−６）にあるような
論理演算命令である場合に命令実行部の演算ユニットと
して動作するものであり、operation_1 が算術演算命令
あるいは論理演算命令であればレジスタ８０〜８２が上
述のように機能し、他のレジスタは使用されない。さら
に、シフタ２０は、演算フィールド１０７で指定される
operation_1 が、上記（Ａ−７）にあるようなシフト演
算命令である場合に命令実行部の演算ユニットとして動
作するものであり、operation_1 がシフト演算命令であ
ればレジスタ４０〜４２が上述のように機能し、他のレ
ジスタは使用されない。

【００８６】図２（ｂ）に示す命令フォーマット１０２
による１演算命令が処理される場合には、分岐、メモリ
アクセス、算術演算等の種類によって、ＰＣ制御部１
３、メモリ制御部１４、ＡＬＵ１５、１９、シフタ１
６、２０及び乗算器１７のうちの１つが命令実行部の演
算ユニットとして演算命令を実行する。ＣＤフィールド
４０６は、同様に１演算命令のパイプラインでの処理に
おいて、実行条件フィールド４０３で指定される実行条
件を判定する時期を遅延させる遅延量を指定する。そし
て１演算命令１０２を実行する命令実行部の演算ユニッ
トに備えられたレジスタは、その１演算命令１０２につ
いて上述したものと同じ内容の値を保持する。

【００８７】次に、図８に示されたプログラム例を用い
てマイクロプロセッサ１の動作を説明する。このプログ
ラムにおいて、各行における２つのサブ命令が、図２
（ａ）の命令フォーマットの２演算命令１０１で記述さ
れ、サブ命令Ｉ０１、Ｉ１１、Ｉ２１、Ｉ３１、Ｉ４
１、Ｉ５１及びＩ６１がoperation_0 として演算フィー
ルド１０６で記述され、サブ命令Ｉ０２、Ｉ１２、Ｉ２
２、Ｉ３２、Ｉ４１、Ｉ５１及びＩ６１がoperation_1
として演算フィールド１０７で記述されている。それぞ
れの２演算命令は、同じ行に記述されたメモリのアドレ
ス番地によりアクセスされる。例えば、サブ命令Ｉ０
１、Ｉ０２は１０００〜１００７番地のメモリの領域に
格納され、１０００番地のアドレスでアクセスされる。

【００８８】サブ命令Ｉ０１は、「フラグＦ０が偽（つ
まりフラグが０を保持している）」という分岐条件を満
たしていれば、ｌｏｏｐの記述されたサブ命令Ｉ１１、
Ｉ１２に分岐する分岐命令ＢＲＡで、この分岐条件をｅ
ｎｄの記述されたサブ命令Ｉ４１、Ｉ４２の実行時に判
断することのできる。また分岐命令ＢＲＡはディレイな
しの通常の分岐命令である。サブ命令Ｉ２１は、レジス
タＲ２とレジスタＲ３とのそれぞれ内容を加算してレジ
スタＲ２に格納する加算命令ＡＤＤである。サブ命令Ｉ
３１は、レジスタＲ２とレジスタＲ４との内容が等しけ
ればフラグＦ０に“１”を書き込み、等しくなければ
“０”を書き込む比較命令ＣＭＰＥＱである。サブ命令
Ｉ１１、Ｉ４１、Ｉ５１、Ｉ６１は、メモリユニット２
でステージE/M の処理がなされる任意の算術演算命令
で、その他のサブ命令は整数演算ユニット３でステージ
E/Mの処理がなされる任意の算術演算命令である。

【００８９】サブ命令Ｉ０１に対応する実行条件フィー
ルド４０１には、“ＣＣ＝０１０”が記述されており、
サブ命令Ｉ０１以外のすべてのサブ命令は無条件に実行
する命令であるとし、その対応の実行条件フィールドに
は“ＣＣ＝０００”が記述されている。また、サブ命令
Ｉ０１に対応するＣＤフィールド４０４にはオフセット
値’２０’が記述されている。また、各行に記述された
２演算命令は、ＦＭフィールド１０３、１０４が００に
設定されて２つのサブ命令の演算を並列に実行する命令
であるとする。

【００９０】図８のプログラムにおいて、１００８番
地、１０１０番地、１０１８番地、１０２０番地の４つ
の２演算命令で１つのループが形成されており、このプ
ログラムはサブ命令Ｉ３１の比較命令の実行にフラグＦ
０が真になるまでこのループ内の４つの２演算命令が繰
り返して順次実行されることを意味している。

【００９１】図９は、図８に示されたプログラムをパイ
プライン処理するマイクロプロセッサ１の動作を示して
いる。図においてクロックｔ１ないしｔ１３は連続する
１クロックサイクルを示し、各クロックサイクル内のす
べてのパイプラインステージの処理は並列に行われる。
例えば、クロックｔ５において、サブ命令Ｉ１１、Ｉ１
２の各ステージW、サブ命令Ｉ２１、Ｉ２２の各ステー
ジE/M、サブ命令Ｉ３１、Ｉ３２の各ステージD/A 、サ
ブ命令Ｉ４１、Ｉ４２の各ステージIFは、すべて並列に
処理される。他のクロックサイクルに関しても同様であ
る。

【００９２】図９において、マイクロプロセッサ１のＰ
Ｃが保持するアドレス値は、そのアドレス値を有するク
ロックサイクルが、そのアドレス値によりアクセスされ
る２演算命令が命令デコードステージD/A で処理される
サイクルの次サイクルであることを示す。

【００９３】サブ命令Ｉ０１、Ｉ０２に関し、命令フェ
ッチステージIF、命令デコードステージD/A はそれぞれ
クロックｔ１、ｔ２で並列に処理される。サブ命令Ｉ０
２の命令実行ステージE/M及びライトバックステージWは
それぞれクロックｔ３、ｔ４で処理される一方、サブ命
令Ｉ０１の命令実行ステージE/M は許可されるまで実行
条件の判断、およびそれに基づく分岐の実行はなされな
い。

【００９４】サブ命令Ｉ０１である分岐命令ＢＲＡの条
件指定フィールド４０１とＣＤフィールド４０４とに従
って、命令デコードユニット２はサブ命令Ｉ０１が実行
条件の判断を遅延させる命令であることを検出し、この
条件指定フィールドとＣＤフィールドの内容が実行条件
を遅延して判断するための制御信号としてＰＣ制御部１
３へ出力される。また演算指定フィールドがデコーダ８
でデコードされて、このデコード結果に応じた制御信号
１１が出力される。この制御信号１１には、分岐命令Ｂ
ＲＡを生じさせるようにＰＣ制御部１３を制御するため
の第１の情報、サブ命令Ｉ０１が実行の遅延を生じさせ
ない通常の命令であることを示す第２の情報、さらに分
岐命令ＢＲＡの分岐先アドレスを示す第３の情報を含ん
でいる。この第３の情報は分岐先アドレスそのものであ
り、分岐命令ＢＲＡのフィールド３２３で指定されたオ
フセットに基づき命令デコードステージE/A でアドレス
計算専用の加算器（図示していない）で計算されたもの
である。

【００９５】クロックｔ３において、ＰＣ制御部１３
は、命令デコードユニット２からサブ命令Ｉ０１が条件
付きの命令であり、その条件を判断する時期を遅延させ
る命令であることの情報を受けて分岐命令ＢＲＡに対す
る制御信号１１をレジスタ３０にそのまま保持する。ま
だ制御信号１１に基づいて分岐は実行されない。命令デ
コードユニット２から出力された実行条件フィールドで
あるｃｃ＝０１０の値がレジスタ３１にそのまま保持さ
れる。さらにＰＣ制御部１３は、クロックｔ３において
命令デコードユニット２からＣＤフィールドであるオフ
セット値“２０”を、ＰＣから１０００番地をそれぞれ
受け取って加算し、レジスタ３２がその加算結果である
１０２０番地を保持する。ＰＣ制御部１３はレジスタ３
２に保持された値とＰＣの示す値とを比較している。Ｐ
Ｃのアドレス値がレジスタ３２のアドレス値と等しいク
ロックサイクル、つまりクロックｔ７でレジスタ３１に
保持されたｃｃ値に基づきＰＣ制御部１３が分岐命令Ｂ
ＲＡの実行条件を初めて判断する。

【００９６】一方サブ命令Ｉ０２に関し、命令デコード
ユニット２のデコーダ９が演算指定フィールド１０７を
解析して、ＡＬＵ１８に算術演算を行わせるための制御
信号１２が出力される。そして命令デコードユニット２
はこのサブ命令Ｉ０１が条件指定フィールドに基づきサ
ブ命令Ｉ０２が無条件命令であることを検知し無条件
（ｃｃ＝０００）であることを示す情報も出力する。Ａ
ＬＵ１８は無条件であることを示す情報を受けて、制御
信号１２をレジスタ８０に保持することなく制御信号１
２に従って加算演算を行う。また命令デコードユニット
２からサブ命令Ｉ０１における実行条件フィールド４０
２の値及びＣＤフィールド４０５の値が出力されるが、
ＡＬＵ１８はこれらの値を無視してレジスタ８１、８２
にはそれまで保持していた値をそのまま保持させる。以
下に示す他の無条件実行のサブ命令についても同様であ
る。

【００９７】サブ命令Ｉ１１、Ｉ１２に関し、命令フェ
ッチステージIF、命令デコードステージD/A、命令実行
ステージE/M及びライトバックステージW は、それぞれ
クロックｔ２、ｔ３、ｔ４、ｔ５で並列に処理される。

【００９８】サブ命令Ｉ２１、Ｉ２２に関し、命令フェ
ッチステージIF、命令デコードステージD/A、命令実行
ステージE/M及びライトバックステージW は、それぞれ
クロックｔ３、ｔ４、ｔ５、ｔ６で並列に処理される。
サブ命令Ｉ２１である加算命令ＡＤＤにおいては、クロ
ックｔ５のステージE/M でレジスタＲ５とレジスタＲ６
との内容がＡＬＵ１５により加算演算され、クロックｔ
６のステージW でその加算結果がレジスタＲ５に書き込
まれる。

【００９９】サブ命令Ｉ３１、Ｉ３２に関し、命令フェ
ッチステージIF、命令デコードステージD/A、命令実行
ステージE/Mは、それぞれクロックｔ４、ｔ５、ｔ６で
並列に処理される。サブ命令Ｉ３１である比較命令ＣＭ
ＰＥＱにおいては、クロックｔ６のステージE/M で、レ
ジスタＲ２とレジスタＲ４との内容がＡＬＵ１５により
比較され、等しければフラグＦ０に‘１’を書き込み、
等しくなければフラグＦ０に‘０’を書き込む。比較命
令ＣＭＰＥＱの実行ステージE/M は、本来加算命令ＡＤ
Ｄによる演算結果がレジスタｒ５に書き込まれるクロッ
クｔ６まで開始できないが、プロセッサ１内部に設けら
れたバイパス回路によってクロックｔ５で得られる加算
命令ＡＤＤの演算結果を用いて処理される。なお、比較
命令ＣＭＰＥＱの場合、ライトバックステージＷは存在
しない。一方サブ命令Ｉ３２のライトバックステージW
はクロックｔ７で処理される。

【０１００】サブ命令Ｉ４１、Ｉ４２に関し、命令フェ
ッチステージIF、命令デコードステージD/A、命令実行
ステージE/M及びライトバックステージW は、それぞれ
クロックｔ５、ｔ６、ｔ７、ｔ８で並列に処理される。

【０１０１】分岐命令ＢＲＡの分岐条件は、サブ命令Ｉ
３１の演算結果を参照しなければならないためクロック
ｔ７で判定される。クロックｔ７において、ＰＣ制御部
１３はレジスタ３１に保持された‘０１０’の値に従っ
てフラグＦ０を参照し、フラグＦ０が‘０’ならば分岐
を発生させることを決定し、‘１’ならば分岐を発生さ
せないことを決定する。

【０１０２】ＰＣ制御部１３はレジスタ３０に保持され
ている制御信号１１の第２の情報が分岐命令ＢＲＡがデ
ィレイなしの分岐命令であることを示していることに従
い、レジスタ３３の内容を無視する。つまり、ＰＣ制御
１３において、分岐条件が決定されたことに従い、同じ
クロックｔ７で命令実行ステージE/M が処理される。命
令Ｉ４１は算術演算命令であり、ＰＣ制御部１３ではな
くＡＬＵ１５で命令実行ステージE/Mの処理がなされて
いるので、サブ命令Ｉ０１、Ｉ４１のステージE/Mは並
列に行える。

【０１０３】図９に示されたマイクロプロセッサ１の動
作において、比較命令ＣＭＰＥＱでフラグＦ０に‘０’
が書き込まれとすると、ＰＣ制御部１３が実行条件を満
たしたことを示す情報（例えば‘１’の論理値）を生成
することにより条件判断が完了され、その情報に応答し
てレジスタ３０に保持された制御信号１１に基づき分岐
が実行される。具体的には、制御信号１１の第３の情報
に従いＰＣ制御部１３は分岐先アドレス（この場合１０
０８番地）をＩＡバスを介して命令ＲＡＭ６へ出力する
とともに、その分岐先アドレスを次クロックサイクルで
ＰＣへセットする。さらに制御信号１１の第１の情報に
従い、ＰＣ制御部１３は分岐先アドレス１００８に格納
されている２演算命令（サブ命令Ｉ１１、Ｉ２１）を命
令デコードユニット２へ与えるように命令ＲＡＭ６を制
御する。ＰＣ制御部１３はこの第１の情報に従い、クロ
ックｔ７ですでにステージIF、E/A が処理されているサ
ブ命令Ｉ５１、Ｉ５２、及びすでにステージIFの処理が
されているサブ命令Ｉ６１、Ｉ６２のパイプラインの処
理をキャンセルするように命令デコードユニット２、メ
モリユニット３および整数演算ユニット４を制御する。
但し、クロックｔ７でステージE/M の処理がなされたサ
ブ命令Ｉ４１、Ｉ４２のライトバックステージＷは、キ
ャンセルされずに処理される。

【０１０４】命令デコードユニット２は、命令ＲＡＭ６
から出力された１００８番地にあるサブ命令Ｉ１１、Ｉ
１２の２演算命令を受け取り、クロックｔ８で命令フェ
ッチステージIFが処理されたことになる。サブ命令Ｉ１
１、Ｉ１２の命令デコードステージD/A、命令実行ステ
ージE/M、ライトバックステージW がそれぞれクロック
ｔ９、ｔ１０、ｔ１１で処理される。ＰＣは、１００８
番地の２演算命令における命令実行ステージE/M が処理
されるクロックｔ１０まで１００８番地をそのまま保持
し、クロックｔ１０以降８ずつカウントする。

【０１０５】サブ命令Ｉ１１、Ｉ１２の２演算命令に続
き、１０１０番地、１０１８番地、１０２０番地のそれ
ぞれ２演算命令は１クロックずつ遅れて順にパイプライ
ンにて処理される。そしてＰＣ制御部１３のレジスタ３
０、３１、３２は、クロックｔ３で保持した値をそのま
ま保持しているので、ＰＣが１０２０番地を保持するク
ロックｔ１３において、レジスタ３０、３１、３２の内
容に基づき、ＰＣ制御１３がフラグＦ０を参照して「フ
ラグＦ０の値が‘０’である」という同じ実行条件を再
び判断して分岐命令ＢＲＡの分岐を実行する。図示して
いないが実行条件は、クロックｔ１２において得られる
サブ命令Ｉ３１の実行結果であるフラグＦ０の更新で決
定される。

【０１０６】クロックｔ７において、分岐命令ＢＲＡの
実行条件を満たされていないと判断された場合には、Ｐ
Ｃ制御部１３において実行条件を満たしていないことを
示す情報（例えば、‘０’の論理値）が生成され、その
情報に応答してレジスタ３０に保持された制御信号１１
を参照することなく分岐は実行されない。サブ命令Ｉ５
１、Ｉ５２の２演算命令、サブ命令Ｉ６１、Ｉ６２の２
演算命令のそれぞれパイプラインステージの処理がキャ
ンセルされることなく引き続き行われる。また、レジス
タ３０、３１、３２に保持されている内容は、次の条件
付き分岐命令により更新されるまでそのまま残しておい
てもよいし、すべてリセットしてもよい。

【０１０７】また、分岐命令ＢＲＡに対するＣＤフィー
ルド４０４のオフセット値がゼロであれば、ＰＣ値が分
岐命令自身のアドレスである１０００番地を示すクロッ
クｔ３で実行条件が判断され、分岐が実行される。

【０１０８】また、図１０のプログラム例を用いてマイ
クロプロセッサ１の別の動作を説明する。図８と同じ
く、各行における２つのサブ命令が、図２（ａ）の命令
フォーマットの２演算命令１０１で記述され、サブ命令
Ｉ０１、Ｉ１１、Ｉ２１、Ｉ３１、Ｉ４１、Ｉ５１及び
Ｉ６１がoperation_0 として演算フィールド１０６で記
述され、サブ命令Ｉ０２、Ｉ１２、Ｉ２２、Ｉ３２、Ｉ
４１、Ｉ５１及びＩ６１がoperation_1として演算フィ
ールド１０７で記述されている。

【０１０９】サブ命令Ｉ０１は、「フラグＦ０が真
（‘１’を保持している）」という実行条件を満たして
いれば、レジスタＲ５に保持されているアドレス番地の
命令にジャンプするジャンプ命令ＤＪＭＰであり、ジャ
ンプ命令ＤＪＭＰは、図７に示されたフォーマットのデ
ィレイドジャンプ命令である。サブ命令Ｉ１１は、レジ
スタＲ１とレジスタｒ２との内容を加算して加算結果を
レジスタＲ１へ書き込む加算命令ＡＤＤである。サブ命
令Ｉ２１は、レジスタＲ１とレジスタＲ３との内容を比
較し、等しければフラグＦ０に‘１’を書き込み、等し
くなければフラグＦ０に‘０’を書き込む比較命令ＣＭ
ＰＥＱである。サブ命令Ｉ３１は、レジスタＲ５とレジ
スタＲ６との内容を加算して加算結果をレジスタＲ５に
書き込む加算命令ＡＤＤである。サブ命令Ｉ１１、Ｉ４
１、Ｉ５１、Ｉ６１は、メモリユニット２でステージE/
M の処理がなされる任意の算術演算命令で、その他のサ
ブ命令は整数演算ユニット３でステージE/M の処理がな
される任意の算術演算命令である。

【０１１０】サブ命令Ｉ０１に対応する実行条件フィー
ルド４０１には、“ＣＣ＝００１”が記述されており、
サブ命令Ｉ０１以外のすべてのサブ命令は無条件に実行
する命令であるとする。また、サブ命令Ｉ０１に対応す
るＣＤフィールド４０４にはオフセット値“２０”が記
述されている。さらに、サブ命令Ｉ０１の実行遅延量指
定フィールド３２２（図７）には即値としてオフセット
値‘２８’が記述されている。また、各行に記述された
２演算命令は、ＦＭフィールド１０３、１０４が００に
設定されて２つのサブ命令の演算を並列に実行する命令
であるとする。

【０１１１】図１０のプログラムにおいて、サブ命令Ｉ
０１のジャンプ命令ＤＪＭＰによるジャンプは、サブ命
令Ｉ２１の比較結果であるフラグＦ０の値を判断して実
行され、且つそのジャンプ先命令のアドレスはサブ命令
Ｉ３１の加算結果で決定される。そして、ジャンプ命令
ＤＪＭＰによりジャンプするしないに拘わらず１０２０
番地、１０２８番地の２演算命令は実行されるものであ
る。

【０１１２】図１１は、図８に示されたプログラムをパ
イプライン処理するマイクロプロセッサ１の動作を示し
ている。図９と同じく、クロックｔ１ないしｔ１３は連
続する１クロックサイクルを示し、各クロックサイクル
内のすべてのパイプラインステージの処理は並列に行わ
れる。ＰＣの値の意味も図９と同じである。

【０１１３】サブ命令Ｉ０１、Ｉ０２に関し、命令フェ
ッチステージIF、命令デコードステージD/A はそれぞれ
クロックｔ１、ｔ２で並列に処理される。サブ命令Ｉ０
２の命令実行ステージE/M及びライトバックステージWは
それぞれクロックｔ３、ｔ４で処理される一方、サブ命
令Ｉ０１の命令実行ステージE/M は許可されるまで実行
条件の判断、およびそれに基づく分岐の実行はなされな
い。

【０１１４】サブ命令Ｉ０１であるディレイドジャンプ
命令ＤＪＭＰは図１におけるデコーダ８でデコードされ
て、このデコード結果に応じた制御信号１１が出力され
る。この制御信号１１には、ジャンプ命令ＢＲＡを生じ
させるようにＰＣ制御部１３を制御するための第１の情
報、サブ命令Ｉ０１が実行の遅延を生じさせる命令であ
ることを示す第２の情報、さらに分岐命令ＢＲＡの分岐
先アドレスを示す第３の情報を含んでいる。第３の情報
はジャンプ命令ＤＪＭＰで指定されているレジスタ番号
である。

【０１１５】クロックｔ３において、ＰＣ制御部１３は
ジャンプ命令ＤＪＭＰに対する制御信号１１をレジスタ
３０にそのまま保持し、その制御信号１１に基づき分岐
を実行しない。命令デコードユニット２から出力された
ジャンプ命令ＢＲＡの実行条件フィールドであるｃｃ＝
００１の値がレジスタ３１にそのまま保持される。さら
にＰＣ制御部１３は、クロックｔ３において命令デコー
ドユニット２からジャンプ命令ＤＪＭＰの実行遅延量指
定フィールド３２２のオフセット値“２８”を、ＰＣか
ら１０００番地をそれぞれ受け取って加算し、レジスタ
３２がその加算結果である１０１８番地を保持する。Ｐ
Ｃ制御部１３はレジスタ３２に保持された値とＰＣの示
す値とを比較している。ＰＣのアドレス値がレジスタ３
２のアドレス値と等しいクロックサイクル、つまりクロ
ックｔ６でレジスタ３１に保持されたｃｃ値に基づきＰ
Ｃ制御部１３が分岐命令ＢＲＡの実行条件を初めて判断
する。

【０１１６】さらにＰＣ制御部１３は、クロックｔ３に
おいて命令デコードユニット２からジャンプ命令ＢＲＡ
のＣＤフィールドであるオフセット値“１８”を、ＰＣ
から１０００番地をそれぞれ受け取って加算し、レジス
タ３３がその加算結果である１０２８番地を保持する。
ＰＣ制御部１３はレジスタ３３に保持された値とＰＣの
示す値とを比較している。ＰＣのアドレス値がレジスタ
３３のアドレス値と等しいクロックサイクル、つまりク
ロックｔ８でジャンプ命令ＤＪＭＰによるジャンプが初
めて実行される。

【０１１７】サブ命令Ｉ１１、Ｉ１２に関し、命令フェ
ッチステージIF、命令デコードステージD/A、命令実行
ステージE/M及びライトバックステージW は、それぞれ
クロックｔ２、ｔ３、ｔ４、ｔ５で並列に処理される。
サブ命令Ｉ１１の加算命令ＡＤＤにあっては、ステージ
E/M でレジスタＲ１とレジスタＲ２との内容がＡＬＵ１
５により加算され、ステージW でその加算結果がレジス
タＲ１に書き込まれる。

【０１１８】サブ命令Ｉ２１、Ｉ２２に関し、命令フェ
ッチステージIF、命令デコードステージD/A、命令実行
ステージE/Mは、それぞれクロックｔ３、ｔ４、ｔ５で
並列に処理される。サブ命令Ｉ２１である比較命令ＣＭ
ＰＥＱにおいては、クロックｔ５の実行ステージE/M
で、レジスタＲ１とレジスタＲ３との内容がＡＬＵ１５
により比較され、等しければフラグＦ０に‘１’を書き
込み、等しくなければフラグＦ０に‘０’を書き込む。
なお、比較命令ＣＭＰＥＱの場合、ライトバックステー
ジＷは存在しない。一方サブ命令Ｉ３２のライトバック
ステージWはクロックｔ７で処理される。

【０１１９】ジャンプ命令ＤＪＭＰの実行条件はサブ命
令Ｉ２１の演算結果であるフラグＦ０を参照しなければ
ならないためクロックｔ６で判定される。クロックｔ６
において、ＰＣ制御部１３はレジスタ３１に保持された
‘００１’の値に従ってフラグＦ０を参照し、フラグＦ
０が‘１’ならば分岐を発生させることを決定し、’
０’ならば分岐を発生させないことを決定する。そして
クロックｔ６で記憶回路３４に分岐を発生させるか否か
を決定した１ビットの情報をセットする。しかし実際に
ジャンプ命令によるジャンプはクロックｔ８になるまで
実行されない。

【０１２０】ここで、比較命令ＣＭＰＥＱによりフラグ
Ｆ０に‘１’が書き込まれ、実行条件が満たされた場合
を考える。記憶回路３４には実行条件が満たされたとい
う情報である‘１’がセットされる。レジスタ３０に保
持されている制御信号１１のジャンプ命令ＤＪＭＰがデ
ィレイのあるジャンプ命令であることを示している第２
の情報に従い、ＰＣ制御部１３はレジスタ３３に保持さ
れているアドレス値がまだＰＣの値と一致しているかど
うかをチェックする。実行条件を満たしていると決定し
たとしてもクロックｔ６の段階ではまだ一致していない
ため、レジスタ３０に保持されている制御信号１１の第
１および第３の情報に従ってＰＣ制御１３は分岐を実行
しない。

【０１２１】サブ命令Ｉ３１、Ｉ３２に関し、命令フェ
ッチステージIF、命令デコードステージD/A、命令実行
ステージE/M及びライトバックステージW は、それぞれ
クロックｔ４、ｔ５、ｔ６、ｔ７で並列に処理される。
サブ命令Ｉ３１の加算命令ＡＤＤにあっては、ステージ
E/M でレジスタＲ５とレジスタＲ６との内容がＡＬＵ１
５により加算され、ステージW でその加算結果がレジス
タＲ５に書き込まれる。

【０１２２】サブ命令Ｉ４１、Ｉ４２に関し、命令フェ
ッチステージIF、命令デコードステージD/A、命令実行
ステージE/M及びライトバックステージW は、それぞれ
クロックｔ５、ｔ６、ｔ７、ｔ８で並列に処理される。
また、サブ命令Ｉ５１、Ｉ５２に関し、命令フェッチス
テージIF、命令デコードステージD/A 、命令実行ステー
ジE/M及びライトバックステージWは、それぞれクロック
ｔ６、ｔ７、ｔ８、ｔ９で並列に処理される。

【０１２３】ジャンプ命令ＤＪＭＰによるジャンプはサ
ブ命令Ｉ３１の演算結果であるレジスタＲ５を参照しな
ければならないためクロックｔ８で実行される。クロッ
クｔ８においてＰＣ制御部１３はレジスタ３３に保持さ
れているアドレス値がＰＣの値と一致していることを検
知する。そして記憶回路３４に‘１’が保持されている
ことに従って、ＰＣ制御部１３はクロックｔ８でジャン
プ命令ＤＪＭＰの命令実行ステージE/M を処理する。Ｐ
Ｃ制御部１３はレジスタ３０に保持された制御信号１１
に基づいて分岐を発生させる。命令Ｉ５１は算術演算命
令であり、ＰＣ制御部１３ではなくＡＬＵ１５で命令実
行ステージE/M の処理がなされているので、サブ命令Ｉ
０１、Ｉ５１のステージE/Mは並列に行える。

【０１２４】具体的には、制御信号１１の第３の情報に
従い、ＰＣ制御部１３は第３の情報で指定されているレ
ジスタに保持されている分岐先アドレス（例えば２００
０番地とする）をＩＡバスを介して命令ＲＡＭ６へ出力
するとともに、その分岐先アドレスを次クロックサイク
ルでＰＣへセットする。さらに制御信号１１の第１の情
報に従い、ＰＣ制御部１３は分岐先アドレス２０００に
格納されている２演算命令（サブ命令Ｉ１１、Ｉ２１）
を命令デコードユニット２へ与えるように命令ＲＡＭ６
を制御する。さらに、ＰＣ制御部１３はこの第１の情報
に従いクロックｔ８ですでにステージIF、E/A が処理さ
れているサブ命令Ｉ６１、Ｉ６２、及びすでにステージ
IFの処理がされているサブ命令Ｉ７１、Ｉ７２のパイプ
ラインの処理をキャンセルするように命令デコードユニ
ット２、メモリユニット３および整数演算ユニット４を
制御する。但し、クロックｔ８でステージE/M の処理が
なされたサブ命令Ｉ５１、Ｉ５２のライトバックステー
ジＷは、キャンセルされずに処理される。

【０１２５】命令デコードユニット２は、命令ＲＡＭ６
から出力された２０００番地にある２演算命令を受け取
り、クロックｔ９でその２演算命令のそれぞれ命令フェ
ッチステージIFが処理され、１クロックサイクル毎にス
テージD/A、E/M、W が順に処理される。

【０１２６】また、クロックｔ６でジャンプ命令の実行
条件が満たされていない場合は、クロックｔ６で記憶回
路３４にジャンプ命令の実行条件が満たされていないと
いう情報である‘０’が保持される。そして、クロック
ｔ８でレジスタ３３に保持されたアドレス値がＰＣの値
と等しくなったとしても、記憶回路３４に‘０’が保持
されていることに従い、ＰＣ制御部１３はレジスタ３０
の保持された制御信号１１を参照することなく分岐を生
じさせない。サブ命令Ｉ６１、Ｉ６２の２演算命令、サ
ブ命令Ｉ７１、Ｉ７２の２演算命令のそれぞれパイプラ
インステージの処理がキャンセルされることなく引き続
き行われる。また、レジスタ３０、３１、３２、３３及
び記憶回路３４に保持されている内容は、次の条件付き
分岐命令により更新されるまでそのまま残してもよい
し、すべてリセットしてもよい。

【０１２７】また別の方法として、クロックｔ６で条件
を判断し、条件を満たしていないことを示す情報に従
い、レジスタ３０に保持された制御信号１１を、ジャン
プを無効にする、つまりジャンプを実行しないようにＰ
Ｃ制御１３が制御される制御信号に書き換えるようにし
てもよい。そして、条件を満たしているを示す情報が生
成されれば、レジスタ３０の制御信号１１はそのまま保
持されるようにする。そうすると、クロックｔ８で実際
にジャンプを実行する際に参照する記憶回路３４を設け
なくてよい。

【０１２８】無論、ディレイドジャンプ命令ＤＪＭＰ
（あるいはディレイド分岐命令ＤＢＲＡ）は実行遅延量
指定フィールド３２２の値を変えて、実行条件を判断す
るクロックサイクルと同じサイクルで分岐を実行させる
こともできる。

【０１２９】このように実行条件を判断する時期を遅延
させるのは、条件付きの分岐あるいはジャンプ命令に限
るものではない。ＣＤフォーマット４０４〜４０６によ
り、２演算命令１０１の２つの任意のサブ命令、及び任
意の１演算命令１０２の実行処理において、条件指定フ
ィールド４０１〜４０３で指定された実行条件の判断す
る時期を遅延させることができる。それは、ＰＣ制御部
１３のレジスタ３０〜３２と同じ構成、機能を有するそ
れぞれメモリ制御部１４のレジスタ４０〜４２、ＡＬＵ
１５のレジスタ５０〜５２、シフタ１６のレジスタ６０
〜６２、乗算器１７のレジスタ７０〜７２、ＡＬＵ１９
のレジスタ８０〜８２、及びシフタ２０のレジスタ９０
〜９２により実現される。

【０１３０】例えば、図８のプログラムにおいて、サブ
命令Ｉ１２が I12 (ADD F1T R13 R8,R8,R9)・・・・（Ａ） であるとする。つまり「フラグＦ１が真である」という
実行条件を満たすときレジスタＲ８とレジスタＲ９との
内容を加算し、その加算結果をレジスタＲ８に書き込む
加算命令で、実行条件の判断は、ＰＣ値がレジスタＲ１
３に保持されたアドレス値となるクロックサイクルで行
われる。条件指定フィールド４０２はｃｃ＝０１１、Ｃ
Ｄフィールド４０５はレジスタ番号‘１３’がそれぞれ
記述されている。レジスタ１３には１０１８番地が保持
されているものとする。

【０１３１】図９において、サブ命令Ｉ１２の命令実行
ステージE/M はクロックｔ４で処理されているが、サブ
命令Ｉ１２が上記（Ａ）のような加算命令であれば、命
令実行ステージE/Mはクロックｔ６される。

【０１３２】サブ命令Ｉ１２は、クロックｔ３でデコー
ダ９でデコードされ、このデコード結果に応じた制御信
号１２が出力される。この制御信号１２には、加算命令
を生じさせるようにＡＬＵ１９を制御するための第１の
情報、演算に使用されるレジスタＲ８、Ｒ９を指定する
第２の情報を含んでいる。

【０１３３】クロックｔ４において、ＡＬＵ１９はその
制御信号１２をレジスタ８０にそのまま保持するだけ
で、まだ加算を実行しない。命令デコードユニット２か
ら出力された実行条件フィールドであるｃｃ＝０１１の
値がレジスタ８１にそのまま保持される。さらにＡＬＵ
１９は、クロックｔ４において命令デコードユニット２
からＣＤフィールドであるレジスタ番号‘１３’をその
まま保持する。ＡＬＵ１９はレジスタ８２に保持された
番号‘１３’のレジスタに保持さされた値とＰＣの示す
値とを比較している。ＰＣのアドレス値が１０１８番地
と等しいクロックサイクル、つまりクロックｔ６でレジ
スタ８１に保持されたｃｃ値に基づきＡＬＵ１９が加算
命令の実行条件を初めて判断する。ＡＬＵ１９は実行条
件を満たしたかどうか示す情報を生成する。

【０１３４】ＡＬＵ１９は、その情報に従って、条件を
満たしていればレジスタ８０に保持された制御信号１２
に基づいて同じクロックｔ６で加算演算を行い、クロッ
クｔ７で加算結果を指定された汎用レジスタ５に保持さ
せる。また条件を満たしていなければ、制御信号１２を
無視して加算演算を行わない。また、条件を満たしてい
ない場合の別の手段として、ＡＬＵ１９が制御信号１２
に基づき加算演算を行ってもよいが、実行条件を満たし
たかどうか示す情報に従い加算結果を加算演算命令で指
定されたレジスタへ書き込まないようにＡＬＵ１９を構
成してもよい。

【０１３５】（Ａ）の加算命令の実行条件であるフラグ
Ｆ１の値を決定する演算命令（２つの値を比較して、等
不等あるいは大小をフラグＦ１に反映させる比較命令）
は、プログラムシーケンス中のサブ命令Ｉ１２より下位
のアドレスにある命令、例えば、サブ命令Ｉ２２の位置
に置くことができる。

【０１３６】また、ＣＤフィールド４０４、４０５及び
４０６の各々において、オフセット値の情報又はレジス
タを指定する情報以外に、各実行条件指定フィールドで
指定された実行条件が、各演算フィールドに記述された
演算命令の命令デコードステージD/Aで判断されること
を示す情報を記述することができる。

【０１３７】例えば図８において、サブ命令Ｉ０１の分
岐命令ＢＲＡに対応するＣＤフィールド４０４が命令デ
コードステージD/A で判断されることを示す情報を有し
ている場合、命令デコードユニット２は、クロックｔ２
において、ＣＤフィールド４０４に応答して実行条件の
判断を開始し、条件指定フィールド４０１に従いＰＳＷ
１０内の指定されたフラグＦ０の内容を参照する。そし
て命令デコードユニット２はサブ命令Ｉ０１が実行条件
が満たされたか否かを示す第４の情報を出力する。また
命令デコードユニット２はデコード８による分岐命令Ｂ
ＲＡの演算指定フィールドのデコード結果に基づき制御
信号１１を作成する。この制御信号１１には分岐命令Ｂ
ＲＡを生じさせるようにＰＣ制御部１３を制御するため
の第１の情報、分岐実行の遅延を生じさせない通常の命
令であることを示す第２の情報、さらに分岐命令ＢＲＡ
の分岐先アドレスを示す第３の情報を含んでいる。

【０１３８】実行条件が満たしていると判断された場合
には、命令デコードユニット２は第４の情報として実行
条件が満たさている情報、つまり、ＰＣ制御部１３で無
条件で実行してよいことを示す情報を出力する。ＰＣ制
御部１３は無条件であることを示す情報を受けて、制御
信号１１をレジスタ３０に保持することなくクロックｔ
３で制御信号１１に従って分岐を行う。実行条件が満た
されていないと判断された場合には、命令デコードユニ
ット２が第４の情報として、演算が無効であることを示
す情報を出力する。ＰＣ制御部１３は、演算が無効であ
ることを示す情報に従い制御信号１１を受けていても分
岐を実行しない。分岐命令以外の他の種類の演算命令に
ついても全く同様である。ただし、加算などの算術演算
命令では、命令デコードステージD/A で演算が無効と判
断された場合には、演算ユニットが算術演算を実行して
も演算命令で指定されたレジスタに演算結果を書き込ま
ないようにしてもよい。

【０１３９】また、図１に示されたこのマイクロプロセ
ッサ１に、ディレイ機能を有する分岐命令ＤＢＲＡやジ
ャンプ命令ＤＪＭＰの命令が用意されないならば、ＰＣ
制御部１３にレジスタ３３及び記憶回路３４を設ける必
要はない。

【０１４０】また、演算命令の命令実行部の演算ユニッ
トとなるＰＣ制御部１３、メモリ制御部１４、ＡＬＵ１
５、１９、シフタ１６、２０、及び乗算器１７の各々に
実行条件を判断する時期を遅延させる手段であるレジス
タを備えたが、これらの命令実行部の演算ユニットのう
ちの選択された一部にだけ備えても良い。例えば、所定
の条件の下で実行されるような演算命令のうち、ユーザ
の作成するプログラムで最もよく使用されるのは、条件
付き分岐（あるいはジャンプ）命令である。従って、分
岐命令のみの処理において、実行条件を判断する時期を
遅延させる機能を持たせても良い。そうすると、ＰＣ制
御部１３のみにレジスタ３０、３１、３２を備えればよ
い。

【０１４１】以上のように、この実施の形態には次の特
徴がある。 （１）例えば、図８のサブ命令Ｉ３１ような無条件実行
の演算命令、あるいは条件ありでもそのデコードステー
ジで条件が決定している演算命令であれば、クロックｔ
５の期間で命令をデコードし、クロックｔ５の期間に続
くクロックｙ６の期間で上記の条件付き演算命令の遅延
量以内であるクロックｔ６の期間でサブ命令Ｉ３１で指
定された演算が実行されている。一方、サブ命令Ｉ０１
のような条件付き演算命令はクロックｔ２の期間でデコ
ードされ、クロックｔ２からサブ命令Ｉ３１のように命
令実行ステージE/M の処理期間であるクロックｔ６の時
間より少なくとも長い期間が経過した後のクロックｔ７
で分岐の演算の実行条件の判断を開始している。つま
り、このクロックｔ３からクロックｔ６までの期間を遅
延量として実行条件を判断する時期を遅延させている。
従って、図８のプログラムシーケンスのように、条件付
きの演算命令はその演算命令の実行条件を決める演算を
行う演算命令（サブ命令Ｉ３１）より前に置くことがで
きる。従来のプロセッサならば、サブ命令Ｉ０１の位置
にＮＯＰ命令以外置くことができない可能性があるが、
本実施の形態のプロセッサを採用すれば、サブ命令Ｉ０
１として条件付きの演算命令を置くことができ、命令の
スケジューリングを柔軟にする。

【０１４２】（２）例えば各演算ユニットのレジスタ３
２、４２等で保持される演算の実行条件を判断する時期
を示す遅延量を可変に設定することができる。これによ
り、例えばサブ命令Ｉ０１において実行条件は、クロッ
クｔ４をはじめ、種々のクロックサイクルで判断される
ようになる。よって、命令をスケジューリングする際、
プログラムの内容に応じて条件付き演算命令の位置を適
宜変えることができる。特に、レジスタ３２、４３等に
保持される値は、プログラムを構成する命令フォーマッ
トのＣＤフィールド４０３、４０４。４０５に記述され
た内容に従い設定されるため、プログラマー（あるいは
コンパイラ）は、その条件付き演算命令に対応させてど
の程度の遅延量を要するのかを容易に決めることができ
る。

【０１４３】（３）レジスタ３２、４２等で保持される
遅延量としての情報は、種々の形式が考えられる。遅延
量としてクロック数を保持しておいてもよい。そのとき
レジスタ３２、４２等を減算カウンタとして構成する。
例えばＰＣ制御部１３において、クロックｔ３でクロッ
ク数「４」をレジスタ３２に保持し、カウンタによりク
ロック数とともに減算し、「０」を保持したクロックｔ
７で条件の判断を開始するようにすればよい。しかし、
この実施の形態では、演算の実行条件を判断する時期を
示す遅延量としてアドレス値が保持され、そのアドレス
値プログラムカウンタの値と等しいクロックサイクルで
実行条件を判断するようにしている。つまり、遅延量を
ＰＣの値で管理しているためより効果的である。例えば
図８のプログラムにおいて１００８番地と１０２０番地
との間で他の命令にジャンプし、復帰する場合でもレジ
スタ値３２、４２等の値を変更して実行判断する時期を
調整する必要がなく制御が簡単になる。上記のクロック
数を保持したならば他の命令にジャンプする時点の減算
値を退避させるなどの措置を要する。

【０１４４】（４）条件付きのディレイド分岐、あるい
はジャンプ命令であれば、図１１のようにクロックｔ６
で分岐の条件を判断し、１クロックサイクルあるいはそ
れ以上のクロックサイクルを経過した後に開始するクロ
ックｔ８で分岐を実行している。もし、サブ命令Ｉ４
１、Ｉ４２がクロックｔ７でジャンプ命令ＤＪＭＰの実
行条件を決定するフラグＦ０を書き換える命令であるな
らば、サブ命令Ｉ０１として実行条件の判断と同じクロ
ックサイクルでジャンプを実行してしまうディレイなし
のジャンプ命令が用いることができる。よって、本実施
の形態のような条件付きのディレイド演算命令は、プロ
グラムにおける命令スケジューリングをさらに柔軟にす
るものである。

【０１４５】（５）各演算ユニット、例えばＰＣ制御部
１３は第１の演算命令の演算を実行するようにＰＣ制御
部１３を制御するための制御信号１１、第１の演算命令
の実行条件を示す第１の情報である条件指定フィールド
の値、さらに、この実行条件を判断する時期を示す第２
の情報であるアドレス値（あるいはそのアドレス値を保
持するレジスタを指定する情報）をそれぞれレジスタ３
０、３１、３２に保持する。そして、これらレジスタの
値は、第１の演算命令の後に命令デコーダ２でデコード
される第２の条件付き演算命令において、条件判断の時
期を遅延させるために書き換えるまでそのまま保持し続
ける。これは、図８のプログラムで条件付き演算命令に
より形成されるループ処理に効果的である。最初にレジ
スタ３０、３１、３２に各情報を一旦保持させておけ
ば、ループが発生する毎にそのレジスタ３０、３１、３
２に保持された情報を用いるだけで、条件付き演算命令
が実行される。従来技術ならば、ループが生じる毎に条
件付き演算命令を命令ＲＡＭからフェッチしてデコーダ
でデコードしなければならないが、本実施の形態による
とサブ命令Ｉ０１の演算命令を１回だけフェッチし、デ
コーダすればよい。従ってマイクロプロセッサの処理効
率を挙げることができる。

【０１４６】（６）本実施の形態では、マイクロプロセ
ッサが処理するすべての命令は図２のフォーマットであ
り、そこには演算を指定するフィールドに対応して条件
指定フィールドが設けられ、さらにこの条件指定フィー
ルドに対応して条件判断遅延量指定フィールドが設けら
れている。条件指定フィールドは無条件で実行されるこ
とを指定することもできる。つまり、命令フォーマット
中に条件付きか否かを示す情報、条件付きであればどの
ような条件か、その条件を判断する時期を示す情報を挿
入する場所が確保されているので、プログラマー（ある
いはコンパイラ）は容易に命令を構成することができ
る。

【０１４７】（７）条件判断遅延量指定フィールドにお
いて、条件を判断する時期として命令デコーユニット２
により命令のデコード段階で判断することを指定するこ
ともできる。命令の条件を満たせば命令実行部はその命
令を無条件に実行される命令であるとして演算を行う。
これも命令のスケジューリングに融通性を与える。

【０１４８】（８）さらに次の変形例が考えられる。条
件付き演算命令の処理で条件を決定する際に参照された
値はフラグＦ０であったが、これに限らず複数のビット
を保持するレジスタの値であってもよい。この実施例の
マイクロプロセッサはＶＬＩＷアーキテクチャを採用し
て複数のパイプラインを並列に処理するものであるが、
この条件付き演算命令で条件判断の時期を遅延させる機
能は、単一のパイプラインを処理するプロセッサに設け
ても有効である。

【０１４９】（９）条件判断の時期を遅延させる手段で
ある３つのレジスタを１セットにして各演算ユニットに
設けているが、さらに各演算ユニットにこれら３つのレ
ジスタと同じ機能をもつ３つのレジスタのセットを１又
は複数個設けてもよい。これは、図８のプログラムで形
成されたループの中に、さらに１又は複数のループが存
在している場合に効果的である

【０１５０】例えば、 100番地：I01(BRA F0F #H30 110) 108番地：I11(BRA F1T #H10 118) 110番地：I21 118番地：I31 120番地：I41 128番地：I51 130番地：I61 というプログラムを考える。命令Ｉ０１は、フラグＦ０
が偽ならば１０８番地に分岐する分岐命令で、実行条件
が１３０番地の命令Ｉ６１の命令実行ステージのサイク
ルで判断されて分岐が実行されるものである。命令Ｉ２
１は、フラグＦ１が真ならば１１８番地に分岐する分岐
命令で、実行条件が１２０番地の命令Ｉ４１の命令実行
ステージで判断されて分岐が実行される物である。この
プログラムは、１１０番地から１３０番地で第１のルー
プが形成され、かつ１１８番地から１２０番地で第２の
ループが形成されている。

【０１５１】命令Ｉ０１がデコードされた場合、ＰＣ制
御部１３のレジスタ３０〜３２に命令Ｉ０１の分岐命令
に対する制御信号１１、条件を指定する情報、条件判断
する時期を指定する情報を保持させる。命令Ｉ０１に次
いで命令Ｉ１１がデコーダされた場合、ＰＣ制御部１３
にさらに備えられた３つのレジスタに、命令Ｉ１１の分
岐命令に対する制御信号１１、条件を指定する情報、条
件判断する時期を指定する情報を保持させる。これによ
り、第１、第２のループが発生する毎にレジスタ３０、
３１、３２に保持された情報、同じ機能の３つのレジス
タに保持された情報をそれぞれ参照するだけで適切に２
つの条件付き演算命令が実行される。命令Ｉ０１、Ｉ０
２をそれぞれループが発生する毎にフェッチし、デコー
ドする必要はなくプロセッサの処理性能を挙げることが
できる。

【０１５２】実施の形態２．図１２は図１のものとは別
のマイクロプロセッサの構成を示したものである。この
マイクロプロセッサは、メモリ制御部１４にレジスタ４
３、記憶回路４４を設け、ＡＬＵ１５にレジスタ５３、
記憶回路５４を設け、シフタ１６にレジスタ６３、記憶
回路６４を設け、乗算機１７にレジスタ７３、記憶回路
７４を設け、ＡＬＵ１９にレジスタ８３、記憶回路８４
を設け、シフタ２０にレジスタ９３、記憶回路９４を設
けている。その他の構成は、図１のものと同じである。

【０１５３】図１のマイクロプロセッサにおいては、デ
ィレイ機能を有する演算命令、つまり条件判断するクロ
ックサイクルよりさらに後のクロックサイクルで演算を
実行する演算命令は、分岐・ジャンプ命令のみであった
が、ロードストア命令、算術演算演算、シフト算術演算
命令等、任意の演算命令に対してディレイ機能を付加す
ることはできる。各演算ユニットにさらに加えられた６
つのレジスタは、ＰＣ制御部１３のレジスタ３３と全く
同じ機能を有し、各演算ユニットで実行されるべき演算
を実行する時期を示す情報を保持する。また各演算ユニ
ットにさらに加えられた６つの記憶回路は、ＰＣ制御部
１３の記憶回路３４と全く同じ機能で、各演算ユニット
で実行されるべき演算の実行条件の判断結果の情報を保
持する。

【０１５４】このように構成されたマイクロプロセッサ
は、例えば、 DADD F0T #H20, H30 R5,R5,R6 という命令を用意することができる。この命令は、「フ
ラグＦ０が真」を条件にしてレジスタＲ５、Ｒ６のそれ
ぞれ内容を加算して、その加算結果をレジスタＲ５に書
き込む加算命令である。この加算命令は、即値として２
つのオフセット値‘２０’‘３０’を有する。加算命令
ＤＡＤＤのアドレスが２０００番地であれば、２０００
＋２０＝２０２０番地の演算命令の命令実行ステージE/
M が処理されるクロックサイクルで加算命令ＤＡＤＤの
条件が判断される。そして２０００＋３０＝２０３０番
地の演算命令の実行ステージE/M が処理されるクロック
サイクルで加算演算を実行する。この加算命令ＤＡＤＤ
が図２のoperation_0 であれば、ＡＬＵ１５で条件が判
断されて加算が行われ、operation_1 であれば、ＡＬＵ
１９で条件が判断されて加算が行われる。

【０１５５】この実施の形態で各演算ユニットにレジス
タ、記憶回路を付加したが、無論複数の演算ユニットの
選択されたものにのみに備えてもよい。その場合にはそ
のレジスタ、記憶回路が付加された演算ユニットが処理
できる演算命令のみにディレイ機能が付加されることに
なる。

【０１５６】

【発明の効果】以上説明したように、この発明に係るデ
ータ処理装置によると、第１の演算命令は第１の期間で
デコードされ、それに続く第２の期間で実行さる一方、
所定の条件のもので演算が実行される第２の演算命令
は、第３の期間でデコードされ、第３の期間が終了して
少なくとも第２の期間と同じ時間を経過した第４の期間
で条件が判断されて実行される。条件付きの演算命令が
デコードされても、第１の演算命令のように直ちに実行
するのではなくその実行条件を判断する時期を遅延させ
た上で実行するので、その遅延している間に第２の演算
命令の実行条件を決定する演算命令を実行することがで
きる。よってプログラムシーケンスにおいて、第２の演
算命令をその実行条件を決定する別の演算命令より前に
記述することが可能で、命令のスケジューリングの自由
度が増す。

【０１５７】また、第２の演算命令で指定された演算が
実行される時期を、条件判断が行われる時期よりさらに
遅延させることにより、その遅延の間に、他の演算命令
の処理で第２の演算命令の条件を決定している値が書き
換えられても適切に条件付き演算命令を実行することが
できる。命令のスケジューリングの自由度がさらに増
す。

【０１５８】また、別のデータ処理装置によると、条件
付き演算命令を処理する際に使用される第１ないし第３
のレジスタを命令実行部に備えている。第１のレジスタ
は命令デコーダから出力される制御信号を保持し、条件
付き演算命令に指定される演算が実行される条件を示す
第１の情報を保持し、第３のレジスタはその条件の判断
を開始する時期を示す第２の情報を保持するものであ
る。命令実行部がこれら３つの情報に基づき演算命令が
デコーダされて、所定の時間を経過したのち条件が判断
されて実行されるので、命令のスケジューリングにその
遅延している間に第２の演算命令の実行条件を決定する
演算命令を実行することができる。よって命令のスケジ
ューリングの自由度が増す。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるマイクロプロ
セッサの構成を示すブロック図である。

【図２】 マイクロプロセッサの命令フォーマットを示
す説明図である。

【図３】 マイクロプロセッサの並列２命令実行時のパ
イプライン動作を示す説明図である。

【図４】 演算フィールドの詳細な内容を示す説明図で
ある。

【図５】 マイクロプロセッサのレジスタ構成を示す説
明図である。

【図６】 ＰＳＷの詳細内容を示す説明図である。

【図７】 ディレイド分岐命令の基本的なフォーマット
を示す説明図である。

【図８】 図１のマイクロプロセッサで処理されるプロ
グラムの一例を示す説明図である。

【図９】 図８のプログラムを処理したときのマイクロ
プロセッサのパイプライン動作を示す説明図である。

【図１０】 図１のマイクロプロセッサで処理される別
のプログラムの一例を示す説明図である。

【図１１】 図９のプログラムを処理したときのマイク
ロプロセッサのパイプライン動作を示す説明図である。

【図１２】 この発明の実施の形態１によるマイクロプ
ロセッサの構成を示すブロック図である。

【符号の説明】

２…命令デコードユニット、３…メモリユニット、４…
整数演算ユニット、５…汎用レジスタ、１０…ＰＳＷ、
１３…ＰＣ制御部、１４…メモリ制御部、１５、１９…
ＡＬＵ、１６、２０…シフタ、１７…乗算器、３０〜３
３、４０〜４２、５０〜５２、６０〜６２、７０〜７
２、８０〜８２、９０〜９２…レジスタ、３４…記憶回
路

Claims (20)

【特許請求の範囲】
1. 【請求項１】 プログラムシーケンスに記述されたコー
   ド化された複数の演算命令を順次デコードして、各演算
   命令に対応する制御信号を出力する命令デコーダ、およ
   び、 前記命令デコーダから出力される前記制御信号に従っ
   て、前記複数の演算命令によりそれぞれ指定された演算
   を実行する命令実行部を備え、 第１の期間において、前記命令デコーダが前記複数の演
   算命令のうちの第１の演算命令をデコードして第１の制
   御信号を出力し、前記第１の期間に続く第２の期間にお
   いて、前記命令実行部が前記第１の制御信号に従って前
   記第１の演算命令で指定された演算を実行し、 第３の期間において、前記命令デコーダが、前記複数の
   演算命令のうちの所定の条件の基で演算が実行される第
   ２の演算命令をデコードして第２の制御信号を出力し、
   前記第３の期間の終わりから前記第２の期間と同じ時
   間、あるいはそれより長い時間が経過した後に開始され
   る第４の期間において、前記命令実行部が前記所定の条
   件を満たしているか否かを判断し、その判断結果に応じ
   て前記第２の演算命令で指定された演算を実行する、デ
   ータ処理装置。
2. 【請求項２】 その保持される値を可変に設定できる遅
   延量指定レジスタを備え、 前記命令実行部は、前記遅延量指定レジスタに遅延量と
   して保持されている値に応じて第２の演算命令が所定の
   条件を満たしているかの判断を開始する、請求項１に記
   載のデータ処理装置。
3. 【請求項３】 コード化された第２の演算命令は、演算
   を指定する演算指定フィールドと、第３の期間の終わり
   から第４の期間の開始までの間隔を指定する遅延量指定
   フィールドとを有し、 遅延量指定レジスタには、前記遅延量指定フィールドに
   記述された内容に従って遅延量が設定される、請求項２
   に記載のデータ処理装置。
4. 【請求項４】 複数の演算命令の各々に対応付けられた
   アドレスを順次カウントして保持するプログラムカウン
   タを備え、 前記遅延量指定レジスタは遅延量としてアドレス値を保
   持し、 前記命令実行部は、前記遅延量指定レジスタに保持され
   たアドレス値が前記プログラムカウンタの値と一致した
   ことに応答して、第２の演算命令が所定の条件を満たし
   ているかの判断を開始する、請求項２に記載のデータ処
   理装置。
5. 【請求項５】 命令実行部は、第４の期間に含まれる第
   ５の期間において、所定の条件を満たしているか否かを
   判断し、前記第４の期間に含まれ、且つ前記第５の期間
   の終了して第２の期間と同じ時間あるいはそれより長い
   時間が経過して開始する第６の期間に前記所定の条件を
   満たしたときに第２の演算命令で指定された演算を実行
   する、請求項１に記載のデータ処理装置。
6. 【請求項６】 各々はその保持される値を可変に設定で
   きる第１および第２の遅延量指定レジスタを備え、 前記命令実行部は、前記第１の遅延量指定レジスタに第
   １の遅延量として保持されている値に従って第２の演算
   命令が所定の条件を満たしているかの判断を開始し、 前記第２の遅延量指定レジスタに第２の遅延量として保
   持されている値に従って第２の演算命令所定の条件を満
   たしたときに第２の演算命令で指定された演算を開始し
   て実行する、請求項５に記載のデータ処理装置。
7. 【請求項７】 コード化された第２の演算命令は、演算
   を指定する演算指定フィールドと、第３の期間の終わり
   から第４の期間の開始までの時間を指定する第１の遅延
   量指定フィールドと、第５の期間の終わりから第６の期
   間の開始までの時間を指定する第２の遅延量指定フィー
   ルドとを有し、 第１の遅延量指定レジスタには、前記第１の遅延量指定
   フィールドに記述された内容に従って第１の遅延量が設
   定され、第２の遅延量指定レジスタには、前記第２の遅
   延量指定フィールドに記述された内容に従って第２の遅
   延量が設定される請求項６に記載のデータ処理装置。
8. 【請求項８】 複数の演算命令の各々に対応付けられた
   アドレスを順次カウントして保持するプログラムカウン
   タを備え、 前記第１および第２の遅延量指定レジスタはそれぞれ第
   １および第２の遅延量としてアドレス値を保持し、 前記命令実行部は、前記第１の遅延量指定レジスタに保
   持されたアドレス値が前記プログラムカウンタの値と一
   致したことに応答して、所定の条件が満たされているか
   の判断を開始し、前記第２の遅延量指定レジスタに保持
   されたアドレス値が前記プログラムカウンタの値と一致
   したことに応答して、前記所定の条件を満たした場合に
   第２の演算命令で指定された演算を開始し実行する、請
   求項６に記載のデータ処理装置。
9. 【請求項９】 命令デコーダは、第３の期間より後に開
   始される第７の期間において、複数の演算命令のうちの
   第３の演算命令をデコードして第３の制御情報を出力
   し、命令実行部は、前記第７の期間より後に開始される
   第８の期間において、前記第３の制御信号に従って前記
   第３の演算命令で指定された演算を実行してその演算結
   果を所定の記憶場所に書き込み、 第２の演算命令は、前記第３の演算命令の演算結果が所
   定の値を有している場合に実行される演算命令を指定し
   ており、 前記命令実行部は、第４の期間の開始が少なくとも前記
   第８の期間の後になるように、前記所定の記憶場所を参
   照して前記第２の演算命令により指定される演算を実行
   すべきか否か決定する、請求項１に記載のデータ処理装
   置。
10. 【請求項１０】 所定の記憶場所はフラグあるいはレジ
    スタであり、 第３の演算命令は、２つのレジスタの値を比較して、そ
    の比較結果を前記所定の記憶場所に書き込む比較命令で
    ある、請求項９に記載のデータ処理装置。
11. 【請求項１１】 第２の演算命令は、分岐命令、ジャン
    プ命令、あるいは加算命令である、請求項１に記載のデ
    ータ処理装置。
12. 【請求項１２】 複数の演算命令の各々は、演算の内容
    を指定する演算指定フィールドと、その演算の実行条件
    を指定する条件指定フィールドと、その実行条件を判断
    するタイミングを遅延させる量を指定する遅延量指定フ
    ィールドとを有し、 第１の演算命令は無条件に実行される命令であり、前記
    第１の演算命令の条件指定フィールに無条件であること
    を示す情報が記述され、 第２の演算命令の条件指定フィールドおよび遅延量指定
    フィールドに、それぞれ所定の条件を示す情報および第
    ３の期間の終わりから第４の期間の開始までの間隔を示
    す情報が記述され、 前記命令デコーダは、前記第１の演算命令における演算
    指定フィールドに従って第１の制御信号を出力し、前記
    第１の演算命令における条件指定フィールドに基づき、
    前記命令実行部が第２の期間で前記第１の演算命令で指
    定された演算を実行するように前記命令実行部を制御
    し、 前記命令デコーダは、前記第２の演算命令における演算
    指定フィールドに従って第１の制御信号を出力し、前記
    第２の演算命令における遅延量指定フィールドに従って
    第４の期間で所定の条件を満たしているかを判断させる
    ように前記命令実行部を制御し、前記第２の演算命令に
    おける条件指定フィールドに従って所定の条件を満たし
    たか否かを決定するように前記命令実行部を制御する、
    請求項１に記載のデータ処理装置。
13. 【請求項１３】 複数の演算命令の各々は、各演算の内
    容を指定する演算指定フィールドと、その演算の実行条
    件を指定する条件指定フィールドと、その実行条件を判
    断するタイミングを遅延させる量を指定する遅延量指定
    フィールドとを有し、 第１の演算命令は条件付き命令であり、 前記第１の演算命令においては、前記条件指定フィール
    ドおよび遅延量指定フィールドに、それぞれ第２の演算
    命令の所定の条件とは別の条件を示す情報、および第１
    の期間に前記別の条件を判断することを示す情報が記述
    され、 第２の演算命令において、前記条件指定フィールドおよ
    び遅延量指定フィールドに、それぞれ所定の条件を示す
    情報および第３の期間の終わりから第４の期間の開始ま
    での間隔を示す情報が記述されており、 前記命令デコーダは、前記第１の演算命令における演算
    指定フィールドに従って第１の制御信号を出力し、前記
    第１の演算命令における条件指定フィールドおよび遅延
    量指定フィールドに基づき、前記命令実行部が第２の期
    間で前記第１の演算命令で指定された演算を実行するよ
    うに前記命令実行部を制御し、 前記命令デコーダは、前記第２の演算命令における条件
    指定フィールドおよび演算指定フィールドに従って第１
    の制御信号を出力し、前記第２の演算命令における遅延
    量指定フィールドに従って第４の期間で所定の条件を満
    たしているかを判断させるように前記命令実行部を制御
    し、前記第２の演算命令における条件指定フィールドに
    従って所定の条件を満たしたか否かを決定するように前
    記命令実行部を制御する、請求項１に記載のデータ処理
    装置。
14. 【請求項１４】 プログラムシーケンスに記述されたコ
    ード化された複数の演算命令を順次デコードして、各演
    算命令に対応する制御信号を出力する命令デコーダ、お
    よび、 前記命令デコーダから出力される前記制御信号に従っ
    て、前記複数の演算命令によりそれぞれ指定された演算
    を実行する命令実行部を備え、 前記複数の演算命令のうちの１つが条件付きの演算命令
    である場合、 前記命令デコーダは、前記条件付きの演算命令をデコー
    ドして第１の制御信号を出力し、 前記命令実行部は、 前記命令デコーダから出力される第１の制御信号を保持
    させる第１のレジスタ、前記条件付き演算命令に指定さ
    れる演算が実行される条件を示す第１の情報を保持させ
    る第２のレジスタ、および、前記条件の判断を開始する
    時期を示す第２の情報を保持する第３のレジスタを含
    み、 前記命令実行部は、 前記第３のレジスタに保持された第２の情報に基づき、
    前記条件の判断が開始される時期であることを検出した
    ことに応答して、前記第２のレジスタに保持された第１
    の情報に基づき前記条件が満たされているか否かの判断
    を開始し、その判断結果に応じて前記第１のレジスタに
    保持された第１の制御信号を読み出し、その読み出され
    た第１の制御信号に従い前記演算命令に指定された演算
    の実行を開始するデータ処理装置。
15. 【請求項１５】 第３のレジスタに保持される第２の情
    報を可変に設定することのできる、請求項１４に記載の
    データ処理装置。
16. 【請求項１６】 複数の演算命令の各々に対応付けられ
    たアドレスを順次カウントして保持するプログラムカウ
    ンタを備え、 前記第３のレジスタには、第２の情報としてアドレス値
    が保持され、 前記命令実行部は、前記第３のレジスタに保持されたア
    ドレス値が前記プログラムカウンタのアドレスと一致し
    たことを検出し、その検出に応答して前記条件が満たさ
    れているか否かの判断を開始する、請求項１４に記載の
    データ処理装置。
17. 【請求項１７】 コード化された条件付き演算命令は、
    演算の内容を指定する演算指定フィールドと、その演算
    の実行条件を指定する条件指定フィールドと、その実行
    条件を判断する時期を指定する遅延量指定フィールドと
    を有し、 前記命令デコーダは、前記演算指定フィールドに記述さ
    れた内容に基づいて前記第１の制御信号を生成し、前記
    条件指定フィールドに記述された内容を第１の情報とし
    て出力するとともに前記遅延量指定フィールドに記述さ
    れた内容を出力し、 前記命令デコーダから出力された第１の情報は、前記第
    ２のレジスタに保持され、 前記命令実行部は、前記命令デコーダから出力される前
    記遅延量指定フィールドに従って第２の情報を第３のレ
    ジスタに書き込む、請求項１５に記載のデータ処理装
    置。
18. 【請求項１８】 命令実行部は、 さらに、演算命令で指定された演算を開始する時期を示
    す第３の情報を保持する第４のレジスタを有し、 この第３の情報に従って、前記演算命令で指定された演
    算が開始される時期であることを検出し、その検出結果
    に応答して条件が満たされているか否かを判断し、その
    判断結果に応じて前記演算命令で指定された演算を開始
    する、請求項１４に記載のデータ処理装置。
19. 【請求項１９】 複数の演算命令の各々に対応付けられ
    たアドレスを順次カウントして保持するプログラムカウ
    ンタを備え、 前記第３のレジスタには、第２の情報としてアドレス値
    が保持され、 前記第４のレジスタには、第３の情報として前記第２の
    情報とは異なるアドレス値が保持され、 前記命令実行部は、前記第３のレジスタに保持されたア
    ドレス値が前記プログラムカウンタのアドレスと一致し
    たことを検出し、その検出に応答して前記条件が満たさ
    れているか否かの判断を開始し、前記第４のレジスタに
    保持されたアドレス値が前記プログラムカウンタのアド
    レスと一致したことを検出し、その検出に応答して前記
    演算命令に指定された演算の実行を開始する、請求項１
    ８に記載のデータ処理装置。
20. 【請求項２０】 コード化された条件付き演算命令は、
    演算の内容を指定する演算指定フィールドと、その演算
    の実行条件を指定する条件指定フィールドと、その実行
    条件を判断する時期を指定する第１の遅延量指定フィー
    ルドと、その演算実行を開始する時期を指定する第２の
    遅延量指定フィールドを有し、 前記命令デコーダは、前記演算指定フィールドに記述さ
    れた内容に基づいて前記第１の制御信号を生成し、前記
    条件指定フィールドに記述された内容を第１の情報とし
    て出力するとともに前記第１および第２の遅延量指定フ
    ィールドに記述された内容を出力し、 前記命令実行部は、前記命令デコーダから出力された前
    記第１の遅延量指定フィールドに記述された内容に従っ
    て第２の情報を第３のレジスタに書き込み、さらに前記
    命令デコーダから出力された前記第２の遅延量指定フィ
    ールドに記述された内容に従って第３の情報を第４のレ
    ジスタに書き込む、請求項１８に記載のデータ処理装
    置。