JP2000223695A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 オン電圧の低い、ＭＯＳゲートを含む半導体
装置を提供する。 【解決手段】 ＭＯＳサイリスタ１００は、ｐ+型アノ
ード層（第１半導体層）１０、ｎ-型ベース領域（第２
半導体層）１４、ｐ-型ベース領域（第３半導体層）１
６、およびソース領域として機能するｎ+型不純物拡散
層（第４半導体層）１８を有する。ベース領域１６の表
面部にはｎ+型フローティングエミッタ領域（第６半導
体層）２２が形成され、不純物拡散層１８とフローティ
ングエミッタ領域２２との間に第１のチャネル領域（第
５半導体層）２０ａが形成されている。不純物拡散層１
８、第１のチャネル領域２０ａおよび第１のｎ+型フロ
ーティングエミッタ領域２２ａの下端部には、埋込み絶
縁層７０が形成されている。少なくとも第１のチャネル
領域２０ａには、電流経路に沿ってトレンチゲート３４
が形成されている。
装置を提供する。 【解決手段】 ＭＯＳサイリスタ１００は、ｐ+型アノ
ード層（第１半導体層）１０、ｎ-型ベース領域（第２
半導体層）１４、ｐ-型ベース領域（第３半導体層）１
６、およびソース領域として機能するｎ+型不純物拡散
層（第４半導体層）１８を有する。ベース領域１６の表
面部にはｎ+型フローティングエミッタ領域（第６半導
体層）２２が形成され、不純物拡散層１８とフローティ
ングエミッタ領域２２との間に第１のチャネル領域（第
５半導体層）２０ａが形成されている。不純物拡散層１
８、第１のチャネル領域２０ａおよび第１のｎ+型フロ
ーティングエミッタ領域２２ａの下端部には、埋込み絶
縁層７０が形成されている。少なくとも第１のチャネル
領域２０ａには、電流経路に沿ってトレンチゲート３４
が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ素子を有す
る半導体装置に関する。
る半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】例えば
ＭＯＳＦＥＴとサイリスタ構造を複合化したＭＯＳサイ
リスタは、ＭＯＳゲートを用いてカソードからフローテ
ィングエミッタ領域にエレクトロンが供給され、さらに
アノードからベース領域にホールが注入されることによ
り、素子の内部にてサイリスタ動作を行う素子である。
ＭＯＳＦＥＴとサイリスタ構造を複合化したＭＯＳサイ
リスタは、ＭＯＳゲートを用いてカソードからフローテ
ィングエミッタ領域にエレクトロンが供給され、さらに
アノードからベース領域にホールが注入されることによ
り、素子の内部にてサイリスタ動作を行う素子である。
【０００３】図１１に、従来のＭＯＳサイリスタの一例
を示す。このＭＯＳサイリスタは、ｐ+型エミッタ層１
０、ｎ+型バッファ層１２、ｎ-型ベース領域１４、ｐ-
型ベース領域１６、フローティングエミッタ領域２２お
よびｎ+型不純物拡散層１８を有する。さらに、ソース
領域あるいはエミッタ領域として機能するｎ+型不純物
拡散層１８およびｐ-型ベース領域１６の表面には、ゲ
ート絶縁層３２を介してゲート電極３０が形成されてい
る。そして、このゲート電極３０によってＭＯＳゲート
を駆動し、サイリスタの動作を制御する。すなわち、ｎ
+型不純物拡散層（ソース領域）１８、第１のチャネル
領域２０ａ、フローティングエミッタ領域２２、第２の
チャネル領域２０ｂ、ｎ-型ベース領域１４、ｎ+型バッ
ファ層１２およびｐ+型エミッタ層１０によって、サイ
リスタ動作用のＩＧＢＴが構成される。
を示す。このＭＯＳサイリスタは、ｐ+型エミッタ層１
０、ｎ+型バッファ層１２、ｎ-型ベース領域１４、ｐ-
型ベース領域１６、フローティングエミッタ領域２２お
よびｎ+型不純物拡散層１８を有する。さらに、ソース
領域あるいはエミッタ領域として機能するｎ+型不純物
拡散層１８およびｐ-型ベース領域１６の表面には、ゲ
ート絶縁層３２を介してゲート電極３０が形成されてい
る。そして、このゲート電極３０によってＭＯＳゲート
を駆動し、サイリスタの動作を制御する。すなわち、ｎ
+型不純物拡散層（ソース領域）１８、第１のチャネル
領域２０ａ、フローティングエミッタ領域２２、第２の
チャネル領域２０ｂ、ｎ-型ベース領域１４、ｎ+型バッ
ファ層１２およびｐ+型エミッタ層１０によって、サイ
リスタ動作用のＩＧＢＴが構成される。
【０００４】このＭＯＳサイリスタにおいては、サイリ
スタが動作状態となった場合に、ｎ +型フローティング
エミッタ領域２２からｐ-型ベース領域１６にエレクト
ロンの注入が起こり、同時にｐ+型エミッタ層１０から
ｎ-型ベース領域１４を経てｐ-型ベース領域１６へホー
ルの注入が起こる。しかし、この構造の素子において
は、高注入状態となった場合に、ｎ+型エミッタ領域１
８、ｐ-型ベース領域１６、ｎ-型ベース領域１４、ｎ+
型バッファ層１２およびｐ+型エミッタ層１０からなる
寄生サイリスタがラッチアップするとＭＯＳゲートの制
御機能が失われ、サイリスタのオフ動作ができなくな
る。そのため、寄生サイリスタのラッチアップを防止す
るために、カソード電極５０直下のｐ型ベース領域１７
の不純物濃度を高くしたり、あるいはその拡散深さを深
くすることが行われる。しかし、寄生サイリスタのラッ
チアップを防止するために、カソード電極直下のベース
領域の不純物濃度を高くすることはプロセスの複雑化に
つながり、また拡散深さを充分に深くすることも単位セ
ルサイズが大きくなってしまうことから、安全動作領域
が狭くなる上、オン電圧も高くなる。
スタが動作状態となった場合に、ｎ +型フローティング
エミッタ領域２２からｐ-型ベース領域１６にエレクト
ロンの注入が起こり、同時にｐ+型エミッタ層１０から
ｎ-型ベース領域１４を経てｐ-型ベース領域１６へホー
ルの注入が起こる。しかし、この構造の素子において
は、高注入状態となった場合に、ｎ+型エミッタ領域１
８、ｐ-型ベース領域１６、ｎ-型ベース領域１４、ｎ+
型バッファ層１２およびｐ+型エミッタ層１０からなる
寄生サイリスタがラッチアップするとＭＯＳゲートの制
御機能が失われ、サイリスタのオフ動作ができなくな
る。そのため、寄生サイリスタのラッチアップを防止す
るために、カソード電極５０直下のｐ型ベース領域１７
の不純物濃度を高くしたり、あるいはその拡散深さを深
くすることが行われる。しかし、寄生サイリスタのラッ
チアップを防止するために、カソード電極直下のベース
領域の不純物濃度を高くすることはプロセスの複雑化に
つながり、また拡散深さを充分に深くすることも単位セ
ルサイズが大きくなってしまうことから、安全動作領域
が狭くなる上、オン電圧も高くなる。
【０００５】本発明の目的は、オン電圧の低い、ＭＯＳ
素子を含む半導体装置を提供することにある。
素子を含む半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
は、絶縁ゲートに印加する電圧によってチャネル領域に
おけるチャネルの形成あるいは非形成を制御する半導体
装置であって、前記チャネル領域と接し、ソース領域と
して機能する半導体層と、少なくとも、前記チャネル領
域および前記半導体層の端部あるいはその近傍に、ゲー
ト絶縁層と対向するように形成された埋込み絶縁層と、
を含み、少なくとも前記チャネル領域に、電流経路に沿
った方向にトレンチゲートが形成されている。
は、絶縁ゲートに印加する電圧によってチャネル領域に
おけるチャネルの形成あるいは非形成を制御する半導体
装置であって、前記チャネル領域と接し、ソース領域と
して機能する半導体層と、少なくとも、前記チャネル領
域および前記半導体層の端部あるいはその近傍に、ゲー
ト絶縁層と対向するように形成された埋込み絶縁層と、
を含み、少なくとも前記チャネル領域に、電流経路に沿
った方向にトレンチゲートが形成されている。
【０００７】前記チャネル領域は、デバイスの構造によ
って、第１あるいは第２導電型のいずれかの半導体層に
よって構成される。
って、第１あるいは第２導電型のいずれかの半導体層に
よって構成される。
【０００８】この半導体装置によれば、少なくともチャ
ネル領域に電流経路に沿った方向にトレンチゲートを形
成することにより、チャネル領域におけるＭＯＳゲート
の実効面積を大きくすることができ、その結果、チャネ
ル抵抗を低減できオン電圧を小さくすることができる。
この作用効果は、本発明に係る半導体装置に共通する。
また、前記埋込み絶縁層を形成することにより、ソース
領域として機能する前記半導体層を含む寄生サイリスタ
がある場合には、そのラッチアップ動作を防止すること
ができる。
ネル領域に電流経路に沿った方向にトレンチゲートを形
成することにより、チャネル領域におけるＭＯＳゲート
の実効面積を大きくすることができ、その結果、チャネ
ル抵抗を低減できオン電圧を小さくすることができる。
この作用効果は、本発明に係る半導体装置に共通する。
また、前記埋込み絶縁層を形成することにより、ソース
領域として機能する前記半導体層を含む寄生サイリスタ
がある場合には、そのラッチアップ動作を防止すること
ができる。
【０００９】本発明の半導体装置は、例えば、以下の態
様をとりうる。
様をとりうる。
【００１０】（Ａ）半導体装置は、第１導電型の第１半
導体層、前記第１半導体層の一方の主面側に形成された
第２導電型の第２半導体層、前記第２半導体層の表面部
に選択的に形成された第１導電型の第３半導体層、前記
第３半導体層の表面部に選択的に形成された第２導電型
の第４半導体層、前記第４半導体層と接し、チャネル領
域を形成しうる第５半導体層、前記第３半導体層の表面
部に、前記第５半導体層を介在させて、前記第４半導体
層と離間して選択的に形成された第２導電型の第６半導
体層、少なくとも、前記第５半導体層の表面に、ゲート
絶縁層を介して形成されたゲート電極、前記第３半導体
層の内部にあって、かつ、少なくとも、前記第４半導体
層および前記第５半導体層の、前記第１半導体層側の端
部あるいはその近傍に形成された埋込み絶縁層、前記第
３半導体層および前記第４半導体層の表面に形成された
第１の主電極、および前記第１半導体層の他方の主面側
に形成された第２の主電極、を含み、少なくとも前記第
５半導体層に、電流経路に沿った方向にトレンチゲート
が形成されている。
導体層、前記第１半導体層の一方の主面側に形成された
第２導電型の第２半導体層、前記第２半導体層の表面部
に選択的に形成された第１導電型の第３半導体層、前記
第３半導体層の表面部に選択的に形成された第２導電型
の第４半導体層、前記第４半導体層と接し、チャネル領
域を形成しうる第５半導体層、前記第３半導体層の表面
部に、前記第５半導体層を介在させて、前記第４半導体
層と離間して選択的に形成された第２導電型の第６半導
体層、少なくとも、前記第５半導体層の表面に、ゲート
絶縁層を介して形成されたゲート電極、前記第３半導体
層の内部にあって、かつ、少なくとも、前記第４半導体
層および前記第５半導体層の、前記第１半導体層側の端
部あるいはその近傍に形成された埋込み絶縁層、前記第
３半導体層および前記第４半導体層の表面に形成された
第１の主電極、および前記第１半導体層の他方の主面側
に形成された第２の主電極、を含み、少なくとも前記第
５半導体層に、電流経路に沿った方向にトレンチゲート
が形成されている。
【００１１】この半導体装置においては、ソース領域と
して機能する第４半導体層、チャネル領域を形成し得る
第５半導体層、ドレイン領域およびフローティングエミ
ッタ領域として機能する第６半導体層によって、ＭＯＳ
トランジスタが形成される。また、第１，第２，第３お
よび第６半導体層によってサイリスタが形成される。
して機能する第４半導体層、チャネル領域を形成し得る
第５半導体層、ドレイン領域およびフローティングエミ
ッタ領域として機能する第６半導体層によって、ＭＯＳ
トランジスタが形成される。また、第１，第２，第３お
よび第６半導体層によってサイリスタが形成される。
【００１２】この半導体装置によれば、少なくともチャ
ネル領域に電流経路に沿った方向にトレンチゲートを形
成することにより、チャネル領域におけるＭＯＳゲート
の実効面積を大きくすることができ、その結果、チャネ
ル抵抗を低減できオン電圧を小さくすることができる。
ネル領域に電流経路に沿った方向にトレンチゲートを形
成することにより、チャネル領域におけるＭＯＳゲート
の実効面積を大きくすることができ、その結果、チャネ
ル抵抗を低減できオン電圧を小さくすることができる。
【００１３】この半導体装置においては、ソース領域ま
たはエミッタ領域として機能する第４半導体層およびチ
ャネル領域を形成し得る第５半導体層の端部あるいはそ
の近傍に埋込み絶縁層を形成することにより、カソード
電極として機能する第１の主電極の直下に存在する寄生
サイリスタのラッチアップ動作を防止することができ
る。すなわち、ソース領域またはエミッタ領域として機
能する第４半導体層およびチャネル領域を形成し得る第
５半導体層の下端領域に、好ましくは動作領域を横切る
状態で（前記第１半導体層の主面と平行な方向に）埋込
み絶縁層を形成することにより、アノード電極として機
能する第２の主電極に電圧が印加された高注入状態であ
った場合でも、前記埋込み絶縁層によって第４半導体層
および第５半導体層と第２半導体層とが電気的に分離さ
れるため、第１の主電極の下に形成される寄生サイリス
タの動作が抑制される。その結果、従来構造の素子に比
べて確実にオン・オフ動作を行うことができる。
たはエミッタ領域として機能する第４半導体層およびチ
ャネル領域を形成し得る第５半導体層の端部あるいはそ
の近傍に埋込み絶縁層を形成することにより、カソード
電極として機能する第１の主電極の直下に存在する寄生
サイリスタのラッチアップ動作を防止することができ
る。すなわち、ソース領域またはエミッタ領域として機
能する第４半導体層およびチャネル領域を形成し得る第
５半導体層の下端領域に、好ましくは動作領域を横切る
状態で（前記第１半導体層の主面と平行な方向に）埋込
み絶縁層を形成することにより、アノード電極として機
能する第２の主電極に電圧が印加された高注入状態であ
った場合でも、前記埋込み絶縁層によって第４半導体層
および第５半導体層と第２半導体層とが電気的に分離さ
れるため、第１の主電極の下に形成される寄生サイリス
タの動作が抑制される。その結果、従来構造の素子に比
べて確実にオン・オフ動作を行うことができる。
【００１４】（Ｂ）半導体装置は、１導電型の第１半導
体層、前記第１半導体層の一方の主面側に形成された第
２導電型の第２半導体層、前記第２半導体層の表面部に
選択的に形成された第１導電型の第３半導体層、前記第
３半導体層の表面部に選択的に形成された第２導電型の
第４半導体層、前記第４半導体層と接し、チャネル領域
を形成しうる第５半導体層、少なくとも、前記第５半導
体層の表面に、ゲート絶縁層を介して形成されたゲート
電極、前記第３半導体層の内部にあって、かつ、少なく
とも、前記第４半導体層および前記第５半導体層の、前
記第１半導体層側の端部あるいはその近傍に形成された
埋込み絶縁層、前記第３半導体層および前記第４半導体
層の表面に形成された第１の主電極、および前記第１半
導体層の他方の主面側に形成された第２の主電極、を含
み、少なくとも前記第５半導体層に、電流経路に沿った
方向にトレンチゲートが形成されている。
体層、前記第１半導体層の一方の主面側に形成された第
２導電型の第２半導体層、前記第２半導体層の表面部に
選択的に形成された第１導電型の第３半導体層、前記第
３半導体層の表面部に選択的に形成された第２導電型の
第４半導体層、前記第４半導体層と接し、チャネル領域
を形成しうる第５半導体層、少なくとも、前記第５半導
体層の表面に、ゲート絶縁層を介して形成されたゲート
電極、前記第３半導体層の内部にあって、かつ、少なく
とも、前記第４半導体層および前記第５半導体層の、前
記第１半導体層側の端部あるいはその近傍に形成された
埋込み絶縁層、前記第３半導体層および前記第４半導体
層の表面に形成された第１の主電極、および前記第１半
導体層の他方の主面側に形成された第２の主電極、を含
み、少なくとも前記第５半導体層に、電流経路に沿った
方向にトレンチゲートが形成されている。
【００１５】この半導体装置においては、ソース領域お
よびエミッタ領域として機能する第４半導体層およびチ
ャネル領域を形成し得る第５半導体層を有する。また、
第１，第２，第３、第５および第４半導体層によってＩ
ＧＢＴ（Insulated Gate Bipolor Transistor）が形
成される。
よびエミッタ領域として機能する第４半導体層およびチ
ャネル領域を形成し得る第５半導体層を有する。また、
第１，第２，第３、第５および第４半導体層によってＩ
ＧＢＴ（Insulated Gate Bipolor Transistor）が形
成される。
【００１６】この半導体装置によれば、少なくともチャ
ネル領域に電流経路に沿った方向にトレンチゲートを形
成することにより、チャネル領域におけるＭＯＳゲート
の実効面積を大きくすることができ、その結果、チャネ
ル抵抗を低減できオン電圧を小さくすることができる。
ネル領域に電流経路に沿った方向にトレンチゲートを形
成することにより、チャネル領域におけるＭＯＳゲート
の実効面積を大きくすることができ、その結果、チャネ
ル抵抗を低減できオン電圧を小さくすることができる。
【００１７】この半導体装置においては、エミッタ領域
として機能する第４半導体層およびチャネル領域を形成
し得る第５半導体層の端部あるいはその近傍に埋込み絶
縁層を形成することにより、カソード電極として機能す
る第１の主電極の直下に存在する寄生サイリスタのラッ
チアップ動作を防止することができる。すなわち、エミ
ッタ領域として機能する第４半導体層およびチャネル領
域を形成し得る第５半導体層の下端領域に、好ましくは
動作領域を横切る状態で（前記第１半導体層の主面と平
行な方向に）埋込み絶縁層を形成することにより、アノ
ード電極として機能する第２の主電極に電圧が印加され
た高注入状態であった場合でも、前記埋込み絶縁層によ
って第４半導体層および第５半導体層と第２半導体層と
が電気的に分離されるため、第１の主電極の下に形成さ
れる寄生サイリスタの動作が抑制される。その結果、従
来構造の素子に比べて確実にオン・オフ動作を行うこと
ができる。
として機能する第４半導体層およびチャネル領域を形成
し得る第５半導体層の端部あるいはその近傍に埋込み絶
縁層を形成することにより、カソード電極として機能す
る第１の主電極の直下に存在する寄生サイリスタのラッ
チアップ動作を防止することができる。すなわち、エミ
ッタ領域として機能する第４半導体層およびチャネル領
域を形成し得る第５半導体層の下端領域に、好ましくは
動作領域を横切る状態で（前記第１半導体層の主面と平
行な方向に）埋込み絶縁層を形成することにより、アノ
ード電極として機能する第２の主電極に電圧が印加され
た高注入状態であった場合でも、前記埋込み絶縁層によ
って第４半導体層および第５半導体層と第２半導体層と
が電気的に分離されるため、第１の主電極の下に形成さ
れる寄生サイリスタの動作が抑制される。その結果、従
来構造の素子に比べて確実にオン・オフ動作を行うこと
ができる。
【００１８】（Ｃ）半導体装置は、第２導電型の第１半
導体層、前記第１半導体層の一方の主面側に形成された
第２導電型の第２半導体層、前記第２半導体層の表面部
に選択的に形成された第１導電型の第３半導体層、前記
第３半導体層の表面部に選択的に形成された第２導電型
の第４半導体層、前記第４半導体層と接し、チャネル領
域を形成しうる第５半導体層、少なくとも、前記第５半
導体層の表面に、ゲート絶縁層を介して形成されたゲー
ト電極、前記第３半導体層の内部にあって、かつ、少な
くとも、前記第４半導体層および前記第５半導体層の、
前記第１半導体層側の端部あるいはその近傍に形成され
た埋込み絶縁層、前記第３半導体層および前記第４半導
体層の表面に形成された第１の主電極、および前記第１
半導体層の他方の主面側に形成された第２の主電極、を
含み、少なくとも前記第５半導体層に、電流経路に沿っ
た方向にトレンチゲートが形成されている。
導体層、前記第１半導体層の一方の主面側に形成された
第２導電型の第２半導体層、前記第２半導体層の表面部
に選択的に形成された第１導電型の第３半導体層、前記
第３半導体層の表面部に選択的に形成された第２導電型
の第４半導体層、前記第４半導体層と接し、チャネル領
域を形成しうる第５半導体層、少なくとも、前記第５半
導体層の表面に、ゲート絶縁層を介して形成されたゲー
ト電極、前記第３半導体層の内部にあって、かつ、少な
くとも、前記第４半導体層および前記第５半導体層の、
前記第１半導体層側の端部あるいはその近傍に形成され
た埋込み絶縁層、前記第３半導体層および前記第４半導
体層の表面に形成された第１の主電極、および前記第１
半導体層の他方の主面側に形成された第２の主電極、を
含み、少なくとも前記第５半導体層に、電流経路に沿っ
た方向にトレンチゲートが形成されている。
【００１９】この半導体装置においては、上記（Ｂ）の
半導体装置の第１導電型の第１半導体層の代わりに、第
２導電型の第１半導体層を有している。つまり、この半
導体装置においては、ソース領域として機能する第４半
導体層およびチャネル領域を形成し得る第５半導体層お
よびドレイン領域として機能する第１半導体層を有し、
ＭＯＳＦＥＴを構成する。
半導体装置の第１導電型の第１半導体層の代わりに、第
２導電型の第１半導体層を有している。つまり、この半
導体装置においては、ソース領域として機能する第４半
導体層およびチャネル領域を形成し得る第５半導体層お
よびドレイン領域として機能する第１半導体層を有し、
ＭＯＳＦＥＴを構成する。
【００２０】この半導体装置によれば、少なくともチャ
ネル領域に電流経路に沿った方向にトレンチゲートを形
成することにより、チャネル領域におけるＭＯＳゲート
の実効面積を大きくすることができ、その結果、チャネ
ル抵抗を低減できオン電圧を小さくすることができる。
ネル領域に電流経路に沿った方向にトレンチゲートを形
成することにより、チャネル領域におけるＭＯＳゲート
の実効面積を大きくすることができ、その結果、チャネ
ル抵抗を低減できオン電圧を小さくすることができる。
【００２１】本発明においては、前記トレンチゲート
は、前記チャネル領域のみならず、前記ゲート絶縁層お
よびゲート電極が形成された領域の一部または全体に形
成されていてもよい。トレンチゲートが形成された領域
では、低抵抗なアキミュレーション領域が形成され、素
子のオン電圧を低減できる。
は、前記チャネル領域のみならず、前記ゲート絶縁層お
よびゲート電極が形成された領域の一部または全体に形
成されていてもよい。トレンチゲートが形成された領域
では、低抵抗なアキミュレーション領域が形成され、素
子のオン電圧を低減できる。
【００２２】さらに、本発明に係るいずれの半導体装置
も、前記埋込み絶縁層中に埋込み電極が形成されること
が望ましい。そして、素子をターンオフする際に、前記
埋込み電極に所定の電位を加えることにより、アノード
電位（第２の主電極の電位）の上昇によって埋込み絶縁
層の表面に存在する寄生チャネル領域が動作することを
防止することができ、素子のターンオフをより確実に行
うことができる。
も、前記埋込み絶縁層中に埋込み電極が形成されること
が望ましい。そして、素子をターンオフする際に、前記
埋込み電極に所定の電位を加えることにより、アノード
電位（第２の主電極の電位）の上昇によって埋込み絶縁
層の表面に存在する寄生チャネル領域が動作することを
防止することができ、素子のターンオフをより確実に行
うことができる。
【００２３】本発明の半導体装置は、ＭＯＳゲートを有
するデバイスに適用でき、ＭＯＳゲートサイリスタ、Ｉ
ＧＢＴの他に、パワーＭＯＳＦＥＴなどにも適用でき
る。
するデバイスに適用でき、ＭＯＳゲートサイリスタ、Ｉ
ＧＢＴの他に、パワーＭＯＳＦＥＴなどにも適用でき
る。
【００２４】
【発明の実施の形態】（第１の実施の形態）図１は、本
発明を適用した、ＭＯＳゲートによって制御されるサイ
リスタ（ＭＯＳゲートサイリスタ）１００を模式的に示
す断面図であり、図２は、図１のＭＯＳゲートサイリス
タ１００の要部を示す斜視図であり、図３は、図１のＡ
−Ａ線に沿った部分を示す断面図である。
発明を適用した、ＭＯＳゲートによって制御されるサイ
リスタ（ＭＯＳゲートサイリスタ）１００を模式的に示
す断面図であり、図２は、図１のＭＯＳゲートサイリス
タ１００の要部を示す斜視図であり、図３は、図１のＡ
−Ａ線に沿った部分を示す断面図である。
【００２５】（構成）このＭＯＳゲートサイリスタ１０
０においては、低抵抗半導体基板からなるエミッタ領域
として機能するｐ+型アノード層（第１半導体層）１０
の一方の主面上に、ｎ+型バッファ層１２が形成され、
このバッファ層１２の表面にはドリフト層として機能す
るｎ-型ベース領域（第２半導体層）１４が形成されて
いる。このｎ-型ベース領域１４の表面部には、ｐ-型ベ
ース領域（第３半導体層）１６が形成され、このベース
領域１６には、ＭＯＳＦＥＴのソース領域として機能す
るｎ+型不純物拡散層（第４半導体層）１８が選択的に
形成されている。さらに、前記ｐ-型ベース領域１６の
表面部には、前記ｎ+型不純物拡散層１８と離れた位置
に、ｎ+型フローティングエミッタ領域（第６半導体
層）２２が選択的に形成されている。
０においては、低抵抗半導体基板からなるエミッタ領域
として機能するｐ+型アノード層（第１半導体層）１０
の一方の主面上に、ｎ+型バッファ層１２が形成され、
このバッファ層１２の表面にはドリフト層として機能す
るｎ-型ベース領域（第２半導体層）１４が形成されて
いる。このｎ-型ベース領域１４の表面部には、ｐ-型ベ
ース領域（第３半導体層）１６が形成され、このベース
領域１６には、ＭＯＳＦＥＴのソース領域として機能す
るｎ+型不純物拡散層（第４半導体層）１８が選択的に
形成されている。さらに、前記ｐ-型ベース領域１６の
表面部には、前記ｎ+型不純物拡散層１８と離れた位置
に、ｎ+型フローティングエミッタ領域（第６半導体
層）２２が選択的に形成されている。
【００２６】このｎ+型フローティングエミッタ領域２
２は、前記ｐ-型ベース領域１６の表面部に形成される
第１のフローティングエミッタ領域２２ａと、この第１
のフローティングエミッタ領域２２ａの下端部に連続し
さらに前記ｐ+型アノード層１０の主面と平行な方向に
沿ってのびる第２のフローティングエミッタ領域２２ｂ
とから構成されている。
２は、前記ｐ-型ベース領域１６の表面部に形成される
第１のフローティングエミッタ領域２２ａと、この第１
のフローティングエミッタ領域２２ａの下端部に連続し
さらに前記ｐ+型アノード層１０の主面と平行な方向に
沿ってのびる第２のフローティングエミッタ領域２２ｂ
とから構成されている。
【００２７】前記ｎ+型不純物拡散層１８とフローティ
ングエミッタ領域２２との間のｐ-型ベース領域１６に
は、第１のチャネル領域（第５半導体層）２０ａが形成
され、前記ｎ+型フローティングエミッタ領域２２とｎ-
型ベース領域１４との間にあるｐ-型ベース領域１６に
は第２のチャネル領域２０ｂが形成されている。また、
前記ｎ+型不純物拡散層１８の外側には、必要に応じ
て、寄生サイリスタのラッチアップをより確実に防止す
るためのｐ+型ベース領域１７が形成されている。
ングエミッタ領域２２との間のｐ-型ベース領域１６に
は、第１のチャネル領域（第５半導体層）２０ａが形成
され、前記ｎ+型フローティングエミッタ領域２２とｎ-
型ベース領域１４との間にあるｐ-型ベース領域１６に
は第２のチャネル領域２０ｂが形成されている。また、
前記ｎ+型不純物拡散層１８の外側には、必要に応じ
て、寄生サイリスタのラッチアップをより確実に防止す
るためのｐ+型ベース領域１７が形成されている。
【００２８】前記ｎ+型不純物拡散層１８、第１のチャ
ネル領域２０ａおよび第１のフローティングエミッタ領
域２２ａの一部の下端部には、これらの領域とほぼ接す
る状態で、かつ前記ｐ+型アノード層１０の主面と平行
な方向に、埋込み絶縁層７０が形成されている。つま
り、第１のチャネル領域２０ａは、ｎ+型不純物拡散層
１８、フローティングエミッタ領域２２および埋込み絶
縁層７０によって区画されている。
ネル領域２０ａおよび第１のフローティングエミッタ領
域２２ａの一部の下端部には、これらの領域とほぼ接す
る状態で、かつ前記ｐ+型アノード層１０の主面と平行
な方向に、埋込み絶縁層７０が形成されている。つま
り、第１のチャネル領域２０ａは、ｎ+型不純物拡散層
１８、フローティングエミッタ領域２２および埋込み絶
縁層７０によって区画されている。
【００２９】そして、ｎ+型不純物拡散層１８、第１の
チャネル領域２０ａ、ｎ+型フローティングエミッタ領
域２２、および第２のチャネル領域２０ｂの表面には、
ゲート絶縁層３２を介してゲート電極３０が形成されて
いる。
チャネル領域２０ａ、ｎ+型フローティングエミッタ領
域２２、および第２のチャネル領域２０ｂの表面には、
ゲート絶縁層３２を介してゲート電極３０が形成されて
いる。
【００３０】本実施の形態においては、図２および図３
に拡大して示すように、第１のチャネル領域２０ａを含
む領域Ｇ１００、具体的には第１のチャネル領域２０ａ
と、ｎ+型不純物拡散層１８およびフローティングエミ
ッタ領域２２の一部とを含む領域Ｇ１００に、複数のト
レンチゲート３４が形成されている。これらのトレンチ
ゲート３４は、ｎ+型不純物拡散層１８、第１のチャネ
ル領域２０ａおよびフローティングエミッタ領域２２を
流れる電流経路ＩCHに沿って形成されている。このトレ
ンチゲート３４は、ゲート絶縁層３２に連続しトレンチ
に沿って形成されたトレンチゲート絶縁層３２０と、ゲ
ート電極３０と連続し、トレンチゲート絶縁層３２０を
介してトレンチ内に形成された導電層３００とから形成
されている。
に拡大して示すように、第１のチャネル領域２０ａを含
む領域Ｇ１００、具体的には第１のチャネル領域２０ａ
と、ｎ+型不純物拡散層１８およびフローティングエミ
ッタ領域２２の一部とを含む領域Ｇ１００に、複数のト
レンチゲート３４が形成されている。これらのトレンチ
ゲート３４は、ｎ+型不純物拡散層１８、第１のチャネ
ル領域２０ａおよびフローティングエミッタ領域２２を
流れる電流経路ＩCHに沿って形成されている。このトレ
ンチゲート３４は、ゲート絶縁層３２に連続しトレンチ
に沿って形成されたトレンチゲート絶縁層３２０と、ゲ
ート電極３０と連続し、トレンチゲート絶縁層３２０を
介してトレンチ内に形成された導電層３００とから形成
されている。
【００３１】また、図１に示すように、前記ｎ+型不純
物拡散領域１８およびｐ+型ベース領域１７の表面に
は、第１の主電極であるカソード電極５０が形成されて
いる。また、ｐ+型アノード層１０の他方の主面には第
２の主電極であるアノード電極６０が形成されている。
物拡散領域１８およびｐ+型ベース領域１７の表面に
は、第１の主電極であるカソード電極５０が形成されて
いる。また、ｐ+型アノード層１０の他方の主面には第
２の主電極であるアノード電極６０が形成されている。
【００３２】このＭＯＳゲートサイリスタ１００におい
ては、ｎ+型フローティングエミッタ領域２２、ｐ-型ベ
ース領域１６、ｎ-型ベース領域１４、ｎ+型バッファ層
１２およびｐ+型アノード層１０によって、ｎｐｎｐサ
イリスタが構成される。
ては、ｎ+型フローティングエミッタ領域２２、ｐ-型ベ
ース領域１６、ｎ-型ベース領域１４、ｎ+型バッファ層
１２およびｐ+型アノード層１０によって、ｎｐｎｐサ
イリスタが構成される。
【００３３】また、ｎ+型不純物拡散層（ソース領域）
１８、第１のチャネル領域２０ａ、ｎ+型フローティン
グエミッタ領域２２、第２のチャネル領域２０ｂ、ｎ-
型ベース領域１４、ｎ+型バッファ層１２およびｐ+型ア
ノード層（エミッタ領域）１０によって、ＩＧＢＴが構
成される。
１８、第１のチャネル領域２０ａ、ｎ+型フローティン
グエミッタ領域２２、第２のチャネル領域２０ｂ、ｎ-
型ベース領域１４、ｎ+型バッファ層１２およびｐ+型ア
ノード層（エミッタ領域）１０によって、ＩＧＢＴが構
成される。
【００３４】（動作）次に、本実施の形態に係るＭＯＳ
ゲートサイリスタ１００の動作について説明する。
ゲートサイリスタ１００の動作について説明する。
【００３５】まず、ゲート電極３０とアノード電極６０
とに所定の正電圧を印加することにより、ＩＧＢＴを動
作させる。ＩＧＢＴの動作では、エレクトロンは、ｎ+
型不純物拡散層１８から第１のチャネル領域２０ａを経
てｎ+型フローティングエミッタ２２に流れ込み、さら
にそのフローティングエミッタ領域２２のゲート絶縁層
３２に沿って形成されるアキミュレーション領域を流
れ、さらに第２のチャネル領域２０ｂを経てｎ-型ベー
ス領域１４に流れ込む。同時に、アノード電極６０に正
電圧が印加されているため、ホールがｐ+型アノード層
１０からｎ+型バッファ層１２を経てｎ-型ベース領域１
４へと流れ込む。このようにして、ｎ-型ベース領域１
４はエレクトロンとホールとによって充満され、ＩＧＢ
Ｔは動作モードとなる。
とに所定の正電圧を印加することにより、ＩＧＢＴを動
作させる。ＩＧＢＴの動作では、エレクトロンは、ｎ+
型不純物拡散層１８から第１のチャネル領域２０ａを経
てｎ+型フローティングエミッタ２２に流れ込み、さら
にそのフローティングエミッタ領域２２のゲート絶縁層
３２に沿って形成されるアキミュレーション領域を流
れ、さらに第２のチャネル領域２０ｂを経てｎ-型ベー
ス領域１４に流れ込む。同時に、アノード電極６０に正
電圧が印加されているため、ホールがｐ+型アノード層
１０からｎ+型バッファ層１２を経てｎ-型ベース領域１
４へと流れ込む。このようにして、ｎ-型ベース領域１
４はエレクトロンとホールとによって充満され、ＩＧＢ
Ｔは動作モードとなる。
【００３６】そして、第１のチャネル領域２０ａを含む
領域Ｇ１００に、電流経路に沿ってトレンチゲート３４
を設けたことにより、トレンチゲート３４の周囲、具体
的にはトレンチゲート３４の上面、側面および底面に沿
ってチャネル領域を形成しうる。その結果、従来構造の
平面的な絶縁ゲートに比べて、チャネル領域を飛躍的に
増大させることができる。その結果、チャネル抵抗の低
減が可能となり、オン電圧を小さくできる。
領域Ｇ１００に、電流経路に沿ってトレンチゲート３４
を設けたことにより、トレンチゲート３４の周囲、具体
的にはトレンチゲート３４の上面、側面および底面に沿
ってチャネル領域を形成しうる。その結果、従来構造の
平面的な絶縁ゲートに比べて、チャネル領域を飛躍的に
増大させることができる。その結果、チャネル抵抗の低
減が可能となり、オン電圧を小さくできる。
【００３７】さらに、アノード電極６０の電圧を増加さ
せることにより、ｐ+型アノード層１０から注入された
ホールはｐ-型ベース領域１６に流れ込み、このｐ-型ベ
ース領域１６の抵抗が低くなる。その結果、ｐ+型アノ
ード層１０、ｎ+型バッファ層１２、ｎ-型ベース領域１
４、ｐ-型ベース領域１６およびｎ+型フローティングエ
ミッタ領域２２からなるｐｎｐｎサイリスタがラッチア
ップの状態になり、サイリスタ動作を引き起こす。
せることにより、ｐ+型アノード層１０から注入された
ホールはｐ-型ベース領域１６に流れ込み、このｐ-型ベ
ース領域１６の抵抗が低くなる。その結果、ｐ+型アノ
ード層１０、ｎ+型バッファ層１２、ｎ-型ベース領域１
４、ｐ-型ベース領域１６およびｎ+型フローティングエ
ミッタ領域２２からなるｐｎｐｎサイリスタがラッチア
ップの状態になり、サイリスタ動作を引き起こす。
【００３８】このように、ＩＧＢＴはサイリスタ動作を
引き起こすためのトリガとして機能する。そして、ＩＧ
ＢＴのＭＯＳＦＥＴ部分を、サイリスタのゲートとして
も機能するゲート電極３０に沿って形成しているため、
ｐ+型アノード層１０からのホールの注入をより容易に
促すことができ、ターンオン時間の短い、大電流を制御
できるサイリスタを実現することができる。
引き起こすためのトリガとして機能する。そして、ＩＧ
ＢＴのＭＯＳＦＥＴ部分を、サイリスタのゲートとして
も機能するゲート電極３０に沿って形成しているため、
ｐ+型アノード層１０からのホールの注入をより容易に
促すことができ、ターンオン時間の短い、大電流を制御
できるサイリスタを実現することができる。
【００３９】また、素子表面部にサイリスタのフローテ
ィングエミッタ領域２２を形成し、さらにそのフローテ
ィングエミッタ領域２２を用いてＩＧＢＴ動作領域を形
成することにより、サイリスタとＩＧＢＴとを別の領域
に形成する場合に比べて、チップ面積を有効に利用する
ことができる。
ィングエミッタ領域２２を形成し、さらにそのフローテ
ィングエミッタ領域２２を用いてＩＧＢＴ動作領域を形
成することにより、サイリスタとＩＧＢＴとを別の領域
に形成する場合に比べて、チップ面積を有効に利用する
ことができる。
【００４０】さらに、ＭＯＳゲートサイリスタ１００に
おいては、第２のフローティングエミッタ領域２２ｂが
ｐ+型アノード層１０の主面方向に沿って延びるように
形成されているため、エレクトロンの注入経路を広くす
ることができ、オン電圧を低減できる。
おいては、第２のフローティングエミッタ領域２２ｂが
ｐ+型アノード層１０の主面方向に沿って延びるように
形成されているため、エレクトロンの注入経路を広くす
ることができ、オン電圧を低減できる。
【００４１】ＭＯＳゲートサイリスタ１００をターンオ
フする場合には、ゲート電極３０をオフ状態とすること
により、ｎ+型フローティングエミッタ領域２２はカソ
ード電極５０から電位的に切り放され、サイリスタ動作
が停止する。
フする場合には、ゲート電極３０をオフ状態とすること
により、ｎ+型フローティングエミッタ領域２２はカソ
ード電極５０から電位的に切り放され、サイリスタ動作
が停止する。
【００４２】本実施の形態において特徴的なことは、第
１に、ソース領域およびカソード領域として機能するｎ
+型不純物拡散層１８および第１のチャネル領域２０ａ
の下端領域に、動作領域を横切る状態で埋込み絶縁層７
０を形成することにある。つまり、埋込み絶縁層７０に
よって、アノード電極６０に電圧が印加された高注入状
態であった場合でも、ｎ+型不純物拡散層１８および第
１のチャネル領域２０ａと、ｎ-型ベース領域１４とが
電気的に分離されるため、カソード電極５０の下に形成
される寄生サイリスタの動作が抑制される。その結果、
従来構造の素子に比べて確実にオン・オフ動作を行うこ
とができる。
１に、ソース領域およびカソード領域として機能するｎ
+型不純物拡散層１８および第１のチャネル領域２０ａ
の下端領域に、動作領域を横切る状態で埋込み絶縁層７
０を形成することにある。つまり、埋込み絶縁層７０に
よって、アノード電極６０に電圧が印加された高注入状
態であった場合でも、ｎ+型不純物拡散層１８および第
１のチャネル領域２０ａと、ｎ-型ベース領域１４とが
電気的に分離されるため、カソード電極５０の下に形成
される寄生サイリスタの動作が抑制される。その結果、
従来構造の素子に比べて確実にオン・オフ動作を行うこ
とができる。
【００４３】第２に、第１のチャネル領域２０ａを含む
領域Ｇ１００に複数のトレンチゲート３４を形成するこ
とにより、第１のチャネル領域２０ａにおけるＭＯＳゲ
ートの実効面積を大きくすることができる。その結果、
チャネル抵抗を低減できオン電圧を小さくすることがで
きる。
領域Ｇ１００に複数のトレンチゲート３４を形成するこ
とにより、第１のチャネル領域２０ａにおけるＭＯＳゲ
ートの実効面積を大きくすることができる。その結果、
チャネル抵抗を低減できオン電圧を小さくすることがで
きる。
【００４４】（第２の実施の形態）図４は、本発明を適
用した、ＭＯＳゲートによって制御されるサイリスタ
（ＭＯＳゲートサイリスタ）２００を模式的に示す断面
図であり、図５は、図４のＢ−Ｂ線に沿った部分を拡大
して示す断面図である。このＭＯＳゲートサイリスタ２
００は、第１の実施の形態のＭＯＳゲートサイリスタ１
００と基本的に同様の構成を有し、埋込み絶縁層７０の
内部に埋込み電極８０を形成した点でＭＯＳゲートサイ
リスタ１００と異なる。この実施の形態において、図１
〜図３に示す第１の実施の形態のＭＯＳゲートサイリス
タ１００と実質的に同一の部分には同一の符号を付し
て、その詳細な説明を省略する。
用した、ＭＯＳゲートによって制御されるサイリスタ
（ＭＯＳゲートサイリスタ）２００を模式的に示す断面
図であり、図５は、図４のＢ−Ｂ線に沿った部分を拡大
して示す断面図である。このＭＯＳゲートサイリスタ２
００は、第１の実施の形態のＭＯＳゲートサイリスタ１
００と基本的に同様の構成を有し、埋込み絶縁層７０の
内部に埋込み電極８０を形成した点でＭＯＳゲートサイ
リスタ１００と異なる。この実施の形態において、図１
〜図３に示す第１の実施の形態のＭＯＳゲートサイリス
タ１００と実質的に同一の部分には同一の符号を付し
て、その詳細な説明を省略する。
【００４５】本実施の形態においては、埋込み絶縁層７
０の内部には、埋込み電極８０が形成されている。この
埋込み電極８０は、図示しない導電部によって外部端子
と接続されている。このような埋込み電極８０を形成す
ることにより、素子のターンオフを確実に行うことがで
きる。
０の内部には、埋込み電極８０が形成されている。この
埋込み電極８０は、図示しない導電部によって外部端子
と接続されている。このような埋込み電極８０を形成す
ることにより、素子のターンオフを確実に行うことがで
きる。
【００４６】つまり、ＭＯＳゲートサイリスタ２００を
ターンオフする場合には、ゲート電極３０をオフ状態と
することにより、ｎ+型フローティングエミッタ領域２
２はカソード電極５０から電位的に切り放され、サイリ
スタ動作が停止する。
ターンオフする場合には、ゲート電極３０をオフ状態と
することにより、ｎ+型フローティングエミッタ領域２
２はカソード電極５０から電位的に切り放され、サイリ
スタ動作が停止する。
【００４７】そして、本実施の形態で特徴的なことは、
ＭＯＳゲートサイリスタ２００をターンオフする際に
は、埋込み電極８０に所定の電位、すなわち負あるいは
ゼロの電位を加えることにより、アノード電位の上昇に
よって第２のフローティングエミッタ領域２２ｂの電位
が上昇しても、その影響を埋込み絶縁層７０に与えな
い。その結果、埋込み絶縁層７０の表面に形成される寄
生チャネル領域（バックチャネル）がアノード電位によ
って動作することを防止でき、素子のターンオフをより
確実に行うことができることである。この埋込み電極８
０は、第１のチャネル領域２０ａとｎ+型フローティン
グエミッタ領域２２とから形成されるｐｎ接合部のみで
なく、第１のチャネル領域２０ａおよびｐ+型ベース領
域１７にわたって広範囲に作成してもよい。
ＭＯＳゲートサイリスタ２００をターンオフする際に
は、埋込み電極８０に所定の電位、すなわち負あるいは
ゼロの電位を加えることにより、アノード電位の上昇に
よって第２のフローティングエミッタ領域２２ｂの電位
が上昇しても、その影響を埋込み絶縁層７０に与えな
い。その結果、埋込み絶縁層７０の表面に形成される寄
生チャネル領域（バックチャネル）がアノード電位によ
って動作することを防止でき、素子のターンオフをより
確実に行うことができることである。この埋込み電極８
０は、第１のチャネル領域２０ａとｎ+型フローティン
グエミッタ領域２２とから形成されるｐｎ接合部のみで
なく、第１のチャネル領域２０ａおよびｐ+型ベース領
域１７にわたって広範囲に作成してもよい。
【００４８】本実施の形態の他の構成および動作など
は、第１の実施の形態と同様であるので、その詳細な説
明を省略する。また、本実施の形態において特徴とする
埋込み電極８０は、他の実施の形態においても適用でき
ることはもちろんである。
は、第１の実施の形態と同様であるので、その詳細な説
明を省略する。また、本実施の形態において特徴とする
埋込み電極８０は、他の実施の形態においても適用でき
ることはもちろんである。
【００４９】（第３の実施の形態）図６は、本発明を適
用した、ＭＯＳゲートによって制御されるサイリスタ
（ＭＯＳゲートサイリスタ）３００の要部を模式的に示
す断面図であり、図５に相当する。このＭＯＳゲートサ
イリスタ３００は、第１の実施の形態のＭＯＳゲートサ
イリスタ１００と基本的に同様の構成を有し、埋込み絶
縁層７０の内部に埋込み電極８０を形成した点、および
トレンチゲートの構造の点で、ＭＯＳゲートサイリスタ
１００と異なる。この実施の形態において、図１〜図３
に示す第１の実施の形態のＭＯＳゲートサイリスタ１０
０と実質的に同一の部分には同一の符号を付して、その
詳細な説明を省略する。
用した、ＭＯＳゲートによって制御されるサイリスタ
（ＭＯＳゲートサイリスタ）３００の要部を模式的に示
す断面図であり、図５に相当する。このＭＯＳゲートサ
イリスタ３００は、第１の実施の形態のＭＯＳゲートサ
イリスタ１００と基本的に同様の構成を有し、埋込み絶
縁層７０の内部に埋込み電極８０を形成した点、および
トレンチゲートの構造の点で、ＭＯＳゲートサイリスタ
１００と異なる。この実施の形態において、図１〜図３
に示す第１の実施の形態のＭＯＳゲートサイリスタ１０
０と実質的に同一の部分には同一の符号を付して、その
詳細な説明を省略する。
【００５０】本実施の形態においては、第１のチャネル
領域２０ａを含む領域Ｇ１００に形成された複数のトレ
ンチゲート３４が、埋込み絶縁層７０に接している。具
体的には、トレンチゲート３４は、第１のチャネル領域
２０ａにおいて、表面から埋込み絶縁層７０に至るトレ
ンチを有する。そして、トレンチゲート３４は、ゲート
絶縁層３２に連続しトレンチに沿って形成されたトレン
チゲート絶縁層３２０と、ゲート電極３０と連続し、ト
レンチゲート絶縁層３２０を介してトレンチ内に形成さ
れた導電層３００とから形成されている。このように、
トレンチゲート３４が埋込み絶縁層７０に接するように
形成されることにより、第１のチャネル領域２０ａは、
四方を絶縁層で囲まれた状態となるため、完全空乏タイ
プとなる。そのため、トレンチゲートが埋込み絶縁層７
０に接していないタイプの半導体装置（例えば半導体装
置１００または２００）に対して、ゲート電圧を加える
ことにより、第１のチャネル領域２０ａ全域がチャネル
として動作しうる点で異なる。
領域２０ａを含む領域Ｇ１００に形成された複数のトレ
ンチゲート３４が、埋込み絶縁層７０に接している。具
体的には、トレンチゲート３４は、第１のチャネル領域
２０ａにおいて、表面から埋込み絶縁層７０に至るトレ
ンチを有する。そして、トレンチゲート３４は、ゲート
絶縁層３２に連続しトレンチに沿って形成されたトレン
チゲート絶縁層３２０と、ゲート電極３０と連続し、ト
レンチゲート絶縁層３２０を介してトレンチ内に形成さ
れた導電層３００とから形成されている。このように、
トレンチゲート３４が埋込み絶縁層７０に接するように
形成されることにより、第１のチャネル領域２０ａは、
四方を絶縁層で囲まれた状態となるため、完全空乏タイ
プとなる。そのため、トレンチゲートが埋込み絶縁層７
０に接していないタイプの半導体装置（例えば半導体装
置１００または２００）に対して、ゲート電圧を加える
ことにより、第１のチャネル領域２０ａ全域がチャネル
として動作しうる点で異なる。
【００５１】本実施の形態の半導体装置３００では、埋
込み絶縁層７０に埋込み電極８０を形成した例について
述べたが、埋込み電極を有さないタイプの他の実施の形
態でも同様に適用できる。また、埋込み電極の作用効果
は、第２の実施の形態の半導体装置２００と同様である
ので、詳細な説明は省略する。
込み絶縁層７０に埋込み電極８０を形成した例について
述べたが、埋込み電極を有さないタイプの他の実施の形
態でも同様に適用できる。また、埋込み電極の作用効果
は、第２の実施の形態の半導体装置２００と同様である
ので、詳細な説明は省略する。
【００５２】（第４の実施の形態）図７は、本発明を適
用した、ＭＯＳゲートによって制御されるサイリスタ
（ＭＯＳゲートサイリスタ）４００を模式的に示す断面
図である。このＭＯＳゲートサイリスタ４００は、第１
の実施の形態のＭＯＳゲートサイリスタ１００と基本的
に同様の構成を有し、トレンチゲートの形成領域の点で
ＭＯＳゲートサイリスタ１００と異なる。この実施の形
態において、図１〜図３に示す第１の実施の形態のＭＯ
Ｓゲートサイリスタ１００と実質的に同一の部分には同
一の符号を付して、その詳細な説明を省略する。
用した、ＭＯＳゲートによって制御されるサイリスタ
（ＭＯＳゲートサイリスタ）４００を模式的に示す断面
図である。このＭＯＳゲートサイリスタ４００は、第１
の実施の形態のＭＯＳゲートサイリスタ１００と基本的
に同様の構成を有し、トレンチゲートの形成領域の点で
ＭＯＳゲートサイリスタ１００と異なる。この実施の形
態において、図１〜図３に示す第１の実施の形態のＭＯ
Ｓゲートサイリスタ１００と実質的に同一の部分には同
一の符号を付して、その詳細な説明を省略する。
【００５３】この実施の形態では、トレンチゲート３４
の形成領域を第１のチャネル領域２０ａのみでなく、ゲ
ート絶縁層３２およびゲート電極３０の形成領域のほぼ
全領域Ｇ２００にわたって形成している。このように、
広い範囲でトレンチゲート３４を形成することにより、
第１に、第１のチャネル領域２０ａおよび第２のチャネ
ル領域２０ｂにおけるＭＯＳゲートの実効面積を大きく
することができ、その結果チャネル抵抗を低減でき、第
２に、チャネル領域２０ａおよび２０ｂ以外の領域（フ
ローティングエミッタ領域２２およびｎ-型ベース領域
１４）では、低抵抗なアキミュレーション領域が形成さ
れ、これらの効果により素子のオン電圧よりを低減でき
る。
の形成領域を第１のチャネル領域２０ａのみでなく、ゲ
ート絶縁層３２およびゲート電極３０の形成領域のほぼ
全領域Ｇ２００にわたって形成している。このように、
広い範囲でトレンチゲート３４を形成することにより、
第１に、第１のチャネル領域２０ａおよび第２のチャネ
ル領域２０ｂにおけるＭＯＳゲートの実効面積を大きく
することができ、その結果チャネル抵抗を低減でき、第
２に、チャネル領域２０ａおよび２０ｂ以外の領域（フ
ローティングエミッタ領域２２およびｎ-型ベース領域
１４）では、低抵抗なアキミュレーション領域が形成さ
れ、これらの効果により素子のオン電圧よりを低減でき
る。
【００５４】トレンチゲート３４が形成される領域は、
図７に示す領域に限定されず、図示はしないが、第１の
チャネル領域２０ａの他に、ｎ+型不純物拡散層１８、
フローティングエミッタ領域２２、第２のチャネル領域
２０ｂおよびｎ-型ベース領域１４の全体あるいは一部
に形成することができる。
図７に示す領域に限定されず、図示はしないが、第１の
チャネル領域２０ａの他に、ｎ+型不純物拡散層１８、
フローティングエミッタ領域２２、第２のチャネル領域
２０ｂおよびｎ-型ベース領域１４の全体あるいは一部
に形成することができる。
【００５５】本実施の形態の他の構成および動作など
は、第１の実施の形態と同様であるので、その詳細な説
明を省略する。また、本実施の形態において特徴とする
トレンチゲートの形成領域は、第１の実施の形態以外の
他の実施の形態においても適用できることはもちろんで
ある。
は、第１の実施の形態と同様であるので、その詳細な説
明を省略する。また、本実施の形態において特徴とする
トレンチゲートの形成領域は、第１の実施の形態以外の
他の実施の形態においても適用できることはもちろんで
ある。
【００５６】（第５の実施の形態）図８は、本発明を適
用した、ＭＯＳゲートを有するＩＧＢＴ５００を模式的
に示す断面図であり、図９は、図８のＣ−Ｃ線に沿った
部分を拡大して示す断面図である。
用した、ＭＯＳゲートを有するＩＧＢＴ５００を模式的
に示す断面図であり、図９は、図８のＣ−Ｃ線に沿った
部分を拡大して示す断面図である。
【００５７】（構成）このＩＧＢＴ５００においては、
低抵抗半導体基板からなるコレクタ領域として機能する
ｐ+型アノード層（第１半導体層）１０の一方の主面上
に、ＭＯＳＦＥＴのドレイン領域としても機能するｎ+
型バッファ層１２が形成され、このバッファ層１２の表
面にはドリフト層として機能するｎ-型ベース領域（第
２半導体層）１４が形成されている。このｎ-型ベース
領域１４の表面部には、ｐ-型ベース領域（第３半導体
層）１６が形成され、このベース領域１６には、ＭＯＳ
ＦＥＴのソース領域として機能するｎ+型不純物拡散層
（第４半導体層）１８が選択的に形成されている。
低抵抗半導体基板からなるコレクタ領域として機能する
ｐ+型アノード層（第１半導体層）１０の一方の主面上
に、ＭＯＳＦＥＴのドレイン領域としても機能するｎ+
型バッファ層１２が形成され、このバッファ層１２の表
面にはドリフト層として機能するｎ-型ベース領域（第
２半導体層）１４が形成されている。このｎ-型ベース
領域１４の表面部には、ｐ-型ベース領域（第３半導体
層）１６が形成され、このベース領域１６には、ＭＯＳ
ＦＥＴのソース領域として機能するｎ+型不純物拡散層
（第４半導体層）１８が選択的に形成されている。
【００５８】前記ｎ+型不純物拡散層１８に接するｐ-型
ベース領域１６には、チャネル領域（第５半導体層）２
０が形成されている。また、前記ｎ+型不純物拡散層１
８の外側には、必要に応じて、寄生サイリスタのラッチ
アップをより確実に防止するためのｐ+型ベース領域１
７が形成されている。
ベース領域１６には、チャネル領域（第５半導体層）２
０が形成されている。また、前記ｎ+型不純物拡散層１
８の外側には、必要に応じて、寄生サイリスタのラッチ
アップをより確実に防止するためのｐ+型ベース領域１
７が形成されている。
【００５９】前記ｎ+型不純物拡散層１８およびチャネ
ル領域２０の下端部には、これらの領域とほぼ接する状
態で、かつ前記ｐ+型アノード層１０の主面と平行な方
向に、埋込み絶縁層７０が形成されている。そして、ｎ
+型不純物拡散層１８およびチャネル領域２０の表面に
は、ゲート絶縁層３２を介してゲート電極３０が形成さ
れている。
ル領域２０の下端部には、これらの領域とほぼ接する状
態で、かつ前記ｐ+型アノード層１０の主面と平行な方
向に、埋込み絶縁層７０が形成されている。そして、ｎ
+型不純物拡散層１８およびチャネル領域２０の表面に
は、ゲート絶縁層３２を介してゲート電極３０が形成さ
れている。
【００６０】本実施の形態においては、ｎ+型不純物拡
散層１８、チャネル領域２０およびｎ-型ベース領域１
４の一部を含む領域Ｇ３００に、複数のトレンチゲート
３４が形成されている。これらのトレンチゲート３４
は、ｎ+型不純物拡散層１８およびチャネル領域２０で
の電流経路ＩCHに沿って形成されている。このトレンチ
ゲート３４は、図９に示すように、ゲート絶縁層３２に
連続しトレンチに沿って形成されたトレンチゲート絶縁
層３２０と、ゲート電極３０と連続し、トレンチゲート
絶縁層３２０を介してトレンチ内に形成された導電層３
００とから形成されている。
散層１８、チャネル領域２０およびｎ-型ベース領域１
４の一部を含む領域Ｇ３００に、複数のトレンチゲート
３４が形成されている。これらのトレンチゲート３４
は、ｎ+型不純物拡散層１８およびチャネル領域２０で
の電流経路ＩCHに沿って形成されている。このトレンチ
ゲート３４は、図９に示すように、ゲート絶縁層３２に
連続しトレンチに沿って形成されたトレンチゲート絶縁
層３２０と、ゲート電極３０と連続し、トレンチゲート
絶縁層３２０を介してトレンチ内に形成された導電層３
００とから形成されている。
【００６１】また、図８に示すように、前記ｎ+型不純
物拡散領域１８およびｐ+型ベース領域１７の表面に
は、第１の主電極であるカソード電極５０が形成されて
いる。また、ｐ+型アノード層１０の他方の主面には第
２の主電極であるアノード電極６０が形成されている。
物拡散領域１８およびｐ+型ベース領域１７の表面に
は、第１の主電極であるカソード電極５０が形成されて
いる。また、ｐ+型アノード層１０の他方の主面には第
２の主電極であるアノード電極６０が形成されている。
【００６２】このＩＧＢＴ５００は、ｎ+型不純物拡散
層１８、チャネル領域２０、ｎ-型ベース領域１４、ｎ+
型バッファ層１２およびｐ+型アノード層１０によって
構成されている。
層１８、チャネル領域２０、ｎ-型ベース領域１４、ｎ+
型バッファ層１２およびｐ+型アノード層１０によって
構成されている。
【００６３】（動作）次に、本実施の形態に係るＩＧＢ
Ｔ５００の動作について説明する。
Ｔ５００の動作について説明する。
【００６４】まず、ゲート電極３０とアノード電極６０
とに所定の正電圧を印加することにより、ＩＧＢＴを動
作させる。ＩＧＢＴの動作では、エレクトロンは、ｎ+
型不純物拡散層１８からチャネル領域２０を経てｎ-型
ベース領域１４に流れ込む。同時に、アノード電極６０
に正電圧が印加されているため、ホールがｐ+型アノー
ド層１０からｎ+型バッファ層１２を経てｎ-型ベース領
域１４へと流れ込む。このようにして、ｎ-型ベース領
域１４はエレクトロンとホールとによって充満され、Ｉ
ＧＢＴは動作モードとなる。
とに所定の正電圧を印加することにより、ＩＧＢＴを動
作させる。ＩＧＢＴの動作では、エレクトロンは、ｎ+
型不純物拡散層１８からチャネル領域２０を経てｎ-型
ベース領域１４に流れ込む。同時に、アノード電極６０
に正電圧が印加されているため、ホールがｐ+型アノー
ド層１０からｎ+型バッファ層１２を経てｎ-型ベース領
域１４へと流れ込む。このようにして、ｎ-型ベース領
域１４はエレクトロンとホールとによって充満され、Ｉ
ＧＢＴは動作モードとなる。
【００６５】そして、チャネル領域２０を含む領域Ｇ３
００に、電流経路に沿ってトレンチゲート３４を設けた
ことにより、トレンチゲート３４の周囲、具体的にはト
レンチゲート３４の上面、側面および底面に沿ってチャ
ネル領域を形成しうる。その結果、従来構造の平面的な
絶縁ゲートに比べて、チャネル領域を飛躍的に増大させ
ることができる。その結果、チャネル抵抗の低減が可能
となり、オン電圧を小さくできる。
００に、電流経路に沿ってトレンチゲート３４を設けた
ことにより、トレンチゲート３４の周囲、具体的にはト
レンチゲート３４の上面、側面および底面に沿ってチャ
ネル領域を形成しうる。その結果、従来構造の平面的な
絶縁ゲートに比べて、チャネル領域を飛躍的に増大させ
ることができる。その結果、チャネル抵抗の低減が可能
となり、オン電圧を小さくできる。
【００６６】ＩＧＢＴ５００をターンオフする場合に
は、ゲート電極３０をオフ状態とすることにより、動作
が停止する。
は、ゲート電極３０をオフ状態とすることにより、動作
が停止する。
【００６７】本実施の形態において特徴的なことは、第
１に、ソース領域およびカソード領域として機能するｎ
+型不純物拡散層１８およびチャネル領域２０の下端領
域に、動作領域を横切る状態で埋込み絶縁層７０を形成
することにある。つまり、埋込み絶縁層７０によって、
アノード電極６０に電圧が印加された高注入状態であっ
た場合でも、ｎ+型不純物拡散層１８およびチャネル領
域２０と、ｎ-型ベース領域１４とが電気的に分離され
るため、カソード電極５０の下に形成される寄生サイリ
スタの動作が抑制される。その結果、従来構造の素子に
比べて確実にオン・オフ動作を行うことができる。
１に、ソース領域およびカソード領域として機能するｎ
+型不純物拡散層１８およびチャネル領域２０の下端領
域に、動作領域を横切る状態で埋込み絶縁層７０を形成
することにある。つまり、埋込み絶縁層７０によって、
アノード電極６０に電圧が印加された高注入状態であっ
た場合でも、ｎ+型不純物拡散層１８およびチャネル領
域２０と、ｎ-型ベース領域１４とが電気的に分離され
るため、カソード電極５０の下に形成される寄生サイリ
スタの動作が抑制される。その結果、従来構造の素子に
比べて確実にオン・オフ動作を行うことができる。
【００６８】第２に、チャネル領域２０を含む領域Ｇ３
００に複数のトレンチゲート３４を形成することによ
り、チャネル領域２０におけるＭＯＳゲートの実効面積
を大きくすることができ、その結果、チャネル抵抗を低
減できる。さらに、チャネル領域２０以外の領域（ｎ-
型ベース領域１４の一部）では、ゲート絶縁層３２に沿
って低抵抗なアキミュレーション領域が形成される。こ
れらの効果により素子のオン電圧よりを低減できる。
００に複数のトレンチゲート３４を形成することによ
り、チャネル領域２０におけるＭＯＳゲートの実効面積
を大きくすることができ、その結果、チャネル抵抗を低
減できる。さらに、チャネル領域２０以外の領域（ｎ-
型ベース領域１４の一部）では、ゲート絶縁層３２に沿
って低抵抗なアキミュレーション領域が形成される。こ
れらの効果により素子のオン電圧よりを低減できる。
【００６９】（第６の実施の形態）図１２は、本発明を
適用した、ＭＯＳＦＥＴ６００を模式的に示す断面図で
ある。このＭＯＳＦＥＴ６００は、図８に示すＩＧＢＴ
５００のコレクタ領域（第１半導体層）１０の代わり
に、ｎ+型ドレイン領域１１を形成したものである。図
８に示す部分と実質的に同様な部分には、同一符号を付
して、その詳細な説明を省略する。
適用した、ＭＯＳＦＥＴ６００を模式的に示す断面図で
ある。このＭＯＳＦＥＴ６００は、図８に示すＩＧＢＴ
５００のコレクタ領域（第１半導体層）１０の代わり
に、ｎ+型ドレイン領域１１を形成したものである。図
８に示す部分と実質的に同様な部分には、同一符号を付
して、その詳細な説明を省略する。
【００７０】このＭＯＳＦＥＴ６００においては、ドレ
イン領域（第１半導体層）１１上にｎ-型ドリフト層
（第２半導体層）１４が形成されている。このドリフト
層１４の表面部には、ｐ-型ベース領域（第３半導体
層）１６が形成され、このベース領域１６には、ソース
領域として機能するｎ+型不純物拡散層（第４半導体
層）１８が選択的に形成されている。前記ｎ+型不純物
拡散層１８に接するｐ-型ベース領域１６には、チャネ
ル領域（第５半導体層）２０が形成されている。
イン領域（第１半導体層）１１上にｎ-型ドリフト層
（第２半導体層）１４が形成されている。このドリフト
層１４の表面部には、ｐ-型ベース領域（第３半導体
層）１６が形成され、このベース領域１６には、ソース
領域として機能するｎ+型不純物拡散層（第４半導体
層）１８が選択的に形成されている。前記ｎ+型不純物
拡散層１８に接するｐ-型ベース領域１６には、チャネ
ル領域（第５半導体層）２０が形成されている。
【００７１】前記ｎ+型不純物拡散層１８およびチャネ
ル領域２０の下端部には、これらの領域とほぼ接する状
態で、かつ前記ドレイン領域（第１半導体層）１１の主
面と平行な方向に、埋込み絶縁層７０が形成されてい
る。そして、ｎ+型不純物拡散層１８およびチャネル領
域２０の表面には、ゲート絶縁層３２を介してゲート電
極３０が形成されている。
ル領域２０の下端部には、これらの領域とほぼ接する状
態で、かつ前記ドレイン領域（第１半導体層）１１の主
面と平行な方向に、埋込み絶縁層７０が形成されてい
る。そして、ｎ+型不純物拡散層１８およびチャネル領
域２０の表面には、ゲート絶縁層３２を介してゲート電
極３０が形成されている。
【００７２】本実施の形態においては、ｎ+型不純物拡
散層１８、チャネル領域２０およびｎ-型ドリフト層１
４の一部を含む領域Ｇ３００に、図９に示すと同様な複
数のトレンチゲートが形成されている。これらのトレン
チゲート３４は、ｎ+型不純物拡散層１８およびチャネ
ル領域２０での電流経路ＩCHに沿って形成されている。
散層１８、チャネル領域２０およびｎ-型ドリフト層１
４の一部を含む領域Ｇ３００に、図９に示すと同様な複
数のトレンチゲートが形成されている。これらのトレン
チゲート３４は、ｎ+型不純物拡散層１８およびチャネ
ル領域２０での電流経路ＩCHに沿って形成されている。
【００７３】ＭＯＳＦＥＴ６００のオン、オフ動作は、
一般的なＭＯＳＦＥＴと同様であるので省略する。ＭＯ
ＳＦＥＴ６００では、チャネル領域２０を含む領域Ｇ３
００に、電流経路に沿ってトレンチゲート３４を設けた
ことにより、トレンチゲート３４の周囲、具体的にはト
レンチゲート３４の上面、側面および底面に沿ってチャ
ネル領域を形成しうる。その結果、従来構造の平面的な
絶縁ゲートに比べて、チャネル領域の実効面積を飛躍的
に増大させることができる。その結果、チャネル抵抗の
低減が可能となり、オン電圧を小さくできる。さらに、
チャネル領域２０以外の領域（ｎ-型ドリフト層１４の
一部）では、ゲート絶縁層３２に沿って低抵抗なアキミ
ュレーション領域が形成される。これらの効果により素
子のオン電圧よりを低減できる。
一般的なＭＯＳＦＥＴと同様であるので省略する。ＭＯ
ＳＦＥＴ６００では、チャネル領域２０を含む領域Ｇ３
００に、電流経路に沿ってトレンチゲート３４を設けた
ことにより、トレンチゲート３４の周囲、具体的にはト
レンチゲート３４の上面、側面および底面に沿ってチャ
ネル領域を形成しうる。その結果、従来構造の平面的な
絶縁ゲートに比べて、チャネル領域の実効面積を飛躍的
に増大させることができる。その結果、チャネル抵抗の
低減が可能となり、オン電圧を小さくできる。さらに、
チャネル領域２０以外の領域（ｎ-型ドリフト層１４の
一部）では、ゲート絶縁層３２に沿って低抵抗なアキミ
ュレーション領域が形成される。これらの効果により素
子のオン電圧よりを低減できる。
【００７４】（埋込み絶縁層の形成方法）本発明におい
て、埋込み絶縁層７０を形成する方法は特に制限されな
いが、以下に代表的な製造方法について述べる。埋込み
絶縁層を含む半導体層は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）技術を用いて実現することが
できる。
て、埋込み絶縁層７０を形成する方法は特に制限されな
いが、以下に代表的な製造方法について述べる。埋込み
絶縁層を含む半導体層は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）技術を用いて実現することが
できる。
【００７５】図１０（ａ）はＳＯＩ基板の作成技術の１
つである、張り合わせ法を用いた埋込み絶縁層の埋め込
み形成法を示す図であり、図１０（ｂ）はＳＩＭＯＸ法
（酸素イオン注入法）を用いた埋込み絶縁層の埋め込み
形成法を示す図であり、図１０（ｃ）はＳＰＥ法（再結
晶化法）を用いた埋込み絶縁層の形成法を示す図であ
る。
つである、張り合わせ法を用いた埋込み絶縁層の埋め込
み形成法を示す図であり、図１０（ｂ）はＳＩＭＯＸ法
（酸素イオン注入法）を用いた埋込み絶縁層の埋め込み
形成法を示す図であり、図１０（ｃ）はＳＰＥ法（再結
晶化法）を用いた埋込み絶縁層の形成法を示す図であ
る。
【００７６】図１０（ａ）の張り合わせ法を用いた場合
は、中央にリセス（窪み）を設けた一部加工したＳｉ基
板１１０とシリコン基板２１０とを、酸素ガス雰囲気中
で熱処理を行いながら張り合わせることで、埋込み絶縁
層（ＳｉＯ2膜）５１０が埋め込まれたＳＯＩ基板３１
０を形成する。
は、中央にリセス（窪み）を設けた一部加工したＳｉ基
板１１０とシリコン基板２１０とを、酸素ガス雰囲気中
で熱処理を行いながら張り合わせることで、埋込み絶縁
層（ＳｉＯ2膜）５１０が埋め込まれたＳＯＩ基板３１
０を形成する。
【００７７】すなわち、酸素ガス雰囲気中の熱処理によ
って中央のリセス部分でシリコンの酸化が促進され、Ｓ
ｉＯ2膜５１０が形成される。シリコンは酸化されるこ
とによって体積膨張するため、生成されたＳｉＯ2膜５
１０がリセス部分を埋めることになる。これによって、
埋込み絶縁層（ＳｉＯ2膜）５１０が埋め込まれたＳＯ
Ｉ基板３１０が得られる。
って中央のリセス部分でシリコンの酸化が促進され、Ｓ
ｉＯ2膜５１０が形成される。シリコンは酸化されるこ
とによって体積膨張するため、生成されたＳｉＯ2膜５
１０がリセス部分を埋めることになる。これによって、
埋込み絶縁層（ＳｉＯ2膜）５１０が埋め込まれたＳＯ
Ｉ基板３１０が得られる。
【００７８】図１０（ｂ）のＳＩＭＯＸ法を用いた場合
は、シリコン基板１２０上にマスク材１４０を形成し、
選択的に酸素イオンを注入し、マスク材１４０を取り除
いた後、熱処理によって酸素イオンを活性化させて、シ
リコン基板１２０に埋め込まれた埋込み絶縁層（ＳｉＯ
2膜）５１０を形成するものである。
は、シリコン基板１２０上にマスク材１４０を形成し、
選択的に酸素イオンを注入し、マスク材１４０を取り除
いた後、熱処理によって酸素イオンを活性化させて、シ
リコン基板１２０に埋め込まれた埋込み絶縁層（ＳｉＯ
2膜）５１０を形成するものである。
【００７９】図１０（ｃ）のＳＰＥ法（再結晶化法）を
用いた場合は、シリコン基板１４０上に選択的に埋込み
絶縁層５１０を形成しておき、多結晶シリコン層１６０
を成膜し、続いて熱処理を行って多結晶シリコン層１６
０を再結晶化して埋込み絶縁層（ＳｉＯ2膜）５１０が
埋め込まれたＳＯＩ基板１４０を形成するものである。
用いた場合は、シリコン基板１４０上に選択的に埋込み
絶縁層５１０を形成しておき、多結晶シリコン層１６０
を成膜し、続いて熱処理を行って多結晶シリコン層１６
０を再結晶化して埋込み絶縁層（ＳｉＯ2膜）５１０が
埋め込まれたＳＯＩ基板１４０を形成するものである。
【００８０】前記実施の形態では、第１導電型としてｐ
型、第２導電型としてｎ型の半導体装置について述べた
が、この逆の導電型であってもよい。
型、第２導電型としてｎ型の半導体装置について述べた
が、この逆の導電型であってもよい。
【図１】本発明の第１の実施の形態に係るＭＯＳゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図２】図１に示すＭＯＳゲートサイリスタの要部の斜
視図である。
視図である。
【図３】図１に示すＭＯＳゲートサイリスタのＡ−Ａ線
に沿った断面図である。
に沿った断面図である。
【図４】本発明の第２の実施の形態に係るＭＯＳゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図５】図４に示すＭＯＳゲートサイリスタのＢ−Ｂ線
に沿った断面図である。
に沿った断面図である。
【図６】本発明の第３の実施の形態に係るＭＯＳゲート
サイリスタの要部を模式的に示す断面図である。
サイリスタの要部を模式的に示す断面図である。
【図７】本発明の第４の実施の形態に係るＭＯＳゲート
サイリスタを模式的に示す断面図である。
サイリスタを模式的に示す断面図である。
【図８】本発明の第５の実施の形態に係るＩＧＢＴを模
式的に示す断面図である。
式的に示す断面図である。
【図９】図８に示すＩＧＢＴのＣ−Ｃ線に沿った断面図
である。
である。
【図１０】（ａ）、（ｂ）および（ｃ）は、半導体層内
に埋込み絶縁層を形成するための手段の例を示す図であ
る。
に埋込み絶縁層を形成するための手段の例を示す図であ
る。
【図１１】従来のＭＯＳゲート型の半導体装置を模式的
に示す断面図である。
に示す断面図である。
【図１２】本発明の第６の実施の形態に係るＭＯＳＦＥ
Ｔを模式的に示す断面図である。
Ｔを模式的に示す断面図である。
１０ ｐ+型シリコン基板（ｐ+型アノード層） １１ ドレイン領域 １２ ｎ+型バッファ層 １４ ｎ-型ベース領域 １６ ｐ-型ベース領域 １７ ｐ+型ベース領域 １８ ｎ+型不純物拡散層 ２０ チャネル領域 ２０ａ 第１のチャネル領域 ２０ｂ 第２のチャネル領域 ２２ フローティングエミッタ領域 ３０ ゲート電極 ３２ ゲート絶縁層 ５０ カソード電極 ６０ アノード電極 ７０ 埋込み絶縁層 ８０ 埋込み電極 １００，２００，３００，４００ ＭＯＳゲートサイリ
スタ ５００ ＩＧＢＴ ６００ ＭＯＳＦＥＴ
スタ ５００ ＩＧＢＴ ６００ ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５５Ａ ６５８Ｆ (72)発明者 石子 雅康 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 Ｆターム(参考） 5F005 AA02 AA03 AB03 AC02 AE07 AE09 AF01 AF02 BA02 GA01
Claims (5)
- 【請求項１】 絶縁ゲートに印加する電圧によってチャ
ネル領域におけるチャネルの形成あるいは非形成を制御
する半導体装置であって、 前記チャネル領域と接し、ソース領域として機能する半
導体層と、 少なくとも、前記チャネル領域および前記半導体層の端
部あるいはその近傍に、ゲート絶縁層と対向するように
形成された埋込み絶縁層と、を含み、 少なくとも前記チャネル領域に、電流経路に沿った方向
にトレンチゲートが形成された半導体装置。 - 【請求項２】 第１導電型の第１半導体層、 前記第１半導体層の一方の主面側に形成された第２導電
型の第２半導体層、 前記第２半導体層の表面部に選択的に形成された第１導
電型の第３半導体層、 前記第３半導体層の表面部に選択的に形成された第２導
電型の第４半導体層、 前記第４半導体層と接し、チャネル領域を形成しうる第
５半導体層、 前記第３半導体層の表面部に、前記第５半導体層を介在
させて、前記第４半導体層と離間して選択的に形成され
た第２導電型の第６半導体層、 少なくとも、前記第５半導体層の表面に、ゲート絶縁層
を介して形成されたゲート電極、 前記第３半導体層の内部にあって、かつ、少なくとも、
前記第４半導体層および前記第５半導体層の、前記第１
半導体層側の端部あるいはその近傍に形成された埋込み
絶縁層、 前記第３半導体層および前記第４半導体層の表面に形成
された第１の主電極、および前記第１半導体層の他方の
主面側に形成された第２の主電極、 を含み、少なくとも前記第５半導体層に、電流経路に沿
った方向にトレンチゲートが形成された半導体装置。 - 【請求項３】 第１導電型の第１半導体層、 前記第１半導体層の一方の主面側に形成された第２導電
型の第２半導体層、 前記第２半導体層の表面部に選択的に形成された第１導
電型の第３半導体層、 前記第３半導体層の表面部に選択的に形成された第２導
電型の第４半導体層、 前記第４半導体層と接し、チャネル領域を形成しうる第
５半導体層、 少なくとも、前記第５半導体層の表面に、ゲート絶縁層
を介して形成されたゲート電極、 前記第３半導体層の内部にあって、かつ、少なくとも、
前記第４半導体層および前記第５半導体層の、前記第１
半導体層側の端部あるいはその近傍に形成された埋込み
絶縁層、 前記第３半導体層および前記第４半導体層の表面に形成
された第１の主電極、および 前記第１半導体層の他方の主面側に形成された第２の主
電極、を含み、少なくとも前記第５半導体層に、電流経
路に沿った方向にトレンチゲートが形成された半導体装
置。 - 【請求項４】 第２導電型の第１半導体層、 前記第１半導体層の一方の主面側に形成された第２導電
型の第２半導体層、 前記第２半導体層の表面部に選択的に形成された第１導
電型の第３半導体層、 前記第３半導体層の表面部に選択的に形成された第２導
電型の第４半導体層、 前記第４半導体層と接し、チャネル領域を形成しうる第
５半導体層、 少なくとも、前記第５半導体層の表面に、ゲート絶縁層
を介して形成されたゲート電極、 前記第３半導体層の内部にあって、かつ、少なくとも、
前記第４半導体層および前記第５半導体層の、前記第１
半導体層側の端部あるいはその近傍に形成された埋込み
絶縁層、 前記第３半導体層および前記第４半導体層の表面に形成
された第１の主電極、および前記第１半導体層の他方の
主面側に形成された第２の主電極、を含み、少なくとも
前記第５半導体層に、電流経路に沿った方向にトレンチ
ゲートが形成された半導体装置。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記トレンチゲートは、前記ゲート絶縁層および前記ゲ
ート電極が形成された領域の一部または全体に形成され
た半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP01925899A JP3371836B2 (ja) | 1999-01-28 | 1999-01-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01925899A JP3371836B2 (ja) | 1999-01-28 | 1999-01-28 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2000223695A true JP2000223695A (ja) | 2000-08-11 |
| JP3371836B2 JP3371836B2 (ja) | 2003-01-27 |
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ID=11994418
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01925899A Expired - Fee Related JP3371836B2 (ja) | 1999-01-28 | 1999-01-28 | 半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3371836B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110983A (ja) * | 2000-09-28 | 2002-04-12 | Shindengen Electric Mfg Co Ltd | Ｍｏｓトランジスタ |
| WO2006093309A1 (en) * | 2005-03-03 | 2006-09-08 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| JP2007042826A (ja) * | 2005-08-03 | 2007-02-15 | Fuji Electric Holdings Co Ltd | 半導体装置および半導体装置の製造方法 |
| US7705426B2 (en) | 2006-11-10 | 2010-04-27 | International Business Machines Corporation | Integration of a SiGe- or SiGeC-based HBT with a SiGe- or SiGeC-strapped semiconductor device |
| CN109616518A (zh) * | 2018-12-13 | 2019-04-12 | 中国科学院微电子研究所 | 一种mos栅控晶闸管 |
-
1999
- 1999-01-28 JP JP01925899A patent/JP3371836B2/ja not_active Expired - Fee Related
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| JP3371836B2 (ja) | 2003-01-27 |
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