JPH0457111B2 - - Google Patents

Description

【発明の詳細な説明】 発明の背景 本発明は絶縁ゲート整流器に関するものであ
り、更に詳しくは横形構造の絶縁ゲート整流器に
関するものである。

種々の形式の絶縁ゲート整流器の例が1980年12
月２日出願の米国特許出願第212，181号（特願昭
56−190983号）に開示されている。（その中に記
載の「ゲート・エンハンス形整流器」またはその
略号である「GERECT」のかわりに本明細書で
は「絶縁ゲート整流器」または「IGR」と呼んで
いる。この２つの用語は同一のデバイスを意味し
ている。） 上記米国特許出願第212，181号に詳細に述べて
あるように、絶縁ゲート整流器（IGR）とはその
主端子間すなわちその陽極端子と陰極端子との間
に流れる電流を制御するために絶縁されたゲート
をそなえた半導体デバイスである。IGRのゲート
と導通チヤンネルはMOSFET（あるいはもつと
一般的にIGFET）の対応する素子に類似してい
る。しかし、この２つのデバイス（IGRと
MOSFET）の間には、上記米国特許出願第212，
181号に詳述されているように重要な相違点があ
る。

構造上は、上記のIGRは垂直チヤンネル
MOSFETに類似しているが、重要な相違点があ
る。例えばＮチヤンネル・デバイスの場合を考え
ると、MOSFETにはないP⁺（すなわち高度にド
ーピングされた低抵抗率のＰ導通型）の陽極領域
がIGRに含まれている。その結果として４層すな
わちPNPNのデバイスが得られる。動作も
MOSFETの動作とは異なつており、その重要な
結果としてIGRの方が順方向導電率が高い。

この２つのデバイスをより詳細に検討すると、
通常の電力用ＮチヤンネルMOSFETにはＮ型
（すなわち高抵抗率のＮ導電型）のドリフト領域
があり、これはMOSFETのドレイン端子領域の
延長部を構成している。このようなMOSFETの
導通は主として絶縁ゲート電極からの電界によつ
てシールド・ベース領域内に誘起された空乏チヤ
ンネルを通る単純な電子流の流れによつて生じ、
過剰キヤリヤは存在しない。過剰キヤリヤがない
ので、MOSFETのスイツチング速度はかなり高
速である。

これに対してIGRでは、P⁺陽極領域が少数キ
ヤリヤ（たとえば正孔）をMOSFETのドリフト
領域に相当するＮ導電型領域に注入する。SCR
ではこのドリフト領域は、本明細書で便宜上「活
性ベース」領域と呼んでいるものを構成するが、
この特定領域における導通には単なる電子のよう
な多数キヤリヤの流れ以外のものも関与している
ことを表わしている。すなわち動作中に、本明細
書で活性ベース領域と呼んでいる領域に導入され
た正孔が陰極から導入された電子と再結合してデ
バイスの導電率を増加させる。このため、導通モ
ードは部分的に双極性（bipolar）である。

前記米国特許出願第212，181号にも述べられて
いるように、IGRは４層PNPNサイリスタとは
異なつている。但し、IGRの中には構造の外見上
MOSゲートSCRまたはサイリスタ構造に若干類
似した構造もあり、またIGRは寄生SCRを含むと
考えることができる。重要なことは、IGRの正常
動作中、ゲート電極がデバイスを通る電流のター
ンオンとターンオフの両方の制御を行い、寄生
SCRが導通状態にラツチ（保持）されることが
許されないということである。

上記米国特許出願第212，181号に更に述べられ
ているように、ターンオフ速度を高めるため、デ
バイスの陽極とそれに隣接するＮ導電型の活性ベ
ース領域との間の短絡部を設けることができる。
（便宜上、これらの短絡部を本明細書では「陽極
短絡部」と呼ぶことにする）。陽極短絡部はIGR
の双極性導通モードによりIGRのターンオフ速度
の改善に役立つ。特に、IGRの導通状態において
は活性ベース領域内には過剰な電子と正孔があ
り、そしてターンオフ時にはこれらの過剰な電子
と正孔が活性ベース領域内に暫く補捉されるの
で、デバイスの導通時間が伸びてターンオフ速度
が低下する。IGRのＮ導電型活性ベース領域内の
過剰正孔はＰ導電型シールド・ベース領域を通つ
て陰極電極に向う。しかし、陽極短絡部がない場
合、活性ベース領域内の過剰電子に対しては同様
の経路がない。陽極短絡部を設けることによつて
この特定の欠点が解消され、その結果としてデバ
イスのターンオフ速度が向上する。

前記米国特許出願第212，181号に開示されてい
るような従来のIGRデバイスは垂直チヤンネル構
造を構成している。大電力スイツチングに使用す
る場合には、垂直チヤンネル構造が最適である。
しかし、デバイスの陽極は半導体ウエハの底面に
ある。このため数個のIGRデバイスを同一チツプ
上に集積したとき、すべてのデバイスの陽極を相
互に接続する回路に限定しない限り陽極の分離
（アイソレーシヨン）を行うことができない。

本発明によれば横形IGR構造が提供され、デバ
イスの３つの端子がすべて１つの表面上にある。

発明の概要 したがつて本発明の１つの目的は横形IGR構造
を提供することである。

本発明のもう１つの目的は、活性ベース領域か
ら多数キヤリヤを急速に除去することによりデバ
イスのターンオフ速度を向上するために陽極短絡
部を設けた横形IGR構造を提供することである。

本発明の更にもう１つの目的はデバイスの導電
率を向上するために、デバイスの陽極領域から活
性ベース領域への多数キヤリヤの注入を増強する
手段を設けた横形IGR構造を提供することであ
る。

簡略して言えば、本発明の一側面による横型構
造の絶縁ゲート整流器は主表面をそなえた半導体
材料本体を含み、そして一方の導電型たとえばＮ
導電型の活性ベース領域が主表面まで伸びてい
る。第１の主端子構造、この例では陽極端子構造
が本体の活性ベース領域の中に形成されて主表面
まで伸びている。第１の主端子構造には反対導電
型（たとえばP⁺導電型）の高度にドーピングさ
れた島状の第１の主端子領域が含まれている。第
１の主端子電極が第１の主端子領域に接触してい
る。

本体の活性ベース領域の中にはシールド・ベー
ス領域も形成されている。このシールド・ベース
領域は第１の主端子領域から横方向に隔たつて配
置され、両者間にドリフト領域の横幅W_Lが定め
られる。

第２の主端子構造、この例ではデバイスの陰極
端子構造が活性ベース領域から隔たつて配置さ
れ、第２の主端子構造と活性ベース領域の一次領
域との間でシールド・ベース領域内にチヤンネル
部分が定められる。第２の主端子電極が第２の主
端子領域に接触している。

シールド・ベース領域と第２の主端子構造は
種々の方法で形成することができ、したがつて
種々の特定構造のいずれか１つで構成することが
できる。たとえば二重拡散MOS（DMOS）製造
技術を使うことにより、シールド・ベース領域内
に横方向を制限した第２の主端子構造を設けるこ
とができる。もう１つの例として、「Ｖ」字形溝
MOS（VMOS）製造技術を使うことができる。

チヤンネル部分上方に位置しているのは絶縁ゲ
ート電極である。この絶縁ゲート電極はゲート電
圧が該ゲート電極に印加されたときにチヤンネル
部分の中に、第２の主端子構造と活性ベース領域
とを導通結合するための空乏チヤンネル領域また
は反転層を誘起するように構成されている。典型
的には、デバイスは通常オフのデバイス（エンハ
ンス・モードのデバイス）である。そしてゲート
電圧が印加されたとき、第２の主端子構造と活性
ベース領域の一次領域との間に伸びている前記一
方の導電型の反転チヤンネル領域が空乏によつて
誘起される。この例では正のゲート電圧がＮ導電
型の反転チヤンネル領域を誘起し、これはＰ導電
型のシールド・ベース領域の中に反転層を構成す
る。しかし、通常オンのデバイス（デイプリーシ
ヨン・モードのデバイス）を製造することもでき
ることは明らかである。この場合、チヤンネル部
分は通常導通しており、ゲート電圧が印加された
とき導通を停止する。

SCRと異なり、活性ベース領域、シールド・
ベース領域、ならびに端子構造の構成、配置によ
つて、ゲート電圧が導通チヤンネルを誘起したと
きに横形IGRは主端子電極間の順方向導通を維持
し、また導通チヤンネルが誘起されなくなつたと
きにはIGRは順方向導通を維持しない。このよう
にゲートはデバイスの導通のターンオンとターン
オフの両方の制御を行う。

このデバイスには陰極とそれに隣接するＰ導電
型シールド・ベース領域との間の従来の短絡部を
含めることが好ましい。便宜上、この短絡部は本
明細書では「陰極短絡部」と呼ぶ。そしてこの短
絡部を設けるためには、第２の主端子電極即ち陰
極電極を更にシールド・ベース領域に接触するよ
うにすればよい。従来のIGR構造と同様、この陰
極短絡部は寄生PNPN形SCR構造の動作を抑制
するのに役立つ。

一実施例では、陽極短絡部も含まれる。陽極短
絡部にはデバイスの逆阻止性能を犠牲にするとい
う不利益はあるものの、スイツチング速度が高速
になるという著しい利点がある。本発明の特定の
１つの構造では一方の導電型の高度にドーピング
された島状の第１の端子短絡領域、即ちN⁺領域
が本体の活性ベース領域の中に形成され、主表面
まで伸びている。第１の主端子電極は更に第１の
端子短絡領域に接触することにより短絡部を完成
する。第１の主端子領域と第１の端子短絡領域と
をオーバーラツプさせることが望ましい。

本発明のもう１つの側面に従えば、順方向電流
導通を増強する目的で横形IGR構造の中に埋め込
み層が設けられる。特に反対導電型の高度にドー
ピングした埋め込み層即ちP⁺層が本体内の活性
ベース領域層の下、更に詳しくは活性ベース領域
層と軽度にドーピングした基板層との間に形成さ
れる。このP⁺埋め込み層は第１の主端子領域即
ちP⁺陽極領域と活性ベース領域の一次領域との
両方の下方に位置する。順方向導通動作の間、埋
め込み層は陽極領域の下方の埋め込み層端で陽極
から注入される多数キヤリヤ即ち正孔を集め、こ
れらの正孔を活性ベース領域の一次領域の下方で
再注入する役目を果す。

導電率を向上するための本発明によるP⁺埋め
込み層は陽極短絡部の有無に拘わらず横形素子構
造に使用することができる。

本発明の新規な特徴は特許請求の範囲に記載し
てあるが、本発明の構成と内容は図面を参照した
以下の詳細な説明からよりよく理解されよう。

好ましい実施例の説明 第１図は横形構造のIGR１０の概略を示したも
のである。第１図は複数の単位セルから構成され
たIGR全体の１つの単位セルを描いたもと考える
こともできる。IGR１０はシリコンのような半導
体材料の本体１２で構成され、この本体１２は主
表面１４を持つ。主表面１４は一般にそこでデバ
イスの接続が行なわれる表面である。本体１２に
はP^-半導体基板１６即ちＰ導電型の軽度にドー
ピングされた領域が含まれている。Ｎ導電型の活
性ベース領域層１８が基板１６の上に従来のエピ
タキシヤル成長技術等を使つて形成され、主表面
１４まで伸びている。したがつて基板層１６は界
面２０に於いて活性ベース領域層１８の主表面１
４とは反対側の部分に接している。

第１の主端子構造すなわち陽極端子構造の島状
のP⁺陽極領域２２即ち高度にドーピングされた
Ｐ導電形領域が本体１２の活性ベース領域１８の
中に形成され、主表面１４まで伸びている。デバ
イスの陽極電極２４は陽極領域２２に接触してお
り、オーミツク接触することが好ましい。領域２
２は従来の写真平版マスクと気相拡散法を使つて
形成することができる。

陽極領域２２は基板１６から垂直距離W_Vだけ
離れており、この距離は活性ベース領域１８を構
成するエピタキシヤル層の厚さによつて定まる。
動作中のデバイス１０のパンチスルー絶縁降伏を
防止するためには、寸法W_Vが絶縁降伏時の空乏
層の幅より大きくなければならないことがわか
る。

本体１２の活性ベース領域１８の中にはP^-導
電型の島状のシールド・ベース領域２６も形成さ
れており、これは主表面１４にまで伸びており、
陽極領域２２から横方向にドリフト領域の横幅
W_Lだけ離れている。これは拡散領域であつても
よい。パンチスルー絶縁降伏を防止するため、寸
法W_LもW_Vと同様に絶縁降伏時の空乏層幅より大
きくなければならない。

横方向がシールド・ベース領域２６の中に横方
向が制限されている陰極端子構造が設けられ、全
体を２８で表わしてある。更に詳しくは、第２の
主端子構造すなわち陰極端子構造２８は島状の
N⁺陰極領域３０即ちＮ導電型の高度にドーピン
グした領域を含み、これは本体１２のシールド・
ベース領域２６の中に形成されている。シール
ド・ベース領域２６と陰極領域３０は従来の二重
拡散法によつて形成できる。陰極電極３２が陰極
領域３０とシールド・ベース領域２６の両方に接
触しており、その間には従来の陰極短絡部を形成
している。IGR１０ではこの陰極短絡部はソース
すなわち陰極領域３０、シールド・ベース領域２
６、ならびに活性ベース領域１８がNPNバイポ
ーラ・トランジスタとして動作するのを防止して
おり、したがつて図示したIGR１０の特定構造に
固有であつて領域２２，１８，２６および３０に
よつて構成される寄生PNPNサイリスタ構造の
動作を防止している。垂直チヤンネルIGRにおけ
る寄生PNPN構造については前記米国特許出願
第212181号に更に詳しく述べられている。

主表面１４の一部はチヤンネル表面３４として
働く。このため、シールド・ベース領域２６は図
示したDMOSデバイス構造におけるチヤンネル
表面３４まで伸びている。

陰極領域３０と陰極電極３２を含む陰極端子構
造２８は活性ベース領域１８から隔たつていて、
シールド・ベース領域２６内でチヤンネル表面３
４の真下にチヤンネル部分３５を定めている。チ
ヤンネル部分３５は領域２６内で陰極端子構造２
８から活性ベース１８まで伸びている。更に詳し
くは、チヤンネル部分は活性ベース領域１８の、
全体を３６で表わした一次領域まで伸びている。
本明細書で用いている用語によれば、一次領域３
６は活性ベース領域１８の内、デバイス導通時に
陰極領域３０からの電子が通る領域全体を意味
し、明確な境界がないことがわかる。

IGR１０の各種領域に対する代表的なドーピン
グ濃度（即ち１立法センチメートル当りのドーパ
ント原子の数）は大体次の通りである。

陽極領域２２：１×10¹⁹ 活性ベース領域：１×10¹⁴乃至５×10¹⁵ シールド・ベース領域：１×10¹⁶乃至５×10¹⁸ 陰極領域３０：１×10¹⁹より大 第１図に示すデバイス１０の形式にはN⁺陰極
領域３０が含まれているが、これはIGRには必ず
しも必要ではない。と云うのは、エンハンスメン
ト・モードのデバイスにおいては、ゲート電極
（以下に説明する）からの電界の影響による反転
によつてＰ導電型のシールド・ベース領域２６の
中に充分なＮ導電型の蓄積領域を形成できる場合
があるからである。

デバイス１０は更にチヤンネル部分３５の上方
に絶縁ゲート電極３８を含んでいて、この絶縁ゲ
ート電極３８にゲート電圧が印加されたとき、シ
ールド・ベース領域２６の表面に反転チヤンネル
領域が誘起されるように構成されている。この反
転チヤンネル領域は第２の主端子構造すなわち陰
極端子構造２８と活性ベース領域１８とを導通結
合するチヤンネル部分３５の導通を制御する。公
知の如く、ゲート電極３８の領域に印加される電
圧により通常導通しているチヤンネルの導通を停
止させるかまたは通常導通していないチヤンネル
を導通させることができる。図示した実施例では
後者になつている。そして誘起されたＮ導電型の
反転チヤンネルは陰極端子構造２８と活性ベース
領域１８との間、更に詳しく云うと、陰極領域３
０と活性ベース領域１８の一次領域３６との間に
伸びている。ゲート電極３８はたとえば二酸化シ
リコンまたは窒化シリコンで構成された絶縁層４
２によつて半導体本体１２から絶縁されている。
ゲート電極３８自体は公知の如くたとえばいずれ
かの導電型のアルミニウムまたは高度にドーピン
グされた多結晶シリコンで構成することができ
る。

デバイス構造を完成するため、共通のP^-基板
上に形成されたデバイス同士を電気的に分離（ア
イソレーシヨン）するための公知技術に従つて
P⁺分離領域４８が活性デバイス領域を取り囲む
ように設けられる。

当業者には明らかなことであるが、デバイス構
造を完成するためには多数の細部構造を追加しな
ければならない。たとえば、ゲート絶縁層４２以
外にも半導体本体１２の露出している表面全体の
上に不動態化用の酸化物等の絶縁層（図示しな
い）が必要となる。同様に、様々の表面形状とイ
ンターデイジツト形のパターンを用いることがで
きる。また前記したようにIGR１０はデバイス構
造全体の単一の単位セルと見做すことができる。
更に、陰極電極３２のゲート電極３８を設置する
のに種々の技術を用いることができる。第１図は
デバイス１０の表面上に個別のパターン形成した
金属電極領域を表わしている。しかし完全にゲー
ト電極３８を被覆して、（図示しない）遠隔のゲ
ート接続端子を設けると共に、デバイス１０の目
に見える表面全体に陰極の金属被覆を設けた構造
にすることができる。

動作について説明すると、ゲート電極３８を陰
極３２に対して、閾値をよく高く、かつ陰極３２
に対して陽極２４に印加される正電圧より低い正
電圧でバイアスしたとき、Ｐ導電型シールド・ベ
ース領域２６の内のゲート絶縁層４２の真下にあ
る表面１４に接した部分が「反転」する。すなわ
ち、多数キヤリヤ（正孔）より少数キヤリヤ（電
子）が多くなる。このときチヤネル部分３５は陰
極端子構造２８からの電子を活性ベース領域１８
の一次領域３６に通す。このときの電子電流が点
線４４で表わされている。

同時に、P⁺導電型の陽極領域２２は多数キヤ
リヤ（正孔）を活性ベース領域に注入する。多数
キヤリヤ（正孔）のあるものは点線４６によつて
表わされた正孔電流経路を通る。電子電流経路４
４の電子は活性ベース領域１８の中で正孔電流経
路４２の正孔と再結合し、これによつてIGR１０
を通る電流がきまる。このように、デバイス１０
は双極性モードの導通デバイスである。

第２図には陽極短絡部を含む別の形式のIGRデ
バイス５０が示されている。特に、島状のN⁺陽
極端子短絡領域５２が本体１２の活性ベース領域
１８の中に形成されており、主表面１４まで伸び
ている。陽極電極２４は陽極領域２２に接触する
と共に陽極端子短絡領域５２にも接触する。

この特別の陽極短絡部構造は、処理中に別個の
写真平版マスクによつてN⁺拡散とP⁺拡散をオー
バーラツプすることによつて容易に製造される。

陽極短絡部は、Ｎ導電型の活性ベース領域１８
内の多数キヤリヤ（即ち電子）を活性ベース領域
１８から急速に引き出して、回路動作時に陰極電
極３２に対して正バイアスを持つ陽極電極２４に
送り出すことにより、IGR５０のターンオフ速度
を向上する効果がある。換言すれば、過剰な多数
キヤリヤ（電子）が急速に除去されるようにす
る、電子の急速除去径路が提供される。

第３図には順方向電流導通を増強するための、
本発明によるもう１つのデバイス構造６０が示し
てある。特に、第３図のデバイス６０には、本体
１２の活性ベース領域層１８と基板層１６との間
にはP⁺埋め込み層６２が設けられている。埋め
込み層６２の代表的なドーピング濃度は１立方セ
ンチメートル当りのドーパント原子数が10¹⁸であ
る。

動作については、P⁺埋め込み層６２は陽極領
域２２から注入された多数キヤリヤ（正孔）を
P⁺陽極領域２２の下のP⁺埋め込み層端部６４で
集め、そして活性ベース領域１８の一次領域３６
の大体下方にある埋め込み層端部６６においてこ
れらの正孔を再注入する役目を果す。

埋め込み層６２は従来の技術を使つて形成する
ことができる。たとえば代表的な製造プロセスは
初めに基板１６に対して適当な不純物即ちドーパ
ント原子を、埋め込み層６２の位置を定める適当
なマスクを通して導入する。その後、マスクを除
去して、活性ベース領域層１８を基板１６の上に
エピタキシヤル成長させる。図示したように、気
相または液相エピタキシヤル成長の際のオートド
ーピングにより、埋め込み層６２は活性ベース領
域１８の中まで少し上向きに延在する。特に活性
ベース領域１８を形成するためのエピタキシヤル
成長の初期段階において、P⁺型のドーパントの
幾分かが気相または液相中に入り、その後エピタ
キシヤル層の一部として沈積される。

第４図は本発明の実施例である絶縁ゲート整流
器７０を示しており、これは第３図に示すP⁺埋
め込み層６２と第２図に示す陽極端子短絡領域５
２の両方を含んでいる。

最後に、第５図は別の横形絶縁ゲート整流器構
造７２を示しており、これは第１図と同等である
が「Ｖ」字形溝のMOS（VMOS）構造を使つて
いる。普通は、このような構造は＜100＞方向の
シリコン基板の上に形成され、異方性エツチング
剤を使つてＶ字形の切込み又は溝７４を形成し、
その両面は表面１４から所定の角度（たとえば
54.7゜）で傾斜している。チヤンネル表面３４は
主表面１４ではなくて溝７４の一方の面上にあ
る。そして絶縁ゲート構造は溝７４の中に形成さ
れる。動作については、第５図のIGR７２は基本
的に第１図のIGR１０と同様に動作する。第２図
乃至第４図にデバイスも変形してVMOS構造に
できることは明らかであろう。

以上の説明から明らかなように本発明はデバイ
スの３つの端子が１つの表面の上にあるような横
形構造の実用的なIGRデバイス構造を提供する。
その結果、IGRは更に容易に多の半導体デバイス
とともに集積化できる。更に本発明により、導電
率を向上させた改良された横形IGRデバイスが得
られる。

以上、本発明の特定の実施例を図示して説明し
てきたが、当業者には多数の変形や変更を行ない
得ることは明らかであろう。たとえば本発明を相
補的なデバイスに適用できる。その場合、実施例
のＮ型領域のかわりにＰ型領域が使用され、Ｐ型
領域のかわりにＮ型領域が使用される。したがつ
て特許請求の範囲は本発明の真の精神と範囲内に
あるすべての変形や変更を包含するものである。

【図面の簡単な説明】

第１図は本発明による横形IGR構造の概略部分
断面図である。第２図は本発明による陽極短絡部
を持つIGR構造の概略部分断面図である。第３図
はデバイスの導通を向上するためP⁺導電型埋め
込み層を設けた横形IGR構造の概略部分断面図で
ある。第４図はP⁺埋め込み層と陽極短絡部を設
けた横形IGR構造の断面図である。第５図は
「Ｖ」字形溝のMOSデバイスの断面図である。 （符号の説明）、１０，５０，６０，７０……
横形絶縁ゲート整流器、１２……半導体本体、１
４……主表面、１６……P^-半導体基板、１８…
…活性ベース領域、２２……島状のP⁺陽極領域、
２４……陽極電極、２６……シールド・ベース領
域、２８……陰極端子構造、３０……島状のN⁺
陰極領域、３２……陰極電極、３５……チヤンネ
ル部分、３６……一次領域、３８……絶縁ゲート
電極、５２……島状のN⁺陽極端子短絡領域、６
２……P⁺埋め込み層。

Claims (1)

1. 【特許請求の範囲】 １ 主表面１４をそなえ、該主表面にまで伸びる
   一方の導電型の活性ベース領域層１８を含むと共
   に、上記主表面と反対側で上記活性ベース領域層
   に接している反対導電型の軽度にドーピングされ
   た基板層１６を含む半導体材料の本体１２と、上
   記本体の上記活性ベース領域の中に形成されて上
   記主表面まで伸びる反対導電型の高度にドーピン
   グされた島状の第１の主端子領域２２を含むと共
   に、上記第１の主端子領域に接触する第１の主端
   子電極２４を含む第１の主端子構造と、上記本体
   の上記活性ベース領域の中に第１の主端子領域か
   ら横方向に隔たつて形成された反対導電型のシー
   ルド・ベース領域２６と、上記活性ベース領域か
   ら隔たつて配置された第２の主端子構造２８であ
   つて、当該第２の主端子構造と上記活性ベース領
   域の一次領域との間に伸びるチヤンネル部分３５
   を上記シールド・ベース領域の中に定め、かつ第
   ２の主端子電極３２を含む第２の主端子構造２８
   と、上記チヤンネル部分の上方に配置された絶縁
   ゲート電極３８であつて、ゲート電圧が印加され
   たときに上記チヤンネル部分の中に上記第２の主
   端子構造と上記活性ベース領域とを導通結合する
   反転チヤンネル領域を誘起する絶縁ゲート電極３
   ８と、そして上記本体の上記活性ベース領域層の
   一部と上位基板層の一部との間に形成された反対
   導電型の高度にドーピングされた埋め込み層６２
   であつて、全体的に上記第１の主端子領域と上記
   活性ベース領域の一次領域の両方の下方に位置し
   ていて、順方向導通時に上記第１の主端子領域か
   ら注入された多数キヤリヤを集め、上記活動ベー
   ス領域の一次領域の中に多数キヤリヤを再注入す
   ることによつて順方向電流導通を増強する埋め込
   み層６２とを有し、上記活性ベース領域、上記シ
   ールド・ベース領域、上記埋め込み層、ならびに
   上記第１および第２の主端子構造の構成配置によ
   り、上記反転チヤンネル領域が存在するとき上記
   第１および第２の主端子電極間の順方向導通を維
   持し、上記反転チヤンネル領域が存在しなくなつ
   たとき順方向導通を停止させることを特徴とする
   横形構造の絶縁ゲート整流器。 ２ 特許請求の範囲第１項記載の絶縁ゲート整流
   器に於いて、上記第２の主端子構造が上記本体の
   上記シールド・ベース領域の中に形成された一方
   の導電型の高度にドーピングされた島状の第２の
   主端子領域３０を含み、上記第２の主端子電極が
   上記第２の主端子領域に接触している絶縁ゲート
   整流器。 ３ 特許請求の範囲第２項記載の絶縁ゲート整流
   器に於いて、上記第２の主端子電極が更に上記シ
   ールド・ベース領域に接触していて、上記第２の
   端子領域と上記シールド・ベース領域との間の短
   絡部を形成している絶縁ゲート整流器。 ４ 特許請求の範囲第１又は２項記載の絶縁ゲー
   ト整流器に於いて、上記本体の上記活性ベース領
   域の中に形成されて上記主表面まで伸びる一方の
   導電型の島状の第１の端子短絡領域５２が含ま
   れ、かつ上記第１の主端子電極が更に上記第１の
   端子短絡領域に接触していて、上記第１の主端子
   領域と上記活性ベース領域との間の短絡部を形成
   している絶縁ゲート整流器。 ５ 特許請求の範囲第１乃至４項のいずれか１項
   に記載の絶縁ゲート整流器に於いて、上記活性ベ
   ース領域がＮ導電型であり、上記シールド・ベー
   ス領域がＰ導電型であり、上記第１の主端子領域
   がＰ導電型であつて当該整流器の陽極領域を構成
   し、上記第２の主端子領域がＮ導電型であつて当
   該整流器の陰極領域を構成し、そして上記絶縁ゲ
   ート電極が陰極領域に対して正にバイアスされた
   ときに上記チヤンネル部分にＮ導電型の反転チヤ
   ンネル領域が誘起される絶縁ゲート整流器。