JP2000228511A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 隣り合うメモリセルトランジスタ同士の特性
ばらつきを抑制する。 【解決手段】 シリコン基板１上のゲート酸化膜３Ａ上
に形成されるフローティングゲート４と、このフローテ
ィングゲート４を被覆するトンネル酸化膜３を介してフ
ローティングゲート４上に重なるように形成されるコン
トロールゲート６と、フローティングゲート４とコント
ロールゲート６に隣接するように基板表層に形成される
ソース・ドレイン領域７，８とを備え、少なくとも隣り
合うメモリセル部がドレイン領域７を共有する場合、前
記隣り合うメモリセル部の各フローティングゲート形成
領域及び各コントロールゲートに隣接するように形成さ
れるドレイン領域形成領域を１つのマスク合わせ工程に
より確定することで、各選択ゲートトランジスタの実効
的なゲート長（ほぼＬａ＝Ｌｂ）ばらつきを抑制する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリコン基板上の
ゲート酸化膜上に形成されるフローティングゲートと、
このフローティングゲートを被覆するトンネル酸化膜を
介してフローティングゲート上に重なって形成されるコ
ントロールゲートとを有する不揮発性半導体記憶装置の
製造方法に関する。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ(EEPROM:Electrically Erasable an
d Programmable ROM（フラッシュメモリとも称す）)に
おいては、フローティングゲートとコントロールゲート
とを有する２重ゲート構造のトランジスタによって各メ
モリセルが形成される。

【０００３】図４はこのようなフローティングゲートを
有する不揮発性半導体記憶装置のメモリセル部分の平面
図で、図５はそのＸ１−Ｘ１線の断面図である。この図
においては、コントロールゲートがフローティングゲー
トと並んで配置されるメモリセル部を有するスプリット
ゲート構造を示している。

【０００４】このようなメモリセルトランジスタの場
合、コントロールゲート６とフローティングゲート４と
が並設された領域下のチャネル領域部分で発生したホッ
トエレクトロンをフローティングゲート４に注入するこ
とでデータの書き込みが行われる。そして、Ｆ−Ｎ伝導
(Fowler-Nordheim tunnelling)によってフローティング
ゲート４からコントロールゲート６へ電荷を引き抜くこ
とでデータの消去が行われる。

【０００５】図において、Ｐ型のシリコン基板１の表面
領域に、ＬＯＣＯＳ（Local Oxidation Of Silicon）法
により選択的に厚く形成されるＬＯＣＯＳ酸化膜よりな
る複数の素子分離膜２が短冊状に形成され、素子領域が
区画される。シリコン基板１上に、酸化膜３Ａを介し、
隣り合う素子分離膜２の間に跨るようにしてフローティ
ングゲート４が配置される。このフローティングゲート
４は、１つのメモリセル毎に独立して配置される。ま
た、フローティングゲート４上の選択酸化膜５は、選択
酸化法によりフローティングゲート４の中央部で厚く形
成され、フローティングゲート４の上部角部を鋭角にし
ている。これにより、データの消去動作時にフローティ
ングゲート４の上部角部で電界集中が生じ易いようにし
ている。

【０００６】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記酸化膜３Ａと一体化されたトンネル酸
化膜３を介してコントロールゲート６が配置される。こ
のコントロールゲート６は、一部がフローティングゲー
ト４上に重なり、残りの部分が酸化膜３Ａを介してシリ
コン基板１に接するように配置される。また、これらの
フローティングゲート４及びコントロールゲート６は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。

【０００７】前記コントロールゲート６の間の基板領域
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で素子分離膜２
に囲まれてそれぞれが独立し、ソース領域８は、コント
ロールゲート６の延在する方向に連続する。これらのフ
ローティングゲート４、コントロールゲート６、ドレイ
ン領域７及びソース領域８によりメモリセルトランジス
タが構成される。

【０００８】そして、前記フローティングゲート４やコ
ントロールゲート６上に、酸化膜９を介して、金属配線
１０がコントロールゲート６と交差する方向に配置され
る。この金属配線１０は、コンタクトホール１１を通し
て、ドレイン領域７に接続される。そして、各コントロ
ールゲート６は、ワード線となり、コントロールゲート
６と平行に延在するソース領域８は、ソース線となる。
また、ドレイン領域７に接続される金属配線１０は、ビ
ット線となる。尚、この金属配線１０は、アルミニウム
膜（例えば、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓ
ｉ−Ｃｕ膜）等から成り、コンタクトホール１１内にＴ
ｉ膜やチタンナイトライド（ＴｉＮ）膜等から成るバリ
アメタル膜を介して形成されている。また、前記金属配
線１０は、コンタクトホール１１内にバリアメタル膜を
介してＷ膜から成るタングステンプラグを埋設し、その
上にアルミニウム膜（例えば、Ａｌ，Ａｌ−Ｓｉ，Ａｌ
−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ膜）等を形成するものでも良
い。

【０００９】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。

【００１０】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート６の電位を２Ｖ、ドレイン領域
７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖと
する。これにより、ソース領域８に高電位を印加するこ
とで、ソース領域８とフローティングゲート４間のカッ
プリング比によりフローティングゲート４の電位が９Ｖ
程度に持ち上げられ、フローティングゲート４とコント
ロールゲート６とが並設された領域下のチャネル領域付
近で発生したホットエレクトロンが、前記酸化膜３Ａを
通してフローティングゲート４に注入されてデータの書
き込みが行われる。

【００１１】一方、消去動作においては、ドレイン領域
７及びソース領域８の電位を０Ｖとし、コントロールゲ
ート６を１４Ｖとする。これにより、フローティングゲ
ート４内に蓄積されている電荷（電子）が、フローティ
ングゲート４の上部角部の鋭角部分からＦ−Ｎ（Fowler
-Nordheim tunnelling）伝導によって前記トンネル酸化
膜３を突き抜けてコントロールゲート６に放出されてデ
ータが消去される。

【００１２】そして、読み出し動作においては、コント
ロールゲート６の電位を４Ｖとし、ドレイン領域７を２
Ｖ、ソース領域８を０Ｖとする。このとき、フローティ
ングゲート４に電荷（電子）が注入されていると、フロ
ーティングゲート４の電位が低くなるため、フローティ
ングゲート４の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート４に電荷
（電子）が注入されていなければ、フローティングゲー
ト４の電位が高くなるため、フローティングゲート４の
下にチャネルが形成されてセル電流（読み出し電流）が
流れる。

【００１３】以下、このような不揮発性半導体記憶装置
の製造方法について説明する。尚、図６乃至図１１にお
いて、（ａ）は平面図、（ｂ）はＡ−Ａ断面図、（ｃ）
はＢ−Ｂ断面図である。

【００１４】図６において、シリコン基板１上にＬＯＣ
ＯＳ法により素子分離膜２を形成する。即ち、図６
（ｂ）に示すように前記シリコン基板１上にパッド酸化
膜２１、パッドポリシリコン膜２２を形成し、開口部を
有するシリコン窒化膜２３をマスクにして選択酸化して
素子分離膜２を形成する。

【００１５】次に、図７に示すように前記パッド酸化膜
２１、パッドポリシリコン膜２２を除去する。 続い
て、図８に示すようにシリコン基板１上を熱酸化してゲ
ート酸化膜３Ａを形成し、その上にポリシリコン膜２４
を形成した後に、開口部を有するシリコン窒化膜２５を
形成する。 次に、図９に示すように前記シリコン窒化
膜２５をマスクにして前記ポリシリコン膜２４を選択酸
化して選択酸化膜５を形成する。 続いて、図１０に示
すように前記シリコン窒化膜２５を除去した後に、選択
酸化膜５をマスクにしてポリシリコン膜２４をエッチン
グしてフローティングゲート４を形成する。

【００１６】そして、図１１に示すように全面にトンネ
ル酸化膜３を形成した後に、ポリシリコン膜及びタング
ステンシリサイド膜から成る導電膜を形成し、この導電
膜を不図示のレジスト膜をマスクにパターニングしてコ
ントロールゲート６を形成する。尚、前記コントロール
ゲート６は、ポリシリコン膜から成る単層膜であっても
良い。

【００１７】以下、説明は省略するが、前記フローティ
ングゲート４とコントロールゲート６をマスクにして基
板表層にＮ型の不純物をイオン注入することで、図４及
び図５に示すようにソース領域８及びドレイン領域７を
形成して、不揮発性半導体記憶装置のメモリセルが構成
される。

【００１８】

【発明が解決しようとする課題】しかしながら、前述し
たように前記フローティングゲート４とコントロールゲ
ート６とは、異なる形成用マスクを用いてそれぞれパタ
ーニング形成されており、しかも前記（フローティング
ゲート４と）コントロールゲート６をマスクにしてドレ
イン領域形成用のＮ型不純物をイオン注入しているため
に、マスク合わせずれが生じた場合に、図１２に示すよ
うにコントロールゲート６（Ａ，Ｂ）により構成される
選択ゲートトランジスタのゲート長がばらついてしまう
（図１２に示す各選択ゲートトランジスタのゲート長Ｌ
ｃ＞Ｌｄ参照）。このため、隣り合うメモリセル部がド
レイン領域７を共有して一対のメモリセルトランジスタ
を構成していることから、隣り合うメモリセルトランジ
スタ同士のセル電流がばらつくという問題が発生するこ
とがあった。

【００１９】従って、本発明はフローティングゲート形
成用マスクとコントロールゲート形成用マスク間のマス
クずれに起因する隣り合うメモリセルトランジスタ同士
の特性ばらつきの発生を抑制する不揮発性半導体記憶装
置の製造方法を提供することを目的とする。

【００２０】

【課題を解決するための手段】そこで、本発明は上記課
題を解決するためになされたもので、例えば、Ｐ型のシ
リコン基板１上のゲート酸化膜３Ａ上に形成されるフロ
ーティングゲート４と、このフローティングゲート４を
被覆するトンネル酸化膜３と、このトンネル酸化膜３を
介して前記フローティングゲート４上に重なる領域を持
つように形成されるコントロールゲート６と、前記フロ
ーティングゲート４及び前記コントロールゲート６に隣
接する前記シリコン基板１表層に形成されるＮ型のソー
ス・ドレイン領域７，８とを備え、少なくとも隣り合う
メモリセル部がドレイン領域７を共有する不揮発性半導
体記憶装置の製造方法において、図１（Ａ）に示すよう
に、前記シリコン基板１上にゲート酸化膜３Ａ及び第1
の膜４Ａを形成し、この第1の膜４Ａ上に第１の開口部
３０Ａを複数個有するシリコン窒化膜３０を形成した後
に、このシリコン窒化膜３０をマスクにして前記第1の
膜４Ａを選択酸化して、この第1の膜４Ａ上に前記隣り
合うメモリセル部のフローティングゲート形成領域上及
び前記ドレイン領域形成領域上に選択酸化膜５，３１を
形成する。次に、図１（Ｂ）に示すように、レジスト膜
３２及びシリコン窒化膜３０をマスクにして前記ドレイ
ン領域形成領域上に形成した選択酸化膜３１を除去して
第２の開口部３３を形成した後に、図２（Ａ）に示すよ
うに、前記レジスト膜３２及びシリコン窒化膜３０をマ
スクにして前記ドレイン領域形成領域上に位置した前記
第１の開口部３０Ａ（第２の開口部３３）下の第1の膜
４Ａを異方性エッチングして前記ゲート酸化膜３Ａ上に
第３の開口部３４を形成する。続いて、前記第３の開口
部３４より前記シリコン基板表層にＮ型の不純物（例え
ば、リンイオンやヒ素イオン）を注入して前記ドレイン
領域７を形成する。更に、前記レジスト膜３２とシリコ
ン窒化膜３１を除去した後に、図２（Ｂ）に示すよう
に、前記第３の開口部３４を含む全面に第２の膜３５を
形成する。続いて、図３（Ａ）に示すように、前記第1
の膜４Ａと第２の膜３５を異方性エッチングすることで
前記フローティングゲート形成領域上に形成した選択酸
化膜５がマスクとなり、この選択酸化膜５下に上部に先
鋭な角部４Ｂを有するフローティングゲート４を形成す
る。そして、図３（Ｂ）に示すように、前記フローティ
ングゲート４及び前記選択酸化膜５を被覆するようにト
ンネル酸化膜３を形成した後に、このトンネル酸化膜３
を介して前記フローティングゲート４上に重なる領域を
持つコントロールゲート６（Ａ，Ｂ）を形成する工程と
を有することを特徴とするものである。

【００２１】

【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置の製造方法の一実施形態について図面を参照しな
がら説明する。尚、フローティングゲートとコントロー
ルゲートとこの両ゲートに隣接するようにシリコン基板
表層に形成されるソース・ドレイン領域を有するスプリ
ットゲート型不揮発性半導体記憶装置（ＥＥＰＲＯＭや
フラッシュメモリとも称す）のメモリセル部分の平面図
とその一部（Ｘ１−Ｘ１線）断面図は、従来の図４及び
図５に示す構成とほぼ同等であり、重複した説明を避け
るために図示した説明は省略するが、以下、同等の構成
には、同符号を付して説明を簡略化する。

【００２２】ここで、本発明はスプリットゲート型フラ
ッシュメモリにおけるフローティングゲート４とコント
ロールゲート６のマスク合わせずれにより発生する、隣
り合うメモリセルトランジスタの（コントロールゲート
６により構成される）各選択ゲートトランジスタのゲー
ト長がばらつく不具合を抑制する製造方法を提供するも
のであり、選択ゲートトランジスタの実効的なゲート長
は、図３（Ｂ）に示すようにフローティングゲート４と
ドレイン領域７の端部で決定されることに着目して、隣
り合うメモリセル部の各フローティングゲート形成領域
及び各コントロールゲートに隣接するように形成される
前記ドレイン領域形成領域を１つのマスク合わせ工程に
より確定したことを特徴とする。

【００２３】以下、このような不揮発性半導体記憶装置
のメモリセル部の製造方法について説明する。尚、図１
乃至図３に示す断面図は、図５の一部拡大図に相当す
る。

【００２４】先ず、図示した説明は省略するが、従来と
同様にシリコン基板１上にＬＯＣＯＳ法により素子分離
膜２（図４参照）を形成した後に、図１（Ａ）に示すよ
うに、シリコン基板１上を熱酸化しておよそ９０Å〜１
５０Åの膜厚のゲート酸化膜３Ａを形成し、その上にお
よそ１０００Å〜１５００Åの膜厚の第１の膜（例え
ば、リンドープされ導電化されたポリシリコン膜やアモ
ルファスシリコン膜やそれらの積層膜）４Ａを形成した
後に、その上に第１の開口部３０Ａを有するシリコン窒
化膜３０を形成する。そして、このシリコン窒化膜３０
をマスクにして第１の開口部３０Ａ下の第１の膜４Ａを
選択酸化して（フローティングゲート形成領域上に）選
択酸化膜５及び（ドレイン領域形成領域上に）ダミー選
択酸化膜３１を形成する。 続いて、図１（Ｂ）に示す
ように、レジスト膜３２及びシリコン窒化膜３０をマス
クにして前記ダミー選択酸化膜３１をエッチング除去
（例えば、フッ酸処理）して、第２の開口部３３を形成
する。

【００２５】更に、図２（Ａ）に示すように、レジスト
膜３２及びシリコン窒化膜３０をマスクにして前記第２
の開口部３３下の第１の膜４Ａを異方性エッチング除去
して、第３の開口部３４を形成する。そして、この第３
の開口部３４を介してシリコン基板１表層にＮ型の不純
物（例えば、リンイオンやヒ素イオン）をイオン注入し
て、ドレイン領域７を形成する。

【００２６】次に、図２（Ｂ）に示すように、前記レジ
スト膜３２及びシリコン窒化膜３０を除去した後に、前
記第３の開口部３４を含む全面に第２の膜（前記第１の
膜４Ａと同質のものを選択する）３５を形成すること
で、上面がほぼ同じ高さとなるようにする。

【００２７】続いて、図３（Ａ）に示すように、前記第
１の膜４Ａ及び第２の膜３５を異方性エッチング除去す
ることで、前記選択酸化膜５がマスクとなって、この選
択酸化膜５下にフローティングゲート４が形成される。
このフローティングゲート４の上部には、選択酸化膜５
の形状を反映して先鋭な角部４Ｂが形成されることにな
り、データの消去動作時に、フローティングゲート４の
先鋭な角部４Ｂで電界集中が生じ易いようにしている。

【００２８】そして、図３（Ｂ）に示すように、全面に
トンネル酸化膜３を形成した後に、ポリシリコン膜及び
タングステンシリサイド膜から成る導電膜を形成し、こ
の導電膜を不図示のレジスト膜をマスクにパターニング
してコントロールゲート６（Ａ，Ｂ）を形成する。尚、
前記コントロールゲート６（Ａ，Ｂ）は、ポリシリコン
膜から成る単層膜であっても良い。

【００２９】以下、図示した説明は省略するが、前記フ
ローティングゲート４に隣接する側の前記シリコン基板
１表層にＮ型の不純物（例えば、リンイオンやヒ素イオ
ン）をイオン注入して、ソース領域８を形成することに
より、図４及び図５に示すような不揮発性半導体記憶装
置のメモリセルが形成される。

【００３０】以上説明したように、本発明の製造方法に
よれば、選択ゲートトランジスタの実効的なゲート長
が、図３（Ｂ）に示すようにフローティングゲート４と
ドレイン領域７の端部で決定されることから、隣り合う
メモリセル部の各フローティングゲート形成領域及び各
コントロールゲートに隣接するように形成される前記ド
レイン領域形成領域を１つのマスク合わせ工程により確
定することで、選択ゲートトランジスタのゲート長が自
己整合的に決められる。従って、図３（Ｂ）に示すよう
に、フローティングゲート４とコントロールゲート６
（Ａ，Ｂ）のマスク合わせずれが発生しても、隣り合う
メモリセルトランジスタの各選択ゲートトランジスタの
ゲート長がばらつくことはない（ほぼＬａ＝Ｌｂとな
る）。

【００３１】

【発明の効果】 本発明によれば、フローティングゲー
トとコントロールゲートのマスク合わせずれが発生して
も、隣り合うメモリセルトランジスタの各選択ゲートト
ランジスタの実効的なゲート長がばらつくことがないた
め、隣り合うメモリセルトランジスタ同士のセル電流が
ばらつくことで、トランジスタ特性がばらつきという不
具合の発生を抑制することができる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。

【図２】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。

【図３】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。

【図４】従来の不揮発性半導体記憶装置のメモリセルの
構造を示す平面図である。

【図５】図４のＸ１−Ｘ１線の断面図である。

【図６】従来の不揮発性半導体記憶装置の製造方法を示
す断面図である。

【図７】従来の不揮発性半導体記憶装置の製造方法を示
す断面図である。

【図８】従来の不揮発性半導体記憶装置の製造方法を示
す断面図である。

【図９】従来の不揮発性半導体記憶装置の製造方法を示
す断面図である。

【図１０】従来の不揮発性半導体記憶装置の製造方法を
示す断面図である。

【図１１】従来の不揮発性半導体記憶装置の製造方法を
示す断面図である。

【図１２】従来の課題を説明するための図である。

フロントページの続き (72)発明者 大谷 幸弘 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F001 AA01 AA30 AB02 AB03 AB09 AC02 AD12 AD13 AD15 AF05 5F083 EP02 EP03 EP22 EP24 EP25 EP42 ER09 ER17 ER22 KA05 KA11 NA02 PR03 PR36

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一導電型のシリコン基板上のゲート酸化
   膜上に形成されるフローティングゲートと、このフロー
   ティングゲートを被覆するトンネル酸化膜と、このトン
   ネル酸化膜を介して前記フローティングゲート上に重な
   る領域を持つように形成されるコントロールゲートと、
   前記フローティングゲート及び前記コントロールゲート
   に隣接する前記シリコン基板表層に形成される逆導電型
   の拡散領域とを備え、隣り合うメモリセル部が一方の逆
   導電型の拡散領域を共有する不揮発性半導体記憶装置の
   製造方法において、 前記隣り合うメモリセル部の各フローティングゲート形
   成領域及び各コントロールゲートに隣接するように形成
   される前記一方の逆導電型の拡散領域形成領域を１つの
   マスク合わせ工程により確定することを特徴とする不揮
   発性半導体記憶装置の製造方法。
2. 【請求項２】 一導電型のシリコン基板上のゲート酸化
   膜上に形成されるフローティングゲートと、このフロー
   ティングゲートを被覆するトンネル酸化膜と、このトン
   ネル酸化膜を介して前記フローティングゲート上に重な
   る領域を持つように形成されるコントロールゲートと、
   前記フローティングゲート及び前記コントロールゲート
   に隣接する前記シリコン基板表層に形成される逆導電型
   の拡散領域とを備え、隣り合うメモリセル部が一方の逆
   導電型の拡散領域を共有する不揮発性半導体記憶装置の
   製造方法において、 前記シリコン基板上にゲート酸化膜及び第1の膜を形成
   する工程と、 前記第1の膜上に第１の開口部を複数個有するシリコン
   窒化膜を形成した後にこのシリコン窒化膜をマスクにし
   て前記第1の膜を選択酸化してこの第1の膜上に前記隣り
   合うメモリセル部のフローティングゲート形成領域上及
   び前記一方の逆導電型の拡散領域形成領域上に選択酸化
   膜を形成する工程と、 レジスト膜及び前記シリコン窒化膜をマスクにして前記
   一方の逆導電型の拡散領域形成領域上に形成した選択酸
   化膜を除去して第２の開口部を形成する工程と、 前記レジスト膜及び前記シリコン窒化膜をマスクにして
   前記一方の逆導電型の拡散領域形成領域上に位置した前
   記第２の開口部下の第1の膜を異方性エッチングして前
   記ゲート酸化膜上に第３の開口部を形成する工程と、 前記第３の開口部より前記シリコン基板表層に逆導電型
   の不純物を注入して前記一方の逆導電型の拡散領域を形
   成する工程と、 前記レジスト膜及び前記シリコン窒化膜を除去した後に
   前記第３の開口部を含む全面に前記第1の膜と同質の第
   ２の膜を形成する工程と、 前記第1の膜と第２の膜を異方性エッチングすることで
   前記フローティングゲート形成領域上に形成した選択酸
   化膜がマスクとなり、この選択酸化膜下に上部に先鋭な
   角部を有するフローティングゲートを形成する工程と、 前記フローティングゲート及び前記選択酸化膜を被覆す
   るようにトンネル酸化膜を形成する工程と、 前記トンネル酸化膜を介して前記フローティングゲート
   上に重なる領域を持つコントロールゲートを形成する工
   程とを有することを特徴とする不揮発性半導体記憶装置
   の製造方法。
3. 【請求項３】 前記第1の膜及び第２の膜が、ポリシリ
   コン膜やアモルファスシリコン膜やそれらの積層膜であ
   ることを特徴とする請求項２に記載の不揮発性半導体記
   憶装置の製造方法。