JP2000228521A - 半導体装置 - Google Patents
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- H10D12/421—Insulated-gate bipolar transistors [IGBT] on insulating layers or insulating substrates, e.g. thin-film IGBTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D30/65—Lateral DMOS [LDMOS] FETs
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thyristors (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 第一および第二の電気端子を有し、高電圧お
よび大電流を制御できる半導体装置を提供すること。 【解決手段】 この半導体装置は、第一の端子に隣接し
た少なくとも一つのｎ／ｐまたはｐ／ｎの第一接合と、
第二端子に隣接した少なくとも一つのもう一方のｐ／ｎ
またはｎ／ｐの第二接合を含む。それはまた、第一およ
び第二接合の間に配置され、そこに横方向に配列されて
いる少なくとも一つのｎ／ｐまたはｐ／ｎ接合と、第一
接合のｐまたはｎドープされた領域または第二接合のｎ
またはｐドープされた領域に接触している少なくとも一
つのゲート端子とを含む。
よび大電流を制御できる半導体装置を提供すること。 【解決手段】 この半導体装置は、第一の端子に隣接し
た少なくとも一つのｎ／ｐまたはｐ／ｎの第一接合と、
第二端子に隣接した少なくとも一つのもう一方のｐ／ｎ
またはｎ／ｐの第二接合を含む。それはまた、第一およ
び第二接合の間に配置され、そこに横方向に配列されて
いる少なくとも一つのｎ／ｐまたはｐ／ｎ接合と、第一
接合のｐまたはｎドープされた領域または第二接合のｎ
またはｐドープされた領域に接触している少なくとも一
つのゲート端子とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関す
る。詳細には、高電圧、大電流装置の改良に関する。
る。詳細には、高電圧、大電流装置の改良に関する。
【０００２】
【従来の技術】従来、高電圧、大電流用の半導体装置と
して、例えばＤＥＶＡ Ｎ．ＰＡＴＴＡＮＡＹＡＫ他ら
の論文「n-Channel Lateral Insulated Gate Transisto
rs:Part I-Steady-state Characteristics」（ＩＥＥＥ
ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−３３，ＮＯ．１２，Ｄ
ＥＣＥＭＢＥＲ １９８６）に記載のような横型のＩＧ
ＢＴがある。
して、例えばＤＥＶＡ Ｎ．ＰＡＴＴＡＮＡＹＡＫ他ら
の論文「n-Channel Lateral Insulated Gate Transisto
rs:Part I-Steady-state Characteristics」（ＩＥＥＥ
ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−３３，ＮＯ．１２，Ｄ
ＥＣＥＭＢＥＲ １９８６）に記載のような横型のＩＧ
ＢＴがある。
【０００３】しかしながら、このような横型のＩＧＢＴ
では一般に、カソード側に印加された高電圧には耐量を
持つが、アノード側に印加された高電圧には耐量がない
ことが問題とされている。
では一般に、カソード側に印加された高電圧には耐量を
持つが、アノード側に印加された高電圧には耐量がない
ことが問題とされている。
【０００４】
【発明が解決しようとする課題】高電圧および大電流を
制御できる半導体装置を提供することが、半導体装置の
設計および製造分野の長い間の望ましい目標になってい
る。特に、両端にかけられた高電圧に故障することなく
耐えることができ、しかも動作中大電流を扱うことがで
きる半導体装置を提供することが長い間の望ましい目標
となっている。
制御できる半導体装置を提供することが、半導体装置の
設計および製造分野の長い間の望ましい目標になってい
る。特に、両端にかけられた高電圧に故障することなく
耐えることができ、しかも動作中大電流を扱うことがで
きる半導体装置を提供することが長い間の望ましい目標
となっている。
【０００５】本発明はこの目標を満足させる装置を提供
しようとするものである。
しようとするものである。
【０００６】
【課題を解決するための手段】本発明によれば、第一お
よび第二の電気端子を有する半導体装置が提供されてお
り、この装置は、第一の端子に隣接した少なくとも一つ
のｎ／ｐまたはｐ／ｎの第一接合、第二端子に隣接した
少なくとも一つのもう一方のｐ／ｎまたはｎ／ｐの第二
接合、第一および第二接合の間に置かれ、そこに横方向
に配置されている少なくとも一つのｎ／ｐまたはｐ／ｎ
接合、および第一接合のｐまたはｎドープされた領域ま
たは第二接合のｎまたはｐドープされた領域に接触して
いる少なくとも一つのゲート端子を含む。
よび第二の電気端子を有する半導体装置が提供されてお
り、この装置は、第一の端子に隣接した少なくとも一つ
のｎ／ｐまたはｐ／ｎの第一接合、第二端子に隣接した
少なくとも一つのもう一方のｐ／ｎまたはｎ／ｐの第二
接合、第一および第二接合の間に置かれ、そこに横方向
に配置されている少なくとも一つのｎ／ｐまたはｐ／ｎ
接合、および第一接合のｐまたはｎドープされた領域ま
たは第二接合のｎまたはｐドープされた領域に接触して
いる少なくとも一つのゲート端子を含む。
【０００７】前記半導体装置は２つ以上のゲートを有す
ることができ、そのゲートはその装置を通る担体の流れ
を制御するように配置されている。そのゲートは絶縁層
の上に金属またはポリシリコンで形成される。
ることができ、そのゲートはその装置を通る担体の流れ
を制御するように配置されている。そのゲートは絶縁層
の上に金属またはポリシリコンで形成される。
【０００８】シリコン基板上の酸化物層から成る基板上
に、または代わりに、ｐ-またはｎ-ドープされたシリコ
ン基板上に前記装置を形成することができる。
に、または代わりに、ｐ-またはｎ-ドープされたシリコ
ン基板上に前記装置を形成することができる。
【０００９】前記装置を集積回路の一部として形成する
ことができる。
ことができる。
【００１０】
【発明の実施の形態】本発明の一つの実施例を添付の図
面を参照して記述する。
面を参照して記述する。
【００１１】本発明に採用されている基本的な接合配置
の型を図１に示す。図１のその配置は陰極Ｋと陽極Ａを
持つダイオードである。そのダイオードは、絶縁体上の
シリコン（ＳＯＩ）基板上におかれた少しドープされた
互い違いのｎおよびｐシリコン層に基づいている。図２
は図１の配置に似た配置を示すが、集積回路用の接合分
離（ＪＩ）技術を利用して，少しドープされたｐ-基板
上に形成されている。図２の配置で、基板はｐ-ドープ
された層を経て陽極Ａに接続している。
の型を図１に示す。図１のその配置は陰極Ｋと陽極Ａを
持つダイオードである。そのダイオードは、絶縁体上の
シリコン（ＳＯＩ）基板上におかれた少しドープされた
互い違いのｎおよびｐシリコン層に基づいている。図２
は図１の配置に似た配置を示すが、集積回路用の接合分
離（ＪＩ）技術を利用して，少しドープされたｐ-基板
上に形成されている。図２の配置で、基板はｐ-ドープ
された層を経て陽極Ａに接続している。
【００１２】図１によれば、ダイオード１０は３つの物
理的接合を有しており、最初の接合は陰極Ｋに隣接した
ｎ+／ｐ-接合であり、二番目の接合は陽極Ａに隣接して
いるｐ+ｎ-接合であり、三番目の接合は最初と二番目の
接合に横方向のｐ-／ｎ-接合である。
理的接合を有しており、最初の接合は陰極Ｋに隣接した
ｎ+／ｐ-接合であり、二番目の接合は陽極Ａに隣接して
いるｐ+ｎ-接合であり、三番目の接合は最初と二番目の
接合に横方向のｐ-／ｎ-接合である。
【００１３】図３および図４は、陰極に高電圧がかけら
れたときの接合破壊モードでの従来のパワーダイオード
の電位を示しており、それぞれの装置の片面に電界のピ
ークがあり、それが直線的に低下していることを表して
いる。
れたときの接合破壊モードでの従来のパワーダイオード
の電位を示しており、それぞれの装置の片面に電界のピ
ークがあり、それが直線的に低下していることを表して
いる。
【００１４】図５によれば、本発明の配置の特徴は非常
に異なる。横方向の接合であるために、そして特にその
横方向の接合が完全に空乏するとその両端の電位が中央
導通（continuity）のために、線が陽極Ａおよび陰極Ｋ
からダイオードの中央に向かって下がっており、中央の
ｎ-およびｐ-領域の両方で均一な分布をもたらしてい
る。従って、図１および図２のダイオードの配置は、同
等の従来のダイオードよりもはるかに大きい接合破壊電
圧（この実施例では約７６０ボルト）を如実に示してい
る。
に異なる。横方向の接合であるために、そして特にその
横方向の接合が完全に空乏するとその両端の電位が中央
導通（continuity）のために、線が陽極Ａおよび陰極Ｋ
からダイオードの中央に向かって下がっており、中央の
ｎ-およびｐ-領域の両方で均一な分布をもたらしてい
る。従って、図１および図２のダイオードの配置は、同
等の従来のダイオードよりもはるかに大きい接合破壊電
圧（この実施例では約７６０ボルト）を如実に示してい
る。
【００１５】図６は本発明の最初の実施例を示している
概略図である。この実施例は基板と共にＳＯＩ配置を示
すが、ＪＩ基板上に同じ配置をすることができる。この
実施例では、ゲートＧ１がＭＯＳトランジスタ配置を与
えるために用いられている。図７は図６の配置の平面図
を示す。その電源が切れた状態では、順方向電圧が止め
られている間、３つの接合（領域２／６，７／５，５／
６の間）の作用は図１のダイオードの場合と同じであ
る。スイッチが入っている状態では、ソースＳについて
はしきい値電圧よりも高い電位がゲートＧ１に加えら
れ、ゲートＧ１の下にあるｐ層（領域２）およびｎ-層
（領域６）に形成されたチャンネルを通して、ｎ+領域
（領域１）からｎ+領域（領域７）およびドレインＤへ
電子が流れるようになる。図８は図７の装置に対する相
補的な装置を示し、その装置はｎ-ドープされた領域の
上にゲートＧ２を備えている。
概略図である。この実施例は基板と共にＳＯＩ配置を示
すが、ＪＩ基板上に同じ配置をすることができる。この
実施例では、ゲートＧ１がＭＯＳトランジスタ配置を与
えるために用いられている。図７は図６の配置の平面図
を示す。その電源が切れた状態では、順方向電圧が止め
られている間、３つの接合（領域２／６，７／５，５／
６の間）の作用は図１のダイオードの場合と同じであ
る。スイッチが入っている状態では、ソースＳについて
はしきい値電圧よりも高い電位がゲートＧ１に加えら
れ、ゲートＧ１の下にあるｐ層（領域２）およびｎ-層
（領域６）に形成されたチャンネルを通して、ｎ+領域
（領域１）からｎ+領域（領域７）およびドレインＤへ
電子が流れるようになる。図８は図７の装置に対する相
補的な装置を示し、その装置はｎ-ドープされた領域の
上にゲートＧ２を備えている。
【００１６】図９および図１０は本発明の他の実施例を
示すが、その中にはＧ１，Ｇ２の２つのゲートが備えら
れている。電源が切られた状態のこの実施例の動作は、
今まで述べた実施例と同じであるが、スイッチオンの状
態では、この実施例には３つの動作モードがある、その
うち２つはモノポーラであり、１つはバイポーラモード
である。図９の実施例の動作は、スイッチが入った状態
で装置を通る電流密度は増加するほどである。というの
は、電子をｎ-層を通して反対方向に移動させる時、ｐ-
層は正孔をドレインからソースに移動するのに使用され
るからである。
示すが、その中にはＧ１，Ｇ２の２つのゲートが備えら
れている。電源が切られた状態のこの実施例の動作は、
今まで述べた実施例と同じであるが、スイッチオンの状
態では、この実施例には３つの動作モードがある、その
うち２つはモノポーラであり、１つはバイポーラモード
である。図９の実施例の動作は、スイッチが入った状態
で装置を通る電流密度は増加するほどである。というの
は、電子をｎ-層を通して反対方向に移動させる時、ｐ-
層は正孔をドレインからソースに移動するのに使用され
るからである。
【００１７】図１０によれば、最初のモードでは、ゲー
トＧ１だけが動いている時、チャンネルはｐ層の表面に
誘導され、電子をｎ+ソースＳからドレインＤの上に移
動させるようになる。
トＧ１だけが動いている時、チャンネルはｐ層の表面に
誘導され、電子をｎ+ソースＳからドレインＤの上に移
動させるようになる。
【００１８】第二のモードでは、ゲートＧ２だけが動い
ている時、正孔は、ｐ-ドリフト層を通ってｎ層に形成
されたチャンネル経由でｐ+層から、ｐ+層経由でドレイ
ンＤに運ばれる。
ている時、正孔は、ｐ-ドリフト層を通ってｎ層に形成
されたチャンネル経由でｐ+層から、ｐ+層経由でドレイ
ンＤに運ばれる。
【００１９】これら２つの動作は図７および図８の実施
例の動作と同じである。
例の動作と同じである。
【００２０】バイポーラモードの場合、両ゲートＧ１お
よびＧ２が活動状況であり、Ｇ１およびＧ２の各ゲート
の下の領域が反転条件になる。最初、正孔と電子は干渉
することなく流れるが、いったん横方向のｐ-／ｎ-接合
が順バイアスされると、この接合の両端に少数担体の注
入が起きる。高レベルの注入が生じ、移動担体のプラズ
マが形成されると、装置のスイッチオンの状態の抵抗が
驚くほど低下する。この順バイアスが起きる電圧レベル
は横方向の接合を形成している層における電位分布によ
り決まる。そのことは、次に、ＳＯＩ構造の場合は酸化
物の厚さと共に、装置のその領域の厚さとドーピングに
よる影響を受ける。
よびＧ２が活動状況であり、Ｇ１およびＧ２の各ゲート
の下の領域が反転条件になる。最初、正孔と電子は干渉
することなく流れるが、いったん横方向のｐ-／ｎ-接合
が順バイアスされると、この接合の両端に少数担体の注
入が起きる。高レベルの注入が生じ、移動担体のプラズ
マが形成されると、装置のスイッチオンの状態の抵抗が
驚くほど低下する。この順バイアスが起きる電圧レベル
は横方向の接合を形成している層における電位分布によ
り決まる。そのことは、次に、ＳＯＩ構造の場合は酸化
物の厚さと共に、装置のその領域の厚さとドーピングに
よる影響を受ける。
【００２１】図１１は、両方のゲートが動作している
（ａ）の場合、Ｇ１ゲートだけが動作している（ｂ）の
場合、およびＧ２ゲートだけが動作している（ｃ）の場
合の図９および図１０の装置の出力のスイッチオンの特
徴を示す。図１２から、横方向の接合を作っている２つ
の領域における電子（ii）および正孔（iii ）がそれら
の実際のドーピング濃度（i ）より十分高く、導電率変
調を示すことがわかる。
（ａ）の場合、Ｇ１ゲートだけが動作している（ｂ）の
場合、およびＧ２ゲートだけが動作している（ｃ）の場
合の図９および図１０の装置の出力のスイッチオンの特
徴を示す。図１２から、横方向の接合を作っている２つ
の領域における電子（ii）および正孔（iii ）がそれら
の実際のドーピング濃度（i ）より十分高く、導電率変
調を示すことがわかる。
【００２２】本発明の配置については、従来の電力装置
と違って、ソース接合およびドレイン接合の両方が短絡
し（すなわち、ソース電極がｎ+領域（１）およびｐ+領
域（３）に接触してｎ+／ｐ接合を短絡させ、そしてド
レイン電極がｐ+領域（７）およびｎ+領域（９）に接触
してｐ+／ｎ接合を短絡させる）、その結果、スイッチ
オフの間に、過剰な電荷をこれらの短絡によって除くこ
とができるように非常に速くスイッチを切り替えるとい
うことになる。
と違って、ソース接合およびドレイン接合の両方が短絡
し（すなわち、ソース電極がｎ+領域（１）およびｐ+領
域（３）に接触してｎ+／ｐ接合を短絡させ、そしてド
レイン電極がｐ+領域（７）およびｎ+領域（９）に接触
してｐ+／ｎ接合を短絡させる）、その結果、スイッチ
オフの間に、過剰な電荷をこれらの短絡によって除くこ
とができるように非常に速くスイッチを切り替えるとい
うことになる。
【００２３】Ｇ１およびＧ２の２つのゲートの下の領域
にチャンネルを作るのに必要なしきい値電圧より低く、
その２つのゲートに加えられた相対的な電位を下げるこ
とによってその装置の電源は切れる。そして図１３に示
すように、前に言及した３つの接合が逆回復を始め、空
乏領域が広がる。電界は電子と正孔の両方を追い出す。
空乏領域が横方向の接合を形成している２つの領域を完
全に覆うと、スイッチオフが完了する。
にチャンネルを作るのに必要なしきい値電圧より低く、
その２つのゲートに加えられた相対的な電位を下げるこ
とによってその装置の電源は切れる。そして図１３に示
すように、前に言及した３つの接合が逆回復を始め、空
乏領域が広がる。電界は電子と正孔の両方を追い出す。
空乏領域が横方向の接合を形成している２つの領域を完
全に覆うと、スイッチオフが完了する。
【００２４】図１４は本発明の他の実施例を示す。本発
明のこの実施例は単一ゲートのＬＩＧＢＴであり、それ
はスイッチオンの状態の抵抗が低い図６の単一ゲートの
実施例に優る長所がある。また一方、図１４の装置のス
イッチオフの状態の動作は一般に図１の実施例の場合と
同じである。スイッチオンの状態では、Ｇ１がそれに印
加された電圧を持ちしかも陽極Ａと陰極Ｋの間に適当な
電圧差があると、ゲートＧ１の下の領域に侵入層が生成
し、電子が流れるようになる。そのような状態では領域
７と８の間の接合は順バイアスなので、正孔はこの接合
を横切って、横方向の接合を作っている領域に注入され
る。それから、そのような正孔は幾つかのルートを通っ
て陰極へ通過することができる。横方向の接合を作って
いる両方の領域に正孔が存在すると、これら両領域に導
電率変調が確実になるが、陰極からの電子の注入が強め
られるのでｎ-領域の変調はより高くなる。
明のこの実施例は単一ゲートのＬＩＧＢＴであり、それ
はスイッチオンの状態の抵抗が低い図６の単一ゲートの
実施例に優る長所がある。また一方、図１４の装置のス
イッチオフの状態の動作は一般に図１の実施例の場合と
同じである。スイッチオンの状態では、Ｇ１がそれに印
加された電圧を持ちしかも陽極Ａと陰極Ｋの間に適当な
電圧差があると、ゲートＧ１の下の領域に侵入層が生成
し、電子が流れるようになる。そのような状態では領域
７と８の間の接合は順バイアスなので、正孔はこの接合
を横切って、横方向の接合を作っている領域に注入され
る。それから、そのような正孔は幾つかのルートを通っ
て陰極へ通過することができる。横方向の接合を作って
いる両方の領域に正孔が存在すると、これら両領域に導
電率変調が確実になるが、陰極からの電子の注入が強め
られるのでｎ-領域の変調はより高くなる。
【００２５】図１４の実施例のターンオフは３つの基本
的接合の逆回復に基づいている。図１５はターンオフ中
の空乏領域を示している。また一方、空乏領域の電界と
拡大は正孔を決まったルートを通して装置から追い出
す。残っている過剰の電荷はどれも再結合によって除か
れる。
的接合の逆回復に基づいている。図１５はターンオフ中
の空乏領域を示している。また一方、空乏領域の電界と
拡大は正孔を決まったルートを通して装置から追い出
す。残っている過剰の電荷はどれも再結合によって除か
れる。
【００２６】図１４の装置でターンオフ時間を短くする
ことが必要ならば、図１６に示す型の配置を採用するこ
とができる。これは、ｐ+陽極領域（７）を、隣接する
ｎ+領域を通してｎドープされた領域（８）に短絡させ
る配置を有する。ターンオフの間に、電子と正孔の両方
は図１７に示されているルート経由で追い出され、ター
ンオフ中の装置の速度を増加させる。しかしながら、こ
の配置はスイッチオン状態で高い抵抗を持つことが理解
されるだろう。
ことが必要ならば、図１６に示す型の配置を採用するこ
とができる。これは、ｐ+陽極領域（７）を、隣接する
ｎ+領域を通してｎドープされた領域（８）に短絡させ
る配置を有する。ターンオフの間に、電子と正孔の両方
は図１７に示されているルート経由で追い出され、ター
ンオフ中の装置の速度を増加させる。しかしながら、こ
の配置はスイッチオン状態で高い抵抗を持つことが理解
されるだろう。
【００２７】図１８および図１９は図１４から図１７に
示した装置と相補型の装置を示す。
示した装置と相補型の装置を示す。
【００２８】図２０は図１４および図１６の配置のゲー
トを２つ用いたものを示す。先の実施例の場合のよう
に、スイッチオフ状態の特徴は図１の配置の原理に従っ
て動作し、スイッチオン状態には３つの動作がある。
トを２つ用いたものを示す。先の実施例の場合のよう
に、スイッチオフ状態の特徴は図１の配置の原理に従っ
て動作し、スイッチオン状態には３つの動作がある。
【００２９】スイッチオンの状態で、電位がＧ１に印加
されて、ゲートＧ１とＭＯＳトランジスタのしきい値電
圧よりも大きい陰極Ｋとの間に電位差を発生させる場
合、ゲートＧ１の下の領域にチャンネルが形成される。
これによって電子が流れ、陽極Ａに隣接している領域７
と９の間の接合に順方向バイアスを発生させる。この順
方向バイアスが生じる結果、領域７から領域９および６
に正孔が注入される。再び導電率変調が発生し、その結
果抵抗が低くかかっている状態になる。この動作中、領
域７と１０の間の接合もまた順方向バイアスになる可能
性があり、領域７から領域１０へ領域５を経由して正孔
を注入し、さらに領域３および４を通って領域２および
陰極へ横に下がる可能性がある。ゲートＧ２だけが印加
された電位を持っている場合、動作は、電位がゲートＧ
１にだけ印加された場合の動作と同じであり均斉がとれ
ている。
されて、ゲートＧ１とＭＯＳトランジスタのしきい値電
圧よりも大きい陰極Ｋとの間に電位差を発生させる場
合、ゲートＧ１の下の領域にチャンネルが形成される。
これによって電子が流れ、陽極Ａに隣接している領域７
と９の間の接合に順方向バイアスを発生させる。この順
方向バイアスが生じる結果、領域７から領域９および６
に正孔が注入される。再び導電率変調が発生し、その結
果抵抗が低くかかっている状態になる。この動作中、領
域７と１０の間の接合もまた順方向バイアスになる可能
性があり、領域７から領域１０へ領域５を経由して正孔
を注入し、さらに領域３および４を通って領域２および
陰極へ横に下がる可能性がある。ゲートＧ２だけが印加
された電位を持っている場合、動作は、電位がゲートＧ
１にだけ印加された場合の動作と同じであり均斉がとれ
ている。
【００３０】しかし、ゲートＧ１およびＧ２の両方に印
加されている電位を含む普通の動作を持つように装置を
設計する。これは高度の変調をもたらし、スイッチオン
状態の抵抗は極度に低くなる。正孔は接合を経由して領
域７と９の間に注入される。電子は接合経由で領域１と
３の間に注入され、その結果スイッチオン状態の抵抗は
低くなる。ゲートＧ１およびＧ２に印加された電位電圧
を除くことによって装置のスイッチが切れて、図２１に
示すような空乏領域が発生する。陽極Ａと陰極Ｋの短絡
は、この実施例の装置が非常に速くしかもその切り替え
時間が非常に短いことを意味している。
加されている電位を含む普通の動作を持つように装置を
設計する。これは高度の変調をもたらし、スイッチオン
状態の抵抗は極度に低くなる。正孔は接合を経由して領
域７と９の間に注入される。電子は接合経由で領域１と
３の間に注入され、その結果スイッチオン状態の抵抗は
低くなる。ゲートＧ１およびＧ２に印加された電位電圧
を除くことによって装置のスイッチが切れて、図２１に
示すような空乏領域が発生する。陽極Ａと陰極Ｋの短絡
は、この実施例の装置が非常に速くしかもその切り替え
時間が非常に短いことを意味している。
【００３１】図２２は本発明の他の実施例を示してお
り、その中でゲートＧ１とＧ２を備えた装置が記載され
ている。この装置は一般に図６と図１４の実施例の組み
合わせである。この装置のスイッチオフの動作は一般的
にすでに記載の実施例と同じである。また一方、スイッ
チオンの動作には３つの違ったタイプがある。
り、その中でゲートＧ１とＧ２を備えた装置が記載され
ている。この装置は一般に図６と図１４の実施例の組み
合わせである。この装置のスイッチオフの動作は一般的
にすでに記載の実施例と同じである。また一方、スイッ
チオンの動作には３つの違ったタイプがある。
【００３２】まず、電位がゲートＧ２だけに印加される
と、その装置では、ゲートＧ２の電位によってできたチ
ャンネル経由で陽極ＡからゲートＧ２の下の領域への正
孔のモノポーラ移動がある。次いで、正孔はｐ-領域５
およびｐ+領域３を通って陰極Ｋへ移動する。ゲートＧ
１だけが働く場合は、その装置は、電子を陰極からゲー
トＧ１の下の領域を通りさらにｎ-領域６を通って陽極
Ａに流れるようにする。この場合、スイッチオン状態の
抵抗はゲートＧ２だけが働く場合よりも低くなるが、あ
る用途では望ましくないかもしれない急な反発という特
徴がある。
と、その装置では、ゲートＧ２の電位によってできたチ
ャンネル経由で陽極ＡからゲートＧ２の下の領域への正
孔のモノポーラ移動がある。次いで、正孔はｐ-領域５
およびｐ+領域３を通って陰極Ｋへ移動する。ゲートＧ
１だけが働く場合は、その装置は、電子を陰極からゲー
トＧ１の下の領域を通りさらにｎ-領域６を通って陽極
Ａに流れるようにする。この場合、スイッチオン状態の
抵抗はゲートＧ２だけが働く場合よりも低くなるが、あ
る用途では望ましくないかもしれない急な反発という特
徴がある。
【００３３】電位がゲートＧ１、Ｇ２の両方に印加され
ると、スイッチオン状態での抵抗はかなり低下し、急な
反発という特徴はない。
ると、スイッチオン状態での抵抗はかなり低下し、急な
反発という特徴はない。
【００３４】図２３は、ゲートＧ１およびＧ２から電位
を除くことによって装置が動作しないようにされている
ときの図２２の装置の空乏領域を示す。この実施例のタ
ーンオフ動作は先に記載した実施例と同じである。
を除くことによって装置が動作しないようにされている
ときの図２２の装置の空乏領域を示す。この実施例のタ
ーンオフ動作は先に記載した実施例と同じである。
【００３５】図２４は図２２の装置と相補型の装置を示
す。
す。
【００３６】
【発明の効果】本発明により高電圧および大電流を制御
できる半導体装置を得ることができ、特に、両端にかけ
られた高電圧に故障することなく耐えることができ、し
かも動作中に大電流を扱うことができる半導体装置が得
られた。
できる半導体装置を得ることができ、特に、両端にかけ
られた高電圧に故障することなく耐えることができ、し
かも動作中に大電流を扱うことができる半導体装置が得
られた。
【図１】本発明に採用された原理を使用しているダイオ
ードを示す概略透視図である。
ードを示す概略透視図である。
【図２】異なった基板に形成された図１のダイオードの
概略透視図である。
概略透視図である。
【図３】従来のダイオードと、逆方向の電圧バイアスを
かけたときのそれと関連した電界および電位分布を示す
概略図である。
かけたときのそれと関連した電界および電位分布を示す
概略図である。
【図４】従来のダイオードと、逆方向の電圧バイアスを
かけたときのそれと関連した電界および電位分布を示す
概略図である。
かけたときのそれと関連した電界および電位分布を示す
概略図である。
【図５】図３および図４に相当する図であるが、ダイオ
ードは図１の場合である。
ードは図１の場合である。
【図６】本発明の実施例の概略透視図である。
【図７】図６の装置の平面図である。
【図８】図７の相補装置の平面図である。
【図９】本発明の他の実施例の概略透視図である。
【図１０】図９の装置の平面図である。
【図１１】図９および図１０の装置の出力の特徴を示す
グラフである。
グラフである。
【図１２】図９および図１０の装置の動作中のドーピン
グレベルと電子および正孔の濃度を示すグラフである。
グレベルと電子および正孔の濃度を示すグラフである。
【図１３】図９および図１０の装置の平面図で、装置の
電源を切ってある時の空乏領域を示している。
電源を切ってある時の空乏領域を示している。
【図１４】本発明の他の実施例の平面図である。
【図１５】図１４の実施例の平面図で、電源を切ってあ
る時の空乏領域を示している。
る時の空乏領域を示している。
【図１６】本発明の他の実施例の平面図である。
【図１７】電源を切ってあるときの図１６の実施例の空
乏領域を示している平面図である。
乏領域を示している平面図である。
【図１８】本発明の他の実施例の平面図である。
【図１９】本発明の他の実施例の平面図である。
【図２０】本発明の他の実施例の平面図である。
【図２１】本発明の他の実施例の平面図である。
【図２２】本発明の他の実施例の平面図である。
【図２３】本発明の他の実施例の平面図である。
【図２４】本発明の他の実施例の平面図である。
Ａ 陽極 Ｋ 陰極 Ｄ ドレイン Ｓ ソース Ｇ，Ｇ１，Ｇ２ ゲート １〜１０ 領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５５Ｃ (72)発明者 フローリン ユーデリア イギリス シービー２ ３エーピー ケン ブリッジ エマニエル カレッジ（番地な し) Ｆターム(参考） 5F040 DA20 DA21 DB07 EB14 5F048 AA05 AB10 AC06 AC10 BA02 BA09 BA16 BB02 BC03 BC11 5F110 AA13 BB12 CC02 DD05 DD11 GG02 GG12 NN78
Claims (10)
- 【請求項１】 第一および第二の電気端子を有する半導
体装置であって、 第一端子に隣接した少なくとも一つのｎ／ｐまたはｐ／
ｎの第一接合、 第二端子に隣接した少なくとも一つのもう一方のｐ／ｎ
またはｎ／ｐの第二接合、 第一および第二接合の間に置かれ、そこに横方向に配置
されている少なくとも一つのｎ／ｐまたはｐ／ｎ接合、
および第一接合のｐまたはｎドープされた領域または第
二接合のｎまたはｐドープされた領域に接触している少
なくとも一つのゲート端子を含むことを特徴とする半導
体装置。 - 【請求項２】 ＭＯＳトランジスタとして動作するよう
に配置されることを特徴とする請求項１に記載の装置。 - 【請求項３】 ＬＩＧＢＴとして動作するように配置さ
れることを特徴とする請求項１に記載の装置。 - 【請求項４】 ２つ以上のゲートを持ち、ゲートのそれ
ぞれが装置を通る担体の流れを制御するように配置され
ることを特徴とする請求項１に記載の装置。 - 【請求項５】 ゲートを２つ持つＭＯＳトランジスタと
して動作するように配置されることを特徴とする請求項
４に記載の装置。 - 【請求項６】 ゲートを２つ持つＬＩＧＢＴとして動作
するように配置されることを特徴とする請求項４に記載
の装置。 - 【請求項７】 ＬＩＧＢＴおよびＭＯＳトランジスタの
両方として動作するように配置されることを特徴とする
請求項４に記載の装置。 - 【請求項８】 シリコン基板上の酸化物層から成る基板
上に装置が形成されていることを特徴とする請求項１な
いし７のいずれかに記載の装置。 - 【請求項９】 ｐ-またはｎ-ドープされたシリコン基板
上にその装置が形成されることを特徴とする請求項１な
いし７のいずれかに記載の装置。 - 【請求項１０】 集積回路の一部として形成されること
を特徴とする請求項１ないし９のいずれかに記載の装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11028841A JP2000228521A (ja) | 1999-02-05 | 1999-02-05 | 半導体装置 |
| US09/289,615 US6111289A (en) | 1999-02-05 | 1999-04-12 | Semiconductor device |
| EP99306204A EP1026750A1 (en) | 1999-02-05 | 1999-08-04 | Insulated gate field-effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11028841A JP2000228521A (ja) | 1999-02-05 | 1999-02-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000228521A true JP2000228521A (ja) | 2000-08-15 |
Family
ID=12259604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11028841A Pending JP2000228521A (ja) | 1999-02-05 | 1999-02-05 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6111289A (ja) |
| EP (1) | EP1026750A1 (ja) |
| JP (1) | JP2000228521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009295684A (ja) * | 2008-06-03 | 2009-12-17 | National Institute Of Advanced Industrial & Technology | 半導体双方向スイッチング装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19820956A1 (de) * | 1998-05-11 | 1999-11-18 | Daimler Chrysler Ag | Halbleiter-Bauelement und Verfahren zu seiner Herstellung sowie Verwendung des Halbleiter-Bauelements |
| US6528849B1 (en) * | 2000-08-31 | 2003-03-04 | Motorola, Inc. | Dual-gate resurf superjunction lateral DMOSFET |
| US6555873B2 (en) * | 2001-09-07 | 2003-04-29 | Power Integrations, Inc. | High-voltage lateral transistor with a multi-layered extended drain structure |
| EP1516369A1 (en) * | 2002-06-26 | 2005-03-23 | Cambridge Semiconductor Limited | Lateral semiconductor device |
| JP2004259882A (ja) * | 2003-02-25 | 2004-09-16 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| DE10325748B4 (de) * | 2003-06-06 | 2008-10-02 | Infineon Technologies Ag | Sperrschicht-Feldeffekttransistor (JFET) mit Kompensationsstruktur und Feldstoppzone |
| US7298008B2 (en) * | 2006-01-20 | 2007-11-20 | International Business Machines Corporation | Electrostatic discharge protection device and method of fabricating same |
| US8587055B2 (en) * | 2007-02-23 | 2013-11-19 | Infineon Technologies Ag | Integrated circuit using a superjunction semiconductor device |
| WO2008130697A1 (en) * | 2007-04-19 | 2008-10-30 | Master Key, Llc | Method and apparatus for editing and mixing sound recordings |
| JP2010098189A (ja) * | 2008-10-17 | 2010-04-30 | Toshiba Corp | 半導体装置 |
| CN102468335A (zh) * | 2010-11-19 | 2012-05-23 | 无锡华润上华半导体有限公司 | Ldmos器件及其制造方法 |
| US8482066B2 (en) | 2011-09-02 | 2013-07-09 | Macronix International Co., Ltd. | Semiconductor device |
| EP2955754B1 (en) | 2014-06-09 | 2019-05-29 | Nxp B.V. | Apparatuses and methods including a superjunction transistor |
| CN106601801B (zh) * | 2016-12-01 | 2019-07-05 | 王培林 | 绝缘栅双极晶体管及其制备方法 |
| GB2564482B (en) * | 2017-07-14 | 2021-02-10 | Cambridge Entpr Ltd | A power semiconductor device with a double gate structure |
| CN109449202B (zh) * | 2018-10-30 | 2021-10-22 | 广州工商学院 | 一种逆导双极型晶体管 |
| US12382651B2 (en) * | 2019-05-07 | 2025-08-05 | Cambridge Gan Devices Limited | Power semiconductor device with an auxiliary gate structure |
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|---|---|---|---|---|
| GB2289371B (en) * | 1994-05-05 | 1997-11-19 | Fuji Electric Co Ltd | A semiconductor device and control method |
| GB2309336B (en) * | 1996-01-22 | 2001-05-23 | Fuji Electric Co Ltd | Semiconductor device |
-
1999
- 1999-02-05 JP JP11028841A patent/JP2000228521A/ja active Pending
- 1999-04-12 US US09/289,615 patent/US6111289A/en not_active Expired - Lifetime
- 1999-08-04 EP EP99306204A patent/EP1026750A1/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009295684A (ja) * | 2008-06-03 | 2009-12-17 | National Institute Of Advanced Industrial & Technology | 半導体双方向スイッチング装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6111289A (en) | 2000-08-29 |
| EP1026750A1 (en) | 2000-08-09 |
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