JP2000228627A - 入出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 異なる二つの電位レベルの電源電圧で駆動さ
れる回路間で授受される信号の電圧レベル変換を行う入
出力回路において、異常な貫通電流が流れるのを防ぐこ
と。 【解決手段】 信号レベル変換回路の二つの出力信号の
うち、一方の信号をＮＡＮＤゲートＧ１６とＮＯＲゲー
トＧ１７のそれぞれ一方の入力端子に入力し、また他方
の信号を、ＮＯＲゲートＧ１７の他方の入力端子に入力
するとともに、ＮＡＮＤゲートＧ１６の他方の入力端子
にインバータＧ１５を介して入力する。ＮＡＮＤゲート
Ｇ１６およびＮＯＲゲートＧ１７の各出力信号を、それ
ぞれＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトラ
ンジスタＭＮ１１の各ゲート端子に入力し、ＰＭＯＳト
ランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１１が
同時にオンするのを防ぎ、貫通電流が流れるのを防止す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、相補型金属酸化膜
半導体素子（ＣＭＯＳ）構造を有する入出力回路に関
し、特に異なる電源電圧で駆動される回路間で授受され
る信号の電圧レベル変換を行う入出力回路に関する。

【０００２】

【従来の技術】一般に、大規模集積回路装置（以下、Ｌ
ＳＩとする）を用いた電子計算機等において、ＬＳＩ内
部の回路と外部の回路（以下、それぞれ内部回路および
外部回路とする）とが異なる電圧レベルの電源電圧によ
り駆動されるものがある。このようなＬＳＩは、信号レ
ベルの変換機能を有する入出力回路を備えている。すな
わち、信号レベル変換機能付入出力回路は、ＬＳＩ内部
の電源電圧で動作するデバイスが供給する信号電圧をレ
ベル変換し、内部回路の電源電圧とは異なる電源電圧で
動作する外部回路に出力する機能と、外部の異なる電源
電圧で動作するデバイスが供給する信号を、内部回路の
信号レベルに変換し、内部に伝達する機能を具えてい
る。

【０００３】図７は、そのような入出力回路の従来の構
成を示す回路図である。この入出力回路は、入力回路部
１０ｇ（図７中、点線で囲む回路部）および出力回路部
１１ｇ（図７中、一点鎖線で囲む回路部）を有する出力
バッファ回路１２ｇ（図７中、太い破線で囲む回路部）
と、入力バッファ回路８とを備え、図示しない外部回路
との信号の授受に供される入出力端子（ＰＡＤ）４、お
よび静電保護回路７に接続されている。

【０００４】入力回路部１０ｇは、内部回路から外部回
路に出力される出力信号ＩＮ１が、その内部回路から入
力される入力端子１、内部回路から第１コントロール信
号ＩＮ２が入力される第１コントロール端子２、内部回
路から第２コントロール信号ＩＮ３が入力される第２コ
ントロール端子３、４個のインバータＧ７１，Ｇ７３，
Ｇ７６，Ｇ７７、２個の２入力ＮＯＲゲートＧ７２，Ｇ
７５、２入力ＮＡＮＤゲートＧ７４、４個のＰチャネル
金属酸化膜半導体トランジスタ（以下、ＰＭＯＳトラン
ジスタとする）ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４、およ
び４個のＮチャネル金属酸化膜半導体トランジスタ（以
下、ＮＭＯＳトランジスタとする）ＭＮ１，ＭＮ２，Ｍ
Ｎ３，ＭＮ４を備えている。一方、前記出力回路部１１
ｇは、２個のインバータＧ７８，Ｇ７９、ＰＭＯＳトラ
ンジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１
を備えている。

【０００５】図７中、略中央に位置する二点鎖線よりも
内部回路側（図中、左側）は、内部回路の電源電圧であ
る第１電源電位ＶＤＤ１で駆動される回路（以下、ＶＤ
Ｄ１回路とする）であり、同二点鎖線よりも外部回路側
（図中、右側）は、第２電源電位ＶＤＤ２（＞第１電源
電位ＶＤＤ１＞接地電位ＧＮＤ）で駆動される回路（以
下、ＶＤＤ２回路とする）である。

【０００６】すなわち、入力回路部１０ｇの入力端子
１、第１コントロール端子２、第２コントロール端子
３、４個のインバータＧ７１，Ｇ７３，Ｇ７６，Ｇ７
７、２個のＮＯＲゲートＧ７２，Ｇ７５およびＮＡＮＤ
ゲートＧ７４は、ＶＤＤ１回路に含まれ、一方、入力回
路部１０ｇの４個のＰＭＯＳトランジスタＭＰ１，ＭＰ
２，ＭＰ３，ＭＰ４、４個のＮＭＯＳトランジスタＭＮ
１，ＭＮ２，ＭＮ３，ＭＮ４および出力回路部１１ｇ
は、ＶＤＤ２回路に含まれる。

【０００７】なお、図７中、５は第２電源電位ＶＤＤ２
を供給する第２電源端子、６は接地電位ＧＮＤの接地端
子、Ｎ７１，Ｎ７２，Ｎ７３，Ｎ７４，Ｎ７５，Ｎ７
６，Ｎ７７，Ｎ７８はノード（接続点）を表す。

【０００８】第１コントロール端子２を介して内部回路
から入力された第１コントロール信号ＩＮ２は、インバ
ータＧ７１を介してＮＯＲゲートＧ７２の第１入力端子
に入力される。一方、第２コントロール端子３を介して
内部回路から入力された第２コントロール信号ＩＮ３
は、ＮＯＲゲートＧ７２の第２入力端子に入力される。
このＮＯＲゲートＧ７２の出力信号は、ＮＡＮＤゲート
Ｇ７４の第１入力端子に入力される。

【０００９】このＮＡＮＤゲートＧ７４の第２入力端子
には、入力端子１を介して内部回路から入力された出力
信号ＩＮ１が入力される。そして、ＮＡＮＤゲートＧ７
４の出力信号は、インバータＧ７６を介して第１ＮＭＯ
ＳトランジスタＭＮ１のゲート端子に入力されるととも
に、第２ＮＭＯＳトランジスタＭＮ２のゲート端子にも
入力される。

【００１０】第１ＮＭＯＳトランジスタＭＮ１は、第１
ＰＭＯＳトランジスタＭＰ１とともにＣＭＯＳ構造をな
しており、それらのドレイン端子は共通接続されてい
る。第１ＰＭＯＳトランジスタＭＰ１および第１ＮＭＯ
ＳトランジスタＭＮ１のソース端子は、それぞれ第２電
源端子５および接地端子６に接続されている。また、第
２ＮＭＯＳトランジスタＭＮ２は、第２ＰＭＯＳトラン
ジスタＭＰ２とともにＣＭＯＳ構造をなしており、それ
らのドレイン端子も共通接続され、また第２ＰＭＯＳト
ランジスタＭＰ２および第２ＮＭＯＳトランジスタＭＮ
２のソース端子は、それぞれ第２電源端子５および接地
端子６に接続されている。

【００１１】第１ＰＭＯＳトランジスタＭＰ１のドレイ
ン端子は、第２ＰＭＯＳトランジスタＭＰ２のゲート端
子に接続されている。一方、第２ＰＭＯＳトランジスタ
ＭＰ２のドレイン端子は、第１ＰＭＯＳトランジスタＭ
Ｐ１のゲート端子に接続されているとともに、ノードＮ
７５を介して出力回路部１１ｇにも接続されている。こ
れら第１および第２のＰＭＯＳおよびＮＭＯＳからなる
一対のＣＭＯＳは、ＬＳＩ内部回路から出力された第１
電源電位ＶＤＤ１レベルの信号を、第２電源電位ＶＤＤ
２レベルの信号にレベル変換するためのラッチ型の信号
レベル変換回路を構成している。

【００１２】その一方で、ＮＯＲゲートＧ７２の出力信
号は、インバータＧ７３を介してＮＯＲゲートＧ７５の
第１入力端子に入力され、また入力端子１を介して入力
された出力信号ＩＮ１は、ＮＯＲゲートＧ７５の第２力
端子に入力される。そのＮＯＲゲートＧ７５の出力信号
は、インバータＧ７７を介して第３ＮＭＯＳトランジス
タＭＮ３のゲート端子に入力されるとともに、第４ＮＭ
ＯＳトランジスタＭＮ４のゲート端子にも入力される。

【００１３】第３ＮＭＯＳトランジスタＭＮ３は、第３
ＰＭＯＳトランジスタＭＰ３とともにＣＭＯＳ構造をな
しており、それらのドレイン端子は共通接続されてい
る。第３ＰＭＯＳトランジスタＭＰ３および第３ＮＭＯ
ＳトランジスタＭＮ３のソース端子は、それぞれ第２電
源端子５および接地端子６に接続されている。また、第
４ＮＭＯＳトランジスタＭＮ４も、第４ＰＭＯＳトラン
ジスタＭＰ４とともにＣＭＯＳ構造をなしており、それ
らのドレイン端子も共通接続され、また第４ＰＭＯＳト
ランジスタＭＰ４および第４ＮＭＯＳトランジスタＭＮ
４のソース端子は、それぞれ第２電源端子５および接地
端子６に接続されている。

【００１４】第３ＰＭＯＳトランジスタＭＰ３のドレイ
ン端子は、第４ＰＭＯＳトランジスタＭＰ４のゲート端
子に接続されている。一方、第４ＰＭＯＳトランジスタ
ＭＰ４のドレイン端子は、第３ＰＭＯＳトランジスタＭ
Ｐ３のゲート端子に接続されているとともに、ノードＮ
７５を介して出力回路部１１ｇにも接続されている。こ
れら第３および第４のＰＭＯＳおよびＮＭＯＳからなる
一対のＣＭＯＳも、ＬＳＩ内部回路から出力された第１
電源電位ＶＤＤ１レベルの信号を、第２電源電位ＶＤＤ
２レベルの信号にレベル変換するためのラッチ型の信号
レベル変換回路を構成している。

【００１５】第２ＰＭＯＳトランジスタＭＰ２および第
４ＰＭＯＳトランジスタＭＰ４の各ドレイン出力は、出
力回路部１１ｇにおいて、それぞれインバータＧ７８お
よびインバータＧ７９を介して、ＣＭＯＳ構造をなすＰ
ＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジス
タＭＮ１１の各ゲート端子に入力される。これらＰＭＯ
ＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭ
Ｎ１１のソース端子は、それぞれ第２電源端子５および
接地端子６に接続されている。また、これらＰＭＯＳト
ランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１
１の共通接続されたドレイン端子は、入出力端子４、静
電保護回路７および入力バッファ回路８に接続されてい
る。

【００１６】ここで、５個のＰＭＯＳトランジスタＭＰ
１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ１１、５個のＮＭＯ
ＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ
１１、および出力回路部１１ｇの２個のインバータＧ７
８，Ｇ７９をそれぞれ構成するＭＯＳトランジスタのゲ
ート絶縁膜は、４個のインバータＧ７１，Ｇ７３，Ｇ７
６，Ｇ７７、２個のＮＯＲゲートＧ７２，Ｇ７５、およ
びＮＡＮＤゲートＧ７４をそれぞれ構成するＭＯＳトラ
ンジスタのゲート絶縁膜よりも厚くなるように形成され
ており、それによって絶縁破壊を回避している。

【００１７】前記入力バッファ回路８は、内部回路（図
示省略）に接続されており、第２電源電位ＶＤＤ２と接
地電位ＧＮＤとにより、相対的に電位レベルが高い
「Ｈ」レベルと、相対的に電位レベルが低い「Ｌ」レベ
ルとが規定される外部入力信号を、第１電源電位ＶＤＤ
１と接地電位ＧＮＤとにより、「Ｈ」レベルと「Ｌ」レ
ベルが規定される信号に信号レベルを変換する回路と、
入力ドライバ回路とにより構成されている。

【００１８】前記静電保護回路７は、入出力回路の静電
破壊を保護するように動作し、入出力端子４から高電位
の外部入力信号が入力された時に低インピーダンス状態
となり、一方、低電位または動作電圧の外部入力信号が
入力された時に高インピーダンス状態となる。静電保護
回路７は、たとえば半導体基板上に、接合ダイオード、
拡散領域、ポリシリコン層を用いた抵抗素子を組み合わ
せて形成される。

【００１９】つぎに、図７に示す構成の入出力回路の作
用について説明する。この入出力回路は、信号レベルの
変換を行いながら、ＬＳＩの内部回路からＬＳＩ外部の
デバイスに信号を伝達する。すなわち、ＬＳＩの内部回
路は、第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給
される第１電源系により動作し、その内部回路から供給
された信号を、レベル変換しながら、第２電源電位ＶＤ
Ｄ２と接地電位ＧＮＤとが供給される第２電源系により
動作するＬＳＩ外部のデバイスへ供給する。この動作
を、入力モードおよび出力モードに分けて説明する。

【００２０】［入力モード］第１コントロール信号ＩＮ
２が「Ｌ」レベルの時、インバータＧ７１により反転さ
れた「Ｈ」レベルの信号がＮＯＲゲートＧ７２に入力さ
れる。ＮＯＲゲートＧ７２の出力（すなわち、ノードＮ
７１の電位であり、ＮＡＮＤゲートＧ７４の入力）は、
第２コントロール信号ＩＮ３のレベルにかかわらず、常
に「Ｌ」レベルとなる。そして、ＮＡＮＤゲートＧ７４
の出力（すなわち、ノードＮ７３の電位）は、出力信号
ＩＮ１のレベルにかかわらず、常に「Ｈ」レベルとな
り、これがインバータＧ７６により反転されて「Ｌ」レ
ベルとなる。

【００２１】従って、第１ＮＭＯＳトランジスタＭＮ１
および第２ＮＭＯＳトランジスタＭＮ２はそれぞれオフ
状態およびオン状態となり、かつ第１ＰＭＯＳトランジ
スタＭＰ１および第２ＰＭＯＳトランジスタＭＰ２はそ
れぞれオン状態およびオフ状態となり、インバータＧ７
８の入力（すなわち、ノードＮ７５の電位）は「Ｌ」レ
ベルとなる。これがインバータＧ７８により反転され、
その出力（すなわち、ノードＮ７７の電位）が「Ｈ」レ
ベルとなるので、出力回路部１１ｇのＰＭＯＳトランジ
スタＭＰ１１はオフ状態となる。

【００２２】一方、ノードＮ７１の電位レベルはインバ
ータＧ７３により反転されるので、ＮＯＲゲートＧ７５
の入力（すなわち、ノードＮ７２の電位）は「Ｈ」レベ
ルである。ＮＯＲゲートＧ７５の出力（すなわち、ノー
ドＮ７４の電位）は、出力信号ＩＮ１のレベルにかかわ
らず、常に「Ｌ」レベルとなり、これがインバータＧ７
７により反転されて「Ｈ」レベルとなる。

【００２３】従って、第３ＮＭＯＳトランジスタＭＮ３
および第４ＮＭＯＳトランジスタＭＮ４はそれぞれオン
状態およびオフ状態となり、さらに第４ＰＭＯＳトラン
ジスタＭＰ４および第３ＰＭＯＳトランジスタＭＰ３は
それぞれオン状態およびオフ状態となり、インバータＧ
７９の入力（すなわち、ノードＮ７６の電位）は「Ｈ」
レベルとなる。これがインバータＧ７９により反転さ
れ、その出力（すなわち、ノードＮ７８の電位）が
「Ｌ」レベルとなるので、出力回路部１１ｇのＮＭＯＳ
トランジスタＭＮ１１もオフ状態となる。

【００２４】従って、出力バッファ回路１２ｇは、入出
力端子４に対して高インピーダンス状態となる。それに
よって、入出力端子４に外部から与えられた信号は、損
なわれることなく、入力バッファ回路８に伝達される。

【００２５】また、第２コントロール信号ＩＮ３が
「Ｈ」レベルであれば、ノードＮ７１の電位は、第１コ
ントロール信号ＩＮ２のレベルにかかわらず、常に
「Ｌ」レベルとなる。これは、第１コントロール信号Ｉ
Ｎ２が「Ｌ」レベルの時と同じであるので、出力信号Ｉ
Ｎ１のレベルにかかわらず、出力回路部１１ｇのＰＭＯ
ＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭ
Ｎ１１はともにオフ状態となる。従って、出力バッファ
回路１２ｇは、入出力端子４に対して高インピーダンス
状態となり、入出力端子４に外部から与えられた信号
は、損なわれることなく、入力バッファ回路８に伝達さ
れる。

【００２６】［出力モード］第１コントロール信号ＩＮ
２が「Ｈ」レベルの時、インバータＧ７１により反転さ
れた「Ｌ」レベルの信号がＮＯＲゲートＧ７２に入力さ
れる。ＮＯＲゲートＧ７２のもう一方の入力信号である
第２コントロール信号ＩＮ３が「Ｌ」レベルの場合に
は、ＮＯＲゲートＧ７２の出力は「Ｈ」レベルであり、
それがそのままＮＡＮＤゲートＧ７４の一方の入力端子
に入力されるとともに、インバータＧ７３により「Ｌ」
レベルに反転されてＮＯＲゲートＧ７５の一方の入力端
子に入力される。

【００２７】そして、出力信号ＩＮ１が「Ｌ」レベルの
時には、ＮＡＮＤゲートＧ７４の出力、すなわちノード
Ｎ７３は「Ｈ」レベルとなり、これは、上述した入力モ
ードの時と同じであるので、出力回路部１１ｇのＰＭＯ
ＳトランジスタＭＰ１１はオフ状態となる。

【００２８】その際、ＮＯＲゲートＧ７５の出力、すな
わちノードＮ７４は「Ｈ」レベルとなり、これがインバ
ータＧ７７により反転されて「Ｌ」レベルとなる。従っ
て、第４ＮＭＯＳトランジスタＭＮ４および第３ＮＭＯ
ＳトランジスタＭＮ３はそれぞれオン状態およびオフ状
態となり、さらに第４ＰＭＯＳトランジスタＭＰ４およ
び第３ＰＭＯＳトランジスタＭＰ３はそれぞれオフ状態
およびオン状態となり、インバータＧ７９の入力は
「Ｌ」レベルとなる。これがインバータＧ７９により
「Ｈ」レベルに反転されるので、出力回路部１１ｇのＮ
ＭＯＳトランジスタＭＮ１１はオン状態となり、入出力
端子４には「Ｌ」レベルの信号が出力される。

【００２９】また、第１コントロール信号ＩＮ２および
第２コントロール信号ＩＮ３がそれぞれ「Ｈ」レベルお
よび「Ｌ」レベルであり、かつ出力信号ＩＮ１が「Ｈ」
レベルの時には、ＮＯＲゲートＧ７５の２入力は「Ｌ」
レベルと「Ｈ」レベルであるため、ＮＯＲゲートＧ７５
の出力、すなわちノードＮ７４は「Ｌ」レベルとなり、
これは、上述した入力モードの時と同じであるので、出
力回路部１１ｇのＮＭＯＳトランジスタＭＮ１１はオフ
状態となる。

【００３０】その際、ＮＡＮＤゲートＧ７４の出力、す
なわちノードＮ７３は「Ｌ」レベルとなり、これがイン
バータＧ７６により反転されて「Ｈ」レベルとなる。従
って、第１ＮＭＯＳトランジスタＭＮ１および第２ＮＭ
ＯＳトランジスタＭＮ２はそれぞれオン状態およびオフ
状態となり、さらに第１ＰＭＯＳトランジスタＭＰ１お
よび第２ＰＭＯＳトランジスタＭＰ２はそれぞれオフ状
態およびオン状態となり、インバータＧ７８の入力は
「Ｈ」レベルとなる。これがインバータＧ７８により
「Ｌ」レベルに反転されるので、出力回路部１１ｇのＰ
ＭＯＳトランジスタＭＰ１１はオン状態となり、入出力
端子４には「Ｈ」レベルの信号が出力される。

【００３１】図８は、従来の入出力回路の別の構成を示
す回路図である。この入出力回路は、入力回路部１０ｈ
（図８中、点線で囲む回路部）および出力回路部１１ｈ
（図８中、一点鎖線で囲む回路部）を有する出力バッフ
ァ回路１２ｈ（図８中、太い破線で囲む回路部）と、入
力バッファ回路８とを備え、図７と同様に入出力端子
（ＰＡＤ）４および静電保護回路７に接続されている。
入出力端子４、静電保護回路７および入力バッファ回路
８については、図７に示す従来例で説明したものと同じ
であるので、説明を省略する。

【００３２】入力回路部１０ｈは、出力信号ＩＮ１の入
力用の入力端子１、第１コントロール信号ＩＮ２の入力
用の第１コントロール端子２、第２コントロール信号Ｉ
Ｎ３の入力用の第２コントロール端子３、２個のインバ
ータＧ８１，Ｇ８３、２個の２入力ＮＯＲゲートＧ８
２，Ｇ８５、２入力ＮＡＮＤゲートＧ８４、６個のＰＭ
ＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，Ｍ
Ｐ５，ＭＰ６、および６個のＮＭＯＳトランジスタＭＮ
１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６を備えて
いる。一方、前記出力回路部１１ｈは、４個のインバー
タＧ８６，Ｇ８７，Ｇ８８，Ｇ８９、ＰＭＯＳトランジ
スタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１を備
えている。

【００３３】図８に示す例では、第１電源電位ＶＤＤ１
で駆動されるＶＤＤ１回路は、入力回路部１０ｈの入力
端子１、第１コントロール端子２、第２コントロール端
子３、２個のインバータＧ８１，Ｇ８３、２個のＮＯＲ
ゲートＧ８２，Ｇ８５、ＮＡＮＤゲートＧ８４、２個の
ＰＭＯＳトランジスタＭＰ１，ＭＰ４、および４個のＮ
ＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ４，ＭＮ５を
含む。一方、第２電源電位ＶＤＤ２（＞ＶＤＤ１＞ＧＮ
Ｄ）で駆動されるＶＤＤ２回路は、入力回路部１０ｈの
４個のＰＭＯＳトランジスタＭＰ２，ＭＰ３，ＭＰ５，
ＭＰ６、２個のＮＭＯＳトランジスタＭＮ３，ＭＮ６お
よび出力回路部１１ｈを含む。

【００３４】なお、図８中、５ａは第１電源電位ＶＤＤ
１を供給する第１電源端子、５は第２電源電位ＶＤＤ２
を供給する第２電源端子、６は接地電位ＧＮＤの接地端
子、Ｎ８１，Ｎ８２，Ｎ８３，Ｎ８４，Ｎ８５，Ｎ８
６，Ｎ８７，Ｎ８８，Ｎ８９，Ｎ９０，Ｎ９１，Ｎ９
２，Ｎ９３，Ｎ９４はノードを表す。

【００３５】第１コントロール端子２を介して内部回路
から入力された第１コントロール信号ＩＮ２は、インバ
ータＧ８１を介してＮＯＲゲートＧ８２の第１入力端子
に入力される。一方、第２コントロール端子３を介して
内部回路から入力された第２コントロール信号ＩＮ３
は、ＮＯＲゲートＧ８２の第２入力端子に入力される。
このＮＯＲゲートＧ８２の出力信号は、ＮＡＮＤゲート
Ｇ８４の第１入力端子に入力される。

【００３６】このＮＡＮＤゲートＧ８４の第２入力端子
には、出力信号ＩＮ１が入力端子１を介して入力され
る。そして、ＮＡＮＤゲートＧ８４の出力信号は、第１
ＰＭＯＳトランジスタＭＰ１および第１ＮＭＯＳトラン
ジスタＭＮ１のゲート端子にそれぞれ入力される。

【００３７】第１ＰＭＯＳトランジスタＭＰ１と第１Ｎ
ＭＯＳトランジスタＭＮ１はＣＭＯＳ構造をなしてお
り、それらのドレイン端子は、第２ＮＭＯＳトランジス
タＭＮ２のソース端子に共通接続されている。第１ＰＭ
ＯＳトランジスタＭＰ１および第１ＮＭＯＳトランジス
タＭＮ１のソース端子は、それぞれ第１電源端子５ａお
よび接地端子６に接続されている。第２ＮＭＯＳトラン
ジスタＭＮ２のゲート端子は第１電源端子５ａに接続さ
れ、またそのドレイン端子は、第２ＰＭＯＳトランジス
タＭＰ２のドレイン端子とともに、第３ＰＭＯＳトラン
ジスタＭＰ３および第３ＮＭＯＳトランジスタＭＮ３の
各ゲート端子に共通接続されている。

【００３８】第２ＰＭＯＳトランジスタＭＰ２のソース
端子は第２電源端子５に接続され、またそのゲート端子
は、第３ＰＭＯＳトランジスタＭＰ３と第３ＮＭＯＳト
ランジスタＭＮ３との共通接続されたドレイン端子およ
び出力回路部１１ｈに接続されている。第３ＰＭＯＳト
ランジスタＭＰ３と第３ＮＭＯＳトランジスタＭＮ３は
ＣＭＯＳ構造をなしており、それぞれのソース端子は、
第２電源端子５および接地端子６に接続されている。Ｍ
Ｐ１，ＭＰ２，ＭＰ３，ＭＮ１，ＭＮ２，ＭＮ３からな
るトランジスタ組は、信号レベル変換回路を構成してい
る。

【００３９】その一方で、ＮＯＲゲートＧ８２の出力信
号は、インバータＧ８３を介してＮＯＲゲートＧ８５の
第１入力端子に入力され、またＮＯＲゲートＧ８５の第
２力端子には出力信号ＩＮ１が入力される。そのＮＯＲ
ゲートＧ８５の出力信号は、第４ＰＭＯＳトランジスタ
ＭＰ４および第４ＮＭＯＳトランジスタＭＮ４のゲート
端子にそれぞれ入力される。

【００４０】第４ＰＭＯＳトランジスタＭＰ４と第４Ｎ
ＭＯＳトランジスタＭＮ４はＣＭＯＳ構造をなしてお
り、それらのドレイン端子は、第５ＮＭＯＳトランジス
タＭＮ５のソース端子に共通接続されている。第４ＰＭ
ＯＳトランジスタＭＰ４および第４ＮＭＯＳトランジス
タＭＮ４のソース端子は、それぞれ第１電源端子５ａお
よび接地端子６に接続されている。第５ＮＭＯＳトラン
ジスタＭＮ５のゲート端子は第１電源端子５ａに接続さ
れ、またそのドレイン端子は、第５ＰＭＯＳトランジス
タＭＰ５のドレイン端子とともに、第６ＰＭＯＳトラン
ジスタＭＰ６および第６ＮＭＯＳトランジスタＭＮ６の
各ゲート端子に共通接続されている。

【００４１】第５ＰＭＯＳトランジスタＭＰ５のソース
端子は第２電源端子５に接続され、またそのゲート端子
は、第６ＰＭＯＳトランジスタＭＰ６と第６ＮＭＯＳト
ランジスタＭＮ６との共通接続されたドレイン端子およ
び出力回路部１１ｈに接続されている。第６ＰＭＯＳト
ランジスタＭＰ６と第６ＮＭＯＳトランジスタＭＮ６は
ＣＭＯＳ構造をなしており、それぞれのソース端子は、
第２電源端子５および接地端子６に接続されている。Ｍ
Ｐ４，ＭＰ５，ＭＰ６，ＭＮ４，ＭＮ５，ＭＮ６からな
るトランジスタ組は、信号レベル変換回路を構成してい
る。

【００４２】第３のＰＭＯＳおよびＮＭＯＳからなるＣ
ＭＯＳトランジスタ対の出力、および第６のＰＭＯＳお
よびＮＭＯＳからなるＣＭＯＳトランジスタ対の出力
は、出力回路部１１ｈにおいて、それぞれインバータＧ
８６，Ｇ８８およびインバータＧ８７，Ｇ８９を介し
て、ＣＭＯＳ構造をなすＰＭＯＳトランジスタＭＰ１１
およびＮＭＯＳトランジスタＭＮ１１の各ゲート端子に
入力される。これらＰＭＯＳトランジスタＭＰ１１およ
びＮＭＯＳトランジスタＭＮ１１のソース端子は、それ
ぞれ第２電源端子５および接地端子６に接続されてい
る。また、これらＰＭＯＳトランジスタＭＰ１１および
ＮＭＯＳトランジスタＭＮ１１の共通接続されたドレイ
ン端子は、入出力端子４、静電保護回路７および入力バ
ッファ回路８に接続されている。

【００４３】ここで、５個のＰＭＯＳトランジスタＭＰ
２，ＭＰ３，ＭＰ５，ＭＰ６，ＭＰ１１、３個のＮＭＯ
ＳトランジスタＭＮ３，ＭＮ６，ＭＮ１１、および出力
回路部１１ｈの４個のインバータＧ８６，８７，８８，
８９をそれぞれ構成するＭＯＳトランジスタのゲート絶
縁膜は、２個のＰＭＯＳトランジスタＭＰ１，ＭＰ４、
４個のＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ４，
ＭＮ５、２個のインバータＧ８１，Ｇ８３、２個のＮＯ
ＲゲートＧ８２，Ｇ８５、およびＮＡＮＤゲートＧ８４
をそれぞれ構成するＭＯＳトランジスタのゲート絶縁膜
よりも厚くなるように形成されており、それによって絶
縁破壊を回避している。

【００４４】つぎに、図８に示す構成の入出力回路の作
用について、入力モードおよび出力モードに分けて説明
する。

【００４５】［入力モード］第１コントロール信号ＩＮ
２が「Ｌ」レベルの時、インバータＧ８１により反転さ
れた「Ｈ」レベルの信号がＮＯＲゲートＧ８２に入力さ
れる。ＮＯＲゲートＧ８２の出力（すなわち、ノードＮ
８１の電位であり、ＮＡＮＤゲートＧ８４の入力）は、
第２コントロール信号ＩＮ３のレベルにかかわらず、常
に「Ｌ」レベルとなる。そして、ＮＡＮＤゲートＧ８４
の出力（すなわち、ノードＮ８３の電位）は、出力信号
ＩＮ１のレベルにかかわらず、常に「Ｈ」レベルとな
る。

【００４６】従って、第１ＰＭＯＳトランジスタＭＰ１
および第１ＮＭＯＳトランジスタＭＮ１は、それぞれオ
フ状態およびオン状態となり、第３ＰＭＯＳトランジス
タＭＰ３および第３ＮＭＯＳトランジスタＭＮ３は、そ
れらのゲート入力が「Ｌ」レベルとなるので、それぞれ
オン状態およびオフ状態となる。それによって、その出
力（すなわち、ノードＮ８７の電位）が「Ｈ」レベルと
なり、出力回路部１１ｈのＰＭＯＳトランジスタＭＰ１
１のゲート入力が「Ｈ」レベルとなるので、そのＰＭＯ
ＳトランジスタＭＰ１１はオフ状態となる。

【００４７】一方、ノードＮ８１の電位レベルはインバ
ータＧ８３により反転されるので、ＮＯＲゲートＧ８５
の入力（すなわち、ノードＮ８２の電位）は「Ｈ」レベ
ルである。ＮＯＲゲートＧ８５の出力（すなわち、ノー
ドＮ８４の電位）は、出力信号ＩＮ１のレベルにかかわ
らず、常に「Ｌ」レベルとなる。

【００４８】従って、第４ＰＭＯＳトランジスタＭＰ４
および第４ＮＭＯＳトランジスタＭＮ４は、それぞれオ
ン状態およびオフ状態となり、第６ＰＭＯＳトランジス
タＭＰ６および第６ＮＭＯＳトランジスタＭＮ６は、そ
れらのゲート入力が「Ｈ」レベルとなるので、それぞれ
オフ状態およびオン状態となる。それによって、その出
力（すなわち、ノードＮ９２の電位）が「Ｌ」レベルと
なり、出力回路部１１ｈのＮＭＯＳトランジスタＭＮ１
１のゲート入力が「Ｌ」レベルとなるので、そのＮＭＯ
ＳトランジスタＭＮ１１もオフ状態となる。

【００４９】従って、出力バッファ回路１２ｈは、入出
力端子４に対して高インピーダンス状態となる。それに
よって、入出力端子４に外部から与えられた信号は、損
なわれることなく、入力バッファ回路８に伝達される。

【００５０】また、第２コントロール信号ＩＮ３が
「Ｈ」レベルであれば、ノードＮ８１の電位は、第１コ
ントロール信号ＩＮ２のレベルにかかわらず、常に
「Ｌ」レベルとなる。これは、第１コントロール信号Ｉ
Ｎ２が「Ｌ」レベルの時と同じであるので、出力信号Ｉ
Ｎ１のレベルにかかわらず、出力回路部１１ｈのＰＭＯ
ＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭ
Ｎ１１はともにオフ状態となる。従って、出力バッファ
回路１２ｈは、入出力端子４に対して高インピーダンス
状態となり、入出力端子４に外部から与えられた信号
は、損なわれることなく、入力バッファ回路８に伝達さ
れる。

【００５１】［出力モード］第１コントロール信号ＩＮ
２が「Ｈ」レベルの時、インバータＧ８１により反転さ
れた「Ｌ」レベルの信号がＮＯＲゲートＧ８２に入力さ
れる。ＮＯＲゲートＧ８２のもう一方の入力信号である
第２コントロール信号ＩＮ３が「Ｌ」レベルの場合に
は、ＮＯＲゲートＧ８２の出力は「Ｈ」レベルであり、
それがそのままＮＡＮＤゲートＧ８４の一方の入力端子
に入力されるとともに、インバータＧ８３により「Ｌ」
レベルに反転されてＮＯＲゲートＧ８５の一方の入力端
子に入力される。

【００５２】そして、出力信号ＩＮ１が「Ｌ」レベルの
時には、ＮＡＮＤゲートＧ８４の出力、すなわちノード
Ｎ８３は「Ｈ」レベルとなり、これは、上述した入力モ
ードの時と同じであるので、出力回路部１１ｈのＰＭＯ
ＳトランジスタＭＰ１１はオフ状態となる。

【００５３】その際、ＮＯＲゲートＧ８５の出力、すな
わちノードＮ８４は「Ｈ」レベルとなり、第４ＰＭＯＳ
トランジスタＭＰ４および第４ＮＭＯＳトランジスタＭ
Ｎ４は、それぞれオフ状態およびオン状態となり、第６
ＰＭＯＳトランジスタＭＰ６および第６ＮＭＯＳトラン
ジスタＭＮ６は、それらのゲート入力が「Ｌ」レベルと
なるので、それぞれオン状態およびオフ状態となる。そ
れによって、その出力（すなわち、ノードＮ９２の電
位）が「Ｈ」レベルとなり、出力回路部１１ｈのＮＭＯ
ＳトランジスタＭＮ１１のゲート入力が「Ｈ」レベルと
なるので、そのＮＭＯＳトランジスタＭＮ１１はオン状
態となり、入出力端子４には「Ｌ」レベルの信号が出力
される。

【００５４】また、第１コントロール信号ＩＮ２および
第２コントロール信号ＩＮ３がそれぞれ「Ｈ」レベルお
よび「Ｌ」レベルであり、かつ出力信号ＩＮ１が「Ｈ」
レベルの時には、ＮＯＲゲートＧ８５の２入力は「Ｌ」
レベルと「Ｈ」レベルであるため、ＮＯＲゲートＧ８５
の出力、すなわちノードＮ８４は「Ｌ」レベルとなり、
これは、上述した入力モードの時と同じであるので、出
力回路部１１ｈのＮＭＯＳトランジスタＭＮ１１はオフ
状態となる。

【００５５】その際、ＮＡＮＤゲートＧ８４の出力、す
なわちノードＮ８３は「Ｌ」レベルとなり、第１ＰＭＯ
ＳトランジスタＭＰ１および第１ＮＭＯＳトランジスタ
ＭＮ１は、それぞれオン状態およびオフ状態となり、第
３ＰＭＯＳトランジスタＭＰ３および第３ＮＭＯＳトラ
ンジスタＭＮ３は、それらのゲート入力が「Ｈ」レベル
となるので、それぞれオフ状態およびオン状態となる。
それによって、その出力（すなわち、ノードＮ８７の電
位）が「Ｌ」レベルとなり、出力回路部１１ｈのＰＭＯ
ＳトランジスタＭＰ１１のゲート入力が「Ｌ」レベルと
なるので、そのＰＭＯＳトランジスタＭＰ１１はオン状
態となり、入出力端子４には「Ｈ」レベルの信号が出力
される。

【００５６】

【発明が解決しようとする課題】上述した従来の入出力
回路において、いずれも第１電源電位ＶＤＤ１および第
２電源電位ＶＤＤ２がともに供給され、正常な入出力動
作が行われている場合には、図７に示す回路では、信号
レベル変換回路のノードＮ７５およびノードＮ７６の電
位レベルが、それぞれ「Ｈ」レベルおよび「Ｈ」レベ
ル、「Ｌ」レベルおよび「Ｌ」レベル、または「Ｌ」レ
ベルおよび「Ｈ」レベルのいずれかの組み合わせとな
る。また、図８に示す回路では、信号レベル変換回路の
ノードＮ８７およびノードＮ９２の電位レベルが、
「Ｈ」レベルおよび「Ｈ」レベル、「Ｌ」レベルおよび
「Ｌ」レベル、または「Ｈ」レベルおよび「Ｌ」レベル
のいずれかの組み合わせとなる。

【００５７】しかしながら、第２電源電位ＶＤＤ２が投
入された初期状態において第１電源電位ＶＤＤ１が投入
されていない場合には、第１電源電位ＶＤＤ１で動作す
る回路、すなわちＶＤＤ１回路からの出力が不定とな
り、信号レベル変換回路の各部の電位レベルが一義的に
定まらない。たとえば、図７に示す回路では、信号レベ
ル変換回路の二つの出力点であるノードＮ７５およびノ
ードＮ７６の電位レベルが、それぞれ「Ｈ」レベルおよ
び「Ｌ」レベルとなることがある。

【００５８】また、図８に示す回路では、信号レベル変
換回路の二つの出力点であるノードＮ８７およびノード
Ｎ９２の電位レベルが、それぞれ「Ｌ」レベルおよび
「Ｈ」レベルとなることがある。このような場合、出力
最終段のＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトラ
ンジスタＭＮ１１が同時にオンし、出力バッファ回路１
２ｇ，１２ｈにおいて、第２電源端子５と接地端子６と
の間に異常な貫通電流が流れてしまうという問題点があ
った。

【００５９】本発明は、上記問題点を解決するためにな
されたもので、異なる二つの電位レベルの電源電圧で駆
動される回路間で授受される信号の電圧レベル変換を行
う入出力回路において、異常な貫通電流が流れるのを防
ぐことができる入出力回路を得ることを目的とする。

【００６０】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１の電位レベルの信号を第２の電位レ
ベルの信号に変換して、第２の電位または接地電位であ
る第１の信号、および第２の電位または接地電位である
第２の信号を出力する信号レベル変換回路と、前記第２
の信号が入力されるインバータと、前記第１の信号、お
よび前記インバータの出力信号が入力されるＮＡＮＤゲ
ートと、前記第１の信号および前記第２の信号が入力さ
れるＮＯＲゲートと、接地電位レベルの信号が入力され
ると所定の電位レベルの信号を出力し、一方、第２の電
位レベルの信号が入力されると高インピーダンスとな
り、かつ前記ＮＡＮＤゲートから出力される信号と同じ
電位レベルの信号が入力される第１の出力素子と、第２
の電位レベルの信号が入力されると所定の電位レベルの
信号を出力し、一方、接地電位レベルの信号が入力され
ると高インピーダンスとなり、かつ前記ＮＯＲゲートか
ら出力される信号と同じ電位レベルの信号が入力される
第２の出力素子と、を具備することを特徴とする。

【００６１】この発明によれば、信号レベル変換回路か
ら出力された第２の信号が「Ｈ」レベルの時には、信号
レベル変換回路から出力された第１の信号の電位レベル
にかかわらず、ＮＡＮＤゲートおよびＮＯＲゲートの出
力はそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、
第１の出力素子および第２の出力素子はともに高インピ
ーダンスとなる。また、第２の信号が「Ｌ」レベルの
時、第１の信号が「Ｈ」レベルであればＮＡＮＤゲート
およびＮＯＲゲートの出力はともに「Ｌ」レベルとな
り、第１の出力素子のみが所定の電位レベルの信号を出
力し、また第１の信号が「Ｌ」レベルであればＮＡＮＤ
ゲートおよびＮＯＲゲートの出力はともに「Ｈ」レベル
となり、第２の出力素子のみが所定の電位レベルの信号
を出力する。

【００６２】また、本発明は、第１の電位レベルの信号
を第２の電位レベルの信号に変換して、第２の電位また
は接地電位である第１の信号、第２の電位または接地電
位である第２の信号、および第２の電位または接地電位
である第３の信号を出力する信号レベル変換回路と、前
記第２の信号と前記第３の信号が入力される第１のＮＡ
ＮＤゲートと、前記第１のＮＡＮＤゲートの出力信号が
入力されるインバータと、前記第１の信号、および前記
インバータの出力信号が入力される第２のＮＡＮＤゲー
トと、前記第１の信号および前記第１のＮＡＮＤゲート
の出力信号が入力されるＮＯＲゲートと、接地電位レベ
ルの信号が入力されると所定の電位レベルの信号を出力
し、一方、第２の電位レベルの信号が入力されると高イ
ンピーダンスとなり、かつ前記第２のＮＡＮＤゲートか
ら出力される信号と同じ電位レベルの信号が入力される
第１の出力素子と、第２の電位レベルの信号が入力され
ると所定の電位レベルの信号を出力し、一方、接地電位
レベルの信号が入力されると高インピーダンスとなり、
かつ前記ＮＯＲゲートから出力される信号と同じ電位レ
ベルの信号が入力される第２の出力素子と、を具備する
ことを特徴とする。

【００６３】この発明によれば、信号レベル変換回路か
ら出力された第２の信号および第３の信号のうちの少な
くとも一方が「Ｌ」レベルの時には、信号レベル変換回
路から出力された第１の信号の電位レベルにかかわら
ず、ＮＡＮＤゲートおよびＮＯＲゲートの出力はそれぞ
れ「Ｈ」レベルおよび「Ｌ」レベルとなり、第１の出力
素子および第２の出力素子はともに高インピーダンスと
なる。また、また第２の信号および第３の信号がともに
「Ｈ」レベルの時、第１の信号が「Ｈ」レベルであれば
ＮＡＮＤゲートおよびＮＯＲゲートの出力はともに
「Ｌ」レベルとなり、第１の出力素子のみが所定の電位
レベルの信号を出力し、また第１の信号が「Ｌ」レベル
であればＮＡＮＤゲートおよびＮＯＲゲートの出力はと
もに「Ｈ」レベルとなり、第２の出力素子のみが所定の
電位レベルの信号を出力する。

【００６４】また、本発明は、第１の電位レベルの信号
を第２の電位レベルの信号に変換して、第２の電位また
は接地電位である第１の信号、第２の電位または接地電
位である第２の信号、および第２の電位または接地電位
である第３の信号を出力する信号レベル変換回路と、前
記第２の信号と前記第３の信号が入力される第１のＮＯ
Ｒゲートと、前記第１の信号および前記第１のＮＯＲゲ
ートの出力信号が入力されるＮＡＮＤゲートと、前記第
１のＮＯＲゲートの出力信号が入力されるインバータ
と、前記第１の信号、および前記インバータの出力信号
が入力される第２のＮＯＲゲートと、接地電位レベルの
信号が入力されると所定の電位レベルの信号を出力し、
一方、第２の電位レベルの信号が入力されると高インピ
ーダンスとなり、かつ前記ＮＡＮＤゲートから出力され
る信号と同じ電位レベルの信号が入力される第１の出力
素子と、第２の電位レベルの信号が入力されると所定の
電位レベルの信号を出力し、一方、接地電位レベルの信
号が入力されると高インピーダンスとなり、かつ前記第
２のＮＯＲゲートから出力される信号と同じ電位レベル
の信号が入力される第２の出力素子と、を具備すること
を特徴とする。

【００６５】この発明によれば、信号レベル変換回路か
ら出力された第２の信号および第３の信号のうちの少な
くとも一方が「Ｈ」レベルの時には、信号レベル変換回
路から出力された第１の信号の電位レベルにかかわら
ず、ＮＡＮＤゲートおよびＮＯＲゲートの出力はそれぞ
れ「Ｈ」レベルおよび「Ｌ」レベルとなり、第１の出力
素子および第２の出力素子はともに高インピーダンスと
なる。また、また第２の信号および第３の信号がともに
「Ｌ」レベルの時、第１の信号が「Ｈ」レベルであれば
ＮＡＮＤゲートおよびＮＯＲゲートの出力はともに
「Ｌ」レベルとなり、第１の出力素子のみが所定の電位
レベルの信号を出力し、また第１の信号が「Ｌ」レベル
であればＮＡＮＤゲートおよびＮＯＲゲートの出力はと
もに「Ｈ」レベルとなり、第２の出力素子のみが所定の
電位レベルの信号を出力する。

【００６６】また、本発明は、第１の電位レベルの信号
を第２の電位レベルの信号に変換して、第２の電位また
は接地電位である第１の信号、第２の電位または接地電
位である第２の信号、およびその第２の信号と反対の電
位レベルの第３の信号を出力する信号レベル変換回路
と、前記第１の信号および前記第３の信号が入力される
ＮＡＮＤゲートと、前記第１の信号および前記第２の信
号が入力されるＮＯＲゲートと、接地電位レベルの信号
が入力されると所定の電位レベルの信号を出力し、一
方、第２の電位レベルの信号が入力されると高インピー
ダンスとなり、かつ前記ＮＡＮＤゲートから出力される
信号と同じ電位レベルの信号が入力される第１の出力素
子と、第２の電位レベルの信号が入力されると所定の電
位レベルの信号を出力し、一方、接地電位レベルの信号
が入力されると高インピーダンスとなり、かつ前記ＮＯ
Ｒゲートから出力される信号と同じ電位レベルの信号が
入力される第２の出力素子と、を具備することを特徴と
する。

【００６７】この発明によれば、信号レベル変換回路か
ら出力された第２の信号が「Ｈ」レベル、すなわち第３
の信号が「Ｌ」レベルの時には、信号レベル変換回路か
ら出力された第１の信号の電位レベルにかかわらず、Ｎ
ＡＮＤゲートおよびＮＯＲゲートの出力はそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルとなり、第１の出力素
子および第２の出力素子はともに高インピーダンスとな
る。また、第２の信号が「Ｌ」レベル、すなわち第３の
信号が「Ｈ」レベルの時、第１の信号が「Ｈ」レベルで
あればＮＡＮＤゲートおよびＮＯＲゲートの出力はとも
に「Ｌ」レベルとなり、第１の出力素子のみが所定の電
位レベルの信号を出力し、また第１の信号が「Ｌ」レベ
ルであればＮＡＮＤゲートおよびＮＯＲゲートの出力は
ともに「Ｈ」レベルとなり、第２の出力素子のみが所定
の電位レベルの信号を出力する。

【００６８】

【発明の実施の形態】以下、この発明にかかる入出力回
路の実施の形態を、添付図面を参照して詳細に説明す
る。

【００６９】実施の形態１．図１は、本発明にかかる入
出力回路の実施の形態１を示す回路図である。この入出
力回路は、入力回路部１０ａ（図１中、点線で囲む回路
部）および出力回路部１１ａ（図１中、一点鎖線で囲む
回路部）を有する出力バッファ回路１２ａ（図１中、太
い破線で囲む回路部）と、入力バッファ回路８とを備
え、図示しない外部回路との信号の授受に供される入出
力端子（ＰＡＤ）４、および静電保護回路７に接続され
ている。

【００７０】入力回路部１０ａは、図示ない内部回路か
ら図示しない外部回路に出力される出力信号ＩＮ１が、
その内部回路から入力される入力端子１、内部回路から
第１コントロール信号ＩＮ２が入力される第１コントロ
ール端子２、内部回路から第２コントロール信号ＩＮ３
が入力される第２コントロール端子３、３個のインバー
タＧ１１，Ｇ１３，Ｇ１４、２入力ＮＡＮＤゲートＧ１
２、４個のＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ
３，ＭＰ４、および４個のＮＭＯＳトランジスタＭＮ
１，ＭＮ２，ＭＮ３，ＭＮ４を備えている。一方、前記
出力回路部１１ａは、インバータＧ１５、２入力ＮＡＮ
ＤゲートＧ１６、２入力ＮＯＲゲートＧ１７、ＰＭＯＳ
トランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ
１１を備えている。

【００７１】図１中、略中央に位置する二点鎖線よりも
内部回路側（図中、左側）は、内部回路の電源電圧であ
る第１電源電位ＶＤＤ１で駆動されるＶＤＤ１回路であ
り、同二点鎖線よりも外部回路側（図中、右側）は、第
１電源電位ＶＤＤ１よりも電位レベルが高い第２電源電
位ＶＤＤ２で駆動されるＶＤＤ２回路である（図２〜図
６においても同じ）。すなわち、入力回路部１０ａの入
力端子１、第１コントロール端子２、第２コントロール
端子３、３個のインバータＧ１１，Ｇ１３，Ｇ１４およ
びＮＡＮＤゲートＧ１２は、ＶＤＤ１回路に含まれ、一
方、入力回路部１０ａの４個のＰＭＯＳトランジスタＭ
Ｐ１，ＭＰ２，ＭＰ３，ＭＰ４、４個のＮＭＯＳトラン
ジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４および出力回路
部１１ａは、ＶＤＤ２回路に含まれる。

【００７２】なお、二つの電源電位ＶＤＤ１，ＶＤＤ２
と接地電位ＧＮＤとの関係は、ＶＤＤ２＞ＶＤＤ１＞Ｇ
ＮＤである。また図１中、５は電源電位ＶＤＤ２の第２
電源端子、６は接地電位ＧＮＤの接地端子、Ｎ１１，Ｎ
１２，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ１６はノードを表
す。

【００７３】入力端子１を介して入力された出力信号Ｉ
Ｎ１は、第１ＮＭＯＳトランジスタＭＮ１のゲート端子
に入力されるとともに、インバータＧ１４を介して第２
ＮＭＯＳトランジスタＭＮ２のゲート端子にも入力され
る。

【００７４】第１ＮＭＯＳトランジスタＭＮ１は、第１
ＰＭＯＳトランジスタＭＰ１とともにＣＭＯＳ構造をな
しており、それらのドレイン端子は共通接続されてい
る。第１ＰＭＯＳトランジスタＭＰ１および第１ＮＭＯ
ＳトランジスタＭＮ１のソース端子は、それぞれ第２電
源端子５および接地端子６に接続されている。また、第
２ＮＭＯＳトランジスタＭＮ２も、第２ＰＭＯＳトラン
ジスタＭＰ２とともにＣＭＯＳ構造をなしており、それ
らのドレイン端子も共通接続され、また第２ＰＭＯＳト
ランジスタＭＰ２および第２ＮＭＯＳトランジスタＭＮ
２のソース端子は、それぞれ第２電源端子５および接地
端子６に接続されている。

【００７５】第１ＰＭＯＳトランジスタＭＰ１のドレイ
ン端子は、第２ＰＭＯＳトランジスタＭＰ２のゲート端
子に接続されている。一方、第２ＰＭＯＳトランジスタ
ＭＰ２のドレイン端子は、第１ＰＭＯＳトランジスタＭ
Ｐ１のゲート端子に接続されているとともに、出力回路
部１１ａにも接続されている。これら第１および第２の
ＰＭＯＳおよびＮＭＯＳからなる一対のＣＭＯＳは、Ｌ
ＳＩ内部回路から出力された第１電源電位ＶＤＤ１レベ
ルの信号を、第２電源電位ＶＤＤ２レベルの信号にレベ
ル変換するためのラッチ型の信号レベル変換回路を構成
している。

【００７６】一方、第１コントロール端子２を介して内
部回路から入力された第１コントロール信号ＩＮ２は、
ＮＡＮＤゲートＧ１２の第１入力端子に入力される。一
方、第２コントロール端子３を介して内部回路から入力
された第２コントロール信号ＩＮ３は、インバータＧ１
１を介してＮＡＮＤゲートＧ１２の第２入力端子に入力
される。このＮＡＮＤゲートＧ１２の出力信号は、第３
ＮＭＯＳトランジスタＭＮ３のゲート端子に入力される
とともに、インバータＧ１３を介して第４ＮＭＯＳトラ
ンジスタＭＮ４のゲート端子にも入力される。

【００７７】第３ＮＭＯＳトランジスタＭＮ３は、第３
ＰＭＯＳトランジスタＭＰ３とともにＣＭＯＳ構造をな
しており、それらのドレイン端子は共通接続されてい
る。第３ＰＭＯＳトランジスタＭＰ３および第３ＮＭＯ
ＳトランジスタＭＮ３のソース端子は、それぞれ第２電
源端子５および接地端子６に接続されている。

【００７８】また、第４ＮＭＯＳトランジスタＭＮ４
は、第４ＰＭＯＳトランジスタＭＰ４とともにＣＭＯＳ
構造をなしており、それらのドレイン端子も共通接続さ
れ、また第４ＰＭＯＳトランジスタＭＰ４および第４Ｎ
ＭＯＳトランジスタＭＮ４のソース端子は、それぞれ第
２電源端子５および接地端子６に接続されている。

【００７９】第３ＰＭＯＳトランジスタＭＰ３のドレイ
ン端子は、第４ＰＭＯＳトランジスタＭＰ４のゲート端
子に接続されている。一方、第４ＰＭＯＳトランジスタ
ＭＰ４のドレイン端子は、第３ＰＭＯＳトランジスタＭ
Ｐ３のゲート端子に接続されているとともに、出力回路
部１１ａにも接続されている。これら第３および第４の
ＰＭＯＳおよびＮＭＯＳからなる一対のＣＭＯＳも、Ｌ
ＳＩ内部回路から出力された第１電源電位ＶＤＤ１レベ
ルの信号を、第２電源電位ＶＤＤ２レベルの信号にレベ
ル変換するためのラッチ型の信号レベル変換回路を構成
している。

【００８０】出力回路部１１ａにおいては、第２ＰＭＯ
ＳトランジスタＭＰ２（または、第２ＮＭＯＳトランジ
スタＭＮ２）のドレイン出力は、ＮＡＮＤゲートＧ１６
およびＮＯＲゲートＧ１７のそれぞれ第１入力端子に入
力される。第４ＰＭＯＳトランジスタＭＰ４（または、
第４ＮＭＯＳトランジスタＭＮ４）のドレイン出力は、
インバータＧ１５を介してＮＡＮＤゲートＧ１６の第２
入力端子に入力されるとともに、ＮＯＲゲートＧ１７の
第２入力端子にも入力される。

【００８１】そして、ＮＡＮＤゲートＧ１６およびＮＯ
ＲゲートＧ１７の各出力信号は、それぞれ、たとえばＣ
ＭＯＳ構造をなすＰＭＯＳトランジスタＭＰ１１および
ＮＭＯＳトランジスタＭＮ１１の各ゲート端子に入力さ
れる。これらＰＭＯＳトランジスタＭＰ１１およびＮＭ
ＯＳトランジスタＭＮ１１のソース端子は、それぞれ第
２電源端子５および接地端子６に接続されている。

【００８２】また、これらＰＭＯＳトランジスタＭＰ１
１およびＮＭＯＳトランジスタＭＮ１１の共通接続され
たドレイン端子は、入出力端子４、静電保護回路７およ
び入力バッファ回路８に接続されている。すなわち、Ｐ
ＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジス
タＭＮ１１は、それぞれ第１の出力素子および第２の出
力素子であり、出力最終段を構成している。

【００８３】ここで、５個のＰＭＯＳトランジスタＭＰ
１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ１１、５個のＮＭＯ
ＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ
１１、および出力回路部１１ａのインバータＧ１５とＮ
ＡＮＤゲートＧ１６とＮＯＲゲートＧ１７をそれぞれ構
成するＭＯＳトランジスタのゲート絶縁膜は、３個のイ
ンバータＧ１１，Ｇ１３，Ｇ１４およびＮＡＮＤゲート
Ｇ１２をそれぞれ構成するＭＯＳトランジスタのゲート
絶縁膜よりも厚くなるように形成されており、それによ
って絶縁破壊の発生を回避している。

【００８４】前記入力バッファ回路８および静電保護回
路７は、従来と同様に構成されており、従来同様の機能
を具えている。従って、それらの詳細な説明を省略す
る。

【００８５】つぎに、図１に示す構成の入出力回路の作
用について説明する。この入出力回路は、信号レベルの
変換を行いながら、ＬＳＩの内部回路からＬＳＩ外部の
デバイスに信号を伝達する。すなわち、ＬＳＩの内部回
路は、第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給
される第１電源系により動作し、その内部回路から供給
された信号を、レベル変換しながら、第２電源電位ＶＤ
Ｄ２と接地電位ＧＮＤとが供給される第２電源系により
動作するＬＳＩ外部のデバイスへ供給する。この動作
を、入力モードおよび出力モードに分けて説明する。

【００８６】［入力モード］第１コントロール信号ＩＮ
２が「Ｌ」レベルの時、ＮＡＮＤゲートＧ１２の出力
（すなわち、ノードＮ１１の電位）は、第２コントロー
ル信号ＩＮ３のレベルにかかわらず、常に「Ｈ」レベル
となる。従って、第３ＮＭＯＳトランジスタＭＮ３およ
び第４ＮＭＯＳトランジスタＭＮ４はそれぞれオン状態
およびオフ状態となり、かつ第３ＰＭＯＳトランジスタ
ＭＰ３および第４ＰＭＯＳトランジスタＭＰ４はそれぞ
れオフ状態およびオン状態となるので、出力回路部１１
ａへの出力信号の一つである第４ＰＭＯＳトランジスタ
ＭＰ４のドレイン出力（すなわち、ノードＮ１３の電
位）は「Ｈ」レベルとなる。

【００８７】そして、ＮＯＲゲートＧ１７の一方の入力
端子の入力レベルが「Ｈ」レベルとなるので、その出力
（すなわち、ノードＮ１６の電位）は「Ｌ」レベルとな
り、それがゲート入力となる、出力回路部１１ａのＮＭ
ＯＳトランジスタＭＮ１１は、オフ状態となる。

【００８８】一方、ノードＮ１３の電位は「Ｈ」レベル
であり、それがインバータＧ１５により「Ｌ」レベルと
なる。従って、ＮＡＮＤゲートＧ１６の一方の入力（す
なわち、ノードＮ１４の電位）は「Ｌ」レベルであるの
で、その出力（すなわち、ノードＮ１５の電位）は
「Ｈ」レベルとなり、それがゲート入力となる、出力回
路部１１ａのＰＭＯＳトランジスタＭＰ１１も、オフ状
態となる。

【００８９】従って、出力バッファ回路１２ａは、入出
力端子４に対して高インピーダンス状態となる。それに
よって、入出力端子４に外部から与えられた信号は、損
なわれることなく、入力バッファ回路８に伝達される。

【００９０】また、第２コントロール信号ＩＮ３が
「Ｈ」レベルであれば、それがインバータＧ１１により
「Ｌ」レベルに反転されてＮＡＮＤゲートＧ１２に入力
されるので、ノードＮ１１の電位は、第１コントロール
信号ＩＮ２のレベルにかかわらず、常に「Ｌ」レベルと
なる。

【００９１】これは、第１コントロール信号ＩＮ２が
「Ｌ」レベルの時と同じであるので、出力信号ＩＮ１の
レベルにかかわらず、出力回路部１１ａのＰＭＯＳトラ
ンジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１
はともにオフ状態となる。従って、出力バッファ回路１
２ａは、入出力端子４に対して高インピーダンス状態と
なり、入出力端子４に外部から与えられた信号は、損な
われることなく、入力バッファ回路８に伝達される。

【００９２】［出力モード］第１コントロール信号ＩＮ
２が「Ｈ」レベルであり、かつ第２コントロール信号Ｉ
Ｎ３が「Ｌ」レベルの時には、その「Ｌ」レベルがイン
バータＧ１１により反転されるので、ＮＡＮＤゲートＧ
１２の二つの入力はともに「Ｈ」レベルとなり、その出
力、すなわちノードＮ１１の電位は「Ｌ」レベルとな
る。従って、第３ＮＭＯＳトランジスタＭＮ３は、その
ゲート入力が「Ｌ」レベルであるので、オフ状態とな
る。

【００９３】一方、ノード１１の電位レベルはインバー
タＧ１３により反転されるので、第４ＮＭＯＳトランジ
スタＭＮ４は、そのゲート入力が「Ｈ」レベルとなり、
オン状態となる。その際、第３ＰＭＯＳトランジスタＭ
Ｐ３および第４ＰＭＯＳトランジスタＭＰ４はそれぞれ
オン状態およびオフ状態となる。それによって、ノード
１３の電位は「Ｌ」レベルとなる。

【００９４】従って、出力回路部１１ａにおいて、ＮＯ
ＲゲートＧ１７の一方の入力は「Ｌ」レベルである。ま
たＮＡＮＤゲートＧ１６の一方の入力（すなわち、ノー
ド１４の電位）は、ノード１３の電位がインバータＧ１
５により反転されて「Ｈ」レベルとなる。これらＮＯＲ
ゲートＧ１７およびＮＡＮＤゲートＧ１６の出力は、そ
れぞれもう一方の入力端子に入力される信号の電位レベ
ル、すなわちノード１２の電位レベルによって、決ま
る。

【００９５】ノード１２の電位レベルは出力信号ＩＮ１
の電位レベルに依存している。すなわち、出力信号ＩＮ
１が「Ｌ」レベルの時には、第１ＮＭＯＳトランジスタ
ＭＮ１は、そのゲート入力が「Ｌ」レベルであるので、
オフ状態となる。一方、インバータＧ１４により第２Ｎ
ＭＯＳトランジスタＭＮ２のゲート入力は「Ｈ」レベル
となり、第２ＮＭＯＳトランジスタＭＮ２はオン状態と
なる。その際、第１ＰＭＯＳトランジスタＭＰ１および
第２ＰＭＯＳトランジスタＭＰ２はそれぞれオン状態お
よびオフ状態となる。それによって、ノード１２の電位
は「Ｌ」レベルとなる。

【００９６】従って、ＮＡＮＤゲートＧ１６の出力は、
その入力が「Ｌ」レベルと「Ｈ」レベルであるため、
「Ｈ」レベルとなり、ＰＭＯＳトランジスタＭＰ１１は
オフ状態となる。一方、ＮＯＲゲートＧ１７の出力は、
その二つの入力がともに「Ｌ」レベルであるため、
「Ｈ」レベルとなり、ＮＭＯＳトランジスタＭＮ１１は
オン状態となるので、入出力端子４には「Ｌ」レベルの
信号が出力される。

【００９７】また、第１コントロール信号ＩＮ２および
第２コントロール信号ＩＮ３がそれぞれ「Ｈ」レベルお
よび「Ｌ」レベルの時に、出力信号ＩＮ１が「Ｈ」レベ
ルであると、第１ＮＭＯＳトランジスタＭＮ１は、その
ゲート入力が「Ｈ」レベルであるので、オン状態とな
る。

【００９８】一方、インバータＧ１４により第２ＮＭＯ
ＳトランジスタＭＮ２のゲート入力は「Ｌ」レベルとな
るので、第２ＮＭＯＳトランジスタＭＮ２はオフ状態と
なる。それによって、第１ＰＭＯＳトランジスタＭＰ１
および第２ＰＭＯＳトランジスタＭＰ２はそれぞれオフ
状態およびオン状態となり、ノード１２の電位は「Ｈ」
レベルとなる。

【００９９】従って、ＮＯＲゲートＧ１７の出力は、そ
の入力が「Ｈ」レベルと「Ｌ」レベルであるため、
「Ｌ」レベルとなり、ＮＭＯＳトランジスタＭＮ１１は
オフ状態となる。一方、ＮＡＮＤゲートＧ１６の出力
は、その二つの入力がともに「Ｈ」レベルであるため、
「Ｌ」レベルとなり、ＰＭＯＳトランジスタＭＰ１１は
オン状態となるので、入出力端子４には「Ｈ」レベルの
信号が出力される。

【０１００】実施の形態１によれば、信号レベル変換回
路から出力された二つの信号のうち、一方の信号がＮＡ
ＮＤゲートＧ１６とＮＯＲゲートＧ１７のそれぞれ一方
の入力端子に入力され、また他方の信号は、ＮＯＲゲー
トＧ１７の他方の入力端子に入力されるとともに、ＮＡ
ＮＤゲートＧ１６の他方の入力端子にインバータＧ１５
により反転されて入力され、ＮＡＮＤゲートＧ１６の出
力電位レベルに基づいて出力最終段のＰＭＯＳトランジ
スタＭＰ１１のオン、オフが切り変わり、かつＮＯＲゲ
ートＧ１７の出力電位レベルに基づいて出力最終段のＮ
ＭＯＳトランジスタＭＮ１１のオン、オフが切り変わる
ようになっているため、ＮＡＮＤゲートＧ１６およびＮ
ＯＲゲートＧ１７の出力がそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルとなるのが防止されるので、ＰＭＯＳトラ
ンジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１１が同
時にオンするのを防ぐことができ、貫通電流が流れるの
を防止することができる。

【０１０１】実施の形態２．図２は、本発明にかかる入
出力回路の実施の形態２を示す回路図である。この入出
力回路が図１の実施の形態１と異なるのは、図１の入力
回路部１０ａの代わりに、入力回路部１０ｂ（図２中、
点線で囲む回路部）を設けた点である。そして、その入
力回路部１０ｂにおいては、図１の入力回路部１０ａの
インバータＧ１１，Ｇ１３およびＮＡＮＤゲートＧ１２
の代わりに、ＶＤＤ１回路内にインバータＧ２１，Ｇ２
３および２入力ＮＯＲゲートＧ２２を設けている。

【０１０２】第１コントロール端子２を介して内部回路
から入力された第１コントロール信号ＩＮ２は、インバ
ータＧ２１に入力される。インバータＧ２１の出力信号
は、第２コントロール端子３を介して内部回路から入力
された第２コントロール信号ＩＮ３とともにＮＯＲゲー
トＧ２２に入力される。ＮＯＲゲートＧ２２の出力信号
（すなわち、ノードＮ２１の電位）は、第４ＮＭＯＳト
ランジスタＭＮ４のゲート端子に入力されるとともに、
インバータＧ２３により反転されて第３ＮＭＯＳトラン
ジスタＭＮ３のゲート端子に入力される。なお、入出力
回路のその他の構成は実施の形態１と同じであるので、
図１と同じ符号を付して説明を省略する。

【０１０３】実施の形態２においても、ＶＤＤ２回路を
構成する各ＭＯＳトランジスタのゲート絶縁膜は、２個
のインバータＧ２１，Ｇ２３およびＮＯＲゲートＧ２２
をそれぞれ構成するＭＯＳトランジスタのゲート絶縁膜
よりも厚くなるように形成されており、それによって絶
縁破壊の発生を回避している。

【０１０４】つぎに、図２に示す構成の入出力回路の作
用について、入力モードおよび出力モードに分けて説明
する。

【０１０５】［入力モード］第１コントロール信号ＩＮ
２が「Ｌ」レベルの時、それがインバータＧ２１により
「Ｈ」レベルに反転されるので、ＮＯＲゲートＧ２２の
出力（すなわち、ノードＮ２１の電位）は、第２コント
ロール信号ＩＮ３のレベルにかかわらず、常に「Ｌ」レ
ベルとなる。そしてノードＮ２１の電位は、インバータ
Ｇ２３により「Ｈ」レベルに反転されるので、第３ＮＭ
ＯＳトランジスタＭＮ３および第４ＮＭＯＳトランジス
タＭＮ４はそれぞれオン状態およびオフ状態となり、か
つ第３ＰＭＯＳトランジスタＭＰ３および第４ＰＭＯＳ
トランジスタＭＰ４はそれぞれオフ状態およびオン状態
となる。すなわち、ノードＮ１３およびノードＮ１４の
電位がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとな
り、実施の形態１で第１コントロール信号ＩＮ２が
「Ｌ」レベルの時と同じ状態になる。

【０１０６】従って、出力回路部１１ａのＰＭＯＳトラ
ンジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１
はいずれもオフ状態となり、出力バッファ回路１２ｂ
は、入出力端子４に対して高インピーダンス状態となる
ので、入出力端子４に外部から与えられた信号は、損な
われることなく、入力バッファ回路８に伝達される。

【０１０７】また、第２コントロール信号ＩＮ３が
「Ｈ」レベルであれば、第１コントロール信号ＩＮ２の
レベルにかかわらず、ノードＮ２１の電位は、常に
「Ｌ」レベルとなるので、出力信号ＩＮ１のレベルにか
かわらず、出力バッファ回路１２ｂは、入出力端子４に
対して高インピーダンス状態となり、入出力端子４に外
部から与えられた信号は、損なわれることなく、入力バ
ッファ回路８に伝達される。

【０１０８】［出力モード］第１コントロール信号ＩＮ
２が「Ｈ」レベルであり、かつ第２コントロール信号Ｉ
Ｎ３が「Ｌ」レベルの時には、ＮＯＲゲートＧ２２の入
力はともに「Ｌ」レベルとなるので、ノード２１の電位
は「Ｈ」レベルとなる。従って、第３ＮＭＯＳトランジ
スタＭＮ３のゲート入力は、インバータＧ２３により
「Ｌ」レベルとなり、一方、第４ＮＭＯＳトランジスタ
ＭＮ４のゲート入力は「Ｈ」レベルとなるので、第３Ｎ
ＭＯＳトランジスタＭＮ３および第４ＰＭＯＳトランジ
スタＭＰ４はいずれもオフ状態となり、また第４ＮＭＯ
ＳトランジスタＭＮ４および第３ＰＭＯＳトランジスタ
ＭＰ３はいずれもオン状態となる。

【０１０９】すなわち、ノードＮ１３およびノードＮ１
４の電位がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルと
なり、実施の形態１で第１コントロール信号ＩＮ２が
「Ｈ」レベル、第２コントロール信号ＩＮ３が「Ｌ」レ
ベルの時と同じ状態になる。

【０１１０】従って、実施の形態１と同様に、出力信号
ＩＮ１が「Ｌ」レベルの時には、ＰＭＯＳトランジスタ
ＭＰ１１およびＮＭＯＳトランジスタＭＮ１１はそれぞ
れオフ状態およびオン状態となるので、入出力端子４に
は「Ｌ」レベルの信号が出力される。一方、出力信号Ｉ
Ｎ１が「Ｈ」レベルの時には、ＰＭＯＳトランジスタＭ
Ｐ１１およびＮＭＯＳトランジスタＭＮ１１はそれぞれ
オン状態およびオフ状態となるので、入出力端子４には
「Ｈ」レベルの信号が出力される。

【０１１１】実施の形態２によれば、実施の形態１と同
様に、ＮＡＮＤゲートＧ１６およびＮＯＲゲートＧ１７
の出力がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルとな
るのが防止されるので、ＰＭＯＳトランジスタＭＰ１１
とＮＭＯＳトランジスタＭＮ１１が同時にオンするのを
防ぐことができ、貫通電流が流れるのを防止することが
できる。

【０１１２】実施の形態３．図３は、本発明にかかる入
出力回路の実施の形態３を示す回路図である。この入出
力回路が図１の実施の形態１と異なるのは、図１の入力
回路部１０ａおよび出力回路部１１ａの代わりに、それ
ぞれ入力回路部１０ｃ（図３中、点線で囲む回路部）お
よび出力回路部１１ｃ（図３中、一点鎖線で囲む回路
部）を設けた点である。

【０１１３】その入力回路部１０ｃにおいては、図１の
入力回路部１０ａのインバータＧ１１，Ｇ１３およびＮ
ＡＮＤゲートＧ１２の代わりに、第３ＰＭＯＳトランジ
スタＭＰ３、第３ＮＭＯＳトランジスタＭＮ３、第４Ｐ
ＭＯＳトランジスタＭＰ４および第４ＮＭＯＳトランジ
スタＭＮ４からなる信号レベル変換回路と同様の信号レ
ベル変換回路を第５ＰＭＯＳトランジスタＭＰ５、第５
ＮＭＯＳトランジスタＭＮ５、第６ＰＭＯＳトランジス
タＭＰ６および第６ＮＭＯＳトランジスタＭＮ６により
構成して設けている。

【０１１４】そして、第１コントロール端子２を介して
内部回路から入力された第１コントロール信号ＩＮ２
は、第３ＮＭＯＳトランジスタＭＮ３のゲート端子に入
力されるとともに、インバータＧ３２により反転されて
第４ＮＭＯＳトランジスタＭＮ４のゲート端子に入力さ
れる。また、第２コントロール端子３を介して内部回路
から入力された第２コントロール信号ＩＮ３は、第６Ｎ
ＭＯＳトランジスタＭＮ６のゲート端子に入力されると
ともに、インバータＧ３３により反転されて第５ＮＭＯ
ＳトランジスタＭＮ５のゲート端子に入力される。

【０１１５】出力回路部１１ｃにおいては、インバータ
Ｇ１５およびＮＯＲゲートＧ１７の前段に２入力ＮＡＮ
ＤゲートＧ３４を設けており、そのＮＡＮＤゲートＧ３
４に第４ＰＭＯＳトランジスタＭＰ４（または、第４Ｎ
ＭＯＳトランジスタＭＮ４）のドレイン出力と第６ＰＭ
ＯＳトランジスタＭＰ６（または、第６ＮＭＯＳトラン
ジスタＭＮ６）のドレイン出力が入力される。なお、入
出力回路のその他の構成は実施の形態１と同じであるの
で、図１と同じ符号を付して説明を省略する。

【０１１６】実施の形態３においては、第５ＰＭＯＳト
ランジスタＭＰ５、第５ＮＭＯＳトランジスタＭＮ５、
第６ＰＭＯＳトランジスタＭＰ６、第６ＮＭＯＳトラン
ジスタＭＮ６およびＮＡＮＤゲートＧ３４を含め、ＶＤ
Ｄ２回路を構成する各ＭＯＳトランジスタのゲート絶縁
膜は、３個のインバータＧ１４，Ｇ３２，Ｇ３３をそれ
ぞれ構成するＭＯＳトランジスタのゲート絶縁膜よりも
厚くなるように形成されており、それによって絶縁破壊
の発生を回避している。

【０１１７】つぎに、図３に示す構成の入出力回路の作
用について、入力モードおよび出力モードに分けて説明
する。

【０１１８】［入力モード］第１コントロール信号ＩＮ
２が「Ｌ」レベルの時、第３ＮＭＯＳトランジスタＭＮ
３および第４ＰＭＯＳトランジスタＭＰ４はいずれもオ
フ状態となり、また第４ＮＭＯＳトランジスタＭＮ４お
よび第３ＰＭＯＳトランジスタＭＰ３はいずれもオン状
態となる。従って、第４ＮＭＯＳトランジスタＭＮ４の
ドレイン出力（すなわち、ノードＮ３２の電位）は
「Ｌ」レベルとなるので、ＮＡＮＤゲートＧ３４の出
力、すなわちノードＮ１３の電位は、第２コントロール
信号ＩＮ３のレベルにかかわらず、常に「Ｈ」レベルと
なる。

【０１１９】すなわち、ノードＮ１３およびノードＮ１
４の電位がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルと
なり、実施の形態１で第１コントロール信号ＩＮ２が
「Ｌ」レベルの時と同じ状態になるので、出力回路部１
１ｃのＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳト
ランジスタＭＮ１１はいずれもオフ状態となる。従っ
て、出力バッファ回路１２ｃは、入出力端子４に対して
高インピーダンス状態となって、入出力端子４に外部か
ら与えられた信号は、損なわれることなく、入力バッフ
ァ回路８に伝達される。

【０１２０】また、第２コントロール信号ＩＮ３が
「Ｈ」レベルの時には、第５ＮＭＯＳトランジスタＭＮ
５および第６ＰＭＯＳトランジスタＭＰ６はいずれもオ
フ状態となり、また第６ＮＭＯＳトランジスタＭＮ６お
よび第５ＰＭＯＳトランジスタＭＰ５はいずれもオン状
態となる。従って、第６ＮＭＯＳトランジスタＭＮ６の
ドレイン出力（すなわち、ノードＮ３３の電位）は
「Ｌ」レベルとなるので、ノードＮ１３の電位は、第１
コントロール信号ＩＮ２のレベルにかかわらず、常に
「Ｈ」レベルとなる。

【０１２１】この場合も、出力回路部１１ｃのＰＭＯＳ
トランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ
１１はいずれもオフ状態となり、出力バッファ回路１２
ｃは、入出力端子４に対して高インピーダンス状態とな
って、入出力端子４に外部から与えられた信号は、損な
われることなく、入力バッファ回路８に伝達される。

【０１２２】［出力モード］第１コントロール信号ＩＮ
２が「Ｈ」レベルであり、かつ第２コントロール信号Ｉ
Ｎ３が「Ｌ」レベルの時には、第４ＰＭＯＳトランジス
タＭＰ４および第６ＰＭＯＳトランジスタＭＰ６がオン
状態となり、ノードＮ３２，３３の電位はともに「Ｈ」
レベルとなるので、ノードＮ１３およびノード１４の電
位はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルとなる。
すなわち、実施の形態１で第１コントロール信号ＩＮ２
が「Ｈ」レベル、第２コントロール信号ＩＮ３が「Ｌ」
レベルの時と同じ状態になる。

【０１２３】従って、実施の形態１と同様に、出力信号
ＩＮ１が「Ｌ」レベルの時には、ＰＭＯＳトランジスタ
ＭＰ１１およびＮＭＯＳトランジスタＭＮ１１はそれぞ
れオフ状態およびオン状態となるので、入出力端子４に
は「Ｌ」レベルの信号が出力される。一方、出力信号Ｉ
Ｎ１が「Ｈ」レベルの時には、ＰＭＯＳトランジスタＭ
Ｐ１１およびＮＭＯＳトランジスタＭＮ１１はそれぞれ
オン状態およびオフ状態となるので、入出力端子４には
「Ｈ」レベルの信号が出力される。

【０１２４】実施の形態３によれば、実施の形態１と同
様に、ＮＡＮＤゲートＧ１６およびＮＯＲゲートＧ１７
の出力がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルとな
るのが防止されるので、ＰＭＯＳトランジスタＭＰ１１
とＮＭＯＳトランジスタＭＮ１１が同時にオンするのを
防ぐことができ、貫通電流が流れるのを防止することが
できる。

【０１２５】実施の形態４．図４は、本発明にかかる入
出力回路の実施の形態４を示す回路図である。この入出
力回路が図１の実施の形態１と異なるのは、図１の入力
回路部１０ａおよび出力回路部１１ａの代わりに、それ
ぞれ入力回路部１０ｄ（図４中、点線で囲む回路部）お
よび出力回路部１１ｄ（図４中、一点鎖線で囲む回路
部）を設けた点である。

【０１２６】その入力回路部１０ｄにおいては、図１の
入力回路部１０ａのインバータＧ１１，Ｇ１３およびＮ
ＡＮＤゲートＧ１２の代わりに、第３ＰＭＯＳトランジ
スタＭＰ３、第３ＮＭＯＳトランジスタＭＮ３、第４Ｐ
ＭＯＳトランジスタＭＰ４および第４ＮＭＯＳトランジ
スタＭＮ４からなる信号レベル変換回路と同様の信号レ
ベル変換回路を第５ＰＭＯＳトランジスタＭＰ５、第５
ＮＭＯＳトランジスタＭＮ５、第６ＰＭＯＳトランジス
タＭＰ６および第６ＮＭＯＳトランジスタＭＮ６により
構成して設けている。

【０１２７】そして、第１コントロール端子２を介して
内部回路から入力された第１コントロール信号ＩＮ２
は、第６ＮＭＯＳトランジスタＭＮ６のゲート端子に入
力されるとともに、インバータＧ４３により反転されて
第５ＮＭＯＳトランジスタＭＮ５のゲート端子に入力さ
れる。また、第２コントロール端子３を介して内部回路
から入力された第２コントロール信号ＩＮ３は、第３Ｎ
ＭＯＳトランジスタＭＮ３のゲート端子に入力されると
ともに、インバータＧ４２により反転されて第４ＮＭＯ
ＳトランジスタＭＮ４のゲート端子に入力される。

【０１２８】出力回路部１１ｄにおいては、インバータ
Ｇ１５の代わりに、２入力ＮＯＲゲートＧ４４およびイ
ンバータＧ４５を設けており、そのＮＯＲゲートＧ４４
に第４ＰＭＯＳトランジスタＭＰ４（または、第４ＮＭ
ＯＳトランジスタＭＮ４）のドレイン出力と第６ＰＭＯ
ＳトランジスタＭＰ６（または、第６ＮＭＯＳトランジ
スタＭＮ６）のドレイン出力が入力される。ＮＯＲゲー
トＧ４４の出力（すなわち、ノードＮ１４の電位）は、
ＮＡＮＤゲートＧ１６に、第２ＰＭＯＳトランジスタＭ
Ｐ２（または、第２ＮＭＯＳトランジスタＭＮ２）のド
レイン出力とともに入力される。

【０１２９】また、ＮＯＲゲートＧ４４の出力はインバ
ータＧ４５により反転され、その出力信号（すなわち、
ノードＮ１３の電位）は、ＮＯＲゲートＧ１７に、第２
ＰＭＯＳトランジスタＭＰ２（または、第２ＮＭＯＳト
ランジスタＭＮ２）のドレイン出力とともに入力され
る。なお、入出力回路のその他の構成は実施の形態１と
同じであるので、図１と同じ符号を付して説明を省略す
る。

【０１３０】実施の形態４においては、第５ＰＭＯＳト
ランジスタＭＰ５、第５ＮＭＯＳトランジスタＭＮ５、
第６ＰＭＯＳトランジスタＭＰ６、第６ＮＭＯＳトラン
ジスタＭＮ６、ＮＯＲゲートＧ４４およびインバータＧ
４５を含め、ＶＤＤ２回路を構成する各ＭＯＳトランジ
スタのゲート絶縁膜は、３個のインバータＧ１４，Ｇ４
２，Ｇ４３をそれぞれ構成するＭＯＳトランジスタのゲ
ート絶縁膜よりも厚くなるように形成されており、それ
によって絶縁破壊の発生を回避している。

【０１３１】つぎに、図４に示す構成の入出力回路の作
用について、入力モードおよび出力モードに分けて説明
する。

【０１３２】［入力モード］第１コントロール信号ＩＮ
２が「Ｌ」レベルの時、第５ＮＭＯＳトランジスタＭＮ
５および第６ＰＭＯＳトランジスタＭＰ６はいずれもオ
ン状態となり、また第６ＮＭＯＳトランジスタＭＮ６お
よび第５ＰＭＯＳトランジスタＭＰ５はいずれもオフ状
態となる。従って、第６ＰＭＯＳトランジスタＭＰ６の
ドレイン出力（すなわち、ノードＮ４３の電位）は
「Ｈ」レベルとなるので、ＮＯＲゲートＧ４４の出力、
すなわちノードＮ１４の電位は、第２コントロール信号
ＩＮ３のレベルにかかわらず、常に「Ｌ」レベルとな
る。

【０１３３】その際、ノードＮ１３の電位は、インバー
タＧ４５により「Ｈ」レベルに反転される。すなわち、
実施の形態１で第１コントロール信号ＩＮ２が「Ｌ」レ
ベルの時と同じ状態になるので、出力回路部１１ｄのＰ
ＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジス
タＭＮ１１はいずれもオフ状態となる。従って、出力バ
ッファ回路１２ｄは、入出力端子４に対して高インピー
ダンス状態となって、入出力端子４に外部から与えられ
た信号は、損なわれることなく、入力バッファ回路８に
伝達される。

【０１３４】また、第２コントロール信号ＩＮ３が
「Ｈ」レベルの時には、第３ＮＭＯＳトランジスタＭＮ
３および第４ＰＭＯＳトランジスタＭＰ４はいずれもオ
ン状態となり、また第４ＮＭＯＳトランジスタＭＮ４お
よび第３ＰＭＯＳトランジスタＭＰ３はいずれもオフ状
態となる。従って、第４ＰＭＯＳトランジスタＭＰ４の
ドレイン出力（すなわち、ノードＮ４２の電位）は
「Ｈ」レベルとなるので、ノードＮ１４の電位は、第１
コントロール信号ＩＮ２のレベルにかかわらず、常に
「Ｌ」レベルとなる。

【０１３５】そして、ノードＮ１３の電位は、インバー
タＧ４５により「Ｈ」レベルに反転される。この場合
も、出力回路部１１ｄのＰＭＯＳトランジスタＭＰ１１
およびＮＭＯＳトランジスタＭＮ１１はいずれもオフ状
態となり、出力バッファ回路１２ｄは、入出力端子４に
対して高インピーダンス状態となって、入出力端子４に
外部から与えられた信号は、損なわれることなく、入力
バッファ回路８に伝達される。

【０１３６】［出力モード］第１コントロール信号ＩＮ
２が「Ｈ」レベルであり、かつ第２コントロール信号Ｉ
Ｎ３が「Ｌ」レベルの時には、第４ＮＭＯＳトランジス
タＭＮ４および第６ＮＭＯＳトランジスタＭＮ６がオン
状態となり、ノードＮ４２，４３の電位はともに「Ｌ」
レベルとなるので、ノードＮ１３およびノード１４の電
位はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルとなる。
すなわち、実施の形態１で第１コントロール信号ＩＮ２
が「Ｈ」レベル、第２コントロール信号ＩＮ３が「Ｌ」
レベルの時と同じ状態になる。

【０１３７】従って、実施の形態１と同様に、出力信号
ＩＮ１が「Ｌ」レベルの時には、ＰＭＯＳトランジスタ
ＭＰ１１およびＮＭＯＳトランジスタＭＮ１１はそれぞ
れオフ状態およびオン状態となるので、入出力端子４に
は「Ｌ」レベルの信号が出力される。一方、出力信号Ｉ
Ｎ１が「Ｈ」レベルの時には、ＰＭＯＳトランジスタＭ
Ｐ１１およびＮＭＯＳトランジスタＭＮ１１はそれぞれ
オン状態およびオフ状態となるので、入出力端子４には
「Ｈ」レベルの信号が出力される。

【０１３８】実施の形態３によれば、実施の形態１と同
様に、ＮＡＮＤゲートＧ１６およびＮＯＲゲートＧ１７
の出力がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルとな
るのが防止されるので、ＰＭＯＳトランジスタＭＰ１１
とＮＭＯＳトランジスタＭＮ１１が同時にオンするのを
防ぐことができ、貫通電流が流れるのを防止することが
できる。

【０１３９】実施の形態５．図５は、本発明にかかる入
出力回路の実施の形態５を示す回路図である。この入出
力回路が図１の実施の形態１と異なるのは、図１の入力
回路部１０ａの代わりに、入力回路部１０ｅ（図５中、
点線で囲む回路部）を設けた点である。そして、その入
力回路部１０ｅは、出力信号ＩＮ１の入力用の入力端子
１、第１コントロール信号ＩＮ２の入力用の第１コント
ロール端子２、第２コントロール信号ＩＮ３の入力用の
第２コントロール端子３、インバータＧ５１、２入力Ｎ
ＡＮＤゲートＧ５２、６個のＰＭＯＳトランジスタＭＰ
１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６、および
６個のＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，
ＭＮ４，ＭＮ５，ＭＮ６を備えている。

【０１４０】この入力回路部１０ｅにおいて、４個のＰ
ＭＯＳトランジスタＭＰ２，ＭＰ３，ＭＰ５，ＭＰ６お
よび２個のＮＭＯＳトランジスタＭＮ３，ＭＮ６はＶＤ
Ｄ２回路に含まれ、その他のトランジスタおよびゲート
はＶＤＤ１回路に含まれる。なお、図５中、５ａは電源
電位ＶＤＤ１の第１電源端子を表す。

【０１４１】第２コントロール端子３を介して内部回路
から入力された第２コントロール信号ＩＮ３は、インバ
ータＧ５１に入力される。インバータＧ５１の出力信号
は、第１コントロール端子２を介して内部回路から入力
された第１コントロール信号ＩＮ２とともにＮＡＮＤゲ
ートＧ５２に入力される。ＮＡＮＤゲートＧ５２の出力
信号（すなわち、ノードＮ５０の電位）は、第４ＰＭＯ
ＳトランジスタＭＰ４および第４ＮＭＯＳトランジスタ
ＭＮ４のゲート端子にそれぞれ入力される。

【０１４２】第４ＰＭＯＳトランジスタＭＰ４と第４Ｎ
ＭＯＳトランジスタＭＮ４はＣＭＯＳインバータを構成
しており、それらのドレイン端子は、第５ＮＭＯＳトラ
ンジスタＭＮ５のソース端子に共通接続されている。第
４ＰＭＯＳトランジスタＭＰ４および第４ＮＭＯＳトラ
ンジスタＭＮ４のソース端子は、それぞれ第１電源端子
５ａおよび接地端子６に接続されている。第５ＮＭＯＳ
トランジスタＭＮ５のゲート端子は第１電源端子５ａに
接続され、またそのドレイン端子は、第５ＰＭＯＳトラ
ンジスタＭＰ５のドレイン端子とともに、第６ＰＭＯＳ
トランジスタＭＰ６および第６ＮＭＯＳトランジスタＭ
Ｎ６の各ゲート端子に共通接続されている。

【０１４３】第５ＰＭＯＳトランジスタＭＰ５のソース
端子は第２電源端子５に接続され、またそのゲート端子
は、第６ＰＭＯＳトランジスタＭＰ６と第６ＮＭＯＳト
ランジスタＭＮ６との共通接続されたドレイン端子およ
び出力回路部１１ａに接続されている。第６ＰＭＯＳト
ランジスタＭＰ６と第６ＮＭＯＳトランジスタＭＮ６は
ＣＭＯＳインバータを構成しており、それぞれのソース
端子は、第２電源端子５および接地端子６に接続されて
おり、またその出力信号は、出力回路部１１ａのインバ
ータＧ１５およびＮＯＲゲートＧ１７に入力される。Ｍ
Ｐ４，ＭＰ５，ＭＰ６，ＭＮ４，ＭＮ５，ＭＮ６からな
るトランジスタ組は、信号レベル変換回路を構成してい
る。

【０１４４】一方、入力端子１を介して内部回路から入
力された出力信号ＩＮ１は、ＣＭＯＳインバータを構成
する第１ＰＭＯＳトランジスタＭＰ１および第１ＮＭＯ
ＳトランジスタＭＮ１のゲート端子にそれぞれ入力さ
れ、それらのドレイン端子は、第２ＮＭＯＳトランジス
タＭＮ２のソース端子に共通接続されている。第１ＰＭ
ＯＳトランジスタＭＰ１および第１ＮＭＯＳトランジス
タＭＮ１のソース端子は、それぞれ第１電源端子５ａお
よび接地端子６に接続されている。第２ＮＭＯＳトラン
ジスタＭＮ２のゲート端子は第１電源端子５ａに接続さ
れ、またそのドレイン端子は、第２ＰＭＯＳトランジス
タＭＰ２のドレイン端子とともに、ＣＭＯＳインバータ
を構成する第３ＰＭＯＳトランジスタＭＰ３および第３
ＮＭＯＳトランジスタＭＮ３の各ゲート端子に共通接続
されている。

【０１４５】第２ＰＭＯＳトランジスタＭＰ２のソース
端子は第２電源端子５に接続され、またそのゲート端子
は、第３ＰＭＯＳトランジスタＭＰ３と第３ＮＭＯＳト
ランジスタＭＮ３との共通接続されたドレイン端子およ
び出力回路部１１ａに接続されている。第３ＰＭＯＳト
ランジスタＭＰ３および第３ＮＭＯＳトランジスタＭＮ
３のそれぞれのソース端子は、第２電源端子５および接
地端子６に接続されており、またその出力信号は、出力
回路部１１ａのＮＡＮＤゲートＧ１６およびＮＯＲゲー
トＧ１７に入力される。ＭＰ１，ＭＰ２，ＭＰ３，ＭＮ
１，ＭＮ２，ＭＮ３からなるトランジスタ組は、信号レ
ベル変換回路を構成している。

【０１４６】実施の形態５においては、入力回路部１０
ｅの４個のＰＭＯＳトランジスタＭＰ２，ＭＰ３，ＭＰ
５，ＭＰ６、２個のＮＭＯＳトランジスタＭＮ３，ＭＮ
６のゲート絶縁膜は、出力回路部１１ａに含まれるＭＯ
Ｓトランジスタとともに、２個のＰＭＯＳトランジスタ
ＭＰ１，ＭＰ４、４個のＮＭＯＳトランジスタＭＮ１，
ＭＮ２，ＭＮ４，ＭＮ５、インバータＧ５１およびＮＡ
ＮＤゲートＧ５２をそれぞれ構成するＭＯＳトランジス
タのゲート絶縁膜よりも厚くなるように形成されてお
り、それによって絶縁破壊の発生を回避している。な
お、出力回路部１１ａの構成は実施の形態１と同じであ
るので、図１と同じ符号を付して説明を省略する。

【０１４７】つぎに、図５に示す構成の入出力回路の作
用について、入力モードおよび出力モードに分けて説明
する。

【０１４８】［入力モード］第１コントロール信号ＩＮ
２が「Ｌ」レベルの時、ＮＡＮＤゲートＧ５２の出力
（すなわち、ノードＮ５０の電位）は、第２コントロー
ル信号ＩＮ３のレベルにかかわらず、常に「Ｈ」レベル
となる。従って、第４ＰＭＯＳトランジスタＭＰ４およ
び第４ＮＭＯＳトランジスタＭＮ４は、それぞれオフ状
態およびオン状態となり、その出力は「Ｌ」レベルとな
るので、第６ＰＭＯＳトランジスタＭＰ６および第６Ｎ
ＭＯＳトランジスタＭＮ６は、それぞれオン状態および
オフ状態となる。それによって、その出力、すなわち、
ノードＮ１３の電位が「Ｈ」レベルとなり、それがイン
バータＧ１５により反転されるので、ノードＮ１４の電
位は「Ｌ」レベルとなる。これは、実施の形態１で第１
コントロール信号ＩＮ２が「Ｌ」レベルの時と同じであ
る。

【０１４９】従って、出力回路部１１ａのＰＭＯＳトラ
ンジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１
はいずれもオフ状態となり、出力バッファ回路１２ｅ
は、入出力端子４に対して高インピーダンス状態となる
ので、入出力端子４に外部から与えられた信号は、損な
われることなく、入力バッファ回路８に伝達される。

【０１５０】また、第２コントロール信号ＩＮ３が
「Ｈ」レベルであれば、それがインバータＧ５１により
「Ｌ」レベルに反転されるので、第１コントロール信号
ＩＮ２のレベルにかかわらず、ノードＮ５０の電位は、
常に「Ｈ」レベルとなるので、出力信号ＩＮ１のレベル
にかかわらず、出力バッファ回路１２ｅは、入出力端子
４に対して高インピーダンス状態となり、入出力端子４
に外部から与えられた信号は、損なわれることなく、入
力バッファ回路８に伝達される。

【０１５１】［出力モード］第１コントロール信号ＩＮ
２が「Ｈ」レベルであり、かつ第２コントロール信号Ｉ
Ｎ３が「Ｌ」レベルの時には、ＮＡＮＤゲートＧ５２の
入力はともに「Ｈ」レベルとなるので、ノード５０の電
位は「Ｌ」レベルとなる。従って、第４ＰＭＯＳトラン
ジスタＭＰ４のゲート入力が「Ｌ」レベルとなり、第６
ＮＭＯＳトランジスタＭＮ６のゲート入力が「Ｈ」レベ
ルとなるので、第４ＰＭＯＳトランジスタＭＰ４および
第６ＮＭＯＳトランジスタＭＮ６がオン状態となる。す
なわち、ノードＮ１３およびノードＮ１４の電位がそれ
ぞれ「Ｌ」レベルおよび「Ｈ」レベルとなり、実施の形
態１で第１コントロール信号ＩＮ２が「Ｈ」レベル、第
２コントロール信号ＩＮ３が「Ｌ」レベルの時と同じ状
態になる。

【０１５２】従って、実施の形態１と同様に、ＮＯＲゲ
ートＧ１７およびＮＡＮＤゲートＧ１６の出力は、それ
ぞれ出力信号ＩＮ１の電位レベルにより決まるノード１
２の電位レベルに依存している。出力信号ＩＮ１が
「Ｌ」レベルの時には、第１ＰＭＯＳトランジスタＭＰ
１のゲート入力が「Ｌ」レベルとなり、第３ＮＭＯＳト
ランジスタＭＮ３のゲート入力が「Ｈ」レベルとなるの
で、第１ＰＭＯＳトランジスタＭＰ１および第３ＮＭＯ
ＳトランジスタＭＮ３がオン状態となる。従って、ノー
ドＮ１２の電位は「Ｌ」レベルとなる。

【０１５３】この時、ＮＯＲゲートＧ１７およびＮＡＮ
ＤゲートＧ１６の出力はともに「Ｈ」レベルとなるの
で、ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトラ
ンジスタＭＮ１１はそれぞれオフ状態およびオン状態と
なり、入出力端子４には「Ｌ」レベルの信号が出力され
る。一方、出力信号ＩＮ１が「Ｈ」レベルの時には、そ
れとは逆に、ＰＭＯＳトランジスタＭＰ１１およびＮＭ
ＯＳトランジスタＭＮ１１はそれぞれオン状態およびオ
フ状態となるので、入出力端子４には「Ｈ」レベルの信
号が出力される。

【０１５４】実施の形態５によれば、実施の形態１と同
様に、ＮＡＮＤゲートＧ１６およびＮＯＲゲートＧ１７
の出力がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルとな
るのが防止されるので、ＰＭＯＳトランジスタＭＰ１１
とＮＭＯＳトランジスタＭＮ１１が同時にオンするのを
防ぐことができ、貫通電流が流れるのを防止することが
できる。

【０１５５】実施の形態６．図６は、本発明にかかる入
出力回路の実施の形態６を示す回路図である。この入出
力回路は、図５の実施の形態５の出力回路部１１ａから
インバータＧ１５をなくし、そのインバータＧ１５の出
力信号の代わりに、入力回路部１０ｆ（図６中、点線で
囲む回路部）の第６ＰＭＯＳトランジスタＭＰ６および
第６ＮＭＯＳトランジスタＭＮ６よりなるＣＭＯＳイン
バータの入力信号を、出力回路部１１ｆ（図６中、一点
鎖線で囲む回路部）のＮＡＮＤゲートＧ１６に入力させ
るようにしたものである。その他の構成は実施の形態５
と同じであるので、詳細な説明を省略する。

【０１５６】つぎに、図６に示す構成の入出力回路の作
用について、入力モードおよび出力モードに分けて説明
する。

【０１５７】［入力モード］第１コントロール信号ＩＮ
２が「Ｌ」レベルの時、ＮＡＮＤゲートＧ５２の出力
（すなわち、ノードＮ５０の電位）は、第２コントロー
ル信号ＩＮ３のレベルにかかわらず、常に「Ｈ」レベル
となる。従って、第４ＰＭＯＳトランジスタＭＰ４およ
び第４ＮＭＯＳトランジスタＭＮ４は、それぞれオフ状
態およびオン状態となり、その出力（すなわち、」ノー
ドＮ１４の電位）は「Ｌ」レベルとなるので、第６ＰＭ
ＯＳトランジスタＭＰ６および第６ＮＭＯＳトランジス
タＭＮ６は、それぞれオン状態およびオフ状態となる。
それによって、その出力、すなわち、ノードＮ１３の電
位は「Ｈ」レベルとなる。これは、実施の形態５（すな
わち、実施の形態１）で第１コントロール信号ＩＮ２が
「Ｌ」レベルの時と同じである。

【０１５８】従って、出力回路部１１ｆのＰＭＯＳトラ
ンジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１
はいずれもオフ状態となり、出力バッファ回路１２ｆ
は、入出力端子４に対して高インピーダンス状態となる
ので、入出力端子４に外部から与えられた信号は、損な
われることなく、入力バッファ回路８に伝達される。

【０１５９】また、第２コントロール信号ＩＮ３が
「Ｈ」レベルであれば、それがインバータＧ５１により
「Ｌ」レベルに反転されるので、第１コントロール信号
ＩＮ２のレベルにかかわらず、ノードＮ５０の電位は、
常に「Ｈ」レベルとなるので、出力信号ＩＮ１のレベル
にかかわらず、出力バッファ回路１２ｆは、入出力端子
４に対して高インピーダンス状態となり、入出力端子４
に外部から与えられた信号は、損なわれることなく、入
力バッファ回路８に伝達される。

【０１６０】［出力モード］第１コントロール信号ＩＮ
２が「Ｈ」レベルであり、かつ第２コントロール信号Ｉ
Ｎ３が「Ｌ」レベルの時には、ＮＡＮＤゲートＧ５２の
入力はともに「Ｈ」レベルとなるので、ノード５０の電
位は「Ｌ」レベルとなる。従って、第４ＰＭＯＳトラン
ジスタＭＰ４のゲート入力が「Ｌ」レベルとなり、第６
ＮＭＯＳトランジスタＭＮ６のゲート入力が「Ｈ」レベ
ルとなるので、第４ＰＭＯＳトランジスタＭＰ４および
第６ＮＭＯＳトランジスタＭＮ６がオン状態となる。す
なわち、ノードＮ１３およびノードＮ１４の電位がそれ
ぞれ「Ｌ」レベルおよび「Ｈ」レベルとなり、実施の形
態５（すなわち、実施の形態１）で第１コントロール信
号ＩＮ２が「Ｈ」レベル、第２コントロール信号ＩＮ３
が「Ｌ」レベルの時と同じ状態になる。

【０１６１】従って、実施の形態５（すなわち、実施の
形態１）と同様に、ＮＯＲゲートＧ１７およびＮＡＮＤ
ゲートＧ１６の出力は、それぞれ出力信号ＩＮ１の電位
レベルにより決まるノード１２の電位レベルに依存して
いる。出力信号ＩＮ１が「Ｌ」レベルの時には、第１Ｐ
ＭＯＳトランジスタＭＰ１のゲート入力が「Ｌ」レベル
となり、第３ＮＭＯＳトランジスタＭＮ３のゲート入力
が「Ｈ」レベルとなるので、第１ＰＭＯＳトランジスタ
ＭＰ１および第３ＮＭＯＳトランジスタＭＮ３がオン状
態となる。従って、ノードＮ１２の電位は「Ｌ」レベル
となる。

【０１６２】この時、ＮＯＲゲートＧ１７およびＮＡＮ
ＤゲートＧ１６の出力はともに「Ｈ」レベルとなるの
で、ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトラ
ンジスタＭＮ１１はそれぞれオフ状態およびオン状態と
なり、入出力端子４には「Ｌ」レベルの信号が出力され
る。一方、出力信号ＩＮ１が「Ｈ」レベルの時には、そ
れとは逆に、ＰＭＯＳトランジスタＭＰ１１およびＮＭ
ＯＳトランジスタＭＮ１１はそれぞれオン状態およびオ
フ状態となるので、入出力端子４には「Ｈ」レベルの信
号が出力される。

【０１６３】実施の形態６によれば、実施の形態５（す
なわち、実施の形態１）と同様に、ＮＡＮＤゲートＧ１
６およびＮＯＲゲートＧ１７の出力がそれぞれ「Ｌ」レ
ベルおよび「Ｈ」レベルとなるのが防止されるので、Ｐ
ＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭ
Ｎ１１が同時にオンするのを防ぐことができ、貫通電流
が流れるのを防止することができる。

【０１６４】なお、本発明においては、入力回路部内の
信号レベル変換回路の前段回路部分、信号レベル変換回
路、および出力最終段の回路は、上記各実施の形態の構
成に限らない。

【０１６５】

【発明の効果】以上、説明したとおり、本発明によれ
ば、信号レベル変換回路から出力された第２の信号が
「Ｈ」レベルの時には、信号レベル変換回路から出力さ
れた第１の信号の電位レベルにかかわらず、ＮＡＮＤゲ
ートおよびＮＯＲゲートの出力はそれぞれ「Ｈ」レベル
および「Ｌ」レベルとなり、第１の出力素子および第２
の出力素子はともに高インピーダンスとなる。また、第
２の信号が「Ｌ」レベルの時、第１の信号が「Ｈ」レベ
ルであればＮＡＮＤゲートおよびＮＯＲゲートの出力は
ともに「Ｌ」レベルとなり、第１の出力素子のみが所定
の電位レベルの信号を出力し、また第１の信号が「Ｌ」
レベルであればＮＡＮＤゲートおよびＮＯＲゲートの出
力はともに「Ｈ」レベルとなり、第２の出力素子のみが
所定の電位レベルの信号を出力する。従って、第１の出
力素子と第２の出力素子とが同時に出力状態となるのを
防ぐことができるので、第１の出力素子および第２の出
力素子からなる出力段に貫通電流が流れるのを防止する
ことができる。

【０１６６】つぎの発明によれば、信号レベル変換回路
から出力された第２の信号および第３の信号のうちの少
なくとも一方が「Ｌ」レベルの時には、信号レベル変換
回路から出力された第１の信号の電位レベルにかかわら
ず、ＮＡＮＤゲートおよびＮＯＲゲートの出力はそれぞ
れ「Ｈ」レベルおよび「Ｌ」レベルとなり、第１の出力
素子および第２の出力素子はともに高インピーダンスと
なる。また、また第２の信号および第３の信号がともに
「Ｈ」レベルの時、第１の信号が「Ｈ」レベルであれば
ＮＡＮＤゲートおよびＮＯＲゲートの出力はともに
「Ｌ」レベルとなり、第１の出力素子のみが所定の電位
レベルの信号を出力し、また第１の信号が「Ｌ」レベル
であればＮＡＮＤゲートおよびＮＯＲゲートの出力はと
もに「Ｈ」レベルとなり、第２の出力素子のみが所定の
電位レベルの信号を出力する。従って、第１の出力素子
と第２の出力素子とが同時に出力状態となるのを防ぐこ
とができるので、第１の出力素子および第２の出力素子
からなる出力段に貫通電流が流れるのを防止することが
できる。

【０１６７】つぎの発明によれば、信号レベル変換回路
から出力された第２の信号および第３の信号のうちの少
なくとも一方が「Ｈ」レベルの時には、信号レベル変換
回路から出力された第１の信号の電位レベルにかかわら
ず、ＮＡＮＤゲートおよびＮＯＲゲートの出力はそれぞ
れ「Ｈ」レベルおよび「Ｌ」レベルとなり、第１の出力
素子および第２の出力素子はともに高インピーダンスと
なる。また、また第２の信号および第３の信号がともに
「Ｌ」レベルの時、第１の信号が「Ｈ」レベルであれば
ＮＡＮＤゲートおよびＮＯＲゲートの出力はともに
「Ｌ」レベルとなり、第１の出力素子のみが所定の電位
レベルの信号を出力し、また第１の信号が「Ｌ」レベル
であればＮＡＮＤゲートおよびＮＯＲゲートの出力はと
もに「Ｈ」レベルとなり、第２の出力素子のみが所定の
電位レベルの信号を出力する。従って、第１の出力素子
と第２の出力素子とが同時に出力状態となるのを防ぐこ
とができるので、第１の出力素子および第２の出力素子
からなる出力段に貫通電流が流れるのを防止することが
できる。

【０１６８】つぎの発明によれば、信号レベル変換回路
から出力された第２の信号が「Ｈ」レベル、すなわち第
３の信号が「Ｌ」レベルの時には、信号レベル変換回路
から出力された第１の信号の電位レベルにかかわらず、
ＮＡＮＤゲートおよびＮＯＲゲートの出力はそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルとなり、第１の出力素
子および第２の出力素子はともに高インピーダンスとな
る。また、第２の信号が「Ｌ」レベル、すなわち第３の
信号が「Ｈ」レベルの時、第１の信号が「Ｈ」レベルで
あればＮＡＮＤゲートおよびＮＯＲゲートの出力はとも
に「Ｌ」レベルとなり、第１の出力素子のみが所定の電
位レベルの信号を出力し、また第１の信号が「Ｌ」レベ
ルであればＮＡＮＤゲートおよびＮＯＲゲートの出力は
ともに「Ｈ」レベルとなり、第２の出力素子のみが所定
の電位レベルの信号を出力する。従って、第１の出力素
子と第２の出力素子とが同時に出力状態となるのを防ぐ
ことができるので、第１の出力素子および第２の出力素
子からなる出力段に貫通電流が流れるのを防止すること
ができる。

【図面の簡単な説明】

【図１】 本発明にかかる入出力回路の実施の形態１を
示す回路図である。

【図２】 本発明にかかる入出力回路の実施の形態２を
示す回路図である。

【図３】 本発明にかかる入出力回路の実施の形態３を
示す回路図である。

【図４】 本発明にかかる入出力回路の実施の形態４を
示す回路図である。

【図５】 本発明にかかる入出力回路の実施の形態５を
示す回路図である。

【図６】 本発明にかかる入出力回路の実施の形態６を
示す回路図である。

【図７】 従来における入出力回路の概略構成を示す回
路図である。

【図８】 従来における入出力回路の別の概略構成を示
す回路図である。

【符号の説明】

Ｇ１５，Ｇ４５ インバータ、Ｇ１６，Ｇ３４ ＮＡＮ
Ｄゲート、Ｇ１７，Ｇ４４ ＮＯＲゲート、ＭＰ１〜Ｍ
Ｐ６，ＭＮ１〜ＭＮ６ ＭＯＳトランジスタ（信号レベ
ル変換回路）、ＭＰ１１ ＰＭＯＳトランジスタ（第１
の出力素子）、ＭＮ１１ ＮＭＯＳトランジスタ（第２
の出力素子）。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年５月２１日（１９９９．５．２
１）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】第３ＰＭＯＳトランジスタＭＰ３のドレイ
ン端子は、第４ＰＭＯＳトランジスタＭＰ４のゲート端
子に接続されている。一方、第４ＰＭＯＳトランジスタ
ＭＰ４のドレイン端子は、第３ＰＭＯＳトランジスタＭ
Ｐ３のゲート端子に接続されているとともに、ノードＮ
７６を介して出力回路部１１ｇにも接続されている。こ
れら第３および第４のＰＭＯＳおよびＮＭＯＳからなる
一対のＣＭＯＳも、ＬＳＩ内部回路から出力された第１
電源電位ＶＤＤ１レベルの信号を、第２電源電位ＶＤＤ
２レベルの信号にレベル変換するためのラッチ型の信号
レベル変換回路を構成している。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００４３

【補正方法】変更

【補正内容】

【００４３】ここで、５個のＰＭＯＳトランジスタＭＰ
２，ＭＰ３，ＭＰ５，ＭＰ６，ＭＰ１１、３個のＮＭＯ
ＳトランジスタＭＮ３，ＭＮ６，ＭＮ１１、および出力
回路部１１ｈの４個のインバータＧ８６，Ｇ８７，Ｇ８
８，Ｇ８９をそれぞれ構成するＭＯＳトランジスタのゲ
ート絶縁膜は、２個のＰＭＯＳトランジスタＭＰ１，Ｍ
Ｐ４、４個のＮＭＯＳトランジスタＭＮ１，ＭＮ２，Ｍ
Ｎ４，ＭＮ５、２個のインバータＧ８１，Ｇ８３、２個
のＮＯＲゲートＧ８２，Ｇ８５、およびＮＡＮＤゲート
Ｇ８４をそれぞれ構成するＭＯＳトランジスタのゲート
絶縁膜よりも厚くなるように形成されており、それによ
って絶縁破壊を回避している。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０１３８

【補正方法】変更

【補正内容】

【０１３８】実施の形態４によれば、実施の形態１と同
様に、ＮＡＮＤゲートＧ１６およびＮＯＲゲートＧ１７
の出力がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルとな
るのが防止されるので、ＰＭＯＳトランジスタＭＰ１１
とＮＭＯＳトランジスタＭＮ１１が同時にオンするのを
防ぐことができ、貫通電流が流れるのを防止することが
できる。

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX27 AX54 AX64 BX16 CX27 DX22 DX56 DX72 DX83 EX07 EX21 EY21 EZ00 EZ07 EZ25 FX13 FX17 FX35 GX01 5J056 AA01 AA04 AA11 BB19 BB47 CC00 DD13 DD28 FF10 GG04 GG12

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の電位レベルの信号を第２の電位レ
   ベルの信号に変換して、第２の電位または接地電位であ
   る第１の信号、および第２の電位または接地電位である
   第２の信号を出力する信号レベル変換回路と、 前記第２の信号が入力されるインバータと、 前記第１の信号、および前記インバータの出力信号が入
   力されるＮＡＮＤゲートと、 前記第１の信号および前記第２の信号が入力されるＮＯ
   Ｒゲートと、 接地電位レベルの信号が入力されると所定の電位レベル
   の信号を出力し、一方、第２の電位レベルの信号が入力
   されると高インピーダンスとなり、かつ前記ＮＡＮＤゲ
   ートから出力される信号と同じ電位レベルの信号が入力
   される第１の出力素子と、 第２の電位レベルの信号が入力されると所定の電位レベ
   ルの信号を出力し、一方、接地電位レベルの信号が入力
   されると高インピーダンスとなり、かつ前記ＮＯＲゲー
   トから出力される信号と同じ電位レベルの信号が入力さ
   れる第２の出力素子と、 を具備することを特徴とする入出力回路。
2. 【請求項２】 第１の電位レベルの信号を第２の電位レ
   ベルの信号に変換して、第２の電位または接地電位であ
   る第１の信号、第２の電位または接地電位である第２の
   信号、および第２の電位または接地電位である第３の信
   号を出力する信号レベル変換回路と、 前記第２の信号と前記第３の信号が入力される第１のＮ
   ＡＮＤゲートと、 前記第１のＮＡＮＤゲートの出力信号が入力されるイン
   バータと、 前記第１の信号、および前記インバータの出力信号が入
   力される第２のＮＡＮＤゲートと、 前記第１の信号および前記第１のＮＡＮＤゲートの出力
   信号が入力されるＮＯＲゲートと、 接地電位レベルの信号が入力されると所定の電位レベル
   の信号を出力し、一方、第２の電位レベルの信号が入力
   されると高インピーダンスとなり、かつ前記第２のＮＡ
   ＮＤゲートから出力される信号と同じ電位レベルの信号
   が入力される第１の出力素子と、 第２の電位レベルの信号が入力されると所定の電位レベ
   ルの信号を出力し、一方、接地電位レベルの信号が入力
   されると高インピーダンスとなり、かつ前記ＮＯＲゲー
   トから出力される信号と同じ電位レベルの信号が入力さ
   れる第２の出力素子と、 を具備することを特徴とする入出力回路。
3. 【請求項３】 第１の電位レベルの信号を第２の電位レ
   ベルの信号に変換して、第２の電位または接地電位であ
   る第１の信号、第２の電位または接地電位である第２の
   信号、および第２の電位または接地電位である第３の信
   号を出力する信号レベル変換回路と、 前記第２の信号と前記第３の信号が入力される第１のＮ
   ＯＲゲートと、 前記第１の信号および前記第１のＮＯＲゲートの出力信
   号が入力されるＮＡＮＤゲートと、 前記第１のＮＯＲゲートの出力信号が入力されるインバ
   ータと、 前記第１の信号、および前記インバータの出力信号が入
   力される第２のＮＯＲゲートと、 接地電位レベルの信号が入力されると所定の電位レベル
   の信号を出力し、一方、第２の電位レベルの信号が入力
   されると高インピーダンスとなり、かつ前記ＮＡＮＤゲ
   ートから出力される信号と同じ電位レベルの信号が入力
   される第１の出力素子と、 第２の電位レベルの信号が入力されると所定の電位レベ
   ルの信号を出力し、一方、接地電位レベルの信号が入力
   されると高インピーダンスとなり、かつ前記第２のＮＯ
   Ｒゲートから出力される信号と同じ電位レベルの信号が
   入力される第２の出力素子と、 を具備することを特徴とする入出力回路。
4. 【請求項４】 第１の電位レベルの信号を第２の電位レ
   ベルの信号に変換して、第２の電位または接地電位であ
   る第１の信号、第２の電位または接地電位である第２の
   信号、およびその第２の信号と反対の電位レベルの第３
   の信号を出力する信号レベル変換回路と、 前記第１の信号および前記第３の信号が入力されるＮＡ
   ＮＤゲートと、 前記第１の信号および前記第２の信号が入力されるＮＯ
   Ｒゲートと、 接地電位レベルの信号が入力されると所定の電位レベル
   の信号を出力し、一方、第２の電位レベルの信号が入力
   されると高インピーダンスとなり、かつ前記ＮＡＮＤゲ
   ートから出力される信号と同じ電位レベルの信号が入力
   される第１の出力素子と、 第２の電位レベルの信号が入力されると所定の電位レベ
   ルの信号を出力し、一方、接地電位レベルの信号が入力
   されると高インピーダンスとなり、かつ前記ＮＯＲゲー
   トから出力される信号と同じ電位レベルの信号が入力さ
   れる第２の出力素子と、 を具備することを特徴とする入出力回路。