JPH11317656A - 入力回路 - Google Patents

入力回路

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JPH11317656A
JPH11317656A JP10123466A JP12346698A JPH11317656A JP H11317656 A JPH11317656 A JP H11317656A JP 10123466 A JP10123466 A JP 10123466A JP 12346698 A JP12346698 A JP 12346698A JP H11317656 A JPH11317656 A JP H11317656A
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JP
Japan
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input
gate
input terminal
state
terminal
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JP10123466A
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Toshihide Nagatome
俊秀 永留
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
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Abstract

(57)【要約】 【課題】 外部より貫通電流が流入するのを防止でき、
かつ入力部の信号レベルの変化に起因する内部回路の誤
動作の防止を図る。 【解決手段】 外部より信号が入力される入力端子１０
０に入力端が接続されると共に、入力された制御信号に
応じて外部より入力された信号の通過を許可または禁止
するゲート１０と、該ゲートの出力を保持し、内部回路
に接続される内部入力端子に出力するラッチ回路２０と
を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ等の入力回路に関する。
【０００２】
【従来の技術】一般にマイクロコンピュータ等の入力回
路は、リセット時及びクロックを停止した低消費電力モ
ード時（ＳＴＯＰモード時）に外部からの入力信号が無
い状態、すなわち入力端子がハイインピーダンス状態で
も装置の内部回路に貫通電流が流れないように、例え
ば、図１１に示すような回路構成がとられていた。同図
に示すように外部からの信号が入力される入力端子１０
０と内部回路へ信号が入力される内部入力端子１０２と
の間に設けられた入力回路は、入力端子１００に一方の
入力端が接続され他方の入力端にゲート制御信号Ｅが入
力されるＮＡＮＤゲート５０と、ＮＡＮＤゲート５０の
出力信号を反転し、内部入力端子１０２に入力するイン
バータ５２とから構成されている。ゲート制御信号Ｅは
外部から入力端子１００を介して内部入力端子１０２に
入力される信号の入力を許可しまたは禁止する制御信号
であり、この制御信号がハイレベルの時は入力を許可
し、ローレベルの時は入力を禁止するとともに、入力端
子１００がハイインピーダンス状態であってもＮＡＮＤ
ゲート５０には、貫通電流が流れないようになってい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
成の入力回路では、入力制御信号Ｅをローレベルにして
外部からの信号入力を禁止すると、内部入力端子１０２
はローレベルに固定されるために図１２に示すように外
部からの信号入力を禁止する期間の前後において外部か
ら入力端子１００に入力される信号レベルがハイレベル
である場合には、信号入力を禁止する期間の前後におい
て内部入力端子１０２に信号レベルの変化が生じるた
め、内部入力端子１０２を使用する内部回路の構成によ
っては、誤動作が生じるという問題があった。
【０００４】本発明はこのような事情に鑑みてなされた
ものであり、外部より貫通電流が流入するのを防止で
き、かつ入力部の信号レベルの変化に起因する内部回路
の誤動作の防止を図った入力回路を提供することを目的
とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、外部より信号が入力される
入力端子に入力端が接続されると共に、入力された制御
信号に応じて外部より入力された信号の通過を許可また
は禁止するゲートと、該ゲートの出力を保持し、内部回
路に接続される内部入力端子に出力するラッチ回路とを
有することを特徴とする。
【０００６】請求項１に記載の発明によれば、ゲートが
制御信号により入力が禁止されている入力禁止状態では
入力端子がハイインピーダンス状態になってもゲートに
より貫通電流の内部入力端子への流入が阻止され、また
ゲートが入力禁止状態ではラッチ回路により入力禁止直
前の信号レベルが保持されるので内部入力端子において
入力禁止期間の前後において不要な信号レベルの変化が
生じるのを防止でき、それ故不要な信号レベルの変化に
起因する内部回路の誤動作を防止することができる。
【０００７】請求項２に記載の発明は、請求項１に記載
の入力回路において、前記ゲートはスリーステートゲー
トであり、前記ラッチ回路は、前記スリーステートゲー
トの出力端に入力端が接続され、内部入力端子に出力端
が接続される第１のインバータと、該第１のインバータ
の出力端に入力端が接続され、該第１のインバータの入
力端に出力端が接続される第２のインバータとを有する
ことを特徴とする。
【０００８】請求項２に記載の発明によれば、スリース
テートゲートの出力端と第２のインバータの出力端とを
接続するように構成したので、請求項１に記載の発明の
効果に加えて、スリーステートゲートが入力許可状態で
は外部より入力端子から入力される信号に対してシュミ
ット特性を持たせることができ、ノイズに対して影響を
受けにくい入力回路が得られる、という効果が有る。
【０００９】請求項３に記載の発明は、請求項１に記載
の入力回路において、前記ゲートは第１のスリーステー
トゲートであり、前記ラッチ回路は、前記第１のスリー
ステートゲートの出力端に入力端が接続され、内部入力
端子に出力端が接続されるインバータと、該インバータ
の出力端に入力端が接続され、該インバータの入力端に
出力端が接続される第２のスリーステートゲートとを有
することを特徴とする。
【００１０】請求項３に記載の発明によれば、請求項２
に記載の入力回路における第２のインバータの代わりに
第２のスリーステートゲートを設けるように構成したの
で、請求項１に記載の発明の効果に加えて、入力許可状
態では第２のスリーステートゲートの出力をハイインピ
ーダンス状態にすることにより、入力端子より内部入力
端子への信号遅延を小さくすることができると共に、消
費電流を少なくすることができるという効果が得られ
る。
【００１１】請求項４に記載の発明は、請求項１に記載
の入力回路において、前記ラッチ回路は、初期動作時に
内部入力端子における電圧レベルを一定に固定するリセ
ット機能を有することを特徴とする。
【００１２】請求項４に記載の発明によれば、ラッチ回
路にリセット機能を持たせるように構成したので、請求
項１に記載の発明の効果に加えて、初期動作時に内部入
力端子に接続される内部回路を初期化することが可能に
なるという効果が得られる。
【００１３】請求項５に記載の発明は、請求項１に記載
の入力回路において、前記ゲートはスリーステートゲー
トであり、前記ラッチ回路は、前記スリーステートゲー
トの出力端が一方の入力端に接続され他方の入力端にリ
セット信号が入力され、出力端が前記内部入力端子に接
続される論理ゲートと、該論理ゲートの出力端に入力端
が接続され該論理ゲートの前記一方の入力端に出力端が
接続されるインバータとを有することを特徴とする。
【００１４】請求項６に記載の発明は、請求項１に記載
の入力回路において、前記ゲートは、第１のトランスフ
ァーゲートであり、前記ラッチ回路は、前記第１のトラ
ンスファゲートの出力端に一方の入力端が接続され他方
の入力端にリセット信号が入力される論理ゲートと、該
論理ゲートの出力端に入力端が接続され出力端が前記内
部入力端子に接続されるインバータと、該インバータの
出力端と前記論理ゲートの前記一方の入力端との間に接
続される第２のトランスファゲートとを有することを特
徴とする。
【００１５】請求項５、６に記載の発明によれば、リセ
ット信号が入力される論理ゲートによりリセット機能を
実現するようにしたので、請求項１に記載の発明の効果
に加えて、初期動作時に内部入力端子に接続される内部
回路を所定の電圧レベルに初期化することが可能になる
という効果が得られる。
【００１６】更に請求項６に記載の発明によれば、請求
項３に記載の入力回路の第１、第２のスリーステートゲ
ートの代わりに第１、第２のトランスファゲートを設け
るようにしたので、少ないトランジスタ数で入力回路を
構成することができ、部品点数の低減が図れる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１に本発明の第１の実施
の形態に係る入力回路の構成を示す。同図において、入
力回路はスリーステートゲート１０と、ラッチ回路２０
とから構成されている。外部より信号が入力される入力
端子１００にスリーステートゲート１０の入力端が接続
されており、スリーステートゲート１０の出力端はイン
バータ２２の入力端に接続されている。またインバータ
２２の出力端は内部回路と接続される内部入力端子１０
２に接続されている。インバータ２４はその入力端がイ
ンバータ２２の出力端に接続され、出力端がインバータ
２２の入力端に接続されている。スリーステートゲート
１０は本発明のゲートに相当し、インバータ２２、２４
はそれぞれ、本発明の第１、第２のインバータに相当す
る。
【００１８】図１に示す入力回路の具体的構成を図２に
示す。同図においてスリーステートゲート１０はＰＭＯ
ＳトランジスタＰ１，Ｐ２，ＮＭＯＳトランジスタＮ
１，Ｎ２からなり、ＰＭＯＳトランジスタＰ１のソース
は電源ラインＶDDに接続され、ドレインはＰＭＯＳトラ
ンジスタＰ２のソースに接続されている。ＰＭＯＳトラ
ンジスタＰ２のドレインはＮＭＯＳトランジスタＮ１の
ドレインに接続され、ＰＭＯＳトランジスタＰ２のゲー
トはＮＭＯＳトランジスタＮ１のゲート及び入力端子１
００に接続されている。
【００１９】ＮＭＯＳトランジスタＮ１のソースはＮＭ
ＯＳトランジスタＮ２のドレインに接続され、ＮＭＯＳ
トランジスタＮ２のソースは接地されている。またＮＭ
ＯＳトランジスタＮ２のゲートにはゲート制御信号Ｅ
が、ＰＭＯＳトランジスタＰ１のゲートにはゲート制御
信号Ｅを反転した信号であるゲート制御信号ＥＮが入力
されるようになっている。
【００２０】またラッチ回路２０はＰＭＯＳトランジス
タＰ３，ＮＭＯＳトランジスタＮ３からなるインバータ
２２と、ＰＭＯＳトランジスタＰ４，ＮＭＯＳトランジ
スタＮ４からなるインバータ２４とからなり、ＰＭＯＳ
トランジスタＰ３のソースは電源ラインＶDDに接続さ
れ、ドレインはＮＭＯＳトランジスタＮ３のドレインに
接続され、ゲートはＮＭＯＳトランジスタＮ３のゲート
に接続されている。
【００２１】ＮＭＯＳトランジスタＮ３のドレインは内
部入力端子１０２に接続され、ＮＭＯＳトランジスタＮ
３のソースは接地されている。更にＰＭＯＳトランジス
タＰ４のソースは電源ラインＶDDに接続され、ドレイン
はＮＭＯＳトランジスタＮ４のドレインに接続され、ゲ
ートはＮＭＯＳトランジスタＮ４のゲートに接続され、
ＮＭＯＳトランジスタＮ４のソースは接地されている。
そしてＰＭＯＳトランジスタＰ３のドレインはＮＭＯＳ
トランジスタＮ４のゲートに接続され、ＰＭＯＳトラン
ジスタＰ３のゲートはＰＭＯＳトランジスタＰ４のドレ
イン及びＰＭＯＳトランジスタＰ２のドレインに接続さ
れている。
【００２２】上記構成において、ゲート制御信号Ｅをハ
イレベル、ゲート制御信号ＥＮをローレベルにしてスリ
ーステートゲート１０を入力許可状態となるように動作
させると、外部より入力端子１００に入力された信号が
内部入力端子１０２に送出されると共に、その信号レベ
ルがラッチ回路２０により保持される。
【００２３】したがって、図３に示すように入力禁止期
間、すなわちゲート制御信号Ｅがローレベルとなる期間
の直前における入力端子１００における信号レベルがラ
ッチ回路２０により保持されるので内部入力端子１０２
において不要な信号レベルの変動を生ずることがない。
【００２４】また入力禁止状態ではゲート制御信号Ｅを
ローレベル、ゲート制御信号ＥＮをハイレベルにするの
で、ＰＭＯＳトランジスタＰ１，ＮＭＯＳトランジスタ
Ｎ２は共に非導通状態になるので、ＮＭＯＳトランジス
タＮ１，ＰＭＯＳトランジスタＰ２は非動作状態とな
り、入力端子１００がハイインピーダンス状態になって
も入力端子１００よりスリーステートゲート１０に貫通
電流が流入することは無い。
【００２５】次に入力許可状態、すなわちゲート制御信
号Ｅがハイレベルの状態で入力端子１００における信号
レベルが変化した場合には図４に示すようにスリーステ
ートゲート１０の出力端とインバータ２４の出力端とを
接続することにより入力端子１００から入力される信号
に対して所謂、シュミット特性（スレッショルドレベル
のヒステリシス特性）を持たせることができる。すなわ
ち、スリーステートゲート１０の出力端とインバータ２
４の出力端との接続点であるＡ点の電位は、図４（Ａ）
に示すように入力端子１００における信号レベルがロー
レベルからハイレベルに、またはハイレベルからローレ
ベルに変化する際に、インバータ２４を構成するＰＭＯ
ＳトランジスタＰ４，ＮＭＯＳトランジスタＮ４のオン
抵抗の影響により入力端子１００における信号レベルの
変化に対して緩慢に変化し（図４（Ｃ））、内部入力端
子１０２には入力端子１００に入力された信号が多少、
遅延して伝達される（図４（Ｄ））。このシュミット特
性により入力信号にノイズが乗ってもその影響を受けに
くくなる。
【００２６】以上のように本発明の第１の実施の形態に
係る入力回路によれば、ゲートとしてスリーステートゲ
ートを用い、入力端子にスリーステートゲートの入力端
を接続し、スリーステートゲートの出力端と内部入力端
子との間にラッチ回路を設けるようにしたので、スリー
ステートゲートが入力禁止状態では入力端子がハイイン
ピーダンス状態になってもスリーステートゲートにより
貫通電流の内部入力端子への流入が阻止され、また入力
禁止状態ではラッチ回路により入力禁止直前の信号レベ
ルが保持されるので内部入力端子において入力禁止期間
の前後において不要な信号レベルの変化が生じるのを防
止でき、それ故不要な信号レベルに起因する内部回路の
誤動作を防止することができる。
【００２７】また本実施の形態ではスリーステートゲー
ト１０の出力端とラッチ回路２０を構成するインバータ
２４の出力端とを接続するように構成したので、スリー
ステートゲート１０が入力許可状態では外部より入力端
子１００より入力される信号に対してシュミット特性を
持たせることができ、ノイズに対して影響を受けにくい
入力回路が得られる。
【００２８】次に本発明の第２の実施の形態に係る入力
回路の構成を第５図に示す。本実施の形態に係る入力回
路は図１に示した第１の実施の形態に係る入力回路のラ
ッチ回路２０を構成するインバータ２４の代わりにスリ
ーステートゲート２６を設けたものであり、その他の構
成は第１の実施の形態に係る入力回路と同一であるので
重複する説明は省略する。同図において、スリーステー
トゲート１０、２６のゲート制御端子１０ａ，２６ｂに
はゲート制御信号Ｅが、ゲート制御端子１０ｂ，２６ａ
にはゲート制御信号Ｅを反転した信号であるゲート制御
信号ＥＮがそれぞれ、入力されるようになっている。ス
リーステートゲート１０は本発明の第１のスリーステー
トゲートに、スリーステートゲート２６は本発明の第２
のスリーステートゲートに相当する。
【００２９】上記構成において、ゲート制御信号Ｅをハ
イレベル、ゲート制御信号ＥＮをローレベルにすると、
スリーステートゲート１０は入力端子より信号の入力を
許可する状態となり、この時スリーステートゲート２６
の出力はハイインピーダンス状態となる。この状態下で
は図６に示すように入力端子１００における信号レベル
の変化（図６（Ａ））に対して、スリーステートゲート
１０の出力端とインバータ２２の入力端との接続点であ
るＡ点における電位は入力端子１００における信号レベ
ルを反転したレベルになる（図６（Ｃ））。Ａ点の電位
はインバータ２２により反転されるので、結局、内部入
力端子１０２における信号レベルは入力端子１００にお
ける信号レベルと同じになる（図６（Ｄ））。
【００３０】またゲート制御信号Ｅをローレベル、ゲー
ト制御信号ＥＮをハイレベルにすると、スリーステート
ゲート１０の出力はハイインピーダンス状態となり、ス
リーステートゲート２６は能動状態となる。したがっ
て、この状態では入力端子１００からの信号入力は禁止
状態となり、インバータ２２及びスリーステートゲート
２６はラッチ回路として機能し、入力禁止状態になる直
前の入力端子１００における信号レベルがラッチ回路２
０により保持される。
【００３１】本発明の第２の実施の形態に係る入力回路
によれば、図１に示した第１の実施の形態に係る入力回
路のインバータ２４の代わりにスリーステートゲート２
６を設けたので、入力端子１００を介して外部からの信
号の入力許可状態では、スリーステートゲート２６の出
力をハイインピーダンス状態にすることにより、入力端
子１００から内部入力端子１０２への信号遅延を小さく
することができると共に、消費電流を少なくすることが
できるという効果が得られる。
【００３２】また本実施の形態によれば、第１の実施の
形態と同様に入力禁止期間の前後において不要な信号レ
ベルの変化が生じるのを防止でき、それ故不要な信号レ
ベルに起因する内部回路の誤動作を防止することができ
る。
【００３３】本発明の第３の実施の形態に係る入力回路
の構成を図７に示す。本実施の形態に係る入力回路は図
１に示した第１の実施の形態に係る入力回路におけるイ
ンバータ２２の代わりにＮＯＲゲート２８を設け、この
ＮＯＲゲート２８の入力端にリセット信号を入力するよ
うに構成したものであり、その他の構成は第１の実施の
形態に係る入力回路と同一であるので、重複する説明は
省略する。同図において、スリーステートゲート１０の
出力端がＮＯＲゲート２８の一方の入力に接続され、Ｎ
ＯＲゲート２８の他方の入力端にリセット信号が入力さ
れるようになっており、ＮＯＲゲート２８の出力端はイ
ンバータ２４の入力端及び内部入力端子１０２に接続さ
れている。
【００３４】上記構成において、図８に示すように入力
回路の初期動作時にはリセット信号はハイレベルになっ
ており、この状態ではスリーステートゲート１０を制御
するゲート制御信号Ｅの状態に関係なく内部入力端子１
０２の初期状態はローレベルに固定されている。
【００３５】次に時刻ｔi でリセット信号がハイレベル
からローレベルに変化し、ゲート制御信号Ｅがハイレベ
ルになると、スリーステートゲート１０は入力端子１０
０からの信号の入力を許可する入力許可状態となり、Ｎ
ＯＲゲート２８はスリーステートゲート１０の出力信号
を反転するインバータとして機能するために時刻ｔi以
降では入力端子１００における信号レベルの変化がその
まま内部入力端子１０２に伝達されることとなる。
【００３６】リセット信号がローレベルにある状態下に
おいてスリーステートゲート１０が入力禁止状態にある
時、すなわちゲート制御信号Ｅがローレベル（このとき
ゲート制御信号ＥＮはハイレベル）である時はインバー
タ２４及びＮＯＲゲート２８はラッチ回路２０として機
能し、ラッチ回路２０は入力禁止状態になる直前のスリ
ーステートゲート１０の出力、すなわち入力端子１００
における信号レベルを保持する。
【００３７】以上のように本発明の第３の実施の形態に
係る入力回路によれば、図１に示す第１の実施の形態に
係る入力回路におけるインバータ２２の代わりにＮＯＲ
ゲート２８を設け、ＮＯＲゲート２８の一方の入力端に
リセット信号を入力するように構成したので、内部入力
端子に接続される内部回路をローレベルに初期化するこ
とが可能になる。
【００３８】また本実施の形態によれば、第１の実施の
形態と同様に入力禁止期間の前後において不要な信号レ
ベルの変化が生じるのを防止でき、それ故不要な信号レ
ベルに起因する内部回路の誤動作を防止することができ
る。
【００３９】本発明の第４の実施の形態に係る入力回路
の構成を図９に示す。本実施の形態に係る入力回路は図
５に示した第２の実施の形態に係る入力回路におけるイ
ンバータ２２の代わりにＮＯＲゲート４０及びインバー
タ４２を設け、スリーステートゲート１０、２６の代わ
りにトランスファーゲート３０、４４を設け、ＮＯＲゲ
ート４０の一方の入力端にリセット信号を入力するよう
に構成したものであり、その他の構成は第２の実施の形
態に係る入力回路と同一であるので、重複する説明は省
略する。同図において、ＮＯＲゲート４０の一方の入力
端子は入力端子１００とトランスファゲート３０を介し
て接続され、他方の入力端子にはリセット信号が入力さ
れるようになっている。ＮＯＲゲート４０の出力端はイ
ンバータ４２を介して内部入力端子１０２に接続されて
いる。インバータ４２の出力端子はトランスファゲート
４４を介してトランスファゲート３０の出力端及びＮＯ
Ｒゲート４０の前記一方の入力端に接続されている。ト
ランスファゲート３０はＰＭＯＳトランジスタＰ１０，
ＮＭＯＳトランジスタＮ１０により、トランスファゲー
ト４４はＰＭＯＳトランジスタＰ１１，ＮＭＯＳトラン
ジスタＮ１１により構成され、ＮＭＯＳトランジスタＮ
１０，ＰＭＯＳトランジスタＰ１１のゲートにはゲート
制御信号Ｅが、ＰＭＯＳトランジスタＰ１０，ＮＭＯＳ
トランジスタＮ１１のゲートにはゲート制御信号Ｅを反
転した信号であるゲート制御信号ＥＮが入力されるよう
になっている。
【００４０】上記構成において、図１０に示すように入
力回路の初期動作時にはリセット信号はハイレベルにな
っており、この状態ではトランスファゲート３０を制御
するゲート制御信号Ｅの状態に関係なく内部入力端子１
０２の初期状態はハイレベルに固定されている。
【００４１】次に時刻ｔn でリセット信号がハイレベル
からローレベルに変化し、ゲート制御信号Ｅがハイレベ
ルになると、トランスファゲート３０は入力端子１００
からの信号の入力を許可する入力許可状態となり、ＮＯ
Ｒゲート４０はトランスファゲート３０の出力信号を反
転するインバータとして機能し、ＮＯＲゲート４０の出
力が更にインバータ４２により反転されるために時刻ｔ
n 以降では入力端子１００における信号レベルの変化が
そのまま内部入力端子１０２に伝達されることとなる。
【００４２】一方、リセット信号がローレベルにある状
態下においてトランスファゲート３０が入力禁止状態に
ある時、すなわちゲート制御信号Ｅがローレベル（この
ときゲート制御信号ＥＮはハイレベル）である時はトラ
ンスファゲート４４、ＮＯＲゲート４０及びインバータ
４２はラッチ回路２０として機能し、ラッチ回路２０は
入力禁止状態になる直前のスリーステートゲート１０の
出力、すなわち入力端子１００における信号レベルを保
持する。
【００４３】以上のように本発明の第４の実施の形態に
係る入力回路によれば、第２の実施の形態に係る入力回
路におけるインバータ２２の代わりにＮＯＲゲート４０
及びインバータ４２を設け、スリーステートゲート１
０、２６の代わりにトランスファゲート３０、４４を設
け、ＮＯＲゲート４０の一方の入力端にリセット信号を
入力するように構成したので、内部入力端子に接続され
る内部回路をハイレベルに初期化することが可能にな
る。
【００４４】また図５に示した第２の実施の形態に係る
入力回路のスリーステートゲート１０、２６の代わりに
トランスファゲート３０、４４を設けたので、少ないト
ランジスタ数で入力回路を構成でき、部品点数の低減が
図れる。
【００４５】更に本実施の形態においても、第１の実施
の形態と同様に入力禁止期間の前後において不要な信号
レベルの変化が生じるのを防止でき、それ故不要な信号
レベルに起因する内部回路の誤動作を防止することがで
きる。
【００４６】尚、本発明の第１の実施の形態では入力回
路の具体的構成として図２に示す回路を例示したが、こ
の回路に限定されるものではない。
【００４７】第３の実施の形態では、図１に示す入力回
路におけるインバータ２２の代わりに、ＮＯＲゲート２
８を使用してリセット機能を実現しているが、図１のイ
ンバータ２４の代わりにＮＯＲゲート２８を使用してリ
セット機能を実現するようにしてもよい。
【００４８】また第２の実施の形態ではスリーステート
ゲートを２つ、第４の実施の形態ではトランスファーゲ
ートを２つ使用しているが、これらの各実施の形態にお
いてスリーステートゲートとトランスファーゲートを組
合せて使用することも可能である。
【００４９】更に第３の実施の形態では、リセット信号
により内部入力端子をローレベルに初期化しているが、
ハイレベルに初期化するように構成することも可能であ
る。
【００５０】また第４の実施の形態では、リセット信号
により、内部入力端子をハイレベルに初期化している
が、ローレベルに初期化するように構成することも可能
である。
【００５１】
【発明の効果】以上に説明したように、請求項１に記載
の発明によれば、ゲートが制御信号により入力が禁止さ
れている入力禁止状態では入力端子がハイインピーダン
ス状態になってもゲートにより貫通電流の内部入力端子
への流入が阻止され、またゲートが入力禁止状態ではラ
ッチ回路により入力禁止直前の信号レベルが保持される
ので内部入力端子において入力禁止期間の前後において
不要な信号レベルの変化が生じるのを防止でき、それ故
不要な信号レベルの変化に起因する内部回路の誤動作を
防止することができる。
【００５２】また請求項２に記載の発明によれば、スリ
ーステートゲートの出力端と第２のインバータの出力端
とを接続するように構成したので、請求項１に記載の発
明の効果に加えて、スリーステートゲートが入力許可状
態では外部より入力端子から入力される信号に対してシ
ュミット特性を持たせることができ、ノイズに対して影
響を受けにくい入力回路が得られる、という効果が有
る。
【００５３】請求項３に記載の発明によれば、請求項２
に記載の入力回路における第２のインバータの代わりに
第２のスリーステートゲートを設けるように構成したの
で、請求項１に記載の発明の効果に加えて、入力許可状
態では第２のスリーステートゲートの出力をハイインピ
ーダンス状態にすることにより、入力端子より内部入力
端子への信号遅延を小さくすることができると共に、消
費電流を少なくすることができるという効果が得られ
る。
【００５４】請求項４に記載の発明によれば、ラッチ回
路にリセット機能を持たせるように構成したので、請求
項１に記載の発明の効果に加えて、初期動作時に内部入
力端子に接続される内部回路を初期化することが可能に
なるという効果が得られる。
【００５５】請求項５、６に記載の発明によれば、リセ
ット信号が入力される論理ゲートによりリセット機能を
実現するようにしたので、請求項１に記載の発明の効果
に加えて、初期動作時に内部入力端子に接続される内部
回路を所定の電圧レベルに初期化することが可能になる
という効果が得られる。
【００５６】更に請求項６に記載の発明によれば、請求
項３に記載の入力回路の第１、第２のスリーステートゲ
ートの代わりに第１、第２のトランスファゲートを設け
るようにしたので、少ないトランジスタ数で入力回路を
構成することができ、部品点数の低減が図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る入力回路の構
成を示す回路図。
【図２】図１に示した入力回路の具体的構成を示す回路
図。
【図３】図１及び図２に示した入力回路の動作状態の一
例を示すタイミングチャート。
【図４】図１及び図２に示した入力回路の動作状態の他
の例を示すタイミングチャート。
【図５】本発明の第２の実施の形態に係る入力回路の構
成を示す回路図。
【図６】図５に示した入力回路の動作状態の一例を示す
タイミングチャート。
【図７】本発明の第３の実施の形態に係る入力回路の構
成を示す回路図。
【図８】図７に示した入力回路の動作状態の一例を示す
タイミングチャート。
【図９】本発明の第４の実施の形態に係る入力回路の構
成を示す回路図。
【図１０】図９に示した入力回路の動作状態の一例を示
すタイミングチャート。
【図１１】従来の入力回路の構成の一例を示す回路図。
【図１２】図１１に示した入力回路の動作状態を示すタ
イミングチャート。
【符号の説明】
１０、２６ スリーステートゲート ２０ ラッチ回路 ２２、２４、４２ インバータ ２８、４０ ＮＯＲゲート ３０、４４ トランスファゲート １００ 入力端子 １０２ 内部入力端子

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 外部より信号が入力される入力端子に入
    力端が接続されると共に、入力された制御信号に応じて
    外部より入力された信号の通過を許可または禁止するゲ
    ートと、 該ゲートの出力を保持し、内部回路に接続される内部入
    力端子に出力するラッチ回路と、 を有することを特徴とする入力回路。
  2. 【請求項２】 前記ゲートはスリーステートゲートであ
    り、 前記ラッチ回路は、 前記スリーステートゲートの出力端に入力端が接続さ
    れ、内部入力端子に出力端が接続される第１のインバー
    タと、 該第１のインバータの出力端に入力端が接続され、該第
    １のインバータの入力端に出力端が接続される第２のイ
    ンバータと、 を有することを特徴とする請求項１に記載の入力回路。
  3. 【請求項３】 前記ゲートは第１のスリーステートゲー
    トであり、 前記ラッチ回路は、 前記第１のスリーステートゲートの出力端に入力端が接
    続され、内部入力端子に出力端が接続されるインバータ
    と、 該インバータの出力端に入力端が接続され、該インバー
    タの入力端に出力端が接続される第２のスリーステート
    ゲートと、 を有することを特徴とする請求項１に記載の入力回路。
  4. 【請求項４】 前記ラッチ回路は、初期動作時に内部入
    力端子における電圧レベルを一定に固定するリセット機
    能を有することを特徴とする請求項１に記載の入力回
    路。
  5. 【請求項５】 前記ゲートはスリーステートゲートであ
    り、 前記ラッチ回路は、 前記スリーステートゲートの出力端が一方の入力端に接
    続され他方の入力端にリセット信号が入力され、出力端
    が前記内部入力端子に接続される論理ゲートと、 該論理ゲートの出力端に入力端が接続され該論理ゲート
    の前記一方の入力端に出力端が接続されるインバータ
    と、 を有することを特徴とする請求項１に記載の入力回路。
  6. 【請求項６】 前記ゲートは、第１のトランスファーゲ
    ートであり、 前記ラッチ回路は、 前記第１のトランスファゲートの出力端に一方の入力端
    が接続され他方の入力端にリセット信号が入力される論
    理ゲートと、 該論理ゲートの出力端に入力端が接続され出力端が前記
    内部入力端子に接続されるインバータと、 該インバータの出力端と前記論理ゲートの前記一方の入
    力端との間に接続される第２のトランスファゲートと、 を有することを特徴とする請求項１に記載の入力回路。
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