JP2000236074A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルにおいて所望するしきい値電圧を
得ると同時に、リフレッシュ特性を向上させて、高信頼
度のＤＲＡＭを実現することのできる技術を提供する。 【解決手段】 メモリセル選択用ＭＩＳＦＥＴＱｓのデ
ータ線側のｐ型ウエル４にｐ型半導体領域２７および不
純物濃度が相対的に高いｎ^- 型半導体領域８ａ，８ｂを
形成することによって、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓの1.１Ｖのしきい値電圧を得ると同時に、情報蓄積
用容量素子側のｐ型ウエル４にｐ型半導体領域２７を形
成せず、また不純物濃度が相対的に低いｎ^- 型半導体領
域８ｂを形成することによって、ゲート電極７ａの情報
蓄積用容量素子側の端部近傍における接合電界強度を低
減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）またはメモリ回路と論理回路
とが同一半導体基板に設けられたロジック（Logic ：論
理回路）混載形メモリを有する半導体集積回路装置およ
びその製造技術に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】ＭＩＳＦＥＴ(Metal Insulator Semicon
ductor Field Effect Transistor）のしきい値電圧の制
御方法としては、例えば半導体基板のチャネル領域に不
純物イオンを注入し、チャネル領域の不純物濃度を調整
することによってしきい値電圧を制御する方法があり、
例えば、日経マグロウヒル社発行「ＭＯＳＬＳＩ製造技
術」昭和６０年６月２０日発行、Ｐ９１〜Ｐ９２などに
記載されている。

【０００３】また、ＭＩＳＦＥＴのソース、ドレインを
構成する一対の半導体領域の内側に、半導体基板と同じ
導電型の不純物イオンを注入し、ポケット領域を設ける
ことによってしきい値電圧を制御する方法もあり、例え
ば、特願平４−１８３４４８号公報などに記載されてい
る。

【０００４】ところで、ＤＲＡＭの高集積化に伴って、
メモリセルの微細化が進み、現在、0.３μｍ以下のゲー
ト長を有するメモリセル選択用ＭＩＳＦＥＴが形成され
ている。しかし、このメモリセル選択用ＭＩＳＦＥＴに
おいて、1.０Ｖのしきい値電圧を得るためには、少なく
ともデータ線が形成される側（データ線側）の半導体基
板の不純物濃度を５×１０¹⁷ｃｍ^-3程度と高濃度にする
必要がある。

【０００５】しかしながら、メモリセルの情報蓄積用容
量素子が形成される側（情報蓄積用容量素子側）の半導
体基板の不純物濃度とデータ線側の半導体基板の不純物
濃度とは同じであるため、メモリセル選択用ＭＩＳＦＥ
Ｔがオフ時におけるゲート電極の情報蓄積用容量素子側
の端部近傍での接合電界強度が、データ線側と同様に、
0.６ＭＶ／ｃｍ以上と大きくなる。このため、ゲート電
極の情報蓄積用容量素子側の端部近傍での接合電界強度
の増加によってリフレッシュ不良の発生率が増大する。

【０００６】さらに、半導体基板の不純物濃度を高くす
るためには半導体基板へ注入される不純物イオンの注入
量を増やす必要があるが、イオン注入によって半導体基
板が損傷（結晶欠陥）し、結晶欠陥起因の接合リーク電
流の増加が起こり、リフレッシュ時間が短くなるという
問題が生ずる。

【０００７】そこで、メモリセル選択用ＭＩＳＦＥＴの
しきい値電圧を制御すると同時に、ゲート電極の端部近
傍での接合電界強度の増加を抑えるために、（１）ゲー
ト絶縁膜を厚くする、（２）ゲート電極の側壁に設けら
れるサイドウォールスペーサのスペーサ長を長くする、
（３）しきい値電圧を制御するために導入される不純物
が半導体基板の表面で最大となるように不純物濃度分布
を設定する、（４）ソース、ドレインを構成する半導体
領域の不純物濃度を低減する、（５）ソース、ドレイン
を構成する情報蓄積用容量素子側の半導体領域の下部に
電界緩和層を設けるなどの接合電界低減方法が採用され
ている。

【０００８】なお、前記接合電界低減方法については、
例えば特願平９−２５９１０５号公報などに記載されて
いる。

【０００９】さらに、メモリセル選択用ＭＩＳＦＥＴの
しきい値電圧とゲート電極の情報蓄積用容量素子側の端
部近傍での接合特性とをそれぞれ独立に制御する方法と
して、（６）データ線側の半導体基板のみにチャネル領
域と同じ導電型の不純物イオンを注入することによって
しきい値電圧を制御し、情報蓄積用容量素子側の半導体
基板の高濃度化を防いで接合リーク電流の低減および接
合電界強度の低減を図る技術が、特開平１０−５６１４
７号公報および特願平１０−１５２５３８号公報に開示
されている。

【００１０】また、特開昭６３−１９０３７７号公報お
よび特願平４−１１７６６号公報には、（７）ソース、
ドレインを構成するデータ線側の半導体領域を低濃度半
導体領域と高濃度半導体領域とで構成し、ソース、ドレ
インを構成する情報蓄積用容量素子側の半導体領域を低
濃度半導体領域で構成することによって、ソース、ドレ
インを構成する情報蓄積用容量素子側の半導体領域の不
純物濃度を低くして接合リーク電流を低減する技術が記
載されている。

【００１１】

【発明が解決しようとする課題】しかしながら、本発明
者が、前記接合電界低減方式および前記接合リーク電流
低減方法を検討したところ、以下の問題が生じることが
明らかとなった。

【００１２】（１）ゲート絶縁膜を厚くする方法では、
半導体基板の不純物濃度を低減することができて、接合
電界強度を抑えることが可能となるが、短チャネル効果
が生じやすくなる。さらに、ＤＲＡＭの周辺回路に形成
されるＭＩＳＦＥＴのゲート絶縁膜を高速化のために薄
くする必要がある場合は、２種類の厚さのゲート絶縁膜
を形成しなくてはならず、製造工程が複雑になる。

【００１３】（２）ゲート電極の側壁に設けられるサイ
ドウォールスペーサのスペーサ長を長くする方法では、
メモリセル選択用ＭＩＳＦＥＴのサイドウォールスペー
サの間隔が狭くなり、メモリセル選択用ＭＩＳＦＥＴの
上層に層間絶縁膜を堆積した後、蓄積電極を半導体基板
に接続するためのコンタクトホールを上記層間絶縁膜に
形成する際、コンタクトホールが開かなくなる可能性が
ある。従って、サイドウォールスペーサのスペーサ長を
極端に長くすることは難しく、接合電界強度の低減には
限界がある。

【００１４】（３）しきい値電圧を制御するために導入
される不純物が半導体基板の表面で最大となるように不
純物濃度分布を設定する方法では、不純物イオンを浅く
注入する必要があるが、注入された不純物イオンに後方
散乱または熱処理後に外方拡散が生じて半導体基板の表
面での不純物濃度が低下しやすい。このため、半導体基
板の表面における不純物濃度の制御は困難となり、しき
い値電圧のばらつきが大きくなる。

【００１５】（４）ソース、ドレインを構成する半導体
領域の不純物濃度を低減する方法では、ＭＩＳＦＥＴの
動作速度が遅くなるという問題が生ずる。さらに、高速
化のためにＤＲＡＭの周辺回路に形成されるＭＩＳＦＥ
Ｔのソース、ドレインを構成する半導体領域を高濃度化
する必要がある場合は、メモリセル選択用ＭＩＳＦＥＴ
のソース、ドレインを構成する半導体領域と周辺回路の
ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域
とを別々に形成する必要があり、製造工程が複雑とな
る。

【００１６】（５）ソース、ドレインを構成する情報蓄
積用容量素子側の半導体基板に形成された半導体領域の
下部に電界緩和層を設ける方法では、電界緩和層を形成
するためのイオン打ち込みが必要となり、製造工程が複
雑になる。また、情報蓄積用容量素子側だけでなくデー
タ線側にも電界緩和層を形成する場合は、電界緩和層が
深く形成されるため、パンチスルー現象が生じやすく、
しきい値電圧が低下しやすくなる。

【００１７】（６）データ線側の半導体基板にのみチャ
ネル領域と同じ導電型の不純物イオンを注入する方法で
は、しきい値電圧を制御するために導入される不純物イ
オンの注入量が多くなり、データ線側の半導体基板の不
純物濃度が高くなる。不純物濃度が高い半導体基板で
は、ゲート電極とソース、ドレインを構成する半導体領
域とのオフセットを防止するために、ソース、ドレイン
を構成する半導体領域の不純物濃度を高くする必要があ
り、ソース、ドレインを構成する情報蓄積用容量素子側
の半導体領域も高濃度となる。一方で、しきい値電圧の
低下を防止するためには、ソース、ドレインを構成する
半導体領域を浅くしなければならず、このため、ソー
ス、ドレインを構成する情報蓄積用容量素子側の半導体
領域は急峻な不純物濃度分布を有することとなり、接合
電界強度が増加してしまう。

【００１８】（７）ソース、ドレインを構成する情報蓄
積用容量素子側の半導体領域の不純物濃度を低くして接
合リーク電流を低減する方法では、“high”情報を読み
出す際の読み出し速度を上げるために、ソース、ドレイ
ンを構成する半導体領域の不純物濃度を高くする必要が
ある。このため、前記（６）に記載したと同様に、ソー
ス、ドレインを構成する情報蓄積用容量素子側の低濃度
半導体領域が急峻な不純物濃度分布を有して、接合電界
強度が増加するので、“high”情報の読み出し速度の向
上と接合電界強度の低減とを両立することができない。

【００１９】従って、前記方式では、十分な読み出し速
度を得るとともに、大幅な接合電界強度の低減を実現す
ることが難しく、例えば、0.２μｍ以下のゲート長を有
するメモリセル選択用ＭＩＳＦＥＴにおいて1.０Ｖのし
きい値電圧を得るためには、オフ時におけるゲート電極
の情報蓄積用容量素子側の端部近傍での接合電界強度
は、0.５ＭＶ／ｃｍ程度までしか低減できない。

【００２０】本発明の目的は、メモリセルにおいて所望
するしきい値電圧を得ると同時に、リフレッシュ特性を
向上させて、高信頼度のＤＲＡＭを実現することができ
る技術を提供することにある。

【００２１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板上に
メモリセル選択用ＭＩＳトランジスタと容量素子とが直
列接続されたメモリセルを有し、前記メモリセル選択用
ＭＩＳトランジスタのソース、ドレインを構成する一方
の第１低濃度半導体領域の上方に情報を転送するデータ
線が形成され、前記メモリセル選択用ＭＩＳトランジス
タのソース、ドレインを構成する他方の第２低濃度半導
体領域の上方に前記容量素子が形成されており、前記メ
モリセル選択用ＭＩＳトランジスタのデータ線側の前記
第１低濃度半導体領域の不純物濃度が、前記メモリセル
選択用ＭＩＳトランジスタの容量素子側の前記第２低濃
度半導体領域の不純物濃度よりも相対的に高く、前記メ
モリセル選択用ＭＩＳトランジスタのデータ線側の半導
体基板の表面濃度が、前記メモリセル選択用ＭＩＳトラ
ンジスタの容量素子側の半導体基板の表面濃度よりも相
対的に高いものである。

【００２３】（２）本発明の半導体集積回路装置は、半
導体基板上にメモリセル選択用ＭＩＳトランジスタと容
量素子とが直列接続されたメモリセルを有し、前記メモ
リセル選択用ＭＩＳトランジスタのソース、ドレインを
構成する一方の第１低濃度半導体領域の上方に情報を転
送するデータ線が形成され、前記メモリセル選択用ＭＩ
Ｓトランジスタのソース、ドレインを構成する他方の第
２低濃度半導体領域の上方に前記容量素子が形成されて
おり、前記メモリセル選択用ＭＩＳトランジスタのデー
タ線側の前記第１低濃度半導体領域の不純物濃度が、前
記メモリセル選択用ＭＩＳトランジスタの容量素子側の
前記第２低濃度半導体領域の不純物濃度よりも相対的に
高く、前記メモリセル選択用ＭＩＳトランジスタのデー
タ線側の半導体基板の表面濃度が、前記メモリセル選択
用ＭＩＳトランジスタの容量素子側の半導体基板の表面
濃度よりも相対的に高く、さらに、前記メモリセルの周
囲に設けられた回路にＭＩＳトランジスタが形成されて
おり、前記ＭＩＳトランジスタのソース、ドレインを構
成する一方の低濃度半導体領域の不純物濃度と前記ＭＩ
Ｓトランジスタのソース、ドレインを構成する他方の低
濃度半導体領域の不純物濃度とが同じものである。

【００２４】（３）本発明の半導体集積回路装置は、半
導体基板上にメモリセル選択用ＭＩＳトランジスタと容
量素子とが直列接続されたメモリセルを有し、前記メモ
リセル選択用ＭＩＳトランジスタのソース、ドレインを
構成する一方の第１低濃度半導体領域の上方に情報を転
送するデータ線が形成され、前記メモリセル選択用ＭＩ
Ｓトランジスタのソース、ドレインを構成する他方の第
２低濃度半導体領域の上方に前記容量素子が形成されて
おり、前記メモリセル選択用ＭＩＳトランジスタのデー
タ線側の前記第１低濃度半導体領域の不純物濃度と前記
メモリセル選択用ＭＩＳトランジスタの容量素子側の前
記第２低濃度半導体領域の不純物濃度がゲート電極を挟
んで異なり、および前記メモリセル選択用ＭＩＳトラン
ジスタが形成された半導体基板の表面濃度がゲート電極
を挟んで異なり、さらに、前記メモリセルの周囲に設け
られた回路にＭＩＳトランジスタが形成されており、前
記ＭＩＳトランジスタのソース、ドレインを構成する一
方の低濃度半導体領域の不純物濃度と前記ＭＩＳトラン
ジスタのソース、ドレインを構成する他方の低濃度半導
体領域の不純物濃度がゲート電極を挟んで同じであり、
前記ＭＩＳトランジスタが形成された半導体基板の表面
濃度がゲート電極を挟んで同じでものである。

【００２５】（４）本発明の半導体集積回路装置は、半
導体基板上にメモリセル選択用ＭＩＳトランジスタと容
量素子とが直列接続されたメモリセルを有し、前記メモ
リセル選択用ＭＩＳトランジスタのソース、ドレインを
構成する一方の第１低濃度半導体領域の上方に情報を転
送するデータ線が形成され、前記メモリセル選択用ＭＩ
Ｓトランジスタのソース、ドレインを構成する他方の第
２低濃度半導体領域の上方に前記容量素子が形成されて
おり、前記メモリセル選択用ＭＩＳトランジスタが形成
された半導体基板の表面に、前記半導体基板と同じ導電
型の不純物によって構成され、その表面濃度が前記半導
体基板の表面濃度よりも相対的に高い不純物表面層が設
けられており、前記メモリセル選択用ＭＩＳトランジス
タのデータ線側の前記第１低濃度半導体領域の不純物濃
度が、前記メモリセル選択用ＭＩＳトランジスタの容量
素子側の前記第２低濃度半導体領域の不純物濃度よりも
相対的に高いものである。

【００２６】（５）本発明の半導体集積回路装置は、半
導体基板上にメモリセル選択用ＭＩＳトランジスタと容
量素子とが直列接続されたメモリセルを有し、前記メモ
リセル選択用ＭＩＳトランジスタのソース、ドレインを
構成する一方の第１低濃度半導体領域の上方に情報を転
送するデータ線が形成され、前記第１低濃度半導体領域
を囲んで前記第１低濃度半導体領域と異なる導電型の不
純物によって構成された第１半導体領域が形成され、前
記メモリセル選択用ＭＩＳトランジスタのソース、ドレ
インを構成する他方の第２低濃度半導体領域の上方に前
記容量素子が形成されており、前記メモリセル選択用Ｍ
ＩＳトランジスタのデータ線側の前記第１低濃度半導体
領域の不純物濃度が、前記メモリセル選択用ＭＩＳトラ
ンジスタの容量素子側の前記第２低濃度半導体領域の不
純物濃度よりも相対的に高く、前記メモリセル選択用Ｍ
ＩＳトランジスタのデータ線側の前記第１半導体領域の
表面濃度が、前記メモリセル選択用ＭＩＳトランジスタ
の容量素子側の半導体基板の表面濃度よりも相対的に高
いものである。

【００２７】（６）本発明の半導体集積回路装置は、半
導体基板上にメモリセル選択用ＭＩＳトランジスタと容
量素子とが直列接続されたメモリセルを有し、前記メモ
リセル選択用ＭＩＳトランジスタのソース、ドレインを
構成する一方の第１低濃度半導体領域の上方に情報を転
送するデータ線が形成され、前記第１低濃度半導体領域
を囲んで前記第１低濃度半導体領域と異なる導電型の不
純物によって構成された第１半導体領域が形成され、前
記メモリセル選択用ＭＩＳトランジスタのソース、ドレ
インを構成する他方の第２低濃度半導体領域の上方に前
記容量素子が形成され、前記第２低濃度半導体領域を囲
んで前記第２低濃度半導体領域と異なる導電型の不純物
によって構成された第２半導体領域が形成されており、
前記メモリセル選択用ＭＩＳトランジスタのデータ線側
の前記第１低濃度半導体領域の不純物濃度が、前記メモ
リセル選択用ＭＩＳトランジスタの容量素子側の前記第
２低濃度半導体領域の不純物濃度よりも相対的に高く、
前記メモリセル選択用ＭＩＳトランジスタのデータ線側
の前記第１半導体領域の不純物濃度が、前記メモリセル
選択用ＭＩＳトランジスタの容量素子側の前記第２半導
体領域の不純物濃度よりも相対的に高いものである。

【００２８】（７）本発明の半導体集積回路装置は、半
導体基板上にメモリセル選択用ＭＩＳトランジスタと容
量素子とが直列接続されたメモリセルを有し、前記メモ
リセル選択用ＭＩＳトランジスタのゲート電極の側壁に
設けられたサイドウォールスペーサ下のデータ線側の半
導体基板に、ゲート長方向にチャネル領域へ向かって、
前記メモリセル選択用ＭＩＳトランジスタのソース、ド
レインの構成する一方の第１低濃度半導体領域、および
前記第１低濃度半導体領域と異なる導電型によって構成
された第１半導体領域が順に形成されており、前記サイ
ドウォールスペーサ下の容量素子側の半導体基板に、前
記メモリセル選択用ＭＩＳトランジスタのソース、ドレ
インを構成する他方の第２低濃度半導体領域が形成され
ており、前記メモリセル選択用ＭＩＳトランジスタのデ
ータ線側の前記第１低濃度半導体領域の不純物濃度が、
前記メモリセル選択用ＭＩＳトランジスタの容量素子側
の前記第２低濃度半導体領域の不純物濃度よりも相対的
に高く、前記メモリセル選択用ＭＩＳトランジスタのデ
ータ線側の前記第１半導体領域の表面濃度が、前記メモ
リセル選択用ＭＩＳトランジスタの容量素子側の半導体
基板の表面濃度よりも相対的に高いものである。

【００２９】（８）本発明の半導体集積回路装置は、半
導体基板上にメモリセル選択用ＭＩＳトランジスタと容
量素子とが直列接続されたメモリセルを有し、前記メモ
リセル選択用ＭＩＳトランジスタのゲート電極の側壁に
設けられたサイドウォールスペーサ下のデータ線側の半
導体基板に、ゲート長方向にチャネル領域へ向かって、
前記メモリセル選択用ＭＩＳトランジスタのソース、ド
レインを構成する一方の第１低濃度半導体領域、および
前記第１低濃度半導体領域と異なる導電型によって構成
された第１半導体領域が順に形成されており、前記サイ
ドウォールスペーサ下の容量素子側の半導体基板に、ゲ
ート長方向にチャネル領域へ向かって、前記メモリセル
選択用ＭＩＳトランジスタのソース、ドレインを構成す
る他方の第２低濃度半導体領域、および前記第２低濃度
半導体領域と異なる導電型によって構成された第２半導
体領域が形成されており、前記メモリセル選択用ＭＩＳ
トランジスタのデータ線側の前記第１低濃度半導体領域
の不純物濃度が、前記メモリセル選択用ＭＩＳトランジ
スタの容量素子側の前記第２低濃度半導体領域の不純物
濃度よりも相対的に高く、前記メモリセル選択用ＭＩＳ
トランジスタのデータ線側の前記第１半導体領域の不純
物濃度が、前記メモリセル選択用ＭＩＳトランジスタの
容量素子側の前記第２半導体領域の不純物濃度よりも相
対的に高いものである。

【００３０】（９）本発明の半導体集積回路装置は、半
導体基板上にメモリセル選択用ＭＩＳトランジスタと容
量素子とが直列接続されたメモリセルを有し、前記半導
体基板の表面に設けられた一方の高濃度半導体領域と前
記メモリセル選択用ＭＩＳトランジスタのチャネル領域
との間のデータ線側の半導体基板に、ゲート長方向にチ
ャネル領域へ向かって、前記メモリセル選択用ＭＩＳト
ランジスタのソース、ドレインを構成する一方の第１低
濃度半導体領域、および前記第１低濃度半導体領域と異
なる導電型によって構成された第１半導体領域が順に形
成されており、前記半導体基板の表面に設けられた他方
の高濃度半導体領域と前記メモリセル選択用ＭＩＳトラ
ンジスタのチャネル領域との間の容量素子側の半導体基
板に、前記メモリセル選択用ＭＩＳトランジスタのソー
ス、ドレインを構成する他方の第２低濃度半導体領域が
形成されており、前記メモリセル選択用ＭＩＳトランジ
スタのデータ線側の前記第１低濃度半導体領域の不純物
濃度が、前記メモリセル選択用ＭＩＳトランジスタの容
量素子側の前記第２低濃度半導体領域の不純物濃度より
も相対的に高く、前記メモリセル選択用ＭＩＳトランジ
スタのデータ線側の前記第１半導体領域の表面濃度が、
前記メモリセル選択用ＭＩＳトランジスタの容量素子側
の半導体基板の表面濃度よりも相対的に高いものであ
る。

【００３１】（１０）本発明の半導体集積回路装置は、
半導体基板上にメモリセル選択用ＭＩＳトランジスタと
容量素子とが直列接続されたメモリセルを有し、前記半
導体基板の表面に設けられた一方の高濃度半導体領域と
前記メモリセル選択用ＭＩＳトランジスタのチャネル領
域との間のデータ線側の半導体基板に、ゲート長方向に
チャネル領域へ向かって、前記メモリセル選択用ＭＩＳ
トランジスタのソース、ドレインを構成する一方の第１
低濃度半導体領域、および前記第１低濃度半導体領域と
異なる導電型によって構成された第１半導体領域が順に
形成されており、前記半導体基板の表面に設けられた他
方の高濃度半導体領域と前記メモリセル選択用ＭＩＳト
ランジスタのチャネル領域との間の容量素子側の半導体
基板には、ゲート長方向にチャネル領域へ向かって、前
記メモリセル選択用ＭＩＳトランジスタのソース、ドレ
インを構成する他方の第２低濃度半導体領域、および前
記第２低濃度半導体領域と異なる導電型によって構成さ
れた第２半導体領域が順に形成されており、前記メモリ
セル選択用ＭＩＳトランジスタのデータ線側の前記第１
低濃度半導体領域の不純物濃度が、前記メモリセル選択
用ＭＩＳトランジスタの容量素子側の前記第２低濃度半
導体領域の不純物濃度よりも相対的に高く、前記メモリ
セル選択用ＭＩＳトランジスタのデータ線側の前記第１
半導体領域の不純物濃度が、前記メモリセル選択用ＭＩ
Ｓトランジスタの容量素子側の前記第２半導体領域の不
純物濃度よりも相対的に高いものである。

【００３２】（１１）本発明の半導体集積回路装置は、
前記（２）または（３）の半導体集積回路装置におい
て、前記メモリセル選択用ＭＩＳトランジスタの容量素
子側の前記第２低濃度半導体領域の不純物濃度は、メモ
リセルの周囲に設けられた回路に形成されて前記メモリ
セル選択用ＭＩＳトランジスタのチャネルと同じ導電型
のチャネルを有する何れかのＭＩＳトランジスタのソー
ス、ドレインを構成する一対の低濃度半導体領域の不純
物濃度と同じものである。

【００３３】（１２）本発明の半導体集積回路装置は、
前記（２）または（３）の半導体集積回路装置におい
て、前記メモリセル選択用ＭＩＳトランジスタの容量素
子側の半導体基板の表面濃度は、メモリセルの周囲に設
けられた回路に形成されて前記メモリセル選択用ＭＩＳ
トランジスタのチャネルと同じ導電型のチャネルを有す
る何れかのＭＩＳトランジスタが形成された半導体基板
の表面濃度と同じものである。

【００３４】（１３）本発明の半導体集積回路装置は、
前記（２）または（３）の半導体集積回路装置におい
て、前記メモリセル選択用ＭＩＳトランジスタのデータ
線側の半導体基板の表面濃度が、メモリセルの周囲に設
けられた回路に形成されて前記メモリセル選択用ＭＩＳ
トランジスタのチャネルと同じ導電型のチャネルを有す
る何れかのＭＩＳトランジスタに設けられたポケット領
域の表面濃度と同じものである。

【００３５】（１４）本発明の半導体集積回路装置は、
前記（１）から（８）の半導体集積回路装置において、
前記メモリセル選択用ＭＩＳトランジスタのデータ線側
の前記第１低濃度半導体領域および前記メモリセル選択
用ＭＩＳトランジスタの容量素子側の前記第２低濃度半
導体領域の上部に、前記第１低濃度半導体領域または前
記第２低濃度半導体領域と同じ導電型の不純物によって
構成され、その不純物濃度が前記第１低濃度半導体領域
または前記第２の低濃度半導体領域の不純物濃度よりも
相対的に高い高濃度半導体領域が形成されているもので
ある。

【００３６】（１５）本発明の半導体集積回路装置は、
前記（１）から（１０）の半導体集積回路装置におい
て、前記メモリセル選択用ＭＩＳトランジスタのゲート
絶縁膜と前記半導体基板との界面に、窒素またはフッ素
が含まれているものである。

【００３７】（１６）本発明の半導体集積回路装置は、
前記（１）から（１０）の半導体集積回路装置におい
て、前記メモリセル選択用ＭＩＳトランジスタのチャネ
ル領域には、しきい値電圧調整用の不純物が導入されて
いないものである。

【００３８】（１７）本発明の半導体集積回路装置は、
前記（１）から（１０）の半導体集積回路装置におい
て、前記メモリセル選択用ＭＩＳトランジスタのチャネ
ル領域には、しきい値電圧調整用の不純物が導入されて
おり、前記メモリセル選択用ＭＩＳトランジスタのチャ
ネル領域の不純物濃度は、メモリセルの周囲に設けられ
た回路に形成されて前記メモリセル選択用ＭＩＳトラン
ジスタのチャネルと同じ導電型のチャネルを有する何れ
かのＭＩＳトランジスタのチャネル領域の不純物濃度と
同じか、またはそれ以下である。

【００３９】（１８）本発明の半導体集積回路装置は、
前記（５）から（１０）の半導体集積回路装置におい
て、前記第１低濃度半導体領域および前記第２低濃度半
導体領域はｎ型不純物によって構成され、前記第１半導
体領域はｐ型不純物によって構成されるものである。

【００４０】（１９）本発明の半導体集積回路装置は、
前記（５）から（１０）の半導体集積回路装置におい
て、前記第１低濃度半導体領域は砒素、あるいは砒素お
よびリンによって構成され、前記第２低濃度半導体領域
はリンによって構成されるものである。

【００４１】（２０）本発明の半導体集積回路装置は、
前記（５）から（１０）の半導体集積回路装置におい
て、前記第１低濃度半導体領域は砒素、あるいは砒素お
よびリンによって構成され、前記第２低濃度半導体領域
はリンによって構成され、前記第１半導体領域はボロン
によって構成されるものである。

【００４２】（２１）本発明の半導体集積回路装置は、
前記（１）から（２０）の半導体集積回路装置におい
て、前記メモリセルは、メモリセル選択用ＭＩＳトラン
ジスタと、これに直列に接続された情報蓄積用容量素子
とで構成されるＤＲＡＭセルである。

【００４３】（２２）本発明の半導体集積回路装置は、
前記（１）から（２０）の半導体集積回路装置におい
て、前記メモリセルの周囲に設けられた回路は、ＤＲＡ
Ｍの周辺回路またはロジック混載形ＤＲＡＭの論理回路
である。

【００４４】（２３）本発明の半導体集積回路装置は、
前記（１）から（２０）の半導体集積回路装置おいて、
前記メモリセルは、ダブル・デンシティ・パッケージに
実装された半導体チップの回路形成面に形成されている
ものである。

【００４５】（２４）本発明の半導体集積回路装置の製
造方法は、半導体基板上にメモリセル選択用ＭＩＳトラ
ンジスタと容量素子とが直列接続されたメモリセルを形
成する際、(a).前記メモリセル選択用ＭＩＳトランジス
タのチャネルと異なる導電型の半導体基板上に、前記メ
モリセル選択用ＭＩＳトランジスタのゲート絶縁膜およ
びゲート電極を順次形成する工程と、(b).前記メモリセ
ル選択用ＭＩＳトランジスタのデータ線側の半導体基板
のみに、同一のレジストパターンをマスクにして、前記
メモリセル選択用ＭＩＳトランジスタのチャネルと異な
る導電型の第１不純物イオンおよび前記メモリセル選択
用ＭＩＳトランジスタのチャネルと同じ導電型の第２不
純物イオンを注入する工程と、(c).前記メモリセル選択
用ＭＩＳトランジスタの容量素子側の半導体基板に、前
記メモリセル選択用ＭＩＳトランジスタのチャネルと同
じ導電型の第３不純物イオンを注入する工程とを有する
ものである。

【００４６】（２５）本発明の半導体集積回路装置の製
造方法は、半導体基板上にメモリセル選択用ＭＩＳトラ
ンジスタと容量素子とが直列接続されたメモリセルを形
成する際、(a).前記メモリセル選択用ＭＩＳトランジス
タのチャネルと異なる導電型の半導体基板上に、前記メ
モリセル選択用ＭＩＳトランジスタのゲート絶縁膜およ
びゲート電極を順次形成する工程と、(b).前記メモリセ
ル選択用ＭＩＳトランジスタのデータ線側の半導体基板
のみに、同一のレジストパターンをマスクにして、前記
メモリセル選択用ＭＩＳトランジスタのチャネルと異な
る導電型の第１不純物イオンおよび前記メモリセル選択
用ＭＩＳトランジスタのチャネルと同じ導電型の第２不
純物イオンを注入する工程と、(c).前記メモリセル選択
用ＭＩＳトランジスタのデータ線側および容量素子側の
半導体基板に、前記メモリセル選択用ＭＩＳトランジス
タのチャネルと同じ導電型の第３不純物イオンを注入す
る工程とを有するものである。

【００４７】（２６）本発明の半導体集積回路装置の製
造方法は、半導体基板上にメモリセル選択用ＭＩＳトラ
ンジスタと容量素子とが直列接続されたメモリセルを形
成する際、(a).前記メモリセル選択用ＭＩＳトランジス
タのチャネルと異なる導電型の半導体基板上に、前記メ
モリセル選択用ＭＩＳトランジスタのゲート絶縁膜およ
びゲート電極を順次形成する工程と、(b).前記メモリセ
ル選択用ＭＩＳトランジスタのデータ線側の半導体基板
のみに、同一のレジストパターンをマスクにして、前記
メモリセル選択用ＭＩＳトランジスタのチャネルと異な
る導電型の第１不純物イオンおよび前記メモリセル選択
用ＭＩＳトランジスタのチャネルと同じ導電型の第２不
純物イオンを注入する工程と、(c).前記メモリセル選択
用ＭＩＳトランジスタのデータ線側および容量素子側の
半導体基板と、メモリセルの周囲に設けられた回路に形
成されて前記メモリセル選択用ＭＩＳトランジスタのチ
ャネルと同じ導電型のチャネルを有する何れかのＭＩＳ
トランジスタが形成される半導体基板とに、前記メモリ
セル選択用ＭＩＳトランジスタのチャネルと同じ導電型
の第３不純物イオンを注入する工程とを有するものであ
る。

【００４８】（２７）本発明の半導体集積回路装置の製
造方法は、半導体基板上にメモリセル選択用ＭＩＳトラ
ンジスタと容量素子とが直列接続されたメモリセルを形
成する際、(a).前記メモリセル選択用ＭＩＳトランジス
タのチャネルと異なる導電型の半導体基板上に、前記メ
モリセル選択用ＭＩＳトランジスタのゲート絶縁膜およ
びゲート電極を順次形成する工程と、(b).前記メモリセ
ル選択用ＭＩＳトランジスタのデータ線側の半導体基板
のみに、同一のレジストパターンをマスクにして、前記
メモリセル選択用ＭＩＳトランジスタのチャネルと異な
る導電型の第１不純物イオンおよび前記メモリセル選択
用ＭＩＳトランジスタのチャネルと同じ導電型の第２不
純物イオンを注入する工程と、(c).前記メモリセル選択
用ＭＩＳトランジスタの容量素子側の半導体基板のみ
に、同一のレジストパターンをマスクにして、前記メモ
リセル選択用ＭＩＳトランジスタのチャネルと同じ導電
型の第３不純物イオンおよび前記メモリセル選択用ＭＩ
Ｓトランジスタのチャネルと異なる導電型の第４不純物
イオンを注入する工程とを有するものである。

【００４９】（２８）本発明の半導体集積回路装置の製
造方法は、半導体基板上にメモリセル選択用ＭＩＳトラ
ンジスタと容量素子とが直列接続されたメモリセルを形
成する際、(a).前記メモリセル選択用ＭＩＳトランジス
タのチャネルと異なる導電型の半導体基板上に、前記メ
モリセル選択用ＭＩＳトランジスタのゲート絶縁膜およ
びゲート電極を順次形成する工程と、(b).前記メモリセ
ル選択用ＭＩＳトランジスタのデータ線側の半導体基板
のみに、同一のレジストパターンをマスクにして、前記
メモリセル選択用ＭＩＳトランジスタのチャネルと異な
る導電型の第１不純物イオンおよび前記メモリセル選択
用ＭＩＳトランジスタのチャネルと同じ導電型の第２不
純物イオンを注入する工程と、(c).前記メモリセル選択
用ＭＩＳトランジスタのデータ線側および容量素子側の
半導体基板に、前記メモリセル選択用ＭＩＳトランジス
タのチャネルと同じ導電型の第３不純物イオンを注入す
る工程と、(d).前記メモリセル選択用ＭＩＳトランジス
タの上層に形成された絶縁膜を加工して、データ線を接
続するための第１コンタクトホールおよび前記容量素子
を接続するための第２コンタクトホールを前記半導体基
板に接して形成する工程と、(e).前記第１コンタクトホ
ールおよび第２コンタクトホールを通して、前記半導体
基板に前記メモリセル選択用ＭＩＳトランジスタのチャ
ネルと同じ導電型の不純物イオンを注入する工程とを有
するものである。

【００５０】（２９）本発明の半導体集積回路装置の製
造方法は、半導体基板上にメモリセル選択用ＭＩＳトラ
ンジスタと容量素子とが直列接続されたメモリセルを形
成する際、(a).前記メモリセル選択用ＭＩＳトランジス
タのチャネルと異なる導電型の半導体基板上に、前記メ
モリセル選択用ＭＩＳトランジスタのゲート絶縁膜およ
びゲート電極を順次形成する工程と、(b).前記メモリセ
ル選択用ＭＩＳトランジスタのデータ線側の半導体基板
のみに、同一のレジストパターンをマスクにして、前記
メモリセル選択用ＭＩＳトランジスタのチャネルと異な
る導電型の第１不純物イオンおよび前記メモリセル選択
用ＭＩＳトランジスタのチャネルと同じ導電型の第２不
純物イオンを注入する工程と、(c).前記メモリセル選択
用ＭＩＳトランジスタのデータ線側および容量素子側の
半導体基板に、前記メモリセル選択用ＭＩＳトランジス
タのチャネルと同じ導電型の第３不純物イオンを注入す
る工程と、(d).前記メモリセル選択用ＭＩＳトランジス
タの上層に形成された絶縁膜を加工して、データ線を接
続するための第１コンタクトホールおよび前記容量素子
を接続するための第２コンタクトホールを前記半導体基
板に接して形成する工程と、(e).前記第１コンタクトホ
ールおよび前記第２コンタクトホールに、前記メモリセ
ル選択用ＭＩＳトランジスタのチャネルと同じ導電型の
導電膜を埋め込み、前記導電膜に添加された不純物を前
記メモリセル選択用ＭＩＳトランジスタのデータ側およ
び容量素子側の半導体基板へ拡散させる工程とを有する
ものである。

【００５１】（３０）本発明の半導体集積回路装置の製
造方法は、半導体基板上にメモリセル選択用ＭＩＳトラ
ンジスタと容量素子とが直列接続されたメモリセルを形
成する際、(a).前記メモリセル選択用ＭＩＳトランジス
タのチャネルと異なる導電型の半導体基板の表面近傍
に、前記メモリセル選択用ＭＩＳトランジスタのチャネ
ルと異なる導電型の第１不純物イオンを注入する工程
と、(b).前記メモリセル選択用ＭＩＳトランジスタのゲ
ート絶縁膜およびゲート電極を順次形成する工程と、
(c).前記メモリセル選択用ＭＩＳトランジスタのデータ
線側の半導体基板のみに、前記メモリセル選択用ＭＩＳ
トランジスタのチャネルと同じ導電型の第２不純物イオ
ンを注入する工程と、(d).前記メモリセル選択用ＭＩＳ
トランジスタの容量素子側の半導体基板のみに、前記メ
モリセル選択用ＭＩＳトランジスタのチャネルと同じ導
電型の第３不純物イオンを注入する工程とを有するもの
である。

【００５２】（３１）本発明の半導体集積回路装置の製
造方法は、前記（２４）から（２９）の半導体集積回路
装置の製造方法において、前記第１不純物イオンは、斜
め方向からのイオン打ち込みによって注入されるもので
ある。

【００５３】（３２）本発明の半導体集積回路装置の製
造方法は、前記（２４）から（２９）の半導体集積回路
装置の製造方法において、前記第１不純物イオンは、メ
モリセルの周囲に設けられた回路に形成されて前記メモ
リセル選択用ＭＩＳトランジスタのチャネルと同じ導電
型のチャネルを有する何れかのＭＩＳトランジスタが形
成される半導体基板に、ポケット領域を形成するために
注入されるものである。

【００５４】（３３）本発明の半導体集積回路装置の製
造方法は、前記（２４）から（３０）の半導体集積回路
装置の製造方法において、前記ゲート絶縁膜を形成した
後、ＮＯ雰囲気またはＮＦ3 雰囲気中で熱処理を施す、
あるいは窒素またはフッ素をイオン打ち込みして、前記
ゲート絶縁膜と前記半導体基板との界面に窒素またはフ
ッ素を導入する工程を有するものである。

【００５５】（３４）本発明の半導体集積回路装置の製
造方法は、前記（２４）から（３０）の半導体集積回路
装置の製造方法において、前記メモリセル選択用ＭＩＳ
トランジスタが形成される半導体基板へのしきい値電圧
調整用の不純物のイオン打ち込みは、メモリセルの周囲
に設けられた回路に形成されて前記メモリセル選択用Ｍ
ＩＳトランジスタのチャネルと同じ導電型のチャネルを
有する何れかのＭＩＳトランジスタが形成される半導体
基板へのしきい値電圧調整用の不純物イオン打ち込みと
同時に行うものである。

【００５６】（３５）本発明の半導体集積回路装置の製
造方法は、前記（２４）から（３０）の半導体集積回路
装置の製造方法において、前記第１不純物イオンの導電
型はｐ型であり、前記第２不純物イオンおよび前記第３
不純物イオンの導電型はｎ型である。

【００５７】（３６）本発明の半導体集積回路装置の製
造方法は、前記（２４）から（３０）の半導体集積回路
装置の製造方法において、前記第１不純物イオンはボロ
ンイオン、前記第２不純物イオンは砒素イオン、前記第
３不純物イオンはリンイオンである。

【００５８】上記した手段によれば、メモリセル選択用
ＭＩＳＦＥＴのデータ線側の半導体基板の表面濃度およ
びソース、ドレインを構成する一方の第１低濃度半導体
領域の不純物濃度を相対的に高くすることによって、オ
フセット構造を防止して、所望のしきい値電圧を得るこ
とができる。同時に、メモリセル選択用ＭＩＳＦＥＴの
容量素子側の半導体基板の表面濃度およびソース、ドレ
インを構成する他方の第２低濃度半導体領域の不純物濃
度を相対的に低くすることによって、ゲート電極の容量
素子側の端部近傍での接合電界強度を低減することがで
きるので、リフレッシュ時間を長くすることができる。

【００５９】また、本願において開示される発明のう
ち、他の代表的なものの概要を簡単に説明すれば、次の
とおりである。すなわち、本発明は、半導体基板にメモ
リセル選択用ＭＩＳトランジスタと容量素子とが直列接
続されたメモリセルを有する半導体集積回路装置であっ
て、前記メモリセルの非選択時に前記メモリセル選択用
ＭＩＳトランジスタのゲート電極に負の電圧を印加する
構造において、前記メモリセル選択用ＭＩＳトランジス
タのソース、ドレイン用の一対の半導体領域の両方また
はいずれか一方の近傍の基板濃度を相対的に高くしたも
のである。

【００６０】また、本発明は、半導体基板にメモリセル
選択用ＭＩＳトランジスタと容量素子とが直列接続され
たメモリセルを有する半導体集積回路装置であって、前
記メモリセル選択用ＭＩＳトランジスタのゲート電極
が、半導体基板と同一導電型の導体部を有する構造にお
いて、前記メモリセル選択用ＭＩＳトランジスタのソー
ス、ドレイン用の一対の半導体領域の両方またはいずれ
か一方の近傍の基板濃度を相対的に高くしたものであ
る。

【００６１】また、本発明は、半導体基板にメモリセル
選択用ＭＩＳトランジスタと容量素子とが直列接続され
たメモリセルを有する半導体集積回路装置であって、前
記メモリセルの非選択時に前記メモリセル選択用ＭＩＳ
トランジスタのゲート電極に負の電圧を印加する構造に
おいて、基板バイアスを−１Ｖよりも負側にするもので
ある。

【００６２】また、本発明は、半導体基板にメモリセル
選択用ＭＩＳトランジスタと容量素子とが直列接続され
たメモリセルを有する半導体集積回路装置であって、前
記メモリセル選択用ＭＩＳトランジスタのゲート電極
が、半導体基板と同一導電型の導体部を有する構造にお
いて、基板バイアスを−１Ｖよりも負側にするものであ
る。

【００６３】上記した手段によれば、メモリセル選択用
ＭＩＳトランジスタのゲート電極下における第１領域に
おける不純物濃度を低くすることができるので、接合電
界の増大なしにパンチスルー現象を抑制または防止する
ことができ、さらに、バーンイン試験時の劣化や書き込
み不良の発生をも抑制または防止することが可能とな
る。

【００６４】また、基板バイアスを−１Ｖよりも負側に
したことにより、接合電界の増大およびバーンイン試験
時の劣化や書き込み不良の発生なしにパンチスルー現象
を抑制または防止することが可能となる。

【００６５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００６６】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。

【００６７】（実施の形態１）図１は、本実施の形態１
であるＤＲＡＭを示す半導体基板の要部断面図である。

【００６８】Ｑｓはメモリアレイに形成されたメモリセ
ル選択用ＭＩＳＦＥＴであり、ＱｎおよびＱｐは周辺回
路に形成されたｎチャネル型ＭＩＳＦＥＴおよびｐチャ
ネル型ＭＩＳＦＥＴである。

【００６９】図１に示すように、シリコン単結晶からな
る半導体基板１の主面上の素子分離領域には、溝型素子
分離用絶縁膜２が形成され、さらに、メモリセルを形成
する領域（メモリアレイ）の半導体基板１の深くにｎ型
埋め込みウエル３、メモリアレイと周辺回路の一部（ｎ
チャネル型ＭＩＳＦＥＴＱｎを形成する領域）とにｐ型
ウエル４、周辺回路の他の一部（ｐチャネル型ＭＩＳＦ
ＥＴＱｐを形成する領域）にｎ型ウエル５が形成されて
いる。

【００７０】上記メモリセル選択用ＭＩＳＦＥＴＱｓは
酸化シリコン膜によって構成されるゲート絶縁膜６、ゲ
ート電極７ａおよびソース、ドレインを構成する一方の
ｎ^-型半導体領域８ａ，８ｂと他方のｎ^- 型半導体領域
８ｂとによって構成されており、ゲート電極７ａは、メ
モリセルを選択するワード線と一体に構成されている。

【００７１】上記ｎチャネル型ＭＩＳＦＥＴＱｎはゲー
ト絶縁膜６、ゲート電極７ａならびにソース、ドレイン
を構成する一対のｎ^- 型半導体領域８ｂおよび一対のｎ
⁺ 型半導体領域９によって構成されており、上記ｐチャ
ネル型ＭＩＳＦＥＴＱｐはゲート絶縁膜６、ゲート電極
７ａならびにソース、ドレインを構成する一対のｐ^-型
半導体領域１０および一対のｐ⁺ 型半導体領域１１によ
って構成されている。

【００７２】上記ゲート電極７ａは、ｎ型の不純物が導
入された多結晶シリコン膜によって構成されており、こ
の多結晶シリコン膜の上部には抵抗値を低減するための
タングステンシリサイド膜が形成されている。ゲート電
極７ａの上層には窒化シリコン膜７ｂが形成され、さら
に、ゲート長方向の側壁には、窒化シリコン膜によって
構成されるサイドウォールスペーサ１２が形成されてい
る。

【００７３】窒化シリコン膜７ｂおよびサイドウォール
スペーサ１２の上層には、酸化シリコン膜によって構成
される層間絶縁膜１３が形成されている。メモリセル選
択用ＭＩＳＦＥＴＱｓのソース、ドレインを構成する一
方のｎ^- 型半導体領域８ａ，８ｂおよびソース、ドレイ
ンを構成する他方のｎ^- 型半導体領域８ｂの上層の層間
絶縁膜１３およびゲート絶縁膜６と同一層の絶縁膜には
コンタクトホール１４，１５が形成されており、このコ
ンタクトホール１４，１５には、ｎ型の不純物が導入さ
れた多結晶シリコン膜によって構成されるプラグ１６
ａ，１６ｂがそれぞれ埋め込まれている。

【００７４】さらに、上記ｎ型の不純物がコンタクトホ
ール１４，１５の底部から拡散して、メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレインを構成する一方の
ｎ^-型半導体領域８ａ，８ｂおよびソース、ドレインを
構成する他方のｎ^- 型半導体領域８ｂへ拡散することに
よって、ｎ^- 型半導体領域８ａ，８ｂの上部に、ｎ⁺型
半導体領域１７が形成されている。

【００７５】層間絶縁膜１３の上層には、酸化シリコン
膜１８が形成されている。さらに、この酸化シリコン膜
１８の上層にはｎ型の不純物が導入された多結晶シリコ
ン膜によって構成されたデータ線１９が形成されてい
る。

【００７６】データ線１９は、上記酸化シリコン膜１８
に形成されたコンタクトホール２０ａを通してプラグ１
６ａに接続されており、さらに、プラグ１６ａを介して
メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン
を構成する一方のｎ^- 型半導体領域８ａ，８ｂに接続さ
れている。

【００７７】さらに、データ線１９と同一層の多結晶シ
リコン膜によって、周辺回路の第１層配線２１が構成さ
れており、第１層配線２１は、酸化シリコン膜１８、層
間絶縁膜１３およびゲート絶縁膜６と同一層の絶縁膜に
形成されたコンタクトホール２０ｂ，２０ｃを通じて、
ｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺ 型半導体領域９お
よびｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺ 型半導体領域
１１にそれぞれ接続されている。

【００７８】データ線１９の上層には層間絶縁膜２２が
形成されている。さらに、この層間絶縁膜２２の上層に
は情報蓄積用容量素子の蓄積電極２３が形成されてお
り、蓄積電極２３はｎ型の不純物が導入された多結晶シ
リコン膜によって構成されている。

【００７９】上記蓄積電極２３は、上記層間絶縁膜２２
および酸化シリコン膜１８に形成されたスルーホール２
４を通じてプラグ１６ｂに接続されており、さらに、プ
ラグ１６ｂを介してメモリセル選択用ＭＩＳＦＥＴＱｓ
のソース、ドレインを構成する他方のｎ^- 型半導体領域
８ｂに接続されている。

【００８０】蓄積電極２３の表面には容量絶縁膜２５が
被覆され、さらに、その表面にはプレート電極２６が被
覆されている。容量絶縁膜２５は、例えば酸化タンタル
膜等からなる。また、プレート電極２６は、例えばチタ
ンナイトライド膜等からなり、複数の蓄積電極２３を覆
うように形成されている。

【００８１】蓄積電極２３と容量絶縁膜２５とプレート
電極２６とからなる情報蓄積用容量素子の上層には、さ
らに、層間絶縁膜および多層配線が形成され、最上層に
はパッシベーション膜が形成されているが、それらの図
示は省略する。

【００８２】さらに、メモリセル選択用ＭＩＳＦＥＴＱ
ｓのデータ線側のｐ型ウエル４には、しきい値電圧を調
整するためのｐ型半導体領域２７が形成されており、デ
ータ線側のｐ型半導体領域２７の表面濃度が情報蓄積用
容量素子側のｐ型ウエル４の表面濃度よりも高くなって
いる。上記ｐ型半導体領域２７の表面濃度は、例えば約
１〜５×１０¹⁸ｃｍ^-3である。

【００８３】ここで、ソース、ドレインを構成する情報
蓄積用容量素子側の他方のｎ^- 型半導体領域８ｂの表面
濃度は約１×１０¹⁸ｃｍ^-3であるが、ソース、ドレイン
を構成するデータ線側一方のｎ^- 型半導体領域８ａ，８
ｂの表面濃度は約５〜１０×１０¹⁸ｃｍ^-3と高く設定さ
れ、ｐ型半導体領域２７を設けたことによるオフセット
を防止する。なお、データ線側のｎ^- 型半導体領域８ｂ
は、ｐ型半導体領域２７によって、その不純物濃度分布
はうち消される。

【００８４】すなわち、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのソース、ドレインを構成するデータ線側の一方の
ｎ^- 型半導体領域８ａ，８ｂおよびｐ型半導体基板（ｐ
型ウエル４⁺ ｐ型半導体領域２７）の不純物濃度は、ソ
ース、ドレインを構成する情報蓄積用容量素子側の他方
のｎ^- 型半導体領域８ｂおよびｐ型半導体基板（ｐ型ウ
エル４）の不純物濃度よりもそれぞれ相対的に高く設定
されている。

【００８５】情報蓄積用容量素子側のｐ型ウエル４の表
面濃度およびｎ^- 型半導体領域８ｂの不純物濃度は、周
辺回路のｎチャネル型ＭＩＳＦＥＴＱｎのｐ型ウエル４
の表面濃度およびｎ^- 型半導体領域８ｂの不純物濃度と
それぞれ同じである。

【００８６】次に、上記のように構成された本実施の形
態１のＤＲＡＭの製造方法を図２〜図８を用いて工程順
に説明する。

【００８７】まず、図２に示すように、ｐ型で比抵抗が
１０Ωｃｍ程度の半導体基板１に酸化シリコン膜によっ
て構成される溝型素子分離用絶縁膜２を形成する。次い
で、メモリアレイの半導体基板１にｎ型不純物、例えば
リン（Ｐ）をイオン打ち込みしてｎ型埋め込みウエル３
を形成し、メモリアレイと周辺回路のｎチャネル型ＭＩ
ＳＦＥＴＱｎを形成する領域にｐ型不純物、例えばボロ
ン（Ｂ）をイオン打ち込みしてｐ型ウエル４を形成し、
周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐを形成する領
域にｎ型不純物、例えばＰをイオン打ち込みしてｎ型ウ
エル５を形成する。

【００８８】ここで、ｎ型埋め込みウエル３は、例えば
Ｐイオンを１ＭｅＶの加速エネルギーで１×１０¹³ｃｍ
^-2程度注入することによって形成され、ｐ型ウエル４
は、例えばＢイオンを３００ｋｅＶの加速エネルギーで
１×１０¹³ｃｍ^-2程度、１５０ｋｅＶの加速エネルギー
で２×１０¹²ｃｍ^-2程度、続いて４０ｋｅＶの加速エネ
ルギーで５×１０¹¹ｃｍ^-2程度注入することによって形
成され、ｎ型ウエル５は、例えばＰイオンを５００ｋｅ
Ｖの加速エネルギーで２×１０¹³ｃｍ^-2程度および２５
０ｋｅＶの加速エネルギーで５×１０¹²ｃｍ^-2程度注入
することによって形成される。

【００８９】上記不純物イオンを半導体基板１に注入し
た後、不純物イオンの活性化、半導体基板１に生じた結
晶欠陥の回復または最適な不純物濃度分布を得るなどの
ために、半導体基板１に１０００℃で約３０分の熱処理
が施される。

【００９０】次に、ＭＩＳＦＥＴのしきい値電圧を調整
するために不純物をｐ型ウエル４およびｎ型ウエル５に
イオン打ち込みする。このチャネルイオン打ち込み方法
には、次の３仕様があり、いずれの方法を用いてもよ
い。

【００９１】第１の方法は、図３に示すように、周辺回
路のＭＩＳＦＥＴに不純物、例えばＢをイオン打ち込み
する方法である。まず、ｎチャネル型ＭＩＳＦＥＴＱｎ
にＢイオン２８ａを１０ｋｅＶの加速エネルギーで２×
１０¹²ｃｍ^-2程度注入し、続いて、ｐチャネル型ＭＩＳ
ＦＥＴＱｐにＢイオン２８ｂを注入する。

【００９２】第２の方法は、メモリセル選択用ＭＩＳＦ
ＥＴＱｓと周辺回路のＭＩＳＦＥＴに不純物、例えばＢ
をイオン打ち込みする方法であり、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓへのＢイオンの注入条件とｎチャネル型
ＭＩＳＦＥＴＱｎへのＢイオンの注入条件とが同じであ
る。まず、メモリセル選択用ＭＩＳＦＥＴＱｓとｎチャ
ネル型ＭＩＳＦＥＴＱｎにＢイオン２８ａを１０ｋｅＶ
の加速エネルギーで２×１０¹²ｃｍ^-2程度注入し、続い
て、ｐチャネル型ＭＩＳＦＥＴＱｐにＢイオン２８ｂを
注入する。

【００９３】第３の方法は、前記第２の方法と同様に、
メモリセル選択用ＭＩＳＦＥＴＱｓと周辺回路のＭＩＳ
ＦＥＴに不純物、例えばＢをイオン打ち込みする方法で
あるが、メモリセル選択用ＭＩＳＦＥＴＱｓへのＢイオ
ンの注入条件が、ｎチャネル型ＭＩＳＦＥＴＱｎへのＢ
イオンの注入条件と異なる。

【００９４】次に、図４に示すように、ｐ型ウエル４お
よびｎ型ウエル５の各表面に、水素燃焼方式を用いて約
７ｎｍの厚さの清浄なゲート絶縁膜６を形成した後、半
導体基板１上に約５０ｎｍの厚さの多結晶シリコン膜、
約１２０ｎｍの厚さのタングステンシリサイド膜および
約２００ｎｍの厚さの窒化シリコン膜７ｂを順次堆積
し、次いで、フォトレジストパターンをマスクとしてこ
れらの膜を加工することによって、タングステンシリサ
イド膜と多結晶シリコン膜とからなるゲート電極７ａを
形成する。

【００９５】この後、フォトレジストパターン２９をマ
スクとして、データ線側のメモリセル選択用ＭＩＳＦＥ
ＴＱｓのｐ型ウエル４にＢイオンを、例えば約１５°傾
けて２０ｋｅＶの加速エネルギーで５×１０¹³ｃｍ^-2程
度注入してｐ型半導体領域２７を形成し、続いて、上記
フォトレジストパターン２９をマスクとして、砒素（Ａ
ｓ）イオンを例えば、２０ｋｅＶの加速エネルギーで５
×１０¹³ｃｍ^-2程度注入して、上記ｐ型半導体領域２７
の内側にｎ^- 型半導体領域８ａを形成する。

【００９６】上記Ｂイオンの注入は、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのポケット領域を形成するイオン注入を兼
ねることもできる。本実施の形態１では、このＢイオン
の注入条件は、ｎチャネル型ＭＩＳＦＥＴＱｎのポケッ
ト領域を形成する際の注入条件と異なるが、メモリセル
選択用ＭＩＳＦＥＴＱｓのしきい値電圧は、このＢイオ
ンとしきい値電圧調整用の不純物イオンの注入条件によ
って決まるため、上記Ｂイオンの注入条件は上記条件に
限定されるものではない。

【００９７】また、上記Ｂイオンの注入条件に依存して
しきい値電圧が変わるので、所望のしきい値電圧を得る
には、上記Ａｓイオンの注入条件をＢイオンの注入条件
に応じて変えるべきものであり、Ａｓイオンの注入条件
は上記注入条件に限定されるものではない。

【００９８】次に、図５に示すように、フォトレジスト
パターン２９を除去した後、ｐ型ウエル４にｎ型不純
物、例えばＰイオンを２０ｋｅＶの加速エネルギーで１
×１０¹³ｃｍ^-2程度注入することによって、メモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極７ａおよびｎチャ
ネル型ＭＩＳＦＥＴＱｎのゲート電極７ａの両側のｐ型
ウエル４に、ｎ^- 型半導体領域８ｂを形成する。ここ
で、上記製造工程では、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのｎ^- 型半導体領域８ｂとｎチャネル型ＭＩＳＦＥ
ＴＱｎのｎ^- 型半導体領域８ｂとを同じ工程で形成した
が、異なる工程で形成してもよい。

【００９９】さらに、ｎ型ウエル５にｐ型不純物、例え
ばＢイオンを注入することによってｐチャネル型ＭＩＳ
ＦＥＴＱｐのゲート電極７ａの両側のｎ型ウエル５に、
ｐ^-型半導体領域１０を形成する。その後、半導体基板
１に９５０℃で約２０秒の熱処理を施す。

【０１００】ここで、メモリセル選択用ＭＩＳＦＥＴＱ
ｓのデータ線側のｐ型ウエル４にもＰイオンが注入され
てｎ^- 型半導体領域８ｂが形成されており、ゲート電極
７ａのデータ線側のサイドウォールスペーサ１２下のｐ
型ウエル４にはゲート長方向にチャネル領域へ向かっ
て、Ａｓイオンによって構成されるｎ^- 型半導体領域８
ａとＰイオンによって構成されるｎ^- 型半導体領域８ｂ
とが形成されている。しかし、このｎ^- 型半導体領域８
ｂは低濃度であるために、その不純物濃度はｐ型半導体
領域２７によってうち消される。

【０１０１】次いで、半導体基板１上にＣＶＤ（Chemic
al Vapor Deposition ）法によって約８０ｎｍの厚さの
窒化シリコン膜（図示せず）を堆積した後、この窒化シ
リコン膜を異方性エッチングすることによって、窒化シ
リコン膜７ｂおよびゲート電極７ａの側壁にサイドウォ
ールスペーサ１２を形成する。

【０１０２】次に、図６に示すように、周辺回路のｐ型
ウエル４にｎ型不純物、例えばＡｓイオンを注入するこ
とによってｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺ 型半導
体領域９を形成し、周辺回路のｎ型ウエル５にｐ型不純
物、例えばＢイオンを注入することによってｐチャネル
型ＭＩＳＦＥＴＱｐのｐ⁺ 型半導体領域１１を形成す
る。その後、半導体基板１に８００℃で約６０秒の熱処
理を施す。

【０１０３】これにより、周辺回路にｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。

【０１０４】次に、半導体基板１上に酸化シリコン膜
（図示せず）を堆積した後、この酸化シリコン膜の表面
を化学的機械研磨（Chemical Mechanical Polishing ；
ＣＭＰ）法で研磨してその表面を平坦化することによ
り、酸化シリコン膜によって構成される層間絶縁膜１３
を形成する。上記酸化シリコン膜は、例えばオゾン（Ｏ
₃）とテトラエトキシシラン（ＴＥＯＳ）とをソースガ
スに用いたプラズマＣＶＤ法によって堆積される。

【０１０５】次いで、フォトレジストパターンをマスク
としたドライエッチングで前記層間絶縁膜１３およびゲ
ート絶縁膜６と同一層の絶縁膜を順次除去することによ
って、メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ^-
型半導体領域８ａ，８ｂに達するコンタクトホール１４
を形成し、他方のｎ^- 型半導体領域８ｂに達するコンタ
クトホール１５を形成する。

【０１０６】このエッチングは、サイドウォールスペー
サ１２を構成する窒化シリコン膜が異方的にエッチング
される条件で行い、メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極７ａの側壁に上記窒化シリコン膜が残るよ
うにする。これにより、フォトリソグラフィの解像限界
以下の微細な径を有するコンタクトホール１４，１５が
メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極７ａに
対して自己整合で形成される。

【０１０７】次いで、コンタクトホール１４，１５の内
部にプラグ１６ａ，１６ｂをそれぞれ形成する。プラグ
１６ａ，１６ｂは、層間絶縁膜１３の上層にｎ型不純
物、例えばＰを１×１０²⁰ｃｍ^-3程度導入した多結晶シ
リコン膜をＣＶＤ法で堆積した後、この多結晶シリコン
膜の表面をＣＭＰ法で研磨し、コンタクトホール１４，
１５の内部に多結晶シリコン膜を残すことによって形成
する。さらに、この多結晶シリコン膜中のＰイオンが拡
散して、メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ
^- 型半導体領域８ａ，８ｂおよび他方のｎ^- 型半導体領
域８ｂの上部にｎ⁺ 型半導体領域１７が形成される。

【０１０８】ここで、コンタクトホール１４，１５を形
成した後、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート
電極７ａの両側のｐ型ウエル４に、例えばＰイオンを２
０〜５０ｋｅＶの加速エネルギーで５×１０¹²〜２×１
０¹³ｃｍ^-2程度注入し、電界緩和層を形成してもよい。

【０１０９】次に、図７に示すように、層間絶縁膜１３
の上層に酸化シリコン膜１８を堆積する。酸化シリコン
膜１８は、例えばＯ₃ とＴＥＯＳとをソースガスに用い
たプラズマＣＶＤ法によって堆積する。

【０１１０】次に、フォトレジストパターンをマスクと
したドライエッチングで前記コンタクトホール１４上の
酸化シリコン膜１８を除去してコンタクトホール２０ａ
を形成し、プラグ１６ａの表面を露出させる。同時に、
フォトレジストパターンをマスクとしたドライエッチン
グで周辺回路の酸化シリコン膜１８、層間絶縁膜１３お
よびゲート絶縁膜６と同一層の絶縁膜を順次除去するこ
とによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺ 型半
導体領域９に達するコンタクトホール２０ｂを形成し、
ｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺ 型半導体領域１１
に達するコンタクトホール２０ｃを形成する。

【０１１１】次に、コンタクトホール２０ａを通してプ
ラグ１６ａに接するメモリアレイのデータ線１９と、コ
ンタクトホール２０ｂを通してｎチャネル型ＭＩＳＦＥ
ＴＱｎのｎ⁺ 型半導体領域９に接する第１層配線２１
と、コンタクトホール２０ｃを通してｐチャネル型ＭＩ
ＳＦＥＴＱｐのｐ⁺ 型半導体領域１１に接する第１層配
線２１とを形成する。データ線１９および第１層配線２
１は、酸化シリコン膜１８の上層に導電膜（図示せず）
を堆積した後、フォトレジストパターンをマスクとして
上記導電膜を加工することにより形成される。

【０１１２】次に、図８に示すように、上記データ線１
９および第１層配線２１の上層に酸化シリコン膜（図示
せず）を堆積した後、この酸化シリコン膜の表面をＣＭ
Ｐ法で研磨してその表面を平坦化し、層間絶縁膜２２を
形成する。

【０１１３】次に、フォトレジストパターンをマスクと
したドライエッチングでプラグ１６ｂ上の層間絶縁膜２
２および酸化シリコン膜１８を順次除去して、プラグ１
６ｂに達するスルーホール２４を形成した後、層間絶縁
膜２２の上層にｎ型不純物、例えばＰを１×１０²⁰ｃｍ
^-3程度導入した多結晶シリコン膜（図示せず）を堆積す
る。次いで、フォトレジストパターンをマスクとしたド
ライエッチングでこの多結晶シリコン膜を加工し、情報
蓄積用容量素子の蓄積電極２３を形成する。次に、蓄積
電極２３の表面を窒化または酸窒化処理した後、酸化タ
ンタル膜を堆積し、次いでこの酸化タンタル膜に熱処理
を施して酸化タンタル膜を結晶化して容量絶縁膜２５を
形成する。この後、チタンナイトライド膜を堆積した
後、これをパターニングし、プレート電極２６を形成し
て、前記図１に示したＤＲＡＭが形成される。

【０１１４】このように、本実施の形態１によれば、メ
モリセル選択用ＭＩＳＦＥＴＱｓのデータ線側のｐ型ウ
エル４にｐ型半導体領域２７を形成し、ソース、ドレイ
ンを不純物濃度が相対的に高いｎ^- 型半導体領域８ａで
構成することによって、ゲート電極７ａとソース、ドレ
インを構成するｎ^- 型半導体領域８ａとのオフセット構
造を防止して、1.１Ｖのメモリセル選択用ＭＩＳＦＥＴ
Ｑｓのしきい値電圧が得られる。さらに、情報蓄積用容
量素子側のｐ型ウエル４にはｐ型半導体領域２５を形成
せずに、ソース、ドレインを不純物濃度が相対的に低い
ｎ^- 型半導体領域８ｂで構成することによって、ゲート
電極７ａの情報蓄積用容量素子側の端部近傍における接
合電界強度は0.３２〜0.３５ＭＶ／ｃｍと低くなり、１
つの半導体チップ内における最短ビットのリフレッシュ
時間は0.２秒程度となる。

【０１１５】また、ＭＩＳＦＥＴのしきい値電圧を調整
するために導入される前記チャネルイオン打ち込みの方
法によって、次の効果が得られる。

【０１１６】まず、前記第１の方法では、メモリセル選
択用ＭＩＳＦＥＴＱｓには、不純物（Ｂ）イオンはイオ
ン打ち込みされないので、しきい値電圧はデータ線側の
ｐ型半導体領域２７によって制御され、同時にゲート電
極７ａの情報蓄積用容量素子側の端部近傍における接合
電界強度が低減する。

【０１１７】次に、前記第２の方法では、メモリセル選
択用ＭＩＳＦＥＴＱｓには、周辺回路のｎチャネル型Ｍ
ＩＳＦＥＴＱｎへ注入されるＢイオン２８ａと同じ条件
で不純物（Ｂ）がイオン打ち込みされるので、ゲート電
極７ａのデータ線側の端部近傍における接合電界強度が
低減して、ｐ型半導体領域２７の不純物濃度を低減する
ことができる。これによって、ソース、ドレインを構成
するデータ線側一方のｎ^- 型半導体領域８ａとｐ型半導
体領域２７との接合面で発生する電子の量を抑えること
が可能となることから、ソース、ドレインを構成する情
報蓄積用容量素子側の他方のｎ^- 型半導体領域８ｂへ流
れる電子量が低減され、またはゲート電極７ａの情報蓄
積用容量素子側の端部近傍における接合電界強度が低減
されて、ディスターブ（Disturb ）リフレッシュ時にお
けるリーク電流を低減することができる。

【０１１８】次に、前記第３の方法では、メモリセル選
択用ＭＩＳＦＥＴＱｓには、周辺回路のｎチャネル型Ｍ
ＩＳＦＥＴＱｎへ注入されるＢイオン２８ａと異なる条
件で不純物（Ｂ）がイオン打ち込みされるので、メモリ
セル選択用ＭＩＳＦＥＴＱｓのしきい値電圧の調整と、
ゲート電極７ａの情報蓄積用容量素子側の端部近傍にお
ける接合電界強度の低減とをより詳細に制御することが
できる。例えば、メモリセル選択用ＭＩＳＦＥＴＱｓで
所望のしきい値電圧を得るために、ｐ型半導体領域２７
の不純物濃度を低減できない場合は、メモリセル選択用
ＭＩＳＦＥＴＱｓへ注入されるＢイオンの濃度を周辺回
路のｎチャネル型ＭＩＳＦＥＴＱｎへ注入されるＢイオ
ン２８ａの濃度よりも高く設定する。また、ゲート電極
７ａの情報蓄積用容量素子側の端部近傍における接合電
界強度をさらに低減させる場合は、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓへ注入されるＢイオンの濃度を周辺回路
のｎチャネル型ＭＩＳＦＥＴＱｎへ注入されるＢイオン
２８ａの濃度よりも低く設定する。

【０１１９】次に、本実施の形態１を適用したＤＲＡＭ
が搭載された半導体チップをＤＤＰ（Double Density P
ackage）に実装した例について説明する。

【０１２０】図９に、ＤＤＰの要部断面図の一例を示
す。３０はＤＤＰ、３１ａ，３１ｂは半導体チップ、３
２は樹脂封止体、３３はリード、３４ａ，３５は分岐リ
ード、３４ｂは外部リード、３６は絶縁性フィルム、３
７はワイヤ、３８はバスバーリード、ＢＰは外部端子
（ボンディングパッド）である。

【０１２１】ＤＤＰ３１は、２つの半導体チップ３１
ａ，３１ｂを上下に積層し、この２つの半導体チップ３
１ａ，３１ｂを１つの樹脂封止体３２で封止した構造に
なっている。２つの半導体チップ３１ａ，３１ｂのそれ
ぞれには、それぞれの裏面同士を向い合わせた状態で積
層されている。前記２つの半導体チップ３１ａ，３１ｂ
のそれぞれには、前記本実施の形態１が適用された、例
えば６４ＭｂｉｔＤＲＡＭまたは２５６ＭｂｉｔＤＲＡ
Ｍが構成されており、２つの半導体チップ３１ａ，３１
ｂのそれぞれは同一構造で構成されている。

【０１２２】前記樹脂封止体３２の互いに対向する２つ
の長辺のそれぞれの外側には、それぞれの長辺に沿って
複数のリード３３が配置されている。複数のリード３３
のそれぞれは、樹脂封止体３２の内外に亘って延在して
いる。

【０１２３】前記複数のリード３３は、樹脂封止体３２
の内部において上下（チップの積層方向）方向に分岐さ
れ、かつ折り曲げ加工が施された２つの分岐リード３４
ａ，３５を有する構成となっている。

【０１２４】一方の分岐リード３４ａの一部は、一方の
半導体チップ３１ａの回路形成面３１ａ１に絶縁性フィ
ルム３６を介在して接着固定されると共に、その回路形
成面３１ａ１の中央部に形成された外部端子（ボンディ
ングパッド）ＢＰに導電性のワイヤ３７を介して電気的
に接続されている。また、一方の分岐リード３４ａの他
の一部は、半導体チップ３１ａの回路形成面３１ａ１上
をその外部端子ＢＰの配列方向に沿って延在し、バスバ
ーリード３８と一体化されている。

【０１２５】他方の分岐リード３５ａの一部は、他方の
半導体チップ３１ｂの回路形成面３１ｂ１に絶縁性フィ
ルム３６を介在して接着固定されると共に、その回路形
成面３１ｂ１の中央部に形成された外部端子ＢＰに導電
性のワイヤ３７を介して電気的に接続されている。ま
た、一方の分岐リード３５の他の一部は、半導体チップ
３１ｂの回路形成面３１ｂ１上をその外部端子ＢＰの配
列方向に沿って延在し、バスバーリード３８と一体化さ
れている。

【０１２６】前記分岐リード３４ａは、樹脂封止体３２
からその外部に導出された外部リード３４ｂと一体化さ
れている。外部リード３４ｂは面実装型形状として、例
えばガルウイング形状に成型されている。前記分岐リー
ド３５は、その先端部が外部リード３４ｂの根本部分に
接合され、電気的にかつ機械的に接続されている。すな
わち、２つの分岐リード３４ａ，３５のそれぞれは、別
々の部材で構成されている。

【０１２７】前記分岐リード３５の先端部と外部リード
３４ｂの根本部分との接続は、これに限定されないが、
例えば接合強度を高める目的として、レーザによるシー
ム熔接で行われている。

【０１２８】前記外部リード３４ｂは、その根本部分に
連なるリード部分が他方の分岐リード３５側に位置する
ように折り曲げられている。

【０１２９】なお、絶縁フィルム３６としては、例えば
ポリイミド系樹脂からなる樹脂基材の両面（表面および
裏面）にポリイミド系樹脂からなる接着層が形成された
絶縁性フィルムを用いている。また、導電性のワイヤ３
７としては、例えば金ワイヤを用いている。また、ワイ
ヤ３７の接続方法としては、例えば熱圧着に超音波振動
を併用したボンディング法を用いている。

【０１３０】前記樹脂封止体３２は、低応力化を図る目
的として、例えばフェノール系硬化剤、シリコーンゴム
およびフィラー等が添加されたビフェニール系の樹脂で
形成されている。この樹脂封止体３２は、大量生産に公
的なトランスファーモールディング法で形成されてい
る。トランスファーモールディング法は、ポット、ラン
ナー、流入ゲートおよびキャビティ等を備えたモールド
金型を使用し、ポットからランナーおよび流入ゲートを
通してキャビティ内に樹脂を加圧注入して樹脂封止体を
形成する方法である。

【０１３１】（実施の形態２）図１０は、本実施の形態
２であるＤＲＡＭを示す半導体基板の要部断面図であ
る。

【０１３２】前記実施の形態１と同様に、メモリセル選
択用ＭＩＳＦＥＴＱｓのデータ線側のｐ型ウエル４に
は、しきい値電圧を調整するためのｐ型半導体領域２７
が形成されており、さらに、データ線側のソース、ドレ
インは不純物濃度が相対的に高いｎ^- 型半導体領域８ａ
によって構成され、情報蓄積用容量素子側のソース、ド
レインは不純物濃度が相対的に低いｎ^- 型半導体領域８
ｂによって構成されている。

【０１３３】また、メモリセル選択用ＭＩＳＦＥＴＱ
ｓ、ならびに周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎ
およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜６
と半導体基板１との界面に窒素またはフッ素を含んだ領
域３９が設けられている。

【０１３４】次に、本実施の形態２のＤＲＡＭの製造方
法を図１１および図１２を用いて簡単に説明する。

【０１３５】まず、前記実施の形態１と同様な製造方法
で、前記図３に示したように、半導体基板１に酸化シリ
コン膜によって構成される溝型素子分離用絶縁膜２を形
成した後、メモリアレイの半導体基板１にｎ型埋め込み
ウエル３を形成し、メモリアレイおよび周辺回路のｎチ
ャネル型ＭＩＳＦＥＴＱｎを形成する領域にｐ型ウエル
４を形成し、周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐ
を形成する領域にｎ型ウエル５を形成する。次いで、Ｍ
ＩＳＦＥＴのしきい値電圧を調整するための不純物を周
辺回路のｐ型ウエル４およびｎ型ウエル５にそれぞれイ
オン打ち込みする。

【０１３６】次に、図１１に示すように、ゲート絶縁膜
６を形成した後、ＮＯ雰囲気またはＮＦ₃ 雰囲気中で１
０５０℃で約１分の熱処理を半導体基板１に施して、ゲ
ート絶縁膜６と半導体基板１との界面に原子濃度で３％
程度の窒素または0.３％程度のフッ素を導入する。上記
原子濃度での含有比率を達成する方法として、窒素イオ
ンまたはフッ素イオンを１０ｋｅＶの加速エネルギーで
１〜２×１０¹⁴ｃｍ^-2程度注入した後、窒素雰囲気中で
８００℃で約１０分の熱処理を半導体基板１に施して、
前記界面に窒素またはフッ素を導入する方法を用いるこ
ともできる。

【０１３７】次に、図１２に示すように、ゲート電極７
ａを形成した後、メモリセル選択用ＭＩＳＦＥＴＱｓの
データ線側のｐ型ウエル４にｐ型半導体領域２７および
ｎ^-型半導体領域８ａを形成し、さらに、メモリセル選
択用ＭＩＳＦＥＴＱｓのゲート電極７ａおよびｎチャネ
ル型ＭＩＳＦＥＴＱｎのゲート電極７ａの両側のｐ型ウ
エル４に、ｎ^- 型半導体領域８ｂを形成する。その後、
半導体基板１に９５０℃で約２０秒の熱処理を施した
後、前記実施の形態１で示した工程に準じた工程により
ＤＲＡＭが形成される。

【０１３８】なお、本実施の形態２では、ゲート絶縁膜
６を形成した後に窒素またはフッ素を導入したが、ゲー
ト電極７ａを形成した後、ｎ^- 型半導体領域８ｂを形成
するＰイオンのイオン打ち込みに続いて、窒素イオンま
たはフッ素イオンを１０ｋｅＶの加速エネルギーで１〜
２×１０¹⁴ｃｍ^-2程度注入し、次いで窒素雰囲気中で９
５０℃で約２０秒の熱処理または８００℃で約１０分の
熱処理を半導体基板１に施して、ゲート絶縁膜６と半導
体基板１との界面に窒素またはフッ素を導入する方法を
用いてもよい。

【０１３９】このように、本実施の形態２によれば、メ
モリセル選択用ＭＩＳＦＥＴＱｓの情報蓄積用容量素子
側のゲート絶縁膜６と半導体基板１との界面に正電荷が
生成されるので、メモリセル選択用ＭＩＳＦＥＴＱｓの
ゲート電極７ａの情報蓄積用容量素子側の端部近傍にお
ける接合電界強度を約0.３０ＭＶ／ｃｍ程度まで低減で
きて、１つの半導体チップにおける最短ビットのリフレ
ッシュ時間を0.２５秒程度まで長くすることができる。

【０１４０】（実施の形態３）図１３は、本実施の形態
３であるＤＲＡＭを示す半導体基板の要部断面図であ
る。

【０１４１】前記実施の形態１と同様に、メモリセル選
択用ＭＩＳＦＥＴＱｓのデータ線側のｐ型ウエル４に
は、しきい値電圧を調整するためのｐ型半導体領域２７
が形成されており、さらに、データ線側のソース、ドレ
インは不純物濃度が相対的に高いｎ^- 型半導体領域８ａ
によって構成され、情報蓄積用容量素子側のソース、ド
レインは不純物濃度が相対的に低いｎ^- 型半導体領域８
ｃによって構成されている。

【０１４２】また、情報蓄積用容量素子側のｐ型ウエル
４には、上記ｎ^- 型半導体領域８ｃを囲んでｐ型半導体
領域２７ａが形成されており、この情報蓄積用容量素子
側のｐ型半導体領域２７ａの不純物濃度は、データ線側
のｐ型半導体領域２７の不純物濃度よりも低く設定され
ている。

【０１４３】次に、本実施の形態３のＤＲＡＭの製造方
法を図１４を用いて説明する。なお、前記ソース、ドレ
インを構成するｎ^- 型半導体領域８ａ，８ｂおよびｐ型
半導体領域２７，２７ａ以外の製造方法は、前記実施の
形態１に記載された製造方法とほぼ同様である。

【０１４４】まず、前記実施の形態１と同様な製造方法
で、前記図３に示したように、半導体基板１に酸化シリ
コン膜によって構成された溝型素子分離用絶縁膜２を形
成した後、メモリアレイの半導体基板１にｎ型埋め込み
ウエル３を形成し、メモリアレイおよび周辺回路のｎチ
ャネル型ＭＩＳＦＥＴＱｎを形成する領域にｐ型ウエル
４を形成し、周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐ
を形成する領域にｎ型ウエル５を形成する。次いで、Ｍ
ＩＳＦＥＴのしきい値電圧を調整するための不純物を周
辺回路のｐ型ウエル４およびｎ型ウエル５にそれぞれイ
オン打ち込みする。

【０１４５】次に、ゲート絶縁膜６、ゲート電極７ａお
よび窒化シリコン膜７ｂを形成した後、前記図４に示し
たように、フォトレジストパターン２９をマスクとし
て、メモリセル選択用ＭＩＳＦＥＴＱｓのデータ線側の
ｐ型ウエル４にＢイオンを、例えば約１５°傾けて２０
ｋｅＶの加速エネルギーで５×１０¹³ｃｍ^-2程度注入
し、ｐ型半導体領域２７を形成する。続いて、フォトレ
ジストパターン２９をマスクとして、Ａｓイオンを、例
えば２０ｋｅＶの加速エネルギーで５×１０¹³ｃｍ^-2程
度注入し、ｎ^- 型半導体領域８ａを形成する。

【０１４６】次に、図１４に示すように、フォトレジス
トパターン２９ａをマスクとして、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓの情報蓄積用容量素子側のｐ型ウエル４
にＢイオンを、例えば２０ｋｅＶの加速エネルギーで１
×１０¹²ｃｍ^-2程度注入し、ｐ型半導体領域２７ａを形
成する。続いて、フォトレジストパターン２９ａをマス
クとして、Ｐイオンを、例えば２０ｋｅＶの加速エネル
ギーで２×１０¹³ｃｍ^-2程度注入し、ｎ^- 型半導体領域
８ｃを形成する。

【０１４７】次いで、周辺回路のｐ型ウエル４にｎ型不
純物をイオン打ち込みしてｎチャネル型ＭＩＳＦＥＴＱ
ｎのｎ^- 型半導体領域８ｂを形成し、さらに、ｎ型ウエ
ル５にｐ型不純物をイオン打ち込みして、ｐチャネル型
ＭＩＳＦＥＴＱｐのｐ^- 型半導体領域１０を形成する。
なお、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ^- 型半導
体領域８ｃの不純物濃度は、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのｎ^- 型半導体領域８ｂと同じでもよく、異なって
もよい。

【０１４８】この後、前記実施の形態１に記載された製
造方法と同様にして、前記図１２に示したＤＲＡＭが形
成される。

【０１４９】このように、本実施の形態３によれば、デ
ータ線側に形成されたｐ型半導体領域２７によって、メ
モリセル選択用ＭＩＳＦＥＴＱｓのしきい値電圧を制御
することができ、データ線側に形成されたｎ^- 型半導体
領域８ａによって、しきい値電圧と読み出し速度とを制
御することができる。さらに、情報蓄積用容量素子側に
形成されたｐ型半導体領域２７ａとｎ^- 型半導体領域８
ｃとの濃度調整によって接合電界強度を制御することが
できて、１つの半導体チップ内における最短ビットのリ
フレッシュ時間を0.２２秒まで長くすることが可能とな
る。

【０１５０】（実施の形態４）図１５は、本実施の形態
４であるＤＲＡＭを示す半導体基板の要部断面図であ
る。

【０１５１】前記実施の形態１と同様に、メモリセル選
択用ＭＩＳＦＥＴＱｓのデータ線側のソース、ドレイン
は不純物濃度が相対的に高いｎ^- 型半導体領域８ａによ
って構成され、情報蓄積用容量素子側のソース、ドレイ
ンは不純物濃度が相対的に低いｎ^- 型半導体領域８ｃに
よって構成されているが、データ線側のｐ型ウエル４に
は、前記実施の形態１に記載したｐ型半導体領域２７が
形成されておらず、データ線側のｐ型ウエル４の表面近
傍に形成されたｐ型表面層４０によってしきい値電圧は
制御されている。

【０１５２】また、メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極７ａの情報蓄積用容量素子側の端部近傍に
おける接合電界強度は、上記ｎ^- 型半導体領域８ｂおよ
びｐ型ウエル４の不純物濃度によって制御される。

【０１５３】次に、本実施の形態４のＤＲＡＭの製造方
法を図１５および図１６を用いて説明する。なお、前記
ソース、ドレインを構成するｎ^- 型半導体領域８ａ，８
ｂおよびｐ型表面層４０以外の製造方法は、前記実施の
形態１に記載された製造方法とほぼ同様である。

【０１５４】まず、前記実施の形態１と同様な製造方法
で、半導体基板１に酸化シリコン膜によって構成された
溝型素子分離用絶縁膜２を形成した後、メモリアレイの
半導体基板１にｎ型埋め込みウエル３を形成し、メモリ
アレイにｐ型ウエル４を形成し、次いでこのｐ型ウエル
４の表面近傍へＢイオンを、例えば１０ｋｅＶの加速エ
ネルギーで１×１０¹³ｃｍ^-2程度注入し、ｐ型表面層４
０を形成する。この後、周辺回路のｎチャネル型ＭＩＳ
ＦＥＴＱｓを形成する領域およびｐチャネル型ＭＩＳＦ
ＥＴＱｐを形成する領域にｐ型ウエル４およびｎ型ウエ
ル５をそれぞれ形成し、次いでＭＩＳＦＥＴのしきい値
電圧を調整するための不純物を周辺回路のｐ型ウエル４
およびｎ型ウエル５にそれぞれイオン打ち込みする。

【０１５５】次に、ゲート絶縁膜６、ゲート電極７ａお
よび窒化シリコン膜７ｂを形成した後、図１６に示すよ
うに、フォトレジストパターン２９をマスクとして、メ
モリセル選択用ＭＩＳＦＥＴＱｓのデータ線側のｐ型ウ
エル４にＡｓイオンを、例えば２０ｋｅＶの加速エネル
ギーで５×１０¹³ｃｍ^-2程度注入し、ｎ^- 型半導体領域
８ａを形成する。

【０１５６】次に、図１７に示すように、フォトレジス
トパターン２９ａをマスクとして、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓの情報蓄積用容量素子側のｐ型ウエル４
にＰイオンを、例えば２０ｋｅＶの加速エネルギーで２
×１０¹³ｃｍ^-2程度注入し、ｎ^- 型半導体領域８ｃを形
成する。なお、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ
^- 型半導体領域８ｃの不純物濃度は、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのｎ^- 型半導体領域８ｂと同じでもよく、
異なってもよい。

【０１５７】この後、前記実施の形態１に記載された製
造方法と同様にして、前記図１４に示したＤＲＡＭが形
成される。

【０１５８】このように、本実施の形態４によれば、メ
モリアレイのｐ型ウエル４の表面近傍に導入されたｐ型
表面層４０によって、メモリセル選択用ＭＩＳＦＥＴＱ
ｓのしきい値電圧を制御することができ、データ線側に
形成されたｎ^- 型半導体領域８ａによって、読み出し速
度を制御することができる。さらに、情報蓄積用容量素
子側に形成されたｎ^- 型半導体領域８ｃによって接合電
界強度を制御することができる。

【０１５９】なお、情報蓄積用容量素子側のｎ^- 型半導
体領域８ｃの下に不純物濃度の低いｎ型導入層を形成し
てもよく、これによって、さらに接合電界強度を低減す
ることが可能となる。例えば、Ｐイオンを５０ｋｅＶの
加速エネルギーで１×１０¹³ｃｍ^-2程度注入し、上記ｎ
型導入層を形成することで、１つの半導体チップ内にお
ける最短ビットのリフレッシュ時間は0.２秒程度とな
る。

【０１６０】（実施の形態５）まず、本発明の技術思想
を説明する前に、前記実施の形態１〜４で具体的に説明
した本発明の基本的な構造を図１８によって説明する。
図１８は、メモリセル領域における半導体基板の要部拡
大断面図を示している。本発明の基本的な構造は、メモ
リセル選択用ＭＳＩＦＥＴのソース・ドレインを構成す
る一対の半導体領域およびその近傍の領域を、ゲート電
極を挟んで非対称とするものである（以下、非対称構造
と言う。また、その一対の半導体領域がゲート電極を挟
んで対称な通常の構造を対称構造と言う）。すなわち、
メモリセル選択用ＭＩＳＦＥＴＱｓのソース・ドレイン
を構成する一対の半導体領域のうち、データ線が接続さ
れる半導体領域を、ｎ^- 型半導体領域８ａ、８ｂからな
るｎ型の半導体領域で構成し、かつ、これを取り囲むよ
うにｐ型ウエル４よりも高不純物濃度に設定されたｐ型
半導体領域２７を設けてゲート電極７ａ下のチャネル領
域にｐ型半導体領域２７とｐ型ウエル４とが配置される
構造とする一方で、上記一対の半導体領域のうち、蓄積
電極が接続される半導体領域をｎ^- 型半導体領域８ｂで
構成するものである。このような本発明の技術によれ
ば、データ線が接続されるソース・ドレイン用のｎ型半
導体領域がゲート電極の端部から離れてしまう、いわゆ
るオフセットを防止した状態で、所望のしきい値電圧を
得つつ、容量素子側の端部近傍における接合電界強度を
緩和してリフレッシュ特性の向上を図ることが可能とな
っている。なお、前記実施の形態１〜４においては、ゲ
ート電極をｎ型の多結晶シリコンで構成している。

【０１６１】しかし、前記本発明の技術においては下記
の課題がある。なお、以下の説明においてデータ線側の
基板濃度と言う場合は、ゲート電極下において、データ
線が接続されたソース・ドレイン用の半導体領域の近傍
における領域（例えば前記実施の形態１〜４においては
上記ｐ型半導体領域２７に相当）の不純物の濃度を言
い、単に基板濃度と言う場合、上記対称構造において
は、上記ゲート電極下における不純物の濃度、上記非対
称構造においては、上記データ線側の基板濃度と、ゲー
ト電極下においてそれ以外の領域における不純物濃度と
の和で表せる不純物濃度を言う。

【０１６２】すなわち、前記本発明の技術においては、
ＤＲＡＭのリフレッシュ特性を向上させることができる
ものの、データ線側の基板濃度によってしきい値電圧を
設定しているので、基板濃度が高く、バーンイン試験時
の劣化が問題となってきている。また、この技術におい
ては、しきい値電圧の基板バイアス依存性が大きいため
に書き込み不良も発生し易い。このような問題は、デー
タ線側の基板濃度が高いためであり、それを低くすれば
問題とならない。

【０１６３】一方、基板濃度を高くすることなく、ＭＩ
ＳＦＥＴのしきい値電圧を高くする別の技術として、ネ
ガティブワード方式またはｐ⁺ ゲート方式がある。ネガ
ティブワード方式は、ＤＲＡＭのメモリセルの非選択
（情報保持）時におけるワード線（メモリセル選択ＭＩ
ＳＦＥＴのゲート電極）の電位を基準電位（例えば零
（０）Ｖ）よりも低くする方式である。この方式を、上
記対称構造のメモリセル選択用ＭＩＳＦＥＴに適用する
と、基板濃度を高くしなくても、しきい値電圧を高くす
ることが可能となる。また、ｐ⁺ ゲート方式は、ワード
線（すなわち、メモリセル選択用ＭＩＳＦＥＴのゲート
電極）にｐ⁺ 型の多結晶シリコン等からなる導体部を設
ける構造とする方式である。この方式を、上記対称構造
のメモリセル選択用ＭＩＳＦＥＴに適用すると、ゲート
電極と半導体基板との仕事関数差によりゲート電極に負
の電位を与えたのと同等に作用し、基板濃度を高くしな
くても、しきい値電圧を高くすることが可能となる。

【０１６４】しかし、本発明者の検討結果によれば、ネ
ガティブワード方式やｐ⁺ ゲート方式を上記対称構造の
メモリセル選択用ＭＩＳＦＥＴに適用すると、基板濃度
を低くすることができるので接合電界を低減できるもの
の、パンチスルー現象が生じ、サブスレッショルドリー
クによってリフレッシュ特性が劣化する課題があること
を見出した。このパンチスルー現象を防止するために基
板濃度（すなわち、チャネル領域の全体的な不純物濃
度）をただ単に高くしてゆくと、再び接合電界が高くな
り、リフレッシュ特性が劣化する。すなわち、これらの
方式を上記対称構造のメモリセル選択ＭＩＳＦＥＴに適
用すると、パンチスルー現象の防止と接合電界の低減と
がトレードオフの関係にあるため、このままではリフレ
ッシュ特性を向上させることが困難である。

【０１６５】そこで、本発明の技術思想においては、ネ
ガティブワード方式またはｐ⁺ ゲート方式において、デ
ータ線側の基板濃度を蓄積電極側の基板濃度よりも高く
するものである。すなわち、上記非対称構造にネガティ
ブワード方式またはｐ⁺ ゲート方式を適用するものであ
る。この技術思想によれば、上記基板濃度（データ線側
の基板濃度およびそれ以外のチャネル領域の基板濃度の
各々）を前記実施の形態１〜４の場合よりも低くするこ
とができるので、接合電界の増大なしにパンチスルー現
象を抑制または防止することができ、さらに、バーンイ
ン試験時の劣化や書き込み不良の発生をも抑制または防
止することができる。

【０１６６】また、本発明の他の技術思想においては、
ネガティブワード方式またはｐ⁺ ゲート方式において、
データ線側の基板濃度を相対的に高くしないで（すなわ
ち、上記対称構造のまま）、基板バイアスを深く（負側
に）するものである。この技術思想によれば、接合電界
の増大およびバーンイン試験時の劣化や書き込み不良の
発生なしにパンチスルー現象を抑制または防止すること
ができる。

【０１６７】以下、本発明の技術思想を具体的に説明す
る。本実施の形態５は、ネガティブワード方式におい
て、データ線側の基板濃度を蓄積電極側の基板濃度より
も高くする技術を説明するものである。

【０１６８】まず、ネガティブワード方式を図１９〜図
２１によって説明する。図１９は、メモリセル領域の一
部および周辺領域に配置されたセンスアンプ回路ＳＡを
示している。メモリセルＭ１，Ｍ２は、データ線ＤＬ
０，ＤＬ１と、これに交差するワード線ＷＬ１，ＷＬ２
との交点近傍に配置されている。個々のメモリセルＭ
１，Ｍ２は、前記したメモリセル選択用ＭＩＳＩＦＥＴ
Ｑｓとこれに直列に接続された情報蓄積用の容量素子Ｃ
とを有している。このメモリセルＭ１のメモリセル選択
用ＭＩＳＦＥＴＱｓのゲート電極は、ワード線ＷＬＬ１
の一部で構成され、メモリセル選択用ＭＩＳＦＥＴＱｓ
のソース・ドレインを構成する一対の半導体領域の一方
はデータ線ＤＬ１と電気的に接続されている。メモリセ
ルＭ１の容量素子Ｃには、例えばロウ（Ｌｏｗ）情報が
書き込まれているものとする。また、メモリセルＭ２の
メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極は、ワ
ード線ＷＬＬ２の一部で構成され、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース・ドレインを構成する一対の半
導体領域の一方はデータ線ＤＬ０と電気的に接続されて
いる。メモリセルＭ２の容量素子Ｃには、例えばハイ
（Ｈｉｇｈ）情報が書き込まれているものとする。デー
タ線ＤＬ０，ＤＬ１は、センスアンプ回路ＳＡと電気的
に接続されている。

【０１６９】図２０は、このセンスアンプ回路ＳＡを示
している。センスアンプ回路ＳＡは、２つのＣＭＯＳ
（Complementary Metal Oxide Semiconductor ）インバ
ータ回路を基本として構成されている。各ＣＭＯＳイン
バータ回路は、ｎチャネル型のＭＩＳＦＥＴＱSAn およ
びｐチャネル型のＭＩＳＦＥＴＱSAp を有している。各
ＣＭＯＳインバータ回路の各々のｎチャネル型のＭＩＳ
ＦＥＴＱSAｎのソースは、共通ソース配線ＳＮＬに電気
的に接続されている。また、各ＣＭＯＳインバータ回路
の各々のｐチャネル型のＭＩＳＦＥＴＱSAp のソース
は、共通ソース配線ＳＮＰに電気的に接続されている。
一方のＣＭＯＳインバータ回路の入力は、他方のＣＭＯ
Ｓインバータ回路の出力およびデータ線ＤＬ０と電気的
に接続され、他方のＣＭＯＳインバータ回路の入力は、
一方のＣＭＯＳインバータ回路の出力およびデータ線Ｄ
Ｌ１と電気的に接続されている。

【０１７０】図２１は、各メモリセルＭ１，Ｍ２の選
択、非選択時におけるワード線ＷＬ１，ＷＬ２およびデ
ータ線ＤＬ０，ＤＬ１の電位を示した波形図である。図
２１に示すように、本実施の形態５においては、メモリ
セルＭ１，Ｍ２の非選択時におけるワード線ＷＬ１，Ｗ
Ｌ２の電位（非選択時電位）が、基準電位よりも低く、
負になるように設定されている。この非選択電位は、例
えば−0.５〜−１Ｖ程度に設定される。これにより、非
選択時において情報蓄積用の容量素子からの電荷のリー
クを大幅に抑えることができる。非選択時におけるメモ
リセル選択ＭＩＳＦＥＴのしきい値電圧は、例えば０〜
0.５Ｖ程度に設定される。また、基準電位は、上記セン
スアンプ回路ＳＡの活性時におけるｎチャネル型のＭＩ
ＳＦＥＴＱSAｎのソースの電位、すなわち、共通ソース
配線ＳＮＬの電位である。基準電位は、センスアンプ回
路ＳＡが活性時にＬｏｗレベル（例えば０（零）Ｖ）に
設定され、センスアンプ回路ＳＡが非選択時にプリチャ
ージ電位に設定されるようになっている。なお、センス
アンプ回路ＳＡのｐチャネル型のＭＩＳＦＥＴＱSApの
共通ソース配線ＳＮＰは、センスアンプ回路ＳＡが活性
時にはＨｉｇｈレベル電位に設定され、センスアンプ回
路ＳＡが非選択時にはプリチャージ電位に設定されるよ
うになっている。

【０１７１】次に、本実施の形態５のＤＲＡＭを有する
半導体集積回路装置の断面構造を図２２に示す。

【０１７２】本実施の形態５においては、メモリセル選
択用ＭＩＳＦＥＴＱｓのソース・ドレインを構成する一
対の半導体領域８ｂ，８ｂのうち、データ線１９が電気
的に接続されるｎ^- 型の半導体領域８ｂを取り囲むよう
に、ｐ型半導体領域４１が形成されている。このｐ型半
導体領域４１の不純物濃度は、メモリセル選択用ＭＩＳ
ＦＥＴＱｓの一対の半導体領域８ｂ，８ｂ間の第１領域
（チャネル領域を含む領域）におけるｐ型ウエル４の不
純物濃度よりも高く設定されている。すなわち、上記第
１領域には、相対的に不純物濃度の高いｐ型半導体領域
４１と、相対的に不純物濃度の低いｐ型ウエル４とが配
置される構造となっている。このｐ型半導体領域４１に
は、例えばホウ素が導入されている。

【０１７３】本実施の形態５においては、上記ネガティ
ブワード方式を採用しており、非選択時におけるメモリ
セル選択用ＭＩＳＦＥＴＱｓのしきい値電圧を比較的高
くできるので、ｐ型半導体領域４１の不純物濃度は、パ
ンチスルー現象を抑制または防止する程度に設定されて
いれば良い。したがって、ｐ型半導体領域４１の不純物
濃度は、第１領域内の他のｐ型ウエル４における不純物
濃度よりは高いが、前記実施の形態１〜４において説明
したｐ型半導体領域２７の不純物濃度よりも低くするこ
とができる。本実施の形態５においてはｐ型半導体領域
４１の不純物濃度は、例えば１０¹⁷〜５×１０¹⁷／ｃｍ
³ 程度である。また、メモリセル選択用ＭＳＩＦＥＴＱ
ｓの第１領域においてｐ型半導体領域４１以外の領域に
おけるｐ型ウエル４（情報蓄積用の容量素子が電気的に
接続されたｎ^- 型半導体領域８ｂの近傍領域）の不純物
濃度（半導体基板１の表面の不純物濃度）は、例えば５
×１０¹⁶〜３×１０¹⁷／ｃｍ³ 程度である。本実施の形
態５においては、この情報蓄積用の容量素子が電気的に
接続されたされたｎ^- 型半導体領域８ｂの近傍における
ｐ型ウエル４の不純物濃度が、ＤＲＡＭの所定の周辺回
路におけるｎチャネル型のＭＩＳＦＥＴのチャネル領域
のｐ型ウエルの不純物濃度とほぼ等しい。ただし、チャ
ネル領域に所定の不純物を導入した場合、容量素子側の
ｎ^- 型半導体領域８ｂの近傍におけるｐ型ウエル４の不
純物濃度が、ＤＲＡＭの所定の周辺回路におけるｎチャ
ネル型のＭＩＳＦＥＴのチャネル領域のｐ型ウエルの不
純物濃度と等しくならない場合もある。上記ゲート電極
７ａは、前記実施の形態１〜４と同様に、例えばｎ⁺ 型
の多結晶シリコンからなり、その上にはタングステンシ
リサイド膜が設けられている。なお、ゲート電極７ａの
ｎ⁺ 型の多結晶シリコン上に窒化チタンや窒化タングス
テン等のようなバリア金属膜を介してタングステン等の
ような金属膜を積み重ねる構造としても良い。

【０１７４】本実施の形態５のＤＲＡＭの動作は、例え
ば以下の通りである。基板バイアスは、例えば−１Ｖ程
度とした。ただし、これに限定されるものではなく種々
変更可能であり、前記したｐ型半導体領域４１の不純物
の打ち込み量に応じて、例えば０〜−１Ｖの範囲で自由
に選択することができる。なお、基板バイアスは、例え
ばｐ型ウエル４に印加される（以下、同じ）。データ線
の電圧は、プリチャージ時が、例えば１Ｖ程度、Ｈｉｇ
ｈレベル時が、例えば２Ｖ程度、Ｌｏｗレベル時が、例
えば０Ｖであるが、これらの電圧も自由に選択できる。
蓄積容量部のプレート電圧は、例えばデータ線のプリチ
ャージレベルと同じにしたが、この電圧を自由に選択で
きる。ここで最も重要な電圧であるゲート電極７ａ（ワ
ード線）の電圧は、情報保持（非選択）時が、例えば−
１Ｖ程度で、情報書き込み・読み出し時が、例えば３Ｖ
程度である。この電圧も自由に選択できる。

【０１７５】このような動作条件でのリフレッシュ時間
の累積度数分布を図２３に示す。この図には、比較のた
め上記対称構造で、かつ、通常のワード線電位設定（メ
モリセル選択用ＭＩＳＦＥＴのしきい値電圧制御をチャ
ネル領域全面にホウ素を打ち込みして実施した場合であ
り、ワード線電圧が情報保持時に０Ｖ程度で、情報書き
込み・読み出し時に3.６Ｖ）の場合の結果Ａ0 も示し
た。また、本実施の形態５の結果は符号Ａ１で示した。
この図から分かるように、ワーストビットのリフレッシ
ュ時間が３０ｍｓ程度であるのに対して、本実施の形態
５においては、それを１５０ｍｓにすることができ、明
らかにリフレッシュ特性が向上していることが分かる。

【０１７６】次に、本実施の形態５の半導体集積回路装
置の製造方法を図２４〜図２９によって説明する。な
お、図２４〜図２９はメモリセル領域の要部断面図を示
している。周辺回路領域については、前記実施の形態１
〜４と同じなので説明を省略する。

【０１７７】まず、前記実施の形態１〜４と同様に、図
２４に示すように、溝型素子分離用絶縁膜２およびｐ型
ウエル４を形成した後、図２５に示すように、半導体基
板１の主面上に、例えば厚さ６ｎｍ程度の酸化シリコン
からなるゲート絶縁膜６を形成する。続いて、例えば４
×１０²⁰／ｃｍ³ 程度のリンが導入された多結晶シリコ
ン膜、タングステンシリサイド膜および窒化シリコン膜
を下層から順に堆積した後、これを前記実施の形態１〜
４と同様に加工することにより、ゲート電極７ａおよび
その上にキャップ絶縁膜用の窒化シリコン膜７ｂを形成
する。なお、ゲート長は、例えば0.２μｍ程度である。
その後、半導体基板１に対して、例えば５ｎｍ程度の酸
化シリコン膜が形成される程度のライト酸化処理を施
す。

【０１７８】次いで、図２６に示すように、メモリセル
選択用ＭＩＳＦＥＴＱｓのソース・ドレインを構成する
一対の半導体領域のうち、データ線が接続される側の半
導体領域が露出され、それ以外が覆われるようなフォト
レジスト膜４２を形成した後、これをマスクとして、半
導体基板１に、例えばホウ素を３０ｋｅＶのエネルギー
で６×１０¹²／ｃｍ² 程度打ち込む。この際、不純物の
打ち込み角度（半導体基板１の主面に対して垂直な線に
対する不純物イオンの入射角度）を、例えば１５°にす
る。これにより、ｐ型半導体領域４１を形成する。この
時、実施の形態１〜４で述べたように、例えば１×１０
¹³／ｃｍ² 程度のヒ素（Ａｓ）イオンの打ち込み処理を
追加しても良い。この場合、上記対称構造にネガティブ
ワード方式を採用した場合におけるメモリセル選択用Ｍ
ＩＳＦＥＴＱｓのしきい値電圧に対して、そのしきい値
電圧を0.２Ｖ高くできる。また、蓄積電極側の接合電界
を、例えば0.４〜0.５ＭＶ／ｃｍに設定でき、上記対称
構造にネガティブワード方式を採用した場合におけるメ
モリセル選択用ＭＩＳＦＥＴＱｓの蓄積電極側の接合電
界よりも0.１ＭＶ／ｃｍ以上低くできる。その結果、接
合電界に律則されているリフレッシュ特性を向上させる
ことが可能となる。

【０１７９】続いて、フォトレジスト膜４２を除去した
後、図２７に示すように、例えばリンを２０ｋｅＶのエ
ネルギーで２×１０¹³／ｃｍ² 程度打ち込む。この際
は、不純物は半導体基板１の主面に対して垂直に打ち込
む。これにより、メモリセル選択用ＭＩＳＦＥＴＱｓの
ソース・ドレイン用の一対の半導体領域を構成するｎ⁻
型半導体領域８ｂを半導体基板１に形成する。その後、
前記実施の形態１〜４と同様に、図２８に示すように、
窒化シリコン膜４３および酸化シリコン膜からなる層間
絶縁膜１３を下層から順に堆積した後、プラグ用のコン
タクトホール１４，１５を穿孔し、さらに、その内部
に、例えば４×１０^２０／ｃｍ³ 程度のリンが導入され
たｎ⁺ 型の多結晶シリコン膜を埋め込みプラグ１６ａ，
１６ｂを形成する。その後、前記実施の形態１〜４と同
様にして、図２９に示すように、データ線１９および蓄
積容量素子の蓄積電極２３を形成し、さらに、容量絶縁
膜およびプレート電極２６を形成することにより、図２
２に示した半導体集積回路装置を製造する。

【０１８０】（実施の形態６）本実施の形態６は、ｐ⁺
ゲート方式においてデータ線側の基板濃度を蓄積電極側
の基板濃度よりも高くする技術を説明するものである。
すなわち、本実施の形態６においては、図２２に示した
ゲート電極７ａが、例えばｐ⁺ 型の多結晶シリコン膜
（導体部）を有する。このｐ⁺ 型の多結晶シリコン膜に
は、例えば４×１０²⁰／ｃｍ³ 程度のホウ素が導入され
ている。前記実施の形態１〜４と同様に、このｐ⁺ 型の
シリコン膜上に、例えばタングステンシリサイド膜を積
み重ねる構造としても良いし、窒化チタンや窒化タング
ステン等のようなバリア金属膜を介してタングステン等
のような金属膜を積み重ねる構造としても良い。それ以
外は、前記実施の形態５と同じである。

【０１８１】また、本実施の形態６のＤＲＡＭの動作に
おいて、前記実施の形態５と異なるのは、ＤＲＡＭの情
報保持時（非選択時）のゲート電極（ワード線）７ａの
電圧が、例えば０Ｖ程度であり、書き込み・読み出し時
のゲート電極（ワード線）の電圧が、例えば3.６Ｖ程度
であることで、それ以外は前記実施の形態５と同じであ
る。本実施の形態６においても、リフレッシュ特性の累
積度数分布は、図２３の結果Ａ１で示したのとほぼ同じ
結果となる。

【０１８２】（実施の形態７）本実施の形態７は、ネガ
ティブワード方式において、データ線側の基板濃度を相
対的に高くしないで、基板バイアスを深く（負側に）す
る技術を説明するものである。すなわち、図３０に示す
ように、メモリセル選択用ＭＩＳＦＥＴＱｓのソース・
ドレインを構成する一対の半導体領域が、データ線側
も、蓄積容量側も、ｎ^- 型半導体領域８ｂによって形成
されている。これ以外は、前記実施の形態５と同じであ
る。

【０１８３】また、本実施の形態７のＤＲＡＭの動作に
おいて、前記実施の形態５と異なるのは、基板バイアス
を、例えば−１〜−３Ｖの範囲で、好ましくは、−２Ｖ
としたことで、それ以外は前記実施の形態５と同じであ
る。このような動作電圧の場合におけるリフレッシュ時
間の累積度数分布の結果を図３１の符号Ａ２で示す。こ
の図から分かるように、ワーストビットのリフレッシュ
時間が３０ｍｓであるのに対して、本実施の形態７で
は、それを１５０ｍｓにすることができ、明らかにリフ
レッシュ特性が向上していることが分かる。

【０１８４】このように、本実施の形態７によれば、メ
モリセル選択用ＭＳＩＦＥＴＱｓにおける接合電界の増
大およびバーンイン試験時の劣化や書き込み不良の発生
なしにパンチスルー現象を抑制または防止することがで
き、リフレッシュ特性を向上させることが可能となる。

【０１８５】（実施の形態８）本実施の形態８は、ｐ⁺
ゲート方式において、データ線側の基板濃度を相対的に
高くしないで、基板バイアスを深く（負側に）する技術
を説明するものである。すなわち、前記実施の形態７の
説明で用いた図３０において、ゲート電極７ａがｐ⁺ 型
の多結晶シリコン膜を有する以外は、前記実施の形態７
と同じである。ゲート電極７ａのｐ⁺ 型の多結晶シリコ
ン膜の不純物濃度、構造および形成方法等は、前記実施
の形態６と同じである。

【０１８６】また、本実施の形態８のＤＲＡＭの動作
は、ＤＲＡＭの情報保持時（非選択時）のゲート電極
（ワード線）７ａの電圧が、例えば０Ｖ程度であり、書
き込み・読み出し時のゲート電極（ワード線）７ａの電
圧が、例えば3.６Ｖ程度であることで、それ以外は前記
実施の形態７と同じである。本実施の形態８におけるリ
フレッシュ時間の累積度数分布の結果は図３１の符号Ａ
２と同じである。本実施の形態８においても、リフレッ
シュ特性を向上させることが可能とである。

【０１８７】このように、本実施の形態８によれば、ゲ
ート電極（ワード線）７ａの電位を特に制御しなくて
も、前記実施の形態７と同様の効果を得ることが可能と
なる。

【０１８８】（実施の形態９）前記実施の形態５，６に
おいては、メモリセル選択用ＭＩＳＦＥＴＱｓのソース
・ドレイン用の一対のｎ^- 型半導体領域８ｂのうち、デ
ータ線が接続されるｎ^- 型半導体領域８ｂを覆うように
ｐ型半導体領域４１（図２２参照）を設けた場合につい
て説明したが、これに限定されるものではない。

【０１８９】本実施の形態９は、その変形例の１つを説
明するものである。すなわち、例えば図３２に示すよう
に、メモリセル選択用ＭＩＳＦＥＴＱｓのソース・ドレ
イン用の一対のｎ^- 型半導体領域８ｂのうち、データ線
が接続されるｎ^- 型半導体領域８ｂの近傍の一部分、パ
ンチスルー現象を抑制または防止するのに効果的な場所
に、ｐ型半導体領域４１を設けても良い。これ以外は、
前記実施の形態５，６と同じである。

【０１９０】このような本実施の形態９においては、前
記実施の形態５，６で得られた効果の他に、以下の効果
を得ることが可能となる。すなわち、ｐ型半導体領域４
１を部分的に設けたことにより、データ線に付随するデ
ータ線容量を低減することができる。したがって、ＤＲ
ＡＭの性能向上を推進することが可能となる。

【０１９１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【０１９２】例えば、本実施の形態では、ＤＲＡＭに適
用した場合について説明したが、メモリ回路と論理回路
とが同一半導体基板に設けられたロジック混載形ＤＲＡ
Ｍにも適用可能であり、本実施の形態で示した周辺回路
をロジック混載形ＤＲＡＭの論理回路として扱うことが
できる。

【０１９３】また、前記実施の形態５，６においては、
図２２に示したように、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのソース・ドレイン用の一対のｎ^- 型半導体領域８
ｂのうち、データ線が接続されるｎ^- 型半導体領域８ｂ
のみを覆うようにｐ型半導体領域４１を設けた場合につ
いて説明したが、これに限定されるものではない。例え
ばその一対のｎ^- 型半導体領域の両方を覆うようにｐ型
半導体領域を設けても良い。この場合、ｐ型半導体領域
を形成するためのイオン打ち込み工程に際してマスク
（フォトレジスト膜）を形成する必要がないので、工程
の簡略化が可能となる。また、情報蓄積用の蓄積容量素
子が接続される接続されるｎ^- 型半導体領域のみを覆う
ようにｐ型半導体領域を設けても良い。

【０１９４】また、前記実施の形態９においては、図３
２に示したように、メモリセル選択用ＭＩＳＦＥＴＱｓ
のソース・ドレイン用の一対のｎ^- 型半導体領域８ｂの
うち、データ線が接続されるｎ^- 型半導体領域８ｂの近
傍のみにｐ型半導体領域４１を設けた場合について説明
したが、これに限定されるものではない。例えばその一
対のｎ^- 型半導体領域の両方の近傍（パンチスルー現象
を抑制または防止する位置）にｐ型半導体領域を設けて
も良い。この場合、ｐ型半導体領域を形成するためのイ
オン打ち込み工程に際してマスク（フォトレジスト膜）
を形成する必要がないので、工程の簡略化が可能とな
る。また、情報蓄積用の蓄積容量素子が接続される接続
されるｎ^- 型半導体領域の近傍のみにｐ型半導体領域を
設けても良い。

【０１９５】また、前記実施の形態６，８においては、
ＤＲＡＭの情報保持時（非選択時）のゲート電極（ワー
ド線）の電圧が、例えば０Ｖ程度としたが、これに限定
されるものではなく、そのゲート電極の電圧を正または
負の電圧にすることもできる。

【０１９６】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１９７】本発明によれば、所望するしきい値電圧を
有するメモリセルを備え、同時に情報蓄積用容量素子側
の接合電界強度の低減による良好なリフレッシュ特性を
有するＤＲＡＭを実現することができる。

【０１９８】また、本発明によれば、メモリセル選択用
ＭＩＳトランジスタのゲート電極下における第１領域に
おける不純物濃度を低くすることができるので、接合電
界の増大なしにパンチスルー現象を抑制または防止する
ことができ、さらに、バーンイン試験時の劣化や書き込
み不良の発生をも抑制または防止することが可能とな
る。

【０１９９】さらに、本発明によれば、基板バイアスを
−１Ｖよりも負側にしたことにより、接合電界の増大お
よびバーンイン試験時の劣化や書き込み不良の発生なし
にパンチスルー現象を抑制または防止することが可能と
なる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭを示す半
導体基板の要部断面図である。

【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図９】本発明の一実施の形態であるＤＲＡＭが形成さ
れた半導体チップを実装したＤＤＰの要部断面図であ
る。

【図１０】本発明の他の実施の形態であるＤＲＡＭを示
す半導体基板の要部断面図である。

【図１１】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図１２】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図１３】本発明の他の実施の形態であるＤＲＡＭを示
す半導体基板の要部断面図である。

【図１４】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図１５】本発明の他の実施の形態であるＤＲＡＭを示
す半導体基板の要部断面図である。

【図１６】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図１７】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図１８】本発明の一実施の形態である半導体集積回路
装置の基本構造を示す半導体基板の要部断面図である。

【図１９】本発明の一実施の形態である半導体集積回路
装置のメモリセルおよびセンスアンプ回路の説明図であ
る。

【図２０】図１９のセンスアンプ回路の説明図である。

【図２１】図１９の回路の動作時の信号波形図である。

【図２２】本発明の一実施の形態である半導体集積回路
装置の半導体基板の要部断面図である。

【図２３】図２２の半導体集積回路装置の所定の動作条
件でのリフレッシュ時間の累積度数分布を示したグラフ
図である。

【図２４】図２２の半導体集積回路装置の製造工程中に
おける半導体基板の要部断面図である。

【図２５】図２４に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。

【図２６】図２５に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。

【図２７】図２６に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。

【図２８】図２７に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。

【図２９】図２８に続く半導体集積回路装置の製造工程
中における半導体基板の要部断面図である。

【図３０】本発明の他の実施の形態である半導体集積回
路装置における半導体基板の要部断面図である。

【図３１】図３０の半導体集積回路装置における所定の
動作条件でのリフレッシュ時間の累積度数分布を示した
グラフ図である。

【図３２】本発明のさらに他の実施の形態である半導体
集積回路装置における半導体基板の要部断面図である。

【符号の説明】

１ 半導体基板 ２ 溝型素子分離用絶縁膜 ３ ｎ型埋め込みウエル ４ ｐ型ウエル ５ ｎ型ウエル ６ ゲート絶縁膜 ７ａ ゲート電極 ７ｂ 窒化シリコン膜 ８ａ ｎ- 型半導体領域 ８ｂ ｎ^- 型半導体領域 ８ｃ ｎ^- 型半導体領域 ９ ｎ⁺ 型半導体領域 １０ ｐ^- 型半導体領域 １１ ｐ⁺ 型半導体領域 １２ サイドウォールスペーサ １３ 層間絶縁膜 １４ コンタクトホール １５ コンタクトホール １６ａ プラグ １６ｂ プラグ １７ ｎ⁺ 型半導体領域 １８ 酸化シリコン膜 １９ データ線 ２０ａ コンタクトホール ２０ｂ コンタクトホール ２０ｃ コンタクトホール ２１ 第１層配線 ２２ 層間絶縁膜 ２３ 蓄積電極 ２４ スルーホール ２５ 容量絶縁膜 ２６ プレート電極 ２７ ｐ型半導体領域 ２７ａ ｐ型半導体領域 ２８ａ ボロンイオン ２８ｂ ボロンイオン ２９ フォトレジストパターン ２９ａ フォトレジストパターン ３０ ＤＤＰ ３１ａ 半導体チップ ３１ａ１ 回路形成面 ３１ｂ 半導体チップ ３１ｂ１ 回路形成面 ３２ 樹脂封止体 ３３ リード ３４ａ 分岐リード ３４ｂ 外部リード ３５ 分岐リード ３６ 絶縁性フィルム ３７ ワイヤ ３８ バスバーリード ３９ 窒素またはフッ素を含んだ領域 ４０ ｐ型表面層 ４１ ｐ型半導体領域 ４２ フォトレジスト膜 ４３ 窒化シリコン膜 ＢＰ 外部端子（ボンディングパッド） Ｑｓ メモリセル選択用ＭＩＳＦＥＴ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ ＳＡ センスアンプ回路 Ｍ１，Ｍ２ メモリセル ＷＬ１，ＷＬ２ ワード線 ＤＬ０，ＤＬ１ データ線 Ｃ 容量素子 ＱSAｎ ｎチャネル型のＭＩＳＦＥＴ ＱSAｐ ｐチャネル型のＭＩＳＦＥＴ ＳＮＬ，ＳＮＰ 共通ソース線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 土屋 修 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 只木 ▲芳▼▲隆▼ 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 渡部 浩三 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 内山 博之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 池田 良広 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 岡崎 勉 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 朝倉 久雄 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 川北 惠三 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 茂庭 昌弘 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 久保田 勝彦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 鯨井 裕 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 梶谷 一彦 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 永島 靖 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 中村 正行 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F083 AD01 AD10 AD42 AD48 GA02 GA05 GA19 GA28 GA30 JA02 JA06 JA32 JA35 JA39 JA40 JA53 JA56 LA03 LA08 LA10 MA06 MA17 MA19 NA01 PR03 PR06 PR12 PR21 PR33 PR36 PR40 PR43 PR44 PR45 PR46 PR53 PR54 PR55 PR56 ZA06 ZA08 ZA12 ZA23

Claims (52)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にメモリセル選択用ＭＩＳ
   トランジスタと容量素子とが直列接続されたメモリセル
   を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタのソース、ド
   レインを構成する一方の第１低濃度半導体領域の上方に
   情報を転送するデータ線が形成され、前記メモリセル選
   択用ＭＩＳトランジスタのソース、ドレインを構成する
   他方の第２低濃度半導体領域の上方に前記容量素子が形
   成されており、 前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の前記第１低濃度半導体領域の不純物濃度が、前記メモ
   リセル選択用ＭＩＳトランジスタの容量素子側の前記第
   ２低濃度半導体領域の不純物濃度よりも相対的に高く、
   前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の半導体基板の表面濃度が、前記メモリセル選択用ＭＩ
   Ｓトランジスタの容量素子側の半導体基板の表面濃度よ
   りも相対的に高いことを特徴とする半導体集積回路装
   置。
2. 【請求項２】 半導体基板上にメモリセル選択用ＭＩＳ
   トランジスタと容量素子とが直列接続されたメモリセル
   を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタのソース、ド
   レインを構成する一方の第１低濃度半導体領域の上方に
   情報を転送するデータ線が形成され、前記メモリセル選
   択用ＭＩＳトランジスタのソース、ドレインを構成する
   他方の第２低濃度半導体領域の上方に前記容量素子が形
   成されており、 前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の前記第１低濃度半導体領域の不純物濃度が、前記メモ
   リセル選択用ＭＩＳトランジスタの容量素子側の前記第
   ２低濃度半導体領域の不純物濃度よりも相対的に高く、
   前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の半導体基板の表面濃度が、前記メモリセル選択用ＭＩ
   Ｓトランジスタの容量素子側の半導体基板の表面濃度よ
   りも相対的に高く、 さらに、前記メモリセルの周囲に設けられた回路にＭＩ
   Ｓトランジスタが形成されており、 前記ＭＩＳトランジスタのソース、ドレインを構成する
   一方の低濃度半導体領域の不純物濃度と前記ＭＩＳトラ
   ンジスタのソース、ドレインを構成する他方の低濃度半
   導体領域の不純物濃度とが同じであることを特徴とする
   半導体集積回路装置。
3. 【請求項３】 半導体基板上にメモリセル選択用ＭＩＳ
   トランジスタと容量素子とが直列接続されたメモリセル
   を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタのソース、ド
   レインを構成する一方の第１低濃度半導体領域の上方に
   情報を転送するデータ線が形成され、前記メモリセル選
   択用ＭＩＳトランジスタのソース、ドレインを構成する
   他方の第２低濃度半導体領域の上方に前記容量素子が形
   成されており、 前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の前記第１低濃度半導体領域の不純物濃度と前記メモリ
   セル選択用ＭＩＳトランジスタの容量素子側の前記第２
   低濃度半導体領域の不純物濃度がゲート電極を挟んで異
   なり、および前記メモリセル選択用ＭＩＳトランジスタ
   が形成された半導体基板の表面濃度がゲート電極を挟ん
   で異なり、 さらに、前記メモリセルの周囲に設けられた回路にＭＩ
   Ｓトランジスタが形成されており、 前記ＭＩＳトランジスタのソース、ドレインを構成する
   一方の低濃度半導体領域の不純物濃度と前記ＭＩＳトラ
   ンジスタのソース、ドレインを構成する他方の低濃度半
   導体領域の不純物濃度がゲート電極を挟んで同じであ
   り、前記ＭＩＳトランジスタが形成された半導体基板の
   表面濃度がゲート電極を挟んで同じであることを特徴と
   する半導体集積回路装置。
4. 【請求項４】 半導体基板上にメモリセル選択用ＭＩＳ
   トランジスタと容量素子とが直列接続されたメモリセル
   を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタのソース、ド
   レインを構成する一方の第１低濃度半導体領域の上方に
   情報を転送するデータ線が形成され、前記メモリセル選
   択用ＭＩＳトランジスタのソース、ドレインを構成する
   他方の第２低濃度半導体領域の上方に前記容量素子が形
   成されており、 前記メモリセル選択用ＭＩＳトランジスタが形成された
   半導体基板の表面に、前記半導体基板と同じ導電型の不
   純物によって構成され、その表面濃度が前記半導体基板
   の表面濃度よりも相対的に高い不純物表面層が設けられ
   ており、 前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の前記第１低濃度半導体領域の不純物濃度が、前記メモ
   リセル選択用ＭＩＳトランジスタの容量素子側の前記第
   ２低濃度半導体領域の不純物濃度よりも相対的に高いこ
   とを特徴とする半導体集積回路装置。
5. 【請求項５】 半導体基板上にメモリセル選択用ＭＩＳ
   トランジスタと容量素子とが直列接続されたメモリセル
   を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタのソース、ド
   レインを構成する一方の第１低濃度半導体領域の上方に
   情報を転送するデータ線が形成され、前記第１低濃度半
   導体領域を囲んで前記第１低濃度半導体領域と異なる導
   電型の不純物によって構成された第１半導体領域が形成
   され、前記メモリセル選択用ＭＩＳトランジスタのソー
   ス、ドレインを構成する他方の第２低濃度半導体領域の
   上方に前記容量素子が形成されており、 前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の前記第１低濃度半導体領域の不純物濃度が、前記メモ
   リセル選択用ＭＩＳトランジスタの容量素子側の前記第
   ２低濃度半導体領域の不純物濃度よりも相対的に高く、
   前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の前記第１半導体領域の表面濃度が、前記メモリセル選
   択用ＭＩＳトランジスタの容量素子側の半導体基板の表
   面濃度よりも相対的に高いことを特徴とする半導体集積
   回路装置。
6. 【請求項６】 半導体基板上にメモリセル選択用ＭＩＳ
   トランジスタと容量素子とが直列接続されたメモリセル
   を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタのソース、ド
   レインを構成する一方の第１低濃度半導体領域の上方に
   情報を転送するデータ線が形成され、前記第１低濃度半
   導体領域を囲んで前記第１低濃度半導体領域と異なる導
   電型の不純物によって構成された第１半導体領域が形成
   され、前記メモリセル選択用ＭＩＳトランジスタのソー
   ス、ドレインを構成する他方の第２低濃度半導体領域の
   上方に前記容量素子が形成され、前記第２低濃度半導体
   領域を囲んで前記第２低濃度半導体領域と異なる導電型
   の不純物によって構成された第２半導体領域が形成され
   ており、 前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の前記第１低濃度半導体領域の不純物濃度が、前記メモ
   リセル選択用ＭＩＳトランジスタの容量素子側の前記第
   ２低濃度半導体領域の不純物濃度よりも相対的に高く、
   前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の前記第１半導体領域の不純物濃度が、前記メモリセル
   選択用ＭＩＳトランジスタの容量素子側の前記第２半導
   体領域の不純物濃度よりも相対的に高いことを特徴とす
   る半導体集積回路装置。
7. 【請求項７】 半導体基板上にメモリセル選択用ＭＩＳ
   トランジスタと容量素子とが直列接続されたメモリセル
   を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタのゲート電極
   の側壁に設けられたサイドウォールスペーサ下のデータ
   線側の半導体基板に、ゲート長方向にチャネル領域へ向
   かって、前記メモリセル選択用ＭＩＳトランジスタのソ
   ース、ドレインの構成する一方の第１低濃度半導体領
   域、および前記第１低濃度半導体領域と異なる導電型に
   よって構成された第１半導体領域が順に形成されてお
   り、前記サイドウォールスペーサ下の容量素子側の半導
   体基板に、前記メモリセル選択用ＭＩＳトランジスタの
   ソース、ドレインを構成する他方の第２低濃度半導体領
   域が形成されており、 前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の前記第１低濃度半導体領域の不純物濃度が、前記メモ
   リセル選択用ＭＩＳトランジスタの容量素子側の前記第
   ２低濃度半導体領域の不純物濃度よりも相対的に高く、
   前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の前記第１半導体領域の表面濃度が、前記メモリセル選
   択用ＭＩＳトランジスタの容量素子側の半導体基板の表
   面濃度よりも相対的に高いことを特徴とする半導体集積
   回路装置。
8. 【請求項８】 半導体基板上にメモリセル選択用ＭＩＳ
   トランジスタと容量素子とが直列接続されたメモリセル
   を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタのゲート電極
   の側壁に設けられたサイドウォールスペーサ下のデータ
   線側の半導体基板に、ゲート長方向にチャネル領域へ向
   かって、前記メモリセル選択用ＭＩＳトランジスタのソ
   ース、ドレインを構成する一方の第１低濃度半導体領
   域、および前記第１低濃度半導体領域と異なる導電型に
   よって構成された第１半導体領域が順に形成されてお
   り、前記サイドウォールスペーサ下の容量素子側の半導
   体基板に、ゲート長方向にチャネル領域へ向かって、前
   記メモリセル選択用ＭＩＳトランジスタのソース、ドレ
   インを構成する他方の第２低濃度半導体領域、および前
   記第２低濃度半導体領域と異なる導電型によって構成さ
   れた第２半導体領域が形成されており、 前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の前記第１低濃度半導体領域の不純物濃度が、前記メモ
   リセル選択用ＭＩＳトランジスタの容量素子側の前記第
   ２低濃度半導体領域の不純物濃度よりも相対的に高く、
   前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の前記第１半導体領域の不純物濃度が、前記メモリセル
   選択用ＭＩＳトランジスタの容量素子側の前記第２半導
   体領域の不純物濃度よりも相対的に高いことを特徴とす
   る半導体集積回路装置。
9. 【請求項９】 半導体基板上にメモリセル選択用ＭＩＳ
   トランジスタと容量素子とが直列接続されたメモリセル
   を有する半導体集積回路装置であって、 前記半導体基板の表面に設けられた一方の高濃度半導体
   領域と前記メモリセル選択用ＭＩＳトランジスタのチャ
   ネル領域との間のデータ線側の半導体基板に、ゲート長
   方向にチャネル領域へ向かって、前記メモリセル選択用
   ＭＩＳトランジスタのソース、ドレインを構成する一方
   の第１低濃度半導体領域、および前記第１低濃度半導体
   領域と異なる導電型によって構成された第１半導体領域
   が順に形成されており、前記半導体基板の表面に設けら
   れた他方の高濃度半導体領域と前記メモリセル選択用Ｍ
   ＩＳトランジスタのチャネル領域との間の容量素子側の
   半導体基板に、前記メモリセル選択用ＭＩＳトランジス
   タのソース、ドレインを構成する他方の第２低濃度半導
   体領域が形成されており、 前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の前記第１低濃度半導体領域の不純物濃度が、前記メモ
   リセル選択用ＭＩＳトランジスタの容量素子側の前記第
   ２低濃度半導体領域の不純物濃度よりも相対的に高く、
   前記メモリセル選択用ＭＩＳトランジスタのデータ線側
   の前記第１半導体領域の表面濃度が、前記メモリセル選
   択用ＭＩＳトランジスタの容量素子側の半導体基板の表
   面濃度よりも相対的に高いことを特徴とする半導体集積
   回路装置。
10. 【請求項１０】 半導体基板上にメモリセル選択用ＭＩ
    Ｓトランジスタと容量素子とが直列接続されたメモリセ
    ルを有する半導体集積回路装置であって、 前記半導体基板の表面に設けられた一方の高濃度半導体
    領域と前記メモリセル選択用ＭＩＳトランジスタのチャ
    ネル領域との間のデータ線側の半導体基板に、ゲート長
    方向にチャネル領域へ向かって、前記メモリセル選択用
    ＭＩＳトランジスタのソース、ドレインを構成する一方
    の第１低濃度半導体領域、および前記第１低濃度半導体
    領域と異なる導電型によって構成された第１半導体領域
    が順に形成されており、前記半導体基板の表面に設けら
    れた他方の高濃度半導体領域と前記メモリセル選択用Ｍ
    ＩＳトランジスタのチャネル領域との間の容量素子側の
    半導体基板には、ゲート長方向にチャネル領域へ向かっ
    て、前記メモリセル選択用ＭＩＳトランジスタのソー
    ス、ドレインを構成する他方の第２低濃度半導体領域、
    および前記第２低濃度半導体領域と異なる導電型によっ
    て構成された第２半導体領域が順に形成されており、 前記メモリセル選択用ＭＩＳトランジスタのデータ線側
    の前記第１低濃度半導体領域の不純物濃度が、前記メモ
    リセル選択用ＭＩＳトランジスタの容量素子側の前記第
    ２低濃度半導体領域の不純物濃度よりも相対的に高く、
    前記メモリセル選択用ＭＩＳトランジスタのデータ線側
    の前記第１半導体領域の不純物濃度が、前記メモリセル
    選択用ＭＩＳトランジスタの容量素子側の前記第２半導
    体領域の不純物濃度よりも相対的に高いことを特徴とす
    る半導体集積回路装置。
11. 【請求項１１】 請求項２または３記載の半導体集積回
    路装置において、前記メモリセル選択用ＭＩＳトランジ
    スタの容量素子側の前記第２低濃度半導体領域の不純物
    濃度は、メモリセルの周囲に設けられた回路に形成され
    て前記メモリセル選択用ＭＩＳトランジスタのチャネル
    と同じ導電型のチャネルを有する何れかのＭＩＳトラン
    ジスタのソース、ドレインを構成する一対の低濃度半導
    体領域の不純物濃度と同じであることを特徴とする半導
    体集積回路装置。
12. 【請求項１２】 請求項２または３記載の半導体集積回
    路装置において、前記メモリセル選択用ＭＩＳトランジ
    スタの容量素子側の半導体基板の表面濃度は、メモリセ
    ルの周囲に設けられた回路に形成されて前記メモリセル
    選択用ＭＩＳトランジスタのチャネルと同じ導電型のチ
    ャネルを有する何れかのＭＩＳトランジスタが形成され
    た半導体基板の表面濃度と同じであることを特徴とする
    半導体集積回路装置。
13. 【請求項１３】 請求項２または３記載の半導体集積回
    路装置において、前記メモリセル選択用ＭＩＳトランジ
    スタのデータ線側の半導体基板の表面濃度が、メモリセ
    ルの周囲に設けられた回路に形成されて前記メモリセル
    選択用ＭＩＳトランジスタのチャネルと同じ導電型のチ
    ャネルを有する何れかのＭＩＳトランジスタに設けられ
    たポケット領域の表面濃度と同じであることを特徴とす
    る半導体集積回路装置。
14. 【請求項１４】 請求項１から８のいずれか１項に記載
    の半導体集積回路装置において、前記メモリセル選択用
    ＭＩＳトランジスタのデータ線側の前記第１低濃度半導
    体領域および前記メモリセル選択用ＭＩＳトランジスタ
    の容量素子側の前記第２低濃度半導体領域の上部に、前
    記第１低濃度半導体領域または前記第２低濃度半導体領
    域と同じ導電型の不純物によって構成され、その不純物
    濃度が前記第１低濃度半導体領域または前記第２の低濃
    度半導体領域の不純物濃度よりも相対的に高い高濃度半
    導体領域が形成されていることを特徴とする半導体集積
    回路装置。
15. 【請求項１５】 請求項１から１０のいずれか１項に記
    載の半導体集積回路装置において、前記メモリセル選択
    用ＭＩＳトランジスタのゲート絶縁膜と前記半導体基板
    との界面に、窒素またはフッ素が含まれていることを特
    徴とする半導体集積回路装置。
16. 【請求項１６】 請求項１から１０のいずれか１項に記
    載の半導体集積回路装置において、前記メモリセル選択
    用ＭＩＳトランジスタのチャネル領域には、しきい値電
    圧調整用の不純物が導入されていないことを特徴とする
    半導体集積回路装置。
17. 【請求項１７】 請求項１から１０のいずれか１項に記
    載の半導体集積回路装置において、前記メモリセル選択
    用ＭＩＳトランジスタのチャネル領域には、しきい値電
    圧調整用の不純物が導入されており、前記メモリセル選
    択用ＭＩＳトランジスタのチャネル領域の不純物濃度
    は、メモリセルの周囲に設けられた回路に形成されて前
    記メモリセル選択用ＭＩＳトランジスタのチャネルと同
    じ導電型のチャネルを有する何れかのＭＩＳトランジス
    タのチャネル領域の不純物濃度と同じか、またはそれ以
    下であることを特徴とする半導体集積回路装置。
18. 【請求項１８】 請求項５から１０のいずれか１項に記
    載の半導体集積回路装置において、前記第１低濃度半導
    体領域および前記第２低濃度半導体領域はｎ型不純物に
    よって構成され、前記第１半導体領域はｐ型不純物によ
    って構成されることを特徴とする半導体集積回路装置。
19. 【請求項１９】 請求項５から１０のいずれか１項に記
    載の半導体集積回路装置において、前記第１低濃度半導
    体領域は砒素、あるいは砒素およびリンによって構成さ
    れ、前記第２低濃度半導体領域はリンによって構成され
    ることを特徴とする半導体集積回路装置。
20. 【請求項２０】 請求項５から１０のいずれか１項に記
    載の半導体集積回路装置において、前記第１低濃度半導
    体領域は砒素、あるいは砒素およびリンによって構成さ
    れ、前記第２低濃度半導体領域はリンによって構成さ
    れ、前記第１半導体領域はボロンによって構成されるこ
    とを特徴とする半導体集積回路装置。
21. 【請求項２１】 請求項１から２０のいずれか１項に記
    載の半導体集積回路装置において、前記メモリセルが、
    メモリセル選択用ＭＩＳトランジスタと、これに直列に
    接続された情報蓄積用容量素子とで構成されるＤＲＡＭ
    セルであることを特徴とする半導体集積回路装置。
22. 【請求項２２】 請求項１から２０のいずれか１項に記
    載の半導体集積回路装置において、前記メモリセルの周
    囲に設けられた回路は、ＤＲＡＭの周辺回路またはロジ
    ック混載形ＤＲＡＭの論理回路であることを特徴とする
    半導体集積回路装置。
23. 【請求項２３】 請求項１から２０のいずれか１項に記
    載の半導体集積回路装置おいて、前記メモリセルは、ダ
    ブル・デンシティ・パッケージに実装された半導体チッ
    プの回路形成面に形成されていることを特徴とする半導
    体集積回路装置。
24. 【請求項２４】 半導体基板上にメモリセル選択用ＭＩ
    Ｓトランジスタと容量素子とが直列接続されたメモリセ
    ルを形成する半導体集積回路装置の製造方法であって、
    (a).前記メモリセル選択用ＭＩＳトランジスタのチャネ
    ルと異なる導電型の半導体基板上に、前記メモリセル選
    択用ＭＩＳトランジスタのゲート絶縁膜およびゲート電
    極を順次形成する工程と、(b).前記メモリセル選択用Ｍ
    ＩＳトランジスタのデータ線側の半導体基板のみに、同
    一のレジストパターンをマスクにして、前記メモリセル
    選択用ＭＩＳトランジスタのチャネルと異なる導電型の
    第１不純物イオンおよび前記メモリセル選択用ＭＩＳト
    ランジスタのチャネルと同じ導電型の第２不純物イオン
    を注入する工程と、(c).前記メモリセル選択用ＭＩＳト
    ランジスタの容量素子側の半導体基板に、前記メモリセ
    ル選択用ＭＩＳトランジスタのチャネルと同じ導電型の
    第３不純物イオンを注入する工程とを有することを特徴
    とする半導体集積回路装置の製造方法。
25. 【請求項２５】 半導体基板上にメモリセル選択用ＭＩ
    Ｓトランジスタと容量素子とが直列接続されたメモリセ
    ルを形成する半導体集積回路装置の製造方法であって、
    (a).前記メモリセル選択用ＭＩＳトランジスタのチャネ
    ルと異なる導電型の半導体基板上に、前記メモリセル選
    択用ＭＩＳトランジスタのゲート絶縁膜およびゲート電
    極を順次形成する工程と、(b).前記メモリセル選択用Ｍ
    ＩＳトランジスタのデータ線側の半導体基板のみに、同
    一のレジストパターンをマスクにして、前記メモリセル
    選択用ＭＩＳトランジスタのチャネルと異なる導電型の
    第１不純物イオンおよび前記メモリセル選択用ＭＩＳト
    ランジスタのチャネルと同じ導電型の第２不純物イオン
    を注入する工程と、(c).前記メモリセル選択用ＭＩＳト
    ランジスタのデータ線側および容量素子側の半導体基板
    に、前記メモリセル選択用ＭＩＳトランジスタのチャネ
    ルと同じ導電型の第３不純物イオンを注入する工程とを
    有することを特徴とする半導体集積回路装置の製造方
    法。
26. 【請求項２６】 半導体基板上にメモリセル選択用ＭＩ
    Ｓトランジスタと容量素子とが直列接続されたメモリセ
    ルを形成する半導体集積回路装置の製造方法であって、
    (a).前記メモリセル選択用ＭＩＳトランジスタのチャネ
    ルと異なる導電型の半導体基板上に、前記メモリセル選
    択用ＭＩＳトランジスタのゲート絶縁膜およびゲート電
    極を順次形成する工程と、(b).前記メモリセル選択用Ｍ
    ＩＳトランジスタのデータ線側の半導体基板のみに、同
    一のレジストパターンをマスクにして、前記メモリセル
    選択用ＭＩＳトランジスタのチャネルと異なる導電型の
    第１不純物イオンおよび前記メモリセル選択用ＭＩＳト
    ランジスタのチャネルと同じ導電型の第２不純物イオン
    を注入する工程と、(c).前記メモリセル選択用ＭＩＳト
    ランジスタのデータ線側および容量素子側の半導体基板
    と、メモリセルの周囲に設けられた回路に形成されて前
    記メモリセル選択用ＭＩＳトランジスタのチャネルと同
    じ導電型のチャネルを有する何れかのＭＩＳトランジス
    タが形成される半導体基板とに、前記メモリセル選択用
    ＭＩＳトランジスタのチャネルと同じ導電型の第３不純
    物イオンを注入する工程とを有することを特徴とする半
    導体集積回路装置の製造方法。
27. 【請求項２７】 半導体基板上にメモリセル選択用ＭＩ
    Ｓトランジスタと容量素子とが直列接続されたメモリセ
    ルを形成する半導体集積回路装置の製造方法であって、
    (a).前記メモリセル選択用ＭＩＳトランジスタのチャネ
    ルと異なる導電型の半導体基板上に、前記メモリセル選
    択用ＭＩＳトランジスタのゲート絶縁膜およびゲート電
    極を順次形成する工程と、(b).前記メモリセル選択用Ｍ
    ＩＳトランジスタのデータ線側の半導体基板のみに、同
    一のレジストパターンをマスクにして、前記メモリセル
    選択用ＭＩＳトランジスタのチャネルと異なる導電型の
    第１不純物イオンおよび前記メモリセル選択用ＭＩＳト
    ランジスタのチャネルと同じ導電型の第２不純物イオン
    を注入する工程と、(c).前記メモリセル選択用ＭＩＳト
    ランジスタの容量素子側の半導体基板のみに、同一のレ
    ジストパターンをマスクにして、前記メモリセル選択用
    ＭＩＳトランジスタのチャネルと同じ導電型の第３不純
    物イオンおよび前記メモリセル選択用ＭＩＳトランジス
    タのチャネルと異なる導電型の第４不純物イオンを注入
    する工程とを有することを特徴とする半導体集積回路装
    置の製造方法。
28. 【請求項２８】 半導体基板上にメモリセル選択用ＭＩ
    Ｓトランジスタと容量素子とが直列接続されたメモリセ
    ルを形成する半導体集積回路装置の製造方法であって、
    (a).前記メモリセル選択用ＭＩＳトランジスタのチャネ
    ルと異なる導電型の半導体基板上に、前記メモリセル選
    択用ＭＩＳトランジスタのゲート絶縁膜およびゲート電
    極を順次形成する工程と、(b).前記メモリセル選択用Ｍ
    ＩＳトランジスタのデータ線側の半導体基板のみに、同
    一のレジストパターンをマスクにして、前記メモリセル
    選択用ＭＩＳトランジスタのチャネルと異なる導電型の
    第１不純物イオンおよび前記メモリセル選択用ＭＩＳト
    ランジスタのチャネルと同じ導電型の第２不純物イオン
    を注入する工程と、(c).前記メモリセル選択用ＭＩＳト
    ランジスタのデータ線側および容量素子側の半導体基板
    に、前記メモリセル選択用ＭＩＳトランジスタのチャネ
    ルと同じ導電型の第３不純物イオンを注入する工程と、
    (d).前記メモリセル選択用ＭＩＳトランジスタの上層に
    形成された絶縁膜を加工して、データ線を接続するため
    の第１コンタクトホールおよび前記容量素子を接続する
    ための第２コンタクトホールを前記半導体基板に接して
    形成する工程と、(e).前記第１コンタクトホールおよび
    第２コンタクトホールを通して、前記半導体基板に前記
    メモリセル選択用ＭＩＳトランジスタのチャネルと同じ
    導電型の不純物イオンを注入する工程とを有することを
    特徴とする半導体集積回路装置の製造方法。
29. 【請求項２９】 半導体基板上にメモリセル選択用ＭＩ
    Ｓトランジスタと容量素子とが直列接続されたメモリセ
    ルを形成する半導体集積回路装置の製造方法であって、
    (a).前記メモリセル選択用ＭＩＳトランジスタのチャネ
    ルと異なる導電型の半導体基板上に、前記メモリセル選
    択用ＭＩＳトランジスタのゲート絶縁膜およびゲート電
    極を順次形成する工程と、(b).前記メモリセル選択用Ｍ
    ＩＳトランジスタのデータ線側の半導体基板のみに、同
    一のレジストパターンをマスクにして、前記メモリセル
    選択用ＭＩＳトランジスタのチャネルと異なる導電型の
    第１不純物イオンおよび前記メモリセル選択用ＭＩＳト
    ランジスタのチャネルと同じ導電型の第２不純物イオン
    を注入する工程と、(c).前記メモリセル選択用ＭＩＳト
    ランジスタのデータ線側および容量素子側の半導体基板
    に、前記メモリセル選択用ＭＩＳトランジスタのチャネ
    ルと同じ導電型の第３不純物イオンを注入する工程と、
    (d).前記メモリセル選択用ＭＩＳトランジスタの上層に
    形成された絶縁膜を加工して、データ線を接続するため
    の第１コンタクトホールおよび前記容量素子を接続する
    ための第２コンタクトホールを前記半導体基板に接して
    形成する工程と、(e).前記第１コンタクトホールおよび
    前記第２コンタクトホールに、前記メモリセル選択用Ｍ
    ＩＳトランジスタのチャネルと同じ導電型の導電膜を埋
    め込み、前記導電膜に添加された不純物を前記メモリセ
    ル選択用ＭＩＳトランジスタのデータ側および容量素子
    側の半導体基板へ拡散させる工程とを有することを特徴
    とする半導体集積回路装置の製造方法。
30. 【請求項３０】 半導体基板上にメモリセル選択用ＭＩ
    Ｓトランジスタと容量素子とが直列接続されたメモリセ
    ルを形成する半導体集積回路装置の製造方法であって、
    (a).前記メモリセル選択用ＭＩＳトランジスタのチャネ
    ルと異なる導電型の半導体基板の表面近傍に、前記メモ
    リセル選択用ＭＩＳトランジスタのチャネルと異なる導
    電型の第１不純物イオンを注入する工程と、(b).前記メ
    モリセル選択用ＭＩＳトランジスタのゲート絶縁膜およ
    びゲート電極を順次形成する工程と、(c).前記メモリセ
    ル選択用ＭＩＳトランジスタのデータ線側の半導体基板
    のみに、前記メモリセル選択用ＭＩＳトランジスタのチ
    ャネルと同じ導電型の第２不純物イオンを注入する工程
    と、(d).前記メモリセル選択用ＭＩＳトランジスタの容
    量素子側の半導体基板のみに、前記メモリセル選択用Ｍ
    ＩＳトランジスタのチャネルと同じ導電型の第３不純物
    イオンを注入する工程とを有することを特徴とする半導
    体集積回路装置の製造方法。
31. 【請求項３１】 請求項２４から２９のいずれか１項に
    記載の半導体集積回路装置の製造方法において、前記第
    １不純物イオンは、斜め方向からのイオン打ち込みによ
    って注入されることを特徴とする半導体集積回路装置の
    製造方法。
32. 【請求項３２】 請求項２４から２９のいずれか１項に
    記載の半導体集積回路装置の製造方法において、前記第
    １不純物イオンは、メモリセルの周囲に設けられた回路
    に形成されて前記メモリセル選択用ＭＩＳトランジスタ
    のチャネルと同じ導電型のチャネルを有する何れかのＭ
    ＩＳトランジスタが形成される半導体基板に、ポケット
    領域を形成するために注入されることを特徴とする半導
    体集積回路装置の製造方法。
33. 【請求項３３】 請求項２４から３０のいずれか１項に
    記載の半導体集積回路装置の製造方法において、前記ゲ
    ート絶縁膜を形成した後、ＮＯ雰囲気またはＮＦ₃ 雰囲
    気中で熱処理を施す、あるいは窒素またはフッ素をイオ
    ン打ち込みして、前記ゲート絶縁膜と前記半導体基板と
    の界面に窒素またはフッ素を導入する工程を有すること
    を特徴とする半導体集積回路装置の製造方法。
34. 【請求項３４】 請求項２４から３０のいずれか１項に
    記載の半導体集積回路装置の製造方法において、前記メ
    モリセル選択用ＭＩＳトランジスタが形成される半導体
    基板へのしきい値電圧調整用の不純物のイオン打ち込み
    は、メモリセルの周囲に設けられた回路に形成されて前
    記メモリセル選択用ＭＩＳトランジスタのチャネルと同
    じ導電型のチャネルを有する何れかのＭＩＳトランジス
    タが形成される半導体基板へのしきい値電圧調整用の不
    純物イオン打ち込みと同時に行うことを特徴とする半導
    体集積回路装置の製造方法。
35. 【請求項３５】 請求項２４から３０のいずれか１項に
    記載の半導体集積回路装置の製造方法において、前記第
    １不純物イオンの導電型はｐ型であり、前記第２不純物
    イオンおよび前記第３不純物イオンの導電型はｎ型であ
    ることを特徴とする半導体集積回路装置の製造方法。
36. 【請求項３６】 請求項２４から３０のいずれか１項に
    記載の半導体集積回路装置の製造方法において、前記第
    １不純物イオンはボロンイオン、前記第２不純物イオン
    は砒素イオン、前記第３不純物イオンはリンイオンであ
    ることを特徴とする半導体集積回路装置の製造方法。
37. 【請求項３７】 半導体基板にメモリセル選択用ＭＩＳ
    トランジスタと容量素子とが直列接続されたメモリセル
    を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタは、前記半導
    体基板に設けられたソース、ドレイン用の一対の半導体
    領域と、前記一対の半導体領域の間に設けられた第１領
    域と、前記半導体基板上において前記第１領域上に設け
    られ前記メモリセルの非選択時において負の電圧が印加
    されるゲート電極とを有し、 前記一対の半導体領域は、第１不純物が含有されてな
    り、前記第１領域は前記一対の半導体領域とは反対導電
    型になるように第２不純物が含有されてなり、 前記第１領域において、前記一対の半導体領域の両方ま
    たはいずれか一方の近傍における前記第２不純物の濃度
    が、前記第１領域の他の領域における第２不純物の濃度
    よりも高いことを特徴とする半導体集積回路装置。
38. 【請求項３８】 請求項３７記載の半導体集積回路装置
    において、前記ゲート電極がｎ⁺ 型の導体部を有し、前
    記一対の半導体領域がｎ型であり、前記第１領域がｐ型
    であることを特徴とする半導体集積回路装置。
39. 【請求項３９】 請求項３７記載の半導体集積回路装置
    において、基板バイアスを負側にしたことを特徴とする
    半導体集積回路装置。
40. 【請求項４０】 半導体基板にメモリセル選択用ＭＩＳ
    トランジスタと容量素子とが直列接続されたメモリセル
    を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタは、前記半導
    体基板に設けられたソース、ドレイン用の一対の半導体
    領域と、前記一対の半導体領域の間に設けられた第１領
    域と、前記半導体基板上において前記第１領域上に設け
    られ前記メモリセルの非選択時において負の電圧が印加
    されるゲート電極とを有し、 前記一対の半導体領域は、第１不純物が含有されてな
    り、前記第１領域は前記一対の半導体領域とは反対導電
    型になるように第２不純物が含有されてなり、 前記第１領域において、前記一対の半導体領域のうち、
    データ線が接続された半導体領域の近傍における前記第
    ２不純物の濃度が、前記第１領域の他の領域における第
    ２不純物の濃度よりも高いことを特徴とする半導体集積
    回路装置。
41. 【請求項４１】 請求項４０記載の半導体集積回路装置
    において、前記ゲート電極がｎ⁺ 型の導体部を有し、前
    記一対の半導体領域がｎ型であり、前記第１領域がｐ型
    であることを特徴とする半導体集積回路装置。
42. 【請求項４２】 請求項４０記載の半導体集積回路装置
    において、基板バイアスを負側にしたことを特徴とする
    半導体集積回路装置。
43. 【請求項４３】 半導体基板にメモリセル選択用ＭＩＳ
    トランジスタと容量素子とが直列接続されたメモリセル
    を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタは、前記半導
    体基板に設けられたソース、ドレイン用の一対の半導体
    領域と、前記一対の半導体領域の間に設けられた第１領
    域と、前記半導体基板上において前記第１領域上に設け
    られ前記メモリセルの非選択時において負の電圧が印加
    されるゲート電極とを有し、 前記一対の半導体領域は、第１不純物が含有されてな
    り、前記第１領域は前記一対の半導体領域とは反対導電
    型になるように第２不純物が含有されてなり、 前記第１領域において、前記一対の半導体領域の両方ま
    たはいずれか一方の近傍に、前記第２不純物の濃度が相
    対的に高く含有された半導体領域を設けたことを特徴と
    する半導体集積回路装置。
44. 【請求項４４】 半導体基板にメモリセル選択用ＭＩＳ
    トランジスタと容量素子とが直列接続されたメモリセル
    を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタは、前記半導
    体基板に設けられたソース、ドレイン用の一対の半導体
    領域と、前記一対の半導体領域の間に設けられた第１領
    域と、前記半導体基板上において前記第１領域上に設け
    られたゲート電極とを有し、 前記一対の半導体領域は、第１不純物が含有されてな
    り、前記第１領域は、前記一対の半導体領域とは反対導
    電型になるように第２不純物が含有されてなり、前記ゲ
    ート電極は、前記第１領域と同じ導電型の導体部を有
    し、 前記第１領域において、前記一対の半導体領域の両方ま
    たはいずれか一方の近傍における前記第２不純物の濃度
    が、前記第１領域の他の領域における第２不純物の濃度
    よりも高いことを特徴とする半導体集積回路装置。
45. 【請求項４５】 請求項４４記載の半導体集積回路装置
    において、前記ゲート電極の導体部がｐ⁺ 型であり、前
    記一対の半導体領域がｎ型であり、前記第１領域がｐ型
    であることを特徴とする半導体集積回路装置。
46. 【請求項４６】 請求項４４記載の半導体集積回路装置
    において、基板バイアスを負側にしたことを特徴とする
    半導体集積回路装置。
47. 【請求項４７】 半導体基板にメモリセル選択用ＭＩＳ
    トランジスタと容量素子とが直列接続されたメモリセル
    を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタは、前記半導
    体基板に設けられたソース、ドレイン用の一対の半導体
    領域と、前記一対の半導体領域の間に設けられた第１領
    域と、前記半導体基板上において前記第１領域上にたゲ
    ート電極とを有し、 前記一対の半導体領域は、第１不純物が含有されてな
    り、前記第１領域は前記一対の半導体領域とは反対導電
    型になるように第２不純物が含有されてなり、前記ゲー
    ト電極は、前記第１領域と同じ導電型の導体部を有し、 前記第１領域において、前記一対の半導体領域のうち、
    データ線が接続された半導体領域の近傍における前記第
    ２不純物の濃度が、前記第１領域の他の領域における第
    ２不純物の濃度よりも高いことを特徴とする半導体集積
    回路装置。
48. 【請求項４８】 請求項４７記載の半導体集積回路装置
    において、前記ゲート電極がｐ⁺ 型の導体部を有し、前
    記一対の半導体領域がｎ型であり、前記第１領域がｐ型
    であることを特徴とする半導体集積回路装置。
49. 【請求項４９】 請求項４７記載の半導体集積回路装置
    において、基板バイアスを負側にしたことを特徴とする
    半導体集積回路装置。
50. 【請求項５０】 半導体基板にメモリセル選択用ＭＩＳ
    トランジスタと容量素子とが直列接続されたメモリセル
    を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタは、前記半導
    体基板に設けられたソース、ドレイン用の一対の半導体
    領域と、前記一対の半導体領域の間に設けられた第１領
    域と、前記半導体基板上において前記第１領域上に設け
    られたゲート電極とを有し、 前記一対の半導体領域は、第１不純物が含有されてな
    り、前記第１領域は前記一対の半導体領域とは反対導電
    型になるように第２不純物が含有されてなり、前記ゲー
    ト電極は、前記第１領域と同じ導電型の導体部を有し、 前記第１領域において、前記一対の半導体領域の両方ま
    たはいずれか一方の近傍に、前記第２不純物の濃度が相
    対的に高く含有された半導体領域を設けたことを特徴と
    する半導体集積回路装置。
51. 【請求項５１】 半導体基板にメモリセル選択用ＭＩＳ
    トランジスタと容量素子とが直列接続されたメモリセル
    を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタは、前記半導
    体基板に設けられたソース、ドレイン用の一対の半導体
    領域と、前記一対の半導体領域の間に設けられた第１領
    域と、前記半導体基板上において前記第１領域上に設け
    られ前記メモリセルの非選択時において負の電圧が印加
    されるゲート電極とを有し、基板バイアスを−１Ｖより
    も負側にしたことを特徴とする半導体集積回路装置。
52. 【請求項５２】 半導体基板にメモリセル選択用ＭＩＳ
    トランジスタと容量素子とが直列接続されたメモリセル
    を有する半導体集積回路装置であって、 前記メモリセル選択用ＭＩＳトランジスタは、前記半導
    体基板に設けられたソース、ドレイン用の一対の半導体
    領域と、前記一対の半導体領域の間に設けられた第１領
    域と、前記半導体基板上において前記第１領域上に設け
    られたゲート電極とを有し、 前記一対の半導体領域は、第１不純物が含有されてな
    り、前記第１領域は、前記一対の半導体領域とは反対導
    電型になるように第２不純物が含有されてなり、前記ゲ
    ート電極は、前記第１領域と同じ導電型の導体部を有
    し、基板バイアスを−１Ｖよりも負側にしたことを特徴
    とする半導体集積回路装置。