JPS62163365A - トレンチキヤパシタの製造方法及び集積回路メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、基板内に延在するトレンチの壁部に形成され
る垂直型キャパシタの製造方法に関する。

従来の技術 ここ数年間、トレンチキャパシタを用いて集積回路の密
度を高める研究がなされている。研究の概要は、ケー、
ミネギシ他「ドープ面トレンチキャハシタセルを用いた
サブミクロ２６ＭＯｓメガビットレベルのダイナミック
ＲＡＭ技術ヨアイイーディーエム’８３　（Ｋ、　Ｍ＋
ｎｅｇ＋ｓｔ＋＋、　ｅｔ　ａｌ。

”Ａ　　Ｓｕｂｍｉｃｒｏｎ　　Ｃ？、ｌＯ３！Ｊｅｇ
ａｂ＋ｔ　　Ｌｅｖｅｌ　　Ｄｙｎａｍｉｃ　　ＲＡ？
、ＩＴｃｃｈｎｏｌｏｇｙ　Ｕｓｉｎｇ　Ｄｏｐｅｄ　
Ｆａｃｅ　Ｔｒｅｎｃｈ　ＣａｐａｃｉｔｏｒＣｅｌｌ
”、　ＩＥＯＭ’８３）　にわかりゃすくまとめである
。

問題点を解決するための手段 本発明は、トレンチキャパシタ形成のだめの改良された
集積回路製造プロセスに関する。本発明によるプロセス
では、トレンチの内壁面を覆っている酸化物膜を介して
の不純物の拡散により、キャパシタの放電を有効に防止
するフィールドイオン注入がトレンチの底部が施され、
さらに、形成されたキャパシタは、絶縁層のピンホール
を介する短絡に対する抵抗力を有する。

本発明の特長は、コンパクトな１トランジスタ−１キャ
パシタ型メモリセルに、改良されたキャパシタを使用す
ることである。

当業界では、垂直にキャパシタを配置して、キャパシタ
を使用するＤＲＡＭやその他の集積回路を高密度化する
実用的な方法の開発が長年の間嘱望されていた。この方
法を実現するには実際上かなり難しい障害があった。例
えば、酸化物絶縁層は必然的に薄くて比較的不規則なた
め短絡しやすく、歩留りに問題がある。また、トレンチ
キャパシタの放電を起こし易くする、基板内（必ずしも
表面とは限らない）に形成された寄生チャネルを介する
キャパシタ放電に関する問題がある。本発明は、トレン
チキャパシタの形成方法を改良して、上記問題点を解決
しようとするものである。

実施例 第１図は、本発明により製造された、１トランジスタ−
１キャパシタ型メモリセルからなるＤＲＡＭメモリアレ
イの部分平面図である。多結晶シリコン１１２の「海」
に参照番号９２．９４及び９６で示す３つの「アイラン
ド」が配設されている。各アイランドは、シリコン酸化
物層１１１によって包囲されている。本発明は、ピンホ
ールに起因する短絡と過度の放電に対する抵抗性を有す
るコンパクトなキャパシタを形成することを目的とする
。各「アイランド」上に配設された回路素子は、一対の
トランジスタ１０２及び１０４である。２つのトランジ
スタ１０２及び１０４は、共通のドレイン１０６と個別
のソース１０５を備えている。各ソースは、キャパシタ
１１７に接続されている。キャパシタ１１７は、基板中
に垂直に形成された第１の電極１１４と多結晶シリコン
１１２からなる接地電極とを備えている。

ドレイン１０６は、金属製の列ラインに接続されている
が、列ラインは、１つもしくは２つ以上のメモリセルに
電圧を印加する行ラインと同様に、図面の明瞭化のため
に図示を省略した。従来、１つの行ラインは、当該性上
のすべてのセルをイネーブルにする。すると、該セルの
１つもしくは２つ以上がデータのためにアクセスされ、
また、セルのすべてがリフレッシュされる。図面をさら
に明瞭化するために、トランジスタに対する接続及びソ
ース１０５上の酸化物層１１１の図示を省略した。

第２図は、第１図の切・断線２−２における断面を示す
。この断面は、図の中心部にあるトレンチ１２０によっ
て分離された２つのアイランド９２及び９４を横断する
。基板１０１に形成された各アイランドの上記２つのト
ランジスタ１０２及び１０４とともにトレンチ１２０の
側壁のキャパシタ用電極１１４が示されている。トレン
チ１２０の内面は、酸化物層１１１で慶われている。こ
の酸化物層１１１はさらに、キャパシタ用電極１１４の
上方部及びソース１０５の上にも延在している。トレン
チ１２０には、高濃度にドープされている多結晶シリコ
ン１１２が充填されている。高濃度のドープであること
を示すために記号１”を用いである。多結晶シリコン１
１２は、フィールド酸化物１１５によって保護されてい
る。

同一の参照番号１１７を用いて示した２つのキャパシタ
は、共通の接地電極として多結晶シリコン１１２を共有
し、該多結晶シリコン１１２の各個に酸化物進縁層１１
１を備えている。２つの内部電極１１４によって、キャ
パシタ１１７の構造は完成する。電極１１４は、共通に
ドーピングされることによってソース１０５に電気的に
接続されている。

断面図には、さらに参照番号１２１で示す素子が示され
て５）る。該素子１２１は、トレンチ１２０におけるド
ーピングと同じ極性を有し、トレンチ１２０を包囲する
ドーピング領域を備えている。該素子１２１は、断面図
に示す平面内ばかりでなく、第２図が描かれている平面
の上下に存在する各アイランドの周囲を取り囲んでいる
多結晶シリコンの１−海Ｅの表面にも存在する。ドーピ
ング領域１２１は、図示したように、キャパシタ１１７
の電極１１４の内部までは延在しない。なぜなら、ドー
ピング量が不充分で、電極１１４の不純物の型を変化さ
せることができないからである。酸化物層１１１の端部
の濃度は、わずかに減少する。

第３図は、第１図の切断線３−３における断面図であり
、第１図に示した配列のアイランドの別方向からの断面
図である。断面は、アイランド９６の電極１１４の一方
とアイランド９４のゲート１０３を横断している。この
断面図は、ソース１０５の底部と、電極１１４　自体と
、アイランド９４及び９６の一方の側に形成されてトレ
ンチの内部にまで及ぶ酸化物層１１１とを示している。

領域１２１は、アイランド９６のキャパシタ用電極１１
４までしか延在しないように図示されているが、実際に
は、アイランド９４のゲート酸化物層１０７まで及ぶ。

この領域１２１は、寄生チャネルの形成により閾値を引
き上げているという点で、従来のフィールドイオン注入
と同等の機能を発揮する。このような寄生チャネルは、
アイランドとアイランドの間、もしくはアイランドに接
する酸化物層１１１の表面上に形成される。特に、トラ
ンジスタのゲート、ソース及びドレインの下方部に存在
する酸化物層１１１の垂直面上にチマネルが形成されて
、トランジスタばかりでなくドレイン１０６と電極１１
４との間も短絡されやすくなる。プレーナ型回路では、
フィールドイオン注入により寄生チャネルの形成が抑制
される。

従来技術における。トレンチアイソレーヨン法の問題点
は、上述の寄生チャネルの形成を抑制する有効な手段が
ないということである。この問題点を本発明が解決する
。ドーピング領域１２１の濃度は、記号Ｐで示されてい
る。これは、低濃度を意味するもので、約５Ｘ１０”イ
オン／ＣＣである。Ｐで示される部分は、基板１０１内
でＮ−領域の外側の垂直なシリコン面に近接している。

ドーピング領域１２１　は、多結晶シリコン１１２内に
高濃度にドーピングされた不純物を、酸化物層１１１を
介してトレンチを包囲する基板１０１内へ拡散して形成
する。

もちろん、トレンチ内の多結晶シリコン１１２で用いる
不純物は、酸化物薄膜を介して拡散可能なものでなけれ
ばならない。ボロンはこのような特性を有し、当業界で
はよく知られた材料である。

第４図（Ａ）及び第４図（Ｂ）に、製造工程の詳細を示
す。第４図（Ａ）及び第４図（Ｂ）は、本発明のキャパ
シタの製造工程を示す。二こて、矢印寸法線４１０で示
す幅を有する開口部が、例えば５００人の厚さを有する
酸化物層４０２、例えば１０００人の厚さを有する窒化
物層４０４及び例えば５０００人の厚さを有する酸化物
層４０６からなる一連の薄膜層を貫通している。更に、
矢印寸法線４１２で示す幅を有する開口部を備えたフォ
トレジスト１４０８が、酸化物Ｂ４Ｏ６の上に形成され
ており、これによってイオン注入領域が画成される。開
口部４１２は、偏心許容誤差を確保するため：こ、開口
部４１Ｏよりも大きくなっている。所定１の燐が例えば
ｌＸｌ０１５／ｃイのドーズて開口部４１０を介して参
照番号１１３で示す領域に注入される。開口部４１０は
、う応性イオンエツチングのように、当業界において公
知の適当な手段であればどのような手段を用いて形成し
てもよい。第４図（Ｂ　’）は、数時間にわたって１１
００℃乃至１１５０℃の温度て拡散処理を行った結果、
領域１１３が公弥幅２．１μｍで公称深さ２．５μｍを
有する領域１１３′に拡大した様子を示す。

この領域１１３゛が、キャパシタ１１７の電極１１４を
なし、図示するようにこの領域１１３°をトレンチ１２
０が貫通している。このトレンチ１２０は第２回目の反
応性イオンエツチング（ＲｒＥ）工程によって形成され
る。トレンチ１２０の深さは、３μｍ乃至３．５μｍで
ある。第２回目のＲＩＥ工程中に、酸化物層４０６の一
部が消失する。酸化物層４０６は必ずしも酸化物である
必要はなく、ＲＩＥ工程において窒化物層を保護する材
料であればなんでもよい。酸化＋３ＪＪ層１０６の７ゾ
さは、もちろん、上記、７（ヒ１勿１世！１０．４がＲ
ＩＥ工ｆ呈中ｊこ（釆護されるようｊこ、１吏用するＲ
ＩＥプロセスの特１生を考慮して定めろれなければなら
ないっ本発明の；１用は、トレンチｊこ近接するキャパ
シタを用いた回路；こ限定されろことはなく、トレンチ
に近接する位］かに′ハかなるｊ路米子があってもよい
。

トレンチ１２０が形成された後、トレンチ’２０の内表
面上に酸化物層を公称厚さ約４００Ａまで成長させる工
程が続く。その後、従来のウェットエツチングプロセス
によって酸化物層を除去し、公称厚さ１００人まで酸化
物層を最、ｆ％的に成長させる。

次に、ドープされた多結晶ンリコンで、トレンチが充填
される。このドープされた多結晶シリコンは、当業者に
よく知られた標準的な温度及び圧力下で、例えばＢ　２
　Ｈ６と５ＩＨ４を併用する。標準的なプロセスを用い
て形成する。多結晶ンリコンの中のボロンドーパントの
濃度は約５　ＸＩＯ”／ｃｃ（典型的には基板濃度の１
００倍）でなければなるない。このように狭くて深いト
レンチを充填する際ｉこ、多結晶ソリコン１１２内に空
隙１１６が形成される可能性が充分にある。しかし本発
明では、これは問題とならない。なぜなら、多結晶シリ
コン１１２の唯一の要件は、多結晶ンリコンがキャパシ
タ１１７の領域に導電層を形成し、且つトレンチ底部に
おいて十分な型の多結晶シリコンが存在し、ドープされ
た領域１２１を形成するに充分な量のボロン供給できる
ことだからである。上記多結晶シリコンの量に臨界的な
意味はなく、このことが本発明の特長となっている。

このドープされた多結晶層がトレンチ領域全体に堆積さ
れた後、アイランド上の多結晶シリコン：ま、酸化物層
４０６の残部とともにエツチングで取り除かれる。フィ
ールド酸化物領域ｉま多結晶シリコン１１２上に成長し
てトレンチをｆＭ　ＸＩし、アイランド上の回路米子の
残部は従来の方法で形成される。

トレンチ１２０内のドープされた多結晶ンリコン１１２
が基板１０１と同じ電位、例えば接地電位にあることが
、本発明の特長である。トレンチ１２０は、できるだけ
小さいスペースを占めるように、幅と深さの比が小さく
なっているので、トレンチの底部にそれまでの処理工程
の残留物が微量残ることがよくある。上記残留物は、キ
ャパシタ１１７を放電させたり、さもなければ回路に干
渉する短絡やダイオードで形成する原因となり易い。基
板と同じ極性および同じ電位を有するトレンチ充填オ科
を用いれば、上記残留物の問題は解消される。

キャパシタ１１７が第２図に示すように形成されており
、酸化物層１１１が所定の厚さを有するときには、多結
晶シリコン１１２が接地されている場合のほうがＶｃｃ
／２の電位に接続されている場合よりも所定の厚さを有
する酸化物層１１１に大きな応力が発生する。しかしな
がら、キャパシタの電極となる多結晶シリコン１１２を
ある中間的な電位に保持すると基板１０１と短絡する危
険性がある。

本発明のもう１つの特長は、Ｐ型材料でドープされた多
結晶ンリコン１１２並びにＮ型材料でドープされた、電
極１１４、トランジスタのソース１０５及びトランジス
タのドレイン１０６を用′、ハて″、）るのて、酸化物
層１１１においてピンホールもしくはその池の欠陥の発
生が減少することである。酸化物Ａの層厚が薄いほどピ
ンホールができ易く、ピンホールが短絡を生起してチッ
プが損傷することがよく知ちれている。例えば、メモリ
セルに通常の電位である５■が印加されていると、その
メモリセルのビットラインｌＯ６、ソース１０５及びキ
ャパシタ用電極１１４の電位がすべて５■まで上昇し、
酸化物ｕ１１１に大きな応力がかかる。

本発明によれば、酸化物層１１１にピンホールが存在す
ると、Ｎ°領領域＋５の電位となり、Ｐ”領域は接地電
位となる。ピンホールの周囲の回路領域は、５■の逆方
向バイアス電圧を受けるＰ−Ｎダイオードとなり、電流
は流れない。このように、酸化物層１１１の短絡は「自
己回復」できるものであり、この結果、上記と異なる材
料の組合せを用いた場合よりも歩留りは向上する。

本発明によれば、寄生チャンネルによる放電やピンホー
ルに起因する短絡の問題が解決され、同時にトレンチ底
部の残留物に起因するような潜在的な問題を回避するこ
とができる。

従来のＮチャネルプロセス及びＤ　ＲＡ　Ｍメモリセル
を例にとって、本発明の説明を行った。当業者であれば
、ＤＲＡＭ以外の他の回路におけるキャパシタの形成や
電位レベル及びドーピング材料のその他の組合せについ
て、本発明の原理を適用することができる。

【図面の簡単な説明】

第１図は、本発明により製造されたキャパシタを備える
集積回路の部分平面図であり、第２図は、第１図に示す
本発明の素子の切断線２−２による部分断面図であり、 第３図は、第１図に示す素子の別の方向（切断線３−３
）からの断面図であり、 第４図（Ａ）及び第４図（Ｂ）は、本発明によるキャパ
シタの製造における中間工程を示す図である。 （主な参照番号） ９２、９４．９６・・・アイランド、 １０１　　・・・基板、 １０２、　１０４・・・トランジスタ、１０５　　・・
・ソース、１０６・・・ドレイン、１１１　　・・・酸
化物層、 １１２　　・・・多結晶シリコン、 １１４　　・・・キャパシタ用電極、 １１７　　・・・キヤ、パシク、 １２０　　・・・トレンチ、 ４０２　　・・・酸化物層、　　４０４・・・窒化物層
、４０８　　・・・フォトレジスト層 ４１０、４１２・・・開口部

Claims (1)

1. 【特許請求の範囲】 （１）所定の伝導型の半導体基板に形成された複数の回
   路素子からなる集積回路にトレンチキャパシタを製造す
   る方法であって、 上記基板上に保護層を形成し、 上記基板の第１及び第２の軸に沿った上記基板の所定の
   領域に、上記第１及び第２の軸に沿った第１及び第２の
   開口寸法を有するイオン注入開口部を、上記保護層を貫
   通して基板まで刻設し、上記基板の伝導型と反対の伝導
   型を有する所定量のイオンを注入し、 上記反対の伝導型を有する実質的濃度の上記イオンが上
   記イオン注入開口部から所定距離だけ拡散するように所
   定時間だけ所定温度に上記基板を加熱して該基板に上記
   所定量のイオンを拡散し、上記キャパシタ電極位置の下
   の上記基板内に上記所定量のイオンが拡散した上記部分
   により、第３の軸に沿って基板中を下方に延在し且つ上
   記第１、第２及び第３の軸に沿って第１、第２及び第３
   の電極寸法を有する電極導電領域を形成し、 上記イオン注入開口部を介して上記基板にトレンチを刻
   設して、上記第１の軸に沿った第１の電極寸法より大き
   い長さと、上記第３の軸に沿った第３の電極寸法より大
   きい深さからなる壁面積を有し且つ上記電極導電領域を
   介して上記基板内に及ぶトレンチ壁部を上記トレンチの
   所定面により形成し、 上記電極導電領域に近接するトレンチ壁部上に、該トレ
   ンチ壁部に沿って上記電極導電領域を越えるまで二酸化
   シリコンからなる壁層を成長させ、上記基板の伝導型と
   同じ伝導型を有し、上記二酸化シリコン薄膜層を介して
   拡散可能なトレンチドーパント材料を高濃度にドープさ
   れた多結晶シリコン充填材料で、上記トレンチを充填し
   、上記基板を所定時間だけ所定温度に加熱して、所定量
   の上記トレンチドーパント材料を上記二酸化シリコン壁
   層を介して拡散し、上記トレンチ壁部に隣接し且つ上記
   第１及び第３の電極寸法の外側の上記シリコン基板の所
   定部の上記電極導電領域に拡散チャネルストップ領域を
   形成し、 一方の電極が上記導電性電極領域からなり、もう一方の
   電極が上記高濃度にドープされた多結晶シリコン充填材
   料で形成され、上記拡散チャネルストップ領域の効果に
   よる放電に対してより抵抗力を有する平行電極キャパシ
   タを形成することを特徴とするトレンチキャパシタの製
   造方法。（２）上記充填材料と上記基板との間に電気的
   接続を形成する工程をさらに備え、該充填材料と該基板
   の電位を実質的に等しく保持できるようにすることを特
   徴とする特許請求の範囲第１項記載の方法。 （３）上記基板は所定の基板ドーパント濃度でＰ型導電
   性を有し、上記充填材料は上記基板ドーパント濃度より
   約２桁高い充填材料ドーパント濃度でＰ型導電性を有し
   、上記充填材料がグラウンドに接続され、上記導電性電
   極領域からなる電極がグラウンドと正電圧との間で切り
   換えられるとき上記キャパシタは自己回復性であること
   を特徴とする特許請求の範囲第１項記載の方法。 （４）上記基板は所定の基板ドーパント濃度でＰ型導電
   性を有し、上記充填材料は上記基板ドーパント濃度より
   約２桁高い充填材料ドーパント濃度でＰ型導電性を有し
   、上記充填材料がグラウンドに接続され、上記導電性電
   極領域からなる電極がグラウンドと正電圧との間で切り
   換えられるとき上記キャパシタは自己回復性であること
   を特徴とする特許請求の範囲第２項記載の方法。 （５）上記トレンチを刻設する工程は、上記イオン注入
   開口部を含むトレンチ開口部を画成し、上記トレンチに
   包囲されたメモリセル領域を形成することを含み、 更に上記方法は、上記導電性電極領域に隣接する基板内
   に形成されて該導電性電極領域に接続するＮ型電極を有
   するＮチャネル絶縁ゲート電界効果トランジスタを上記
   メモリセル領域に形成する工程とをさらに備え、上記ト
   レンチと上記拡散チャネルストップ領域に包囲された１
   トランジスタ−１キャパシタ型メモリセルを形成するこ
   とを特徴とする特許請求の範囲第３項記載の方法。（６
   ）上記トレンチを刻設する工程は、上記イオン注入開口
   部を含むトレンチ開口部を画成し、上記トレンチに包囲
   されたメモリセル領域を形成することを含み、 更に上記方法は、上記導電性電極領域に隣接する基板内
   に形成されて該導電性電極領域に接続するＮ型電極を有
   するＮチャネル絶縁ゲート電界効果トランジスタを上記
   メモリセル領域に形成する工程とをさらに備え、上記ト
   レンチと上記拡散チャネルストップ領域に包囲された１
   トランジスタ−１キャパシタ型メモリセルを形成するこ
   とを特徴とする特許請求の範囲第４項記載の方法。（７
   ）複数のメモリセルを有するメモリマトリックス内の所
   定のメモリセルからデータを読出し該メモリセルにデー
   タを書込んでメモリアドレス及びデータを処理する入出
   力手段を備え、上記メモリセルは、所定の電圧レベルを
   記憶保持する垂直形キャパシタと、該キャパシタと上記
   入出力手段との間の導電路を形成するトランジスタとを
   備えている集積回路メモリであって、 上記垂直形キャパシタは、 下方に延在しシリコン半導体基板に達し、且つ上記基板
   に刻設されたトレンチの端部に配設され、Ｎ型ドーパン
   トでドープされた第１の導電性電極と、 上記トレンチの表面上に形成され、上記第１の導電性電
   極上を延在するように形成された二酸化シリコンの絶縁
   層と、 上記第１の導電性電極上を該電極を越えて延在し、二酸
   化シリコン薄膜層を介して拡散可能なＰ型ドーパントで
   ドープされた多結晶シリコンにより形成された第２の導
   電性電極と、 上記基板内を上記第１の導電性電極の周囲で且つ上記ト
   レンチの表面に隣接して延在する上記Ｐ型ドーパントの
   拡散層と、 上記第２の導電性電極をグラウンドに接続する手段と を備えることを特徴とする集積回路メモリ。