JP2000236266A

JP2000236266A - アナログ復号化装置

Info

Publication number: JP2000236266A
Application number: JP2000020262A
Authority: JP
Inventors: Thaddeus John Gabara; ジョンガバラザデウス; Matthias Moerz; モエルツマテアス
Original assignee: Lucent Technologies Inc
Current assignee: Nokia of America Corp
Priority date: 1999-01-30
Filing date: 2000-01-28
Publication date: 2000-08-29
Also published as: EP1024450A1

Abstract

(57)【要約】【課題】本発明は、アナログ回路に関し、特にアナロ
グ符号器／復号器に関する。【解決手段】ボックスプラスおよび他の関数は、最も
基本的な形では層ブロックと指数負荷ブロック相互間に
中間配置した受動相互接続ブロックが後続する前記層ブ
ロックに接続した電流ソースを含む装置をもって実現さ
れる。相互接続ブロックにおける相互接続部を選択し、
前記層ブロックが含む多数の入力部に印加される信号を
選択し、電圧の検出が行われる前記指数負荷ブロックに
おけるポートを選択することによって異なる関数を実現
できる。異なる関数は交互する層ブロックと相互接続ブ
ロックの層を用いることによっても実現できる。それら
の層は折り込んで低電圧バッテリでも回路が有効に動作
することを許容することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ回路に関
し、特にアナログ符号器／復号器回路に関する。

【０００２】

【従来の技術、及び、発明が解決しようとする課題】＜
関連出願＞本出願は、１９９９年１月３０日付けの出願
第６０／１１７、８０４号の優先権を主張する。先進の
誤り訂正符号は、無線および有線双方の用途に対する多
くの最新型送信システムの本質的な部分である。通信に
おける多くの別方式信号処理タスクとは対照的に、誤り
訂正符号の符号化と復号化は常にディジタル的に実行さ
れてきた。しかし、最近、例えば、以下の刊行物から明
らかなように、ある研究者はアナログ復号器に関心を持
つようになった：Ｓｈａｋｉｂａ他は、ＩＥＥＥＴｒ
ａｎｓ．ＣｉｒｃｕｉｔｓａｎｄＳｙｓ．ＩＩ、第
４５巻、１９９８年１２月、１５２７〜３７ページに記
載の“ＢｉＣＯＭＳｃｉｒｃｕｉｔｓｆｏｒａｎａ
ｌｏｇＶｉｔｅｒｂｉｄｅｃｏｒｄｅｒｓ（アナロ
グ・ビタビ復号器に対するＢｉＣＯＭＳ回路）”の表題
の論文に、ＩＥＥＥＴｒａｎｓ．Ｃｏｍｍ．、第４
４巻、１９９６年２月、１６５〜７１ページに記載の
“Ａｎａｒｔｉｆｉｃｉａｌｎｅｕｒａｌｎｅｔ
Ｖｉｔｅｒｂｉｄｅｃｏｄｅｒ（人工的ニューラル
・ネット・ビタビ復号器）”の表題の論文にアナログ・
ビタビ復号器を提案した。アナログ復号器の主要な関心
事はディジタル回路にあって非常に特徴的である反復が
完全に消えたことである。アナログ復号器は、伝達関数
が復号化された符号語に対応する状態まで入力信号に応
答して安定化するまさに非同期回路である。その意味
で、アナログ復号器は、Ｈｏｐｆｉｅｌｄ他が提案した
アナログ・ニューラル・ネットワークに類似する。例え
ば、米国特許第４，９３７，８７２号を参照されたい。

【０００３】差動トランジスタ・ペアの直列接続のため
に適用される非常に有名なものがいわゆるギルバート乗
算器である。ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌ
ｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ、第ＳＣ−３巻、
Ｎｏ．４、１９６８年１２月、３５８〜３７３ページに
記載の“Ａｎｅｗｗｉｄｅ−ｂａｎｄａｍｐｌｉ
ｆｉｅｒｔｅｃｈｎｉｑｕｅ（新広帯域増幅器技
法）”なる標題の論文にＧｉｌｂｅｒｔが解説する回路
は広い範囲にわたる実数の乗算を行うための温度非依存
線形化技法を提供する。ＩＳＩＴ’９８、Ｃａｍｂｒｉ
ｄｇｅ、ＭＡ、ＵＳＡに１９９８年８月付けで記載のＴ
ｈｅａｎａｌｏｇｄｅｃｏｄｅｒ（アナログ復号
器）なる標題の論文においてＨａｇｅｎａｕｅｒ他が達
成したアナログ復号器に関する研究に影響され、Ｌｏｅ
ｌｉｎｇｅｒ他は、ＩＳＩＴ’９８、Ｃａｍｂｒｉｄｇ
ｅ、ＭＡ、ＵＳＡに１９９８年８月付けで記載のＰｒｏ
ｂａｂｉｌｉｔｙｐｒｏｐａｇａｔｉｏｎａｎｄｄ
ｅｃｏｄｉｎｇｉｎａｎａｌｏｇＶＬＳＩ（アナ
ログ超ＬＳＩにおける確立伝搬と復号化）なる標題の論
文にアナログ復号器回路を提案した。彼等は確立の乗算
と確立の処理にギルバートの線形化技法を採用した。

【０００４】図１に実現化されたギルバート乗算器が記
載されている。それにはエミッタ結合ペアの二つの上側
ペアがそのコレクタを交差結合する構成が用いられてい
る。即ち、トランジスタ１１、１２のエミッタと、トラ
ンジスタ１３、１４のエミッタはそれぞれ相互に接続し
ているが、トランジスタ１１、１３のコレクタが相互接
続されて第一出力電流ソースＩ_c1を形成し、トランジス
タ１２、１４のコレクタが相互接続され第二出力電流ソ
ースＩ_c2を形成する。トランジスタ１１、１２の二つの
エミッタはトランジスタ１５のコレクタに接続され、ト
ランジスタ１３、１４の二つのエミッタはトランジスタ
１６のコレクタに接続される。トランジスタ１５、１６
のエミッタはエミッタを大地電位に接続したトランジス
タ１７のコレクタに双方が接続される。単独に、“ボッ
クスプラス（ｂｏｘｐｌｕｓ）”または関数が二つのハ
イパボリック・タンジェクト（双曲正接）関数の積の逆
ハイパボリック・タンジェクトとしてＨａｇｅｎａｕｅ
ｒによって定義された。

【０００５】

【課題を解決するための手段】ボックスプラスおよび他
の関数は、層ブロックと指数負荷ブロックとの間に中間
配置した受動相互接続ブロックが後続する層ブロックに
接続した電流ソースを最も基本的な形で含む構成で実現
される。異なる関数は相互接続ブロックにおける相互接
続部を選択することにより、層ブロックが含む多数の入
力部に印加される信号を選択することにより、電圧が検
出される指数負荷ブロックにおけるポートを選択するこ
とによって実現できる。異なる関数は代替の層ブロック
と相互接続ブロックの層を用いて実現することもでき
る。これらの層は折り返し、低電圧バッテリであっても
回路が有効に動作することを許容することができる。

【０００６】

【発明の実施の形態】ギルバート乗算器は厳密には二つ
の双曲正接関数の積の形成に帰結する。即ち、 △Ｉ＝Ｉ_c1−Ｉ_c2＝Ｋ・ｔａｎｈ（ｋ₁Ｖ_d1）ｔａｎｈ
（ｋ₂Ｖ_d2）ここで、Ｋ、ｋ₁、ｋ₂は定数である。

【０００７】それ故に、ギルバート乗算器出力の差に適
用する逆双曲正接関数を形成できればギルバート乗算器
を使用してボックスプラス関数を達成することができ
る。

【０００８】双曲正接逆数の実現を可能とするために
は、一つまたはそれ以上の演算増幅器を関数発生器とし
て使用することが望ましい。しかし、こうしたアプロー
チでは多数のトランジスタが必要となる。我々は二つの
ダイオード接続トランジスタ（Ｃ、Ｂ、Ｅはそれぞれコ
レクタ、ベース、エミッタを表す）と共に図２に記載す
るような回路を使用することを提案する。このような回
路は時には非線形性を補正するため前置歪み回路として
ギルバート乗算器の入力部に適用する。図２に記載の回
路における二つの電流Ｉ_c13、Ｉ_c14がそれぞれＩ＋△
Ｉ、Ｉ−△Ｉになるとすれば、差分出力電圧△ｖ＝ｖ
_c13−ｖ_c14は下式に等しいことが理解できる（ｋを定
数、Ｉ_sを飽和電流、Ｉ_cをコレクタ電流として表した周
知のトランジスタ関係式

【数２】を採用することで）。 △ｖ＝Ｑ・ｔａｎｈ^-1（ｑ△Ｉ）（１）ここで、Ｑおよびｑはそれぞれ定数である。従って、我
々はギルバート乗算器の出力部に図２の回路を含め、ボ
ックスプラス関数により与えられる特別な非線形関数を
それによって実現する。これはトランジスタ１８、１９
が指数負荷を形成する図３の回路の形成に到る。

【０００９】実際に、指数負荷を電流ソースというもの
に接続することによって多くの有用な回路が得られるこ
とを我々は明確に理解した。電流ソースは多数のトラン
ジスタによって引き出される電流を複合したものにする
ことができ、その負荷は指数（または、逆に対数的な）
電圧−電流関係を有効にもち、電流ソースとしては使用
されない何らかの負荷にすることができる。指数負荷と
して使用ができ、当技術分野では周知である多くの素子
があり、一つまたはそれ以上の電流ソースを形成する多
くの手段がある。この開示内容の場合には、唯一、機能
性が重要である。

【００１０】同様に、電圧△ｖを検出する必要のあるこ
とも明らかである。理論的には、電圧の検出は電流ソー
スが遭遇する等価負荷の伝達関数に影響する。しかし、
電圧の検出がインピーダンス値の非常に大きなポートを
介して行われるとき、その影響は無視することができ、
等価負荷はそれにも拘わらず指数電圧−電流関係を効果
的に提示する。

【００１１】この説明のために、電圧の検出が必要とさ
れる場合はいつでも、検出が行われる回路の等価特性に
影響を与えないよう十分大きなインピーダンスで検出が
行われるものと仮定する。

【００１２】従って、本明細書に開示した原理に従い我
々は図４に記載の構造をもつ一般化した回路を使用す
る。特に、その回路は層ブロック１００と相互接続ブロ
ック１１０を備える。層ブロック１００には複数のｎｐ
ｎトランジスタ４１、４２、．．．、４３が示され、エ
ミッタは総て相互に接続し、層ブロックの第一 −タイ
プＡ−出力リードを形成する。トランジスタのベースは
それぞれブロックの入力ポートに接続し、トランジスタ
のコレクタはそれぞれ層ブロックの出力リード、即ち層
ブロックの我々が便宜上タイプＢと呼ぶ出力リードに接
続する。相互接続ブロック１１０は受動ブロックであ
る。このブロックには層ブロックのタイプＢ・リードの
数に対応する数の入力リードと、入力リードの数に等し
い、またはそれ以下の数の出力リードがある。図４の記
載では相互接続ブロックに等数の入力リードと出力リー
ドがある。相互接続ブロックの機能はその名称が暗示す
るようにすべての入力リードを出力リードに接続するこ
とである。

【００１３】使用時、図４に記載の回路はそのタイプＡ
出力リードを電流ソースに接続する。タイプＢ出力リー
ドにはより大きな接続の自由度がある。しかし、そのリ
ードを有効に使用すると、それは何らかの他の回路に対
する電流ソースを唯一形成するように接続し、または指
数負荷に接続する。しかし、あらゆる場合において電圧
の検出はいかなるタイプＢの出力リードであっても行う
ことができる。その回路の機能性は相互接続ブロックに
おける相互接続部と、層ブロック中の能動デバイスの入
力ターミナルに印加する入力信号と、電圧レベルの検出
が行われる指数負荷ブロックの特定のポートによって指
令される。

【００１４】図４には三つの同じ層ブロック１００が提
示されているのに留意されたい。一番右側は最も簡潔的
に描かれ、図４に後続する図に採用されている。ｐｎｐ
トランジスタを使用して完全な等価層ブロックの形成が
できることにも留意されたい。解説のため、ｎｐｎ形と
ｐｎｐ形の両トランジスタに対応したボックスプラス関
数の実現を図５に示す。

【００１５】図６は、図４の回路を一般化した図で、一
つの層ブロック中に図４に記載の回路が一つ以上含まれ
る。即ち、図６の層ブロック１０１は多数のセットの能
動デバイス１０２−１、１０２−２、１０２−３を備
え、各セットは図４に関し上記のように接続する。

【００１６】図７は汎用符号器回路の構造を示す。その
回路には、それぞれが相互接続ブロック１１５−ｉが後
続する層ブロック１０５−ｉを含む望ましい数の層が含
まれる。第一層ブロックはそのタイプＡ出力リードをそ
れぞれ電流ソース１２０のような電流ソースに接続し、
最後の相互接続ブロックの出力ポートは（それらが効果
的に用いられていれば）負荷ブロック１３０における指
数負荷にそれぞれ接続する。

【００１７】本明細書に開示した原理に従い形成する回
路の多様性を解説するため、図８−図１２に異なる復号
器の実現を示す。

【００１８】図１３にＣＭＯＳ入力段，、バイポーラ・
ボックスプラス回路およびＣＭＯＳ出力段のあるボック
スプラス構築ブロックを示し、図１４にＣＭＯＳ入力
段、バイポーラ加算器回路およびＣＭＯＳ出力段をもつ
加算器構築ブロックを記載する。図１３および図１４に
記載する指数負荷素子は直列に接続した二つのダイオー
ド接続トランジスタで構成されることに留意されたい。
機能的に、直列接続部はそれでも指数負荷素子である。
二つのトランジスタは電圧検出ＦＥＴに適正なバイアス
を与えるために使用する。

【００１９】図７に記載の汎用構造は低い供給電圧に問
題をもたらすことのあるトーテムポール構造がある。こ
の問題を克服するため、本明細書に開示したセットの原
理に従い図７に示すトーテムポール構造は電流ミラー・
ブロックを介して折り返される。これを図１５に示す。

【００２０】上記のように、本明細書に開示した基本的
構造はｎｐｎトランジスタのような一つのタイプの能動
デバイスによってはもとより、ｐｎｐトランジスタのよ
うな別タイプの能動デバイスによっても達成することが
できる。これと同じことが図１５に記載の折り返し実施
形態に適用される。これを図１６に示す。

【図面の簡単な説明】

【図１】従来技術によるギルバート乗算器回路である。

【図２】二つの素子を有する指数負荷ブロックである。

【図３】ギルバート乗算器と指数負荷ブロックの使用に
よってボックスプラス関数を実現する回路の線図であ
る。

【図４】相互接続ブロックが後続する層ブロックを備え
る構築ブロックを三つの異なる形態で示す一般化した図
である。

【図５】二つのボックスプラス関数実現を示すもので、
一方は、ｎｐｎトランジスタのような一つのタイプのデ
バイスを用いたものであり、他方は、ｐｎｐトランジス
タのような相補形デバイスが使用される。

【図６】多数の簡単な層ブロックで形成される層ブロッ
クである。

【図７】電流ソース、多数の層ブロック、インターリー
ブド相互接続ブロックおよび最後の相互接続ブロックに
接続した指数負荷ブロックを使用したトーテムポールま
たは直列接続多層構造である。

【図８】本明細書に開示した原理を用いた異なる回路で
ある。

【図９】本明細書に開示した原理を用いた異なる回路で
ある。

【図１０】本明細書に開示した原理を用いた異なる回路
である。

【図１１】本明細書に開示した原理を用いた異なる回路
である。

【図１２】本明細書に開示した原理を用いた異なる回路
である。

【図１３】入／出力インタフェース回路を含み、本明細
書に開示した原理によるボックスプラス関数ブロックで
ある。

【図１４】入／出力インタフェース回路を含み、本明細
書に開示した原理による加算器ブロックである。

【図１５】電流ミラーを使用した折り返し構造である。

【図１６】異なるタイプの能動デバイスを交互に用いた
層相互間に電流ミラーを使用する折り返し構造である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者マテアスモエルツドイツ国 81369 ミュンヘン，フォールシュトラッセ 38

Claims

【特許請求の範囲】

【請求項１】それぞれ少なくとも三つのタイプのター
ミナルを有する少なくとも二つの能動デバイスを有し、
各能動デバイスの１つのタイプのターミナルが第一層ブ
ロックのタイプＡ出力リードに接続した共通点に接続さ
れ、各能動デバイスの他のタイプのターミナルが前記層
ブロックの各タイプＢの出力リードに結合される前記第
一層ブロックと、前記層ブロックのタイプＢ出力ターミナルの少なくとも
一つと固定電位点との間に接続した指数負荷デバイスと
を備える装置。
【請求項２】請求項１に記載の装置において、それぞ
れ各能動デバイスの第三タイプのターミナルに各々が接
続した複数の入力リードを前記層ブロックが有する装
置。
【請求項３】請求項１に記載の装置において、さら
に、前記指数負荷デバイスが接続される前記少なくとも
一つのタイプＢ出力ターミナルに接続した検出負荷を備
える装置。
【請求項４】請求項１に記載の装置において、個別の
指数負荷デバイスが前記層ブロックの各前記タイプＢ出
力リードに接続される装置。
【請求項５】請求項４に記載の装置において、固定電
位点に接続した第一ポートと、前記層ブロックの前記タ
イプＢ出力リードにそれぞれ接続される多数の第二ポー
トとを有する負荷ブロックを前記個別の指数負荷デバイ
スが形成する装置。
【請求項６】請求項１に記載の装置において、前記層
ブロックが二つ以上の前記能動デバイスを有する装置。
【請求項７】請求項１に記載の装置において、前記能
動デバイスがトランジスタであり、前記能動デバイスの
各々の前記１つのタイプのターミナルがドレン、ソー
ス、エミッタ、またはコレクタであり、前記能動デバイ
スの前記他のタイプのターミナルがそれぞれソース、ド
レン、コレクタまたはエミッタである装置。
【請求項８】請求項１に記載の装置において、さら
に、前記層ブロックの前記タイプＡ出力リードと固定電
位点との間に接続した電流ソースを備える装置。
【請求項９】請求項１に記載の装置において、前記層
ブロックが第一層ブロックであり、前記装置がさらに前
記第一層ブロックの前記タイプＡ出力リードに一つのタ
イプＢ出力リードを接続した第二層ブロックを備える装
置。
【請求項１０】Ｎが１以上の整数であり、それぞれ少
なくとも三つのタイプのターミナルを有し、それぞれの
１つのタイプのターミナルが層ブロックのタイプＡ出力
リードに結合した共通点に接続され、それぞれの他のタ
イプのターミナルが前記層ブロックの各タイプＢの出力
リードに結合され、前記層ブロックのＮ個のタイプＢ出
力リードを形成するＮ個の能動デバイスを有する前記層
ブロックと、Ｎ個の第一ポートと、前記Ｎ個のポートをＭ個の第二ポ
ートに受動的に相互接続する前記Ｍ個の第二ポートを有
し、Ｍが整数であり、前記Ｎ個のポートが前記層ブロッ
クの前記Ｎ個のタイプＢ出力リードに接続される相互接
続ブロックと、総てが固定電位点に接続された１つのリードを有し、そ
れぞれが負荷ブロックの対応する出力ポートに接続され
た他のリードを有し、前記負荷ブロックのＭ個の出力ポ
ートを形成するＭ個の指数負荷デバイスを備え、前記負
荷ブロックの前記Ｍ個の出力ポートがそれぞれ前記相互
接続ブロックの前記Ｍ個の第二ポート接続される前記負
荷ブロックとを備える装置。
【請求項１１】請求項１０に記載の装置において、Ｍ
がＮより小さいか、Ｎに等しい装置。
【請求項１２】Ｋが０以上、各Ｎ_kが１以上の整数
で、それぞれ少なくとも三つのタイプのターミナルを有
し、１つのセットにおける各々の１つのタイプのターミ
ナルが層ブロックのタイプＡ出力リードに結合した共通
点に接続され、各々の他のタイプのターミナルが前記層
ブロックの各タイプＢ出力リードに結合され、前記層ブ
ロックのＫ個のタイプＡ出力リードと、前記層ブロック
のそれぞれＮ_k個のタイプＢ出力リードを有するＫ個の
セットのタイプＢ出力リードとを形成し、それぞれのセ
ットがＮ_k個の能動デバイスを備えるＫ個のセットを有
する前記層ブロックと、Ｌ個の第一のポートと、前記Ｌ個のポートをＭ個の第二
のポートに受動的に相互接続する前記Ｍ個のポートとを
有し、ＬとＭが１以上の整数であり、前記Ｌ個のポート
が前記層ブロックの少なくとも二つのタイプＢ出力リー
ド接続される相互接続ブロックと、一つのリードを固定電位点に接続し、他のリードを負荷
ブロックの出力ポートに接続することにより、前記負荷
ブロックのＭ個の出力ポートを形成し、前記負荷ブロッ
クの前記Ｍ個の出力ポートがそれぞれ前記相互接続ブロ
ックの前記Ｍ個の第二のポートに接続される前記負荷ブ
ロックとを備える装置。
【請求項１３】請求項１４に記載の装置において、Ｌ
が【数１】に等しい装置。
【請求項１４】二つの出力ポートを有し、前記出力ポ
ートの一方または双方に接続した指数負荷を備える改良
ギルバート乗算器。
【請求項１５】請求項１２に記載の装置において、第
一の層ブロックが、それぞれ二つの能動デバイスを有
し、それによって二つのタイプＡ出力リードと四つのタ
イプＢ出力リードを作り出す二つのセットの能動デバイ
スを備える第一層ブロックであり、前記相互接続層が四
つの第一のポートを前記層ブロックの前記四つのタイプ
Ｂ出力リードと２つの第二のポートに接続し、前記負荷
ブロックがそれぞれ一つのリードを前記相互接続ブロッ
クの二つの第二出力ポートの各一つに接続し、他の一つ
のリードを固定電位点に接続した二つの指数負荷デバイ
スを備え、さらに、二つの能動デバイスと、前記第一層ブロックの二つのタ
イプＡ出力リードに接続した二つのタイプＢ出力リード
とを有する第二層ブロックと、前記第二層ブロックのタイプＡ出力リードに接続した電
流ソースとを備える装置。
【請求項１６】装置であって、電流ソース・ブロックと、指数負荷ブロックと、１つ又は複数の電流ソースを備える前記電流ソースブロ
ックに接続された直列接続ブロックにおいて、各々が相
互接続サブブロックが後続する層サブブロックを含み、
第一の層サブブロックと相互接続された複数の直列接続
ブロックとを備え、各層ブロックが少なくとも三つのタイプのターミナルを
もつ一つまたはそれ以上のセットの能動デバイスを備
え、各セットが、相互接続されると共に、層サブブロッ
クのタイプＡ出力リードを形成するセット中の能動デバ
イスの１つのタイプのターミナルを有し、各セットが、
層サブブロックのタイプＢ出力リードに接続したセット
中の能動デバイスの他のタイプのターミナルを有し、サ
ブブロックのタイプＡ出力リードが直前の層ブロックの
相互接続サブブロックに接続され、サブブロックのタイ
プＢ出力リードが直後の層ブロックの相互接続サブブロ
ックに接続され、前記直列に接続したブロックにおける
最後の相互接続サブブロックの少なくとも幾つかのタイ
プＢ出力リードが前記指数負荷ブロックに接続される装
置。
【請求項１７】請求項１６に記載の装置において、前
記直列に接続したブロックにおける最後の相互接続サブ
ブロック以外の前記直列に接続したブロックにおける少
なくとも幾つかのタイプＢ出力リードが前記指数負荷ブ
ロックに接続される装置。
【請求項１８】請求項１６に記載の装置において、さ
らに、前記指数負荷ブロックの少なくとも二つのポート
への電圧検出のための接続部を備える装置。
【請求項１９】電流ミラー・ブロックに相互接続し、
中間配置の電流ミラー・ブロックと共に構築ブロックの
直列接続部を形成する複数の構築ブロックを備える装置
であって、中間配置した電流ミラー・ブロックを備える構築ブロッ
クの前記直列接続部における第一の構築ブロックに接続
した電流ソースと、中間配置した電流ミラー・ブロックを備える構築ブロッ
クの前記直列接続部における最後の構築ブロックに接続
した指数負荷ブロックとを備える装置。
【請求項２０】請求項１９に記載の装置において、電
流ミラー・ブロックと共に中間配置した隣接の構築ブロ
ックが相補タイプの能動デバイスを使用する装置。