JPS58197920A - 論理回路 - Google Patents
論理回路Info
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- JPS58197920A JPS58197920A JP57080581A JP8058182A JPS58197920A JP S58197920 A JPS58197920 A JP S58197920A JP 57080581 A JP57080581 A JP 57080581A JP 8058182 A JP8058182 A JP 8058182A JP S58197920 A JPS58197920 A JP S58197920A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明ｒｉ論理回路に関するものであり、特に
）。
）。
Ｖ Ｌ Ｓ Ｉ （Ｖｅｒｙ Ｌａｒｇｅ ５ｃａｌ
ｅ 工ｎｔｅｇｒａｔｅｄＣ１ｒｃｕｉｔ）化された
論理回路に用いるのに好適な倫理回路に関する。
ｅ 工ｎｔｅｇｒａｔｅｄＣ１ｒｃｕｉｔ）化された
論理回路に用いるのに好適な倫理回路に関する。
最近では、高速性を必要とする各種電子回路においてＩ
ＣＯＩａ （ｊｌ：ｍ１ｔｔ＠ｒ−Ｏｏｕｐｌｅ＋ｌ
Ｌｏｇｉｃ）回路が用いられるようになってきた。ＫＯ
Ｌ回路の基本形は差動増幅器であり、高速動作に優れ、
集積化に適している。
ＣＯＩａ （ｊｌ：ｍ１ｔｔ＠ｒ−Ｏｏｕｐｌｅ＋ｌ
Ｌｏｇｉｃ）回路が用いられるようになってきた。ＫＯ
Ｌ回路の基本形は差動増幅器であり、高速動作に優れ、
集積化に適している。
第１図に従来の１ｃＯＬ回路によるＨＡＮＤまたはＡＮ
Ｄの論理回路の一例を示す。Ｖｃｃはｅ儒直流電源、
ｖｇｇはｅ側直流電源であり、この間に一対のトランジ
スタＴＩ＋Ｔ２ よりなる差動回路、”ｌ＋Ｔ４ より
なる差動回路が形成されている。
Ｄの論理回路の一例を示す。Ｖｃｃはｅ儒直流電源、
ｖｇｇはｅ側直流電源であり、この間に一対のトランジ
スタＴＩ＋Ｔ２ よりなる差動回路、”ｌ＋Ｔ４ より
なる差動回路が形成されている。
Ｒ１＋ Ｒ＊ ｖ ”ｌは抵抗器である。
この論理回路の第７入力端子ムと第１入力端子Ｂ′には
互に逆相関係にある入力論理信号が与えられ、かつ第３
入力端子Ｂと第１入力端子Ｂ′にも同様な差動論理入力
信号が与えられる。第１入力端子ムはトランジスタＴ１
のベースに、第２入力端子Ａ′はトランジスタＴ３のベ
ースに、第３入力端子ＢはトランジスタＴ３のベースに
、かつ、第１入力端子Ｂ′はトランジスタＴ４のベース
にそれぞれ接続されている。
互に逆相関係にある入力論理信号が与えられ、かつ第３
入力端子Ｂと第１入力端子Ｂ′にも同様な差動論理入力
信号が与えられる。第１入力端子ムはトランジスタＴ１
のベースに、第２入力端子Ａ′はトランジスタＴ３のベ
ースに、第３入力端子ＢはトランジスタＴ３のベースに
、かつ、第１入力端子Ｂ′はトランジスタＴ４のベース
にそれぞれ接続されている。
以上の論理回路のＩＪＡＮＤ動作の場合の真理値表を次
の第７表に示す。
の第７表に示す。
第１表
かかる−理回路において、正常動作のためＫは第１入力
端子ムと第２入力端子ム′には必ず逆相の信号が一対で
入力されなければならない０例えばム−ｌであればＡ’
−０というようＫである。またこのことは第３、＠弘の
入力端子Ｂ 、 Ｂ’についても同じことである。
端子ムと第２入力端子ム′には必ず逆相の信号が一対で
入力されなければならない０例えばム−ｌであればＡ’
−０というようＫである。またこのことは第３、＠弘の
入力端子Ｂ 、 Ｂ’についても同じことである。
ところが、従来の論理回路では、何らかの原因により同
相関係の入力信号が入力された場合の出力論理は未定で
あり、逆相関係の出力信号が得られることもあった。そ
のような論理回路を多数用いて大規模な論理回路を構成
した場合、たとえその回路中に故障があったとしても結
果的には逆相関係の出力信号が得られてしまい、内部故
障の発生を確実に検出することが不可能であった。
相関係の入力信号が入力された場合の出力論理は未定で
あり、逆相関係の出力信号が得られることもあった。そ
のような論理回路を多数用いて大規模な論理回路を構成
した場合、たとえその回路中に故障があったとしても結
果的には逆相関係の出力信号が得られてしまい、内部故
障の発生を確実に検出することが不可能であった。
そこで１本発明は出力端子において信号の関係をチェ、
りすることにより容易かつ正確に故障の発生を検出する
ことができる論理回路を提供することを目的とする。
りすることにより容易かつ正確に故障の発生を検出する
ことができる論理回路を提供することを目的とする。
上記目的を達成するため１本発明の論理回路は１０Ｔ、
＋回路形の論理回路において、同相関係の入力信号が与
えられたときその信号を受けて出力信号を同相関係に保
持する回路を当該論理回路の出力回路に接続した点に特
徴を有する。
＋回路形の論理回路において、同相関係の入力信号が与
えられたときその信号を受けて出力信号を同相関係に保
持する回路を当該論理回路の出力回路に接続した点に特
徴を有する。
かかる構成を有する本発明によれば、入力に同相関係の
信号が与えられた場合には必ず同相信号が出力されるこ
とＫなる。したがって、この論理回路を用いて大規模論
理回路を構成した場合、同相信号は必ず伝搬されて出力
端子に現われるととＫなるから、出力端子の信号を観察
するだけで故障の有無を容易かつ正確に検出することが
可能となる。
信号が与えられた場合には必ず同相信号が出力されるこ
とＫなる。したがって、この論理回路を用いて大規模論
理回路を構成した場合、同相信号は必ず伝搬されて出力
端子に現われるととＫなるから、出力端子の信号を観察
するだけで故障の有無を容易かつ正確に検出することが
可能となる。
このような論理回路は特にＶＬ８工のような多数の論理
回路を用いる場合に好適である。
回路を用いる場合に好適である。
以下、本発明を図示する実施例に基づいて詳述する。第
２図に本発明による論理回路の一実施例を示す。第７図
と重複する部分には同一の符号を付して以下説明する。
２図に本発明による論理回路の一実施例を示す。第７図
と重複する部分には同一の符号を付して以下説明する。
第２図において第７図と異なる部分を端的に示せば、第
２図の回路は第１図の回路に加えて、トランジスタテ１
、チー 、Ｔ７．Ｔ、、丁・により構成される回路（
以下、これを便宜上保持回路と称する。）を付加した点
は特徴を有する。
２図の回路は第１図の回路に加えて、トランジスタテ１
、チー 、Ｔ７．Ｔ、、丁・により構成される回路（
以下、これを便宜上保持回路と称する。）を付加した点
は特徴を有する。
すなわちトランジスタＴ５とＴ６は一対の並列回路を形
成して第１出力端子Ｃ′につながる出力回線に接続され
ており、トランジスタ’ｒ、、’ｒ−も並列回路を形成
し、トランジスタＴ・を直列に介して第１入力端子ムに
つながる出力回路線に接続されている。
成して第１出力端子Ｃ′につながる出力回線に接続され
ており、トランジスタ’ｒ、、’ｒ−も並列回路を形成
し、トランジスタＴ・を直列に介して第１入力端子ムに
つながる出力回路線に接続されている。
トランジスタＴ、、Ｔ、のベースは第１入力端子ムに接
続され、Ｔ・ 、Ｔ・のベースは第一入力端子ム′に接
続されている。トランジスタＴ、のベースは第１入力端
子ＢＫ接続されている。
続され、Ｔ・ 、Ｔ・のベースは第一入力端子ム′に接
続されている。トランジスタＴ、のベースは第１入力端
子ＢＫ接続されている。
次に動作を説明する（第２表参照）。まず１通常の逆相
入力信号が入力された場合は、トランジスタ？、、Ｔ・
が並列であるから一方が導通状態となＪ）＠ Ｔ？
ｅ ”＠はそれぞれ直列で第７出力端子ＯＫ接続されて
いるためいずれか一方が非導通とな如、逆相の出力信号
が得られる。つｔし、逆相入力に対しては逆相で出力さ
れ、通常動作は第１図に示す回路と何ら変ることなく動
作する。
入力信号が入力された場合は、トランジスタ？、、Ｔ・
が並列であるから一方が導通状態となＪ）＠ Ｔ？
ｅ ”＠はそれぞれ直列で第７出力端子ＯＫ接続されて
いるためいずれか一方が非導通とな如、逆相の出力信号
が得られる。つｔし、逆相入力に対しては逆相で出力さ
れ、通常動作は第１図に示す回路と何ら変ることなく動
作する。
次に同相関係の入力信号が入力され九場合について説明
する。
する。
■ 第１入力端子ムと第１出力端子Ｃ′が共に論理１／
“の場合には、トランジスタＴ、 、 ’ｒ、 、’
ｒ、 。
“の場合には、トランジスタＴ、 、 ’ｒ、 、’
ｒ、 。
Ｔ・ ＋Ｔ１ ｒＴ−が導通状態となり、第３．第１入
力端子Ｂ、Ｂ’が共に論理％ 、７ Ｎである場合以外
では出力信号０．ｃ′は共に論理蟻Ｏ〃となる。Ｂ、Ｂ
’が共に論理％ □ Ｉのときは０，０′は共に論理′
ｌｌとなる。
力端子Ｂ、Ｂ’が共に論理％ 、７ Ｎである場合以外
では出力信号０．ｃ′は共に論理蟻Ｏ〃となる。Ｂ、Ｂ
’が共に論理％ □ Ｉのときは０，０′は共に論理′
ｌｌとなる。
■ 第１入力端子ムと第２入力端子ム′が共に論ｍ％０
１（Ｄ場合１１Ｃｔｒｉ、 トランジスタ”ｌ ｅ
”ｌ ＋ Ｔｌ ＊Ｔ＠ ＋ Ｔ？ ＋ ’ｒ、
が非導通とな抄Ｂ、Ｂ’がいかなる値であろうと出力信
号０．Ｃ′は共に論理％１Ｎとなる。トランジスタＴｓ
、Ｔ４に対し、’ｒｉ 、’ｒ雪。
１（Ｄ場合１１Ｃｔｒｉ、 トランジスタ”ｌ ｅ
”ｌ ＋ Ｔｌ ＊Ｔ＠ ＋ Ｔ？ ＋ ’ｒ、
が非導通とな抄Ｂ、Ｂ’がいかなる値であろうと出力信
号０．Ｃ′は共に論理％１Ｎとなる。トランジスタＴｓ
、Ｔ４に対し、’ｒｉ 、’ｒ雪。
Ｔｌ ＋ ’ｒａ ＋ ”！ 、Ｔ・ 、Ｔ嘗は直
列となっているからである。
列となっているからである。
■ その他の入出力関係は第２表に示す通りであり、ム
、ム′またはＢ、Ｂ’が同相関係にある場合は必ず、同
相関係の出力信号０．０′が出力されることがわかる。
、ム′またはＢ、Ｂ’が同相関係にある場合は必ず、同
相関係の出力信号０．０′が出力されることがわかる。
第２表
第３図は本発明の他の実施例を示すもので、第２図の回
路と異なるところはトランジスタとしてＭＯＩＢ形のも
のを用い、負荷抵抗ＲＩ＋Ｒ寓に代えてＭＯ５１Ｔの〒
１・ 、Ｔ、１を用いている点であり。
路と異なるところはトランジスタとしてＭＯＩＢ形のも
のを用い、負荷抵抗ＲＩ＋Ｒ寓に代えてＭＯ５１Ｔの〒
１・ 、Ｔ、１を用いている点であり。
他は同様であるので第２図の説明を引用することにより
容Ｊ！ＩＫ理解することができるため、説明は省略する
。
容Ｊ！ＩＫ理解することができるため、説明は省略する
。
なお１以上の説明ではＮ Ａ Ｍ Ｄ ／ムＭＤゲート
として説明したが、入力端子ム、Ａ′およびＢ、Ｂ’を
それぞれ逆にすることでＮ ＯＲ／ Ｏ１回路となる。
として説明したが、入力端子ム、Ａ′およびＢ、Ｂ’を
それぞれ逆にすることでＮ ＯＲ／ Ｏ１回路となる。
さらに各トランジスタはｎｐｎ形で説明したが。
これをｐｎｐ形とすることは本発明の技術的範囲内に属
することである。
することである。
かくして、本発明によれば、差動論理を用いた論理回路
において、同相関係の入力信号が与えられ九場合には出
力信号に同相関係の信号が得られるため、多数の単位論
理回路から構成される ！１（ ＶＬ８１化された大規模論理回路においても出力端子の
信号をチェ、りするだけで故障の有無を確実に検出する
ことができる。この点について従来では仮定した故障に
より正常な回路と出力が異なるような入力を与えること
によって検出を行なってい九が、かかる検出は回路規模
が増大し、かつその検出用入力信号を作ることが困難で
あり、妥当なものではなかった。
において、同相関係の入力信号が与えられ九場合には出
力信号に同相関係の信号が得られるため、多数の単位論
理回路から構成される ！１（ ＶＬ８１化された大規模論理回路においても出力端子の
信号をチェ、りするだけで故障の有無を確実に検出する
ことができる。この点について従来では仮定した故障に
より正常な回路と出力が異なるような入力を与えること
によって検出を行なってい九が、かかる検出は回路規模
が増大し、かつその検出用入力信号を作ることが困難で
あり、妥当なものではなかった。
第１図は従来のＩＣ０Ｌ彰論理回路の一例を示す回路図
。 第２図は本発明による論理回路の一実施例を示す回路図
。 第３図は他の実施例を示す回路図である。 ム・・・第７入力端子、ム（・・第２入力端子、Ｂ・・
・第３入力端子、Ｂ′・・・第１出力端子、Ｃ・・・第
１出力端子、０′・・・第１出力端子−ＴＳ ＋ Ｔ
ｌｌ ＋ ７． １丁、。 テ會・・・トランジスタ。 出願人代理人 猪 股 清も ＩＩお ＥＥ 氾 ３ 図 Ｖｓｓ 手続補正書 昭和閏年３月２日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年特許願第８０５８１号 ２、発明の名称 論理回路 ３、補正をする者 事件との関係特許出願人 （３０７）］［京芝浦電気株式会社 明細薔の「特許請求の範囲丁の― ８、補正の内容 明細書の特許請求の範囲を別紙の通り補正する。 特許請求の範囲 １、互に逆相関係にあるべき一対の入力信号が人力され
る一対の入力端子を少なくとも２個有し、前記入力信号
の論理に応じた所定の論理信号を出力する出力端子を備
えた＃１埋回路と、この−理回路の出力回路に接続さ才
１．８１ｊ記入力端子に同相関係を有する一対の人力信
号が与えられたときその信号１に受けて出力信号の＠壇
を同相関係に保持する回路とを備えたことを特徴とする
論理回路。 ２、特許請求の範囲第１項記載の回路において、論理回
路は、 第１の一対の入力信号がそれぞれ与えられエミッタが共
通に接続された互に並列なＭｌおよび第２のトランジス
タからなる第１の回路と、第２の一対の人力信号がそれ
ぞれ与えられエミッタが共＋１１１ Ｋ接続された互に
並列な第３および第４のトランジスタからなる回路であ
って、第３のトランジスタが前記第１の回路と直列で旦
工第２トランジスタのコレクタに接続されてｋ）第２の
回路と、 第１．第２のトランジスタのコレクタにそれぞれ接続さ
れた一対の第１．第２出力端子とを備えたことを特徴と
する一端回路。 ３ 特許請求の範囲第２項記載の回路において、出力信
号の論理を同相関係に保持する回路は、第１の一対の入
力信号がそれぞれ与えられエミッタが共通に接続された
互に並列な第５．第６のトランジスタからなる回路であ
って、前記第２出力端子と第４トランジスタ間に挿入さ
れた第３の回路と、 第１の一対の人力信号の一方が与えられる第７のトラン
ジスタとその他方の入力信号が与えられる第９のトラン
ジスタとが第１出力端子と第４トランジスタ間に直列に
挿入され、第２の一対の入力信号の一方が与えられ第７
トランジスタと直列な第８のトランジスタを有する第４
の回路と、を備えたことを特徴とする一端回路。 ４ 特許請求の範囲第１項記載の回路において、論理回
路は、 蒙１の一対の入力信号がそれぞれ与えられソースが共通
に接続された互に並タリな第１および第２のＭＯ８形ト
ランジスタからなる第１の回路と、 第２の一対の入力信号がそれぞれ与えられソースが共通
に接続された互に並列な第３および第４のＭＯ８形トラ
ンジスタからなる回路であって、第３のＭＯ８形トラン
ジスタが前記第１の回路と１１列であり、第４のＭＯ８
形トランジスタが前記保持回路を介して第２のＭＯ８形
トランジスタのドレインに１梠１皇工至擾諏２の回路と
、１ｓ１．第２のＭＯ８形トランジスタのドレインにそ
れぞれ接続された一対の纂１．第２出力端子とを備えた
ことを特徴とする＃１畦回路。 ５、特許請求の範囲第４項記載の回路において、出力信
号の論理な同相関係に保持する回路は、第１の一対の入
力信号がそれぞれ与えられソースが共通に接続された互
に並列な第５１ｍ６のＭＯＳ杉）ランジスタからなる（
口）路であって、前記第２出力端子と第４のＭＯ８形ト
ランジスタ関に挿入された第３の回路と、 第１の一対の入力信号の一方が与えられる第７のＭＯｇ
形トランジスタとその他方の入力信号が与えられる第９
のＭＯ８形トランジスタとが第１出力端子と第４のＭＯ
Ｂ形トランジスタ間に直列に挿入され、第２の一対の入
力信号の一方が与えられｌｌ７０Ｍ０ｇ形トランジスタ
と並列な第８のＭＯ８形トランジスタを有するＩＩ４の
回路と、を備えたことを特徴とする論理回路。 １・
。 第２図は本発明による論理回路の一実施例を示す回路図
。 第３図は他の実施例を示す回路図である。 ム・・・第７入力端子、ム（・・第２入力端子、Ｂ・・
・第３入力端子、Ｂ′・・・第１出力端子、Ｃ・・・第
１出力端子、０′・・・第１出力端子−ＴＳ ＋ Ｔ
ｌｌ ＋ ７． １丁、。 テ會・・・トランジスタ。 出願人代理人 猪 股 清も ＩＩお ＥＥ 氾 ３ 図 Ｖｓｓ 手続補正書 昭和閏年３月２日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年特許願第８０５８１号 ２、発明の名称 論理回路 ３、補正をする者 事件との関係特許出願人 （３０７）］［京芝浦電気株式会社 明細薔の「特許請求の範囲丁の― ８、補正の内容 明細書の特許請求の範囲を別紙の通り補正する。 特許請求の範囲 １、互に逆相関係にあるべき一対の入力信号が人力され
る一対の入力端子を少なくとも２個有し、前記入力信号
の論理に応じた所定の論理信号を出力する出力端子を備
えた＃１埋回路と、この−理回路の出力回路に接続さ才
１．８１ｊ記入力端子に同相関係を有する一対の人力信
号が与えられたときその信号１に受けて出力信号の＠壇
を同相関係に保持する回路とを備えたことを特徴とする
論理回路。 ２、特許請求の範囲第１項記載の回路において、論理回
路は、 第１の一対の入力信号がそれぞれ与えられエミッタが共
通に接続された互に並列なＭｌおよび第２のトランジス
タからなる第１の回路と、第２の一対の人力信号がそれ
ぞれ与えられエミッタが共＋１１１ Ｋ接続された互に
並列な第３および第４のトランジスタからなる回路であ
って、第３のトランジスタが前記第１の回路と直列で旦
工第２トランジスタのコレクタに接続されてｋ）第２の
回路と、 第１．第２のトランジスタのコレクタにそれぞれ接続さ
れた一対の第１．第２出力端子とを備えたことを特徴と
する一端回路。 ３ 特許請求の範囲第２項記載の回路において、出力信
号の論理を同相関係に保持する回路は、第１の一対の入
力信号がそれぞれ与えられエミッタが共通に接続された
互に並列な第５．第６のトランジスタからなる回路であ
って、前記第２出力端子と第４トランジスタ間に挿入さ
れた第３の回路と、 第１の一対の人力信号の一方が与えられる第７のトラン
ジスタとその他方の入力信号が与えられる第９のトラン
ジスタとが第１出力端子と第４トランジスタ間に直列に
挿入され、第２の一対の入力信号の一方が与えられ第７
トランジスタと直列な第８のトランジスタを有する第４
の回路と、を備えたことを特徴とする一端回路。 ４ 特許請求の範囲第１項記載の回路において、論理回
路は、 蒙１の一対の入力信号がそれぞれ与えられソースが共通
に接続された互に並タリな第１および第２のＭＯ８形ト
ランジスタからなる第１の回路と、 第２の一対の入力信号がそれぞれ与えられソースが共通
に接続された互に並列な第３および第４のＭＯ８形トラ
ンジスタからなる回路であって、第３のＭＯ８形トラン
ジスタが前記第１の回路と１１列であり、第４のＭＯ８
形トランジスタが前記保持回路を介して第２のＭＯ８形
トランジスタのドレインに１梠１皇工至擾諏２の回路と
、１ｓ１．第２のＭＯ８形トランジスタのドレインにそ
れぞれ接続された一対の纂１．第２出力端子とを備えた
ことを特徴とする＃１畦回路。 ５、特許請求の範囲第４項記載の回路において、出力信
号の論理な同相関係に保持する回路は、第１の一対の入
力信号がそれぞれ与えられソースが共通に接続された互
に並列な第５１ｍ６のＭＯＳ杉）ランジスタからなる（
口）路であって、前記第２出力端子と第４のＭＯ８形ト
ランジスタ関に挿入された第３の回路と、 第１の一対の入力信号の一方が与えられる第７のＭＯｇ
形トランジスタとその他方の入力信号が与えられる第９
のＭＯ８形トランジスタとが第１出力端子と第４のＭＯ
Ｂ形トランジスタ間に直列に挿入され、第２の一対の入
力信号の一方が与えられｌｌ７０Ｍ０ｇ形トランジスタ
と並列な第８のＭＯ８形トランジスタを有するＩＩ４の
回路と、を備えたことを特徴とする論理回路。 １・
Claims (1)
- 【特許請求の範囲】 １、互に逆相関係にあるべき一対の入力１ぎ号が人力さ
れる一対の入力端子を少なくとも２個有し。 前記入力信号の論理に応じた所定の＆ｉｉ虐信号を出力
する出力端子を備えた論理回路と。 この論理回路の出力回路に接続さｒＬ、励記入力端子に
同相関係を有する一対の人力１１！ｉ号が与えられたと
きその信号を受けて出力信号の＠理を同相関係に保持す
る回路とを備えたことを特徴とする論理回路。 λ、ｌｌ＃許請求の範囲第１項記載の回路において、論
理回路は、 第１の一対の入力信号がそれぞれ与えられエミ、りが共
通に接続された互に並夕１ｊな第１および第λのトラン
ジスタからなる＠ｌの回路と、第コの一対の人力信号が
それぞれ与えられエミッタが共通に接続された互に並列
な第３および第参のトランジスタからなる回路であって
、＃Ｉ３のトランジスタが前記第７の回路と直列であり
、第弘のトランジスタが第１トランジスタのコレクタに
直列である第２の回路と、第７．８ｇコのトランジスタ
のコレクタにそれぞれ接続された一対の第１、第２出力
端子とを備えたことをｔｌＩｌ像とする論理回路。 ３、％奸請求の範囲第λ項ｍｌ載の回路において。 出力１６号の論理を同相関係に保持する回路は、第７の
一対の入力信号がそれぞれ与えられエミッタが共通に接
続された互に並列な＠ｊ、第６のトランジスタからなる
回路であって、前記＠コ出力端子と第１トランジスタ間
に挿入されたＩＩ３の回路と、 ＃！ｌの一対の人力信号の一方が与えられる第７のトラ
ンジスタとその他方の入力１を号が与えられる＠りのト
ランジスタとが第１出力端子と第１トランジスタ間に直
列に挿入され、第λの一対の入力信号の一方が与えられ
第７トランジスタと並列な＠ｌのトランジスタを何する
第Ｖの回路と、を備えたことを％像とする論理回路。 帆特許請求の範囲＠／項記載の回路において。 論理回路は、 第１の一対の人力１ｄ号がそｒしぞれ与えられソースが
共通に接続された互に並列な第１および第２のＭＯａ形
トランジスタからなる４／の回路と、 第２の一対の入力１６号がｔ°ハぞれ与えられノースが
共通に接続された互−こ並列１８３ふ−よび＠ｌのＭＯ
ａ形トランジスタからなる回ｔ６ｒ’６って、第３のＭ
ＯＢ形トランジスタが＠１第１の回路と直列であり、第
一のＭＯａ形トランジスタが渠、コのＭＯ８形トランジ
スタのドレインに直列である第２の回路と、 第１、第コのＭＯＢ形トランジスタのドレインにそれぞ
れ接続された一対の第１．第２出力端子とを備えたこと
を膚徴と−する＃ａｊ！回路。 ｊ６％許請求の範囲第ｑ項記載の回路において。 出力信号の論理を同相関係に保持する回路は。 第１の一対の入力信号がそれぞれ与えられソースが共通
に接続された互に並列な第ｊ、第ルのＭＯ８形トランジ
スタからなる回路であって。 削紀第２出力端子とＭμのＭＯ８形トランジスタ間に挿
入された第３の回路と。 第１の一対の人力信号の一方が与えられる第７のＭＯ日
形トランジスタとその他方の入力信号が与えられる第２
のＭＯ８形トランジスタとが第ｌ出力端子と第一のＭＯ
１３形トランジスタ間に直列に挿入され、第２の一対の
人力信号の一方が与えられ第７のＭＯＢ形トランジスタ
と並列な嬉ｊのＭＯ８形トランジスタを有する第一の回
路と、全備えたことを特徴とする論理回路・
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080581A JPS58197920A (ja) | 1982-05-13 | 1982-05-13 | 論理回路 |
| DE3317295A DE3317295C2 (de) | 1982-05-13 | 1983-05-11 | Logikschaltung mit wenigstens zwei Paaren von Eingangsklemmen |
| US06/493,999 US4924117A (en) | 1982-05-13 | 1983-05-12 | Logic circuit having an error detection function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080581A JPS58197920A (ja) | 1982-05-13 | 1982-05-13 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197920A true JPS58197920A (ja) | 1983-11-17 |
Family
ID=13722308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080581A Pending JPS58197920A (ja) | 1982-05-13 | 1982-05-13 | 論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4924117A (ja) |
| JP (1) | JPS58197920A (ja) |
| DE (1) | DE3317295C2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179561A (en) * | 1988-08-16 | 1993-01-12 | Ntt Data Communications Systems Corporation | Totally self-checking checker |
| DE3829164C1 (ja) * | 1988-08-27 | 1989-08-10 | Ant Nachrichtentechnik Gmbh, 7150 Backnang, De | |
| GR920100163A (el) * | 1992-04-21 | 1993-12-30 | Koloni Sofia & Sia E E | Τεχνικές κατασκευές αυτοεπαλη?ευομένων μονάδων εκτέλεσης αρι?μητικών πράξεων & μονάδων επεξεργασίας δεδομένων βασιζόμενες σε κώδικες διπλής γραμμής & κώδικες άρτιας ή περιττής ισοτιμίας. |
| AU1841895A (en) * | 1994-02-15 | 1995-08-29 | Rambus Inc. | Delay-locked loop |
| US5687321A (en) * | 1994-12-28 | 1997-11-11 | Maxim Integrated Products | Method and apparatus for transmitting signals over a wire pair having activity detection capability |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3321639A (en) * | 1962-12-03 | 1967-05-23 | Gen Electric | Direct coupled, current mode logic |
| US3252011A (en) * | 1964-03-16 | 1966-05-17 | Rca Corp | Logic circuit employing transistor means whereby steady state power dissipation is minimized |
| US3634665A (en) * | 1969-06-30 | 1972-01-11 | Ibm | System use of self-testing checking circuits |
| BE755245A (fr) * | 1969-08-25 | 1971-02-25 | Siemens Ag | Circuit de porte logique realise selon la technique des circuits logiques a emetteur couple (ecl) |
| US3649852A (en) * | 1971-03-10 | 1972-03-14 | Thomas K Bohley | Trigger circuit utilizing a pair of logic gates coupled in parallel current paths |
| US3986043A (en) * | 1974-12-20 | 1976-10-12 | International Business Machines Corporation | CMOS digital circuits with active shunt feedback amplifier |
| DE2524044C3 (de) * | 1975-05-30 | 1981-11-12 | Siemens AG, 1000 Berlin und 8000 München | Universelles Verknüpfungsglied für den Subnanosekundenbereich |
| US4041326A (en) * | 1976-07-12 | 1977-08-09 | Fairchild Camera And Instrument Corporation | High speed complementary output exclusive OR/NOR circuit |
| DE2727139C2 (de) * | 1977-06-16 | 1983-01-05 | Siemens AG, 1000 Berlin und 8000 München | Exklusiv-Oder-Verknüpfungsglied für hohe Schaltgeschwindigkeiten |
-
1982
- 1982-05-13 JP JP57080581A patent/JPS58197920A/ja active Pending
-
1983
- 1983-05-11 DE DE3317295A patent/DE3317295C2/de not_active Expired
- 1983-05-12 US US06/493,999 patent/US4924117A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3317295C2 (de) | 1986-08-28 |
| US4924117A (en) | 1990-05-08 |
| DE3317295A1 (de) | 1983-11-24 |
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