JP2000243727A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体ウェハ上に複数の半導体素子を形成
し、各半導体素子をダイシングにより切り出す際に、冷
却用の水や削り粉が半導体ウェハの表面側に同半導体ウ
ェハから浮いた部分と半導体ウェハの表面との間に侵入
しないようにする。 【解決手段】 半導体素子２０は、その凹部２０ａの底
面から浮いた振動子２１を備えるとともに、その上面周
縁部には、土手２３が同素子２０の外周に沿って形成さ
れている。土手２３は、半導体素子２０上最も高い部分
の高さ以上に設定されている。半導体素子２０を切り出
す際、粘着テープは土手２３の上面に貼り付いて半導体
素子２０を覆うので、半導体素子２０を粘着テープによ
り密閉することができる。また、半導体ウェハを土手２
３に沿ってダイシングするので、ダイシング後であって
も、粘着テープは土手２３の上面に密着したままなの
で、半導体素子２０の密閉状態を維持できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体ウェハ上に
複数の半導体素子を形成し、各半導体素子をダイシング
により切り出すようにした半導体素子の製造方法に関す
る。

【０００２】

【従来の技術】従来から、特開平７−１１３７０７号公
報に示されたような半導体ウェハ上に形成された複数の
半導体素子を半導体ウェハから切り出す際に、半導体素
子が形成されていない半導体ウェハの裏面全面に渡って
被覆部材を固着した後、冷却用の水をかけながら半導体
ウェハの表面側からダイアモンド刃により半導体ウェハ
を切断して、半導体素子に分割した後、この分割した半
導体素子を被覆部材から取り上げる半導体素子の製造方
法が実施されていた。

【０００３】

【発明が解決しようとする課題】しかし、上記従来の方
法においては、半導体ウェハの表面側に同半導体ウェハ
から浮いた部分を有する半導体素子を形成する場合、前
記浮いた部分と半導体ウェハの表面との間に冷却用の水
や削り粉が入るとともに残留することがあった。この冷
却用の水や削り粉の侵入を阻止するために、半導体ウェ
ハの表面全面に渡って被覆部材を固着した後、冷却用の
水をかけながら半導体ウェハの裏面側からダイアモンド
刃により半導体ウェハを切断して、半導体素子に分割す
る半導体素子の製造方法が考えられる。このとき、被覆
部材は、半導体素子上に点在している同素子の位置の高
い部分（例えば、電極）のみに固着しやすく、半導体素
子の表面を液密的に覆うことができないので、ダイシン
グ時において、被覆部材がしっかり固着していない半導
体素子と被覆部材との隙間を介して、冷却用の水や削り
粉が前記浮いた部分と半導体ウェハの表面との間に侵入
したり、また、この冷却用の水の侵入により半導体素子
自体が破壊されるという問題があった。また、被覆部材
が固着している部分以外、すなわち半導体素子と被覆部
材との隙間のある部分が切断されて、この隙間が外部に
現れるので、この隙間を介して冷却用の水や削り粉が前
記浮いた部分と半導体ウェハの表面との間に侵入した
り、また、この冷却用の水の侵入により半導体素子自体
が破壊されるという問題があった。

【０００４】

【発明の概要】本発明は、上記問題に対処するためにな
されたもので、その目的は、ダイシングの際に、冷却用
の水や削り粉が半導体ウェハの表面側に同半導体ウェハ
から浮いた部分と半導体ウェハの表面との間に侵入しな
いようにした半導体素子の製造方法を提供することにあ
る。

【０００５】本発明は、半導体ウェハ上に複数の半導体
素子を形成し、各半導体素子をダイシングにより切り出
すようにした半導体素子の製造方法において、半導体ウ
ェハ上にて半導体素子を形成する過程で各半導体素子を
それぞれ囲む土手をそれぞれ形成し、土手の上面に被覆
部材を液密的に設けて各半導体素子を覆った後、各半導
体素子側の面の反対側から前記形成した土手の位置にて
半導体ウェハをダイシングすることにより各半導体素子
を切り出すようにしたことにある。好ましくは、被覆部
材を、粘着性を有するようにするとよい。

【０００６】このような製造方法よれば、各半導体素子
をそれぞれ囲む土手の上面に被覆部材を液密的に設けて
半導体素子を覆うようにしたので、半導体素子を被覆部
材により密閉することができる。また、半導体ウェハを
土手に沿ってダイシングするようにしたので、ダイシン
グ後であっても、被覆部材は土手の上面に密着されてい
るため、半導体ウェハの表面側に同半導体ウェハから浮
いた部分があったとしても、この浮いた部分と半導体ウ
ェハの表面との間に冷却用の水や削り粉が侵入するのを
防ぐとともに、冷却用の水により半導体素子自体が破壊
されるのを防ぐことができる。特に、粘着性を有する被
覆部材を用いることにより、同被覆部材を土手の上面に
接着できるようになるので、ダイシング中、半導体素子
が被覆部材から外れることを防止することができる。

【０００７】また、本発明の他の特徴は、半導体ウェハ
の裏面に、隣接する他の部分と粗さを異ならせてなりダ
イシング位置を特定するためのアライメントマークを設
けるようにしたことにある。これによれば、例えば、ア
ライメントマークは他の部分と光学的に粗さが異なって
いるので、ダイシング装置はアライメントマークを容易
に認識でき、半導体素子を土手に沿って精度よく切り出
すことができる。

【０００８】

【発明の実施の形態】以下、本発明の一実施形態を、半
導体ウェハ上面上にて振動可能な振動子を備えた半導体
素子を例にして説明する。図１(Ａ)は同実施形態に係る
半導体素子が形成された半導体ウェハの概略上面図であ
り、図１(Ｂ)は同半導体ウェハの概略下面図である。

【０００９】この半導体ウェハ１０は、シリコン層及び
シリコン酸化膜層からなる多層構造で円板状に形成され
ており、半導体ウェハ１０上には、半導体素子２０がマ
トリックス状に配列されるように形成されている。半導
体素子２０は、図２(Ａ)(Ｂ)に示すように、方形状に形
成されており、その上面中央部には凹部２０ａが設けら
れている。凹部２０ａ内には、その底面から小さな所定
距離ｄだけ浮かせて設けた振動子２１を備えている。振
動子２１は方形状に形成されており、その左端が凹部２
０ａ内周面に振動可能に接続されている。半導体素子２
０上面には、方形状に導電金属（例えば、アルミニウ
ム）で形成された電極２２が設けられており、電極２２
は図示しない連結部を介して振動子２１に電気的に接続
されている。半導体素子２０上面周縁部には、所定幅及
び所定高さを有する土手２３が半導体素子２０の外周に
沿って形成されている。土手２３は、電極２２と同様に
導電金属（例えば、アルミニウム）で形成され、その高
さは電極２２の高さ以上に設定されている。なお、土手
２３の所定幅は、後述する粘着テープの接着力、半導体
素子の大きさ、半導体ウェハの切断時に使用する冷却用
の水の水圧を加味して決定される。

【００１０】半導体ウェハ１０の下面には、図１(Ｂ)及
び図３(Ａ)に示すように、半導体素子２０の各角部に対
応する位置に十字状のアライメントマーク１１がそれぞ
れ一体的に突出して設けられているとともに、半導体素
子２０に対応する範囲内であって所定の一箇所（例え
ば、所定の辺の中点から半導体素子２０の内側に所定距
離隔てた位置）にも十字状のアライメントマーク１２が
それぞれ一体的に突出して設けられている。アライメン
トマーク１１は、半導体素子２０の位置を大まかに認識
するために、比較的大きく形成されており、その幅は大
きい値（例えば、１４０μｍ）に設定されている。アラ
イメントマーク１２は、半導体素子２０の位置を精度よ
く特定してダイシング位置を特定するために、比較的小
さく形成されており、その幅は小さい値（例えば、２０
μｍ）に設定されている。これらのアライメントマーク
１１，１２は同じ高さに設定されており、図３(Ｂ)に示
すように、その上面は、粗面状、例えば断面波状に形成
されている。なお、半導体ウェハ１０下面は鏡面仕上げ
されている。

【００１１】次に、半導体ウェハ１０に半導体素子２０
及びアライメントマーク１１，１２を形成する方法につ
いて図２(Ｂ)を用いて説明する。

【００１２】(１)第１工程 基板材料として単結晶シリコンからなる下層ａの上面上
に約１μｍの厚さのシリコン酸化膜からなる中間層ｂを
介して約１０μｍの厚さの単結晶シリコンからなる上層
ｃを設けたＳＯＩ(Silicon−On-Insulator)基板を用意
する。なお、この基板の両側は鏡面仕上げされている。
そして、上層ｃの上面であって電極２２及び土手２３に
相当する位置にスパッタリング法等でアルミ膜を形成
し、電極２２及び土手２３をそれぞれ形成する。

【００１３】(２)第２工程 下層ａの下面、すなわち半導体ウェハ１０の裏面であっ
てアライメントマーク１１，１２に相当する部分に所定
厚さｄ1（例えば、２μｍ）のレジスト膜３０をそれぞ
れ形成する。このとき、レジスト膜３０は下層ａのシリ
コンとの選択比が１であり、すなわちシリコンと同じエ
ッチング速度であり、その上面は波状に形成されている
（図４(Ａ)参照）。そして、レジスト膜３０で覆われて
いない半導体ウェハ１０の裏面及びレジスト膜３０を、
同レジスト膜３０が完全に除去されるまでＲＩＥ（反応
性イオンエッチング）等でドライエッチングする。これ
により、半導体ウェハ１０の裏面に高さｄ1のアライメ
ントマーク１１，１２が形成され、同アライメントマー
ク１１，１２の上面は波状に形成されるとともに、半導
体ウェハ１０の裏面であってアライメントマーク１１，
１２以外の部分は鏡面状態に維持される（図４(Ｂ)参
照）。

【００１４】(３)第３工程 上層ｃの上面であって凹部２０ａの外側に相当する部分
及び振動子２１に相当する部分をレジスト膜にてマスク
した後、上層ｃをＲＩＥ（反応性イオンエッチング）等
でドライエッチングして、中間層ｂ上に凹部２０ａの外
側に相当する部分を形成するとともに、振動子２１に相
当する部分を残す。

【００１５】(４)第４工程 振動子２１（上層ｃ）と下層ａとに挟まれる中間層ｂ
を、フッ酸水溶液等でウエットエッチングすることによ
り除去して、振動子２１を凹部２０ａの底面から浮かせ
て形成する。

【００１６】次に、上述した製造方法により半導体素子
２０を形成した半導体ウェハ１０から同半導体素子２０
を切り出す方法について図５を用いて説明する。

【００１７】(１)第１工程 粘着側を上にして置いてある粘着テープ４０上に、半導
体ウェハ１０をその表面を下にして密着させることによ
り、半導体ウェハ１０の表面全面に渡って粘着テープ４
０を貼り付ける（図５(Ａ)）。このとき、粘着テープ４
０は、半導体ウェハ１０上にて最も高い部分である土手
２３の上面に貼り付くことになる。すなわち、各半導体
素子２０をそれぞれ囲む土手２３の上面に粘着テープを
貼り付けて半導体素子２０を覆うようにしたので、半導
体素子２０を粘着テープ４０により密閉することができ
る。

【００１８】(２)第２工程 まず、半導体ウェハ１０の裏面のアライメントマーク１
１，１２を認識してダイシング位置を特定する。このと
き、アライメントマーク１１，１２の上面は粗面状に形
成されるとともに、アライメントマーク１１，１２以外
の部分は鏡面状に形成されているので、アライメントマ
ーク１１，１２を容易に認識することができるため、ダ
イシング位置を容易に特定できる。次に、半導体ウェハ
の裏面側から、上記特定したダイシング位置、すなわち
半導体素子２０の土手２３に沿って冷却用の水をかけな
がらダイアモンド刃５０により半導体ウェハ１０を切断
すると（図５(Ｂ)）、半導体ウェハ１０は各半導体素子
２０に分割され、同各半導体素子２０は粘着テープ４０
に貼り付いたまま同テープ４０上に残っている。すなわ
ち、粘着テープ４０は土手２３の上面に密着されている
ため、振動子２３と半導体素子２０の凹部２０ａとの間
に冷却用の水や削り粉が侵入するのを防ぐとともに、冷
却用の水により半導体素子自体が破壊されるのを防ぐこ
とができる。

【００１９】(３)第３工程 分割された各半導体素子２０を粘着テープ４０から外し
（図５(Ｃ)）、運搬器具により運び出す。

【００２０】上述したような製造方法によれば、各半導
体素子２０をそれぞれ囲む土手２３の上面に粘着テープ
４０を貼り付けて半導体素子２０を覆うようにしたの
で、半導体素子２０を粘着テープ４０により密閉するこ
とができる。また、半導体ウェハ１０を土手２３に沿っ
てダイシングするようにしたので、ダイシング後であっ
ても、粘着テープ４０は土手２３の上面に密着されてい
るため、半導体ウェハ１０の表面側に同半導体ウェハ１
０から浮いた部分があったとしても、この浮いた部分と
半導体ウェハ１０の表面との間に冷却用の水や削り粉が
侵入するのを防ぐことができる。

【００２１】なお、上記実施形態においては、土手２３
を電極２２と同一材料で形成したので、上記第１工程で
土手２３を電極２２と同時に形成することができて製造
工程が簡素化されるが、この土手２３を非導電材料（例
えば、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ
₂）、酸窒化珪素（ＳｉＯＮ））で構成してもよい。こ
の場合、上記第１工程の前後において、土手２３を形成
する。

【００２２】また、上記実施形態及び変形例において
は、土手２３の上面に粘着テープ４０を貼り付けて半導
体素子２０を液密的に覆うようにしたが、土手２３の上
面にワックス層を形成して半導体素子２０を液密的に覆
うようにしてもよい。このワックス層は樹脂系材料であ
って、加熱すると粘着性を有するものである。この場
合、上述した半導体ウェハ１０から半導体素子２０を切
り出す際の第１工程にあっては、半導体ウェハより大き
い金属板の上面全面に渡って所定の厚さだけワックスを
塗布してワックス層を形成し加熱した後に、このワック
ス層上に半導体ウェハ１０をその表面を下にして密着さ
せた後冷却することにより、半導体ウェハ１０の表面全
面に渡ってワックス層を固着する。このとき、ワックス
層は、半導体ウェハ１０上にて最も高い部分である土手
２３の上面に固着されることになる。すなわち、各半導
体素子２０をそれぞれ囲む土手２３の上面にワックス層
を固着して半導体素子２０を覆うようにしたので、半導
体素子２０をワックス層により密閉することができる。
また、第２工程にあっては、分割された各半導体素子２
０はワックス層に固着したまま同ワックス層上に残って
いる。すなわち、ワックス層は土手２３の上面に密着さ
れているため、振動子２３と半導体素子２０の凹部２０
ａとの間に冷却用の水や削り粉が侵入するのを防ぐとと
もに、冷却用の水により半導体素子自体が破壊されるの
を防ぐことができる。さらに、第３工程にあっては、分
割された各半導体素子２０をワックス層から外し、運搬
器具により運び出す。これによっても、上記実施形態と
同様な作用及び効果を期待することができる。

【００２３】また、上記実施形態及び変形例において
は、アライメントマーク１１，１２を凸部にて形成した
が、凹部にて形成してもよい。この場合、アライメント
マークは、上述したアライメントマーク１１，１２と同
様な大きさ及び幅に設定されている。このアライメント
マークの製造方法にあっては、アライメントマークに相
当する部分以外をマスクするとともに、アライメントマ
ークに相当する部分に前記マスク部分より薄い断面波状
のレジスト膜を形成した後、ドライエッチングして断面
波状の底面を有するアライメントマークを形成する。こ
れによっても、アライメントマークを容易に認識するこ
とができるため、ダイシング位置を容易に特定できる。

【００２４】また、上記実施形態及び変形例において
は、各半導体素子２０の位置を大まかに認識するため
に、アライメントマーク１１を半導体素子２０の各角部
に対応する位置に設けたが、例えば、半導体素子２０の
各辺の中点に対応する位置、半導体素子２０に対応する
範囲内であって所定の位置（例えば、半導体素子２０の
中心位置）に設けるようにしてもよい。

【００２５】また、上記実施形態及び変形例において
は、半導体ウェハ１０から半導体素子２０を切り出す際
の第２工程にて、レジスト膜３０を形成するために下層
ａのシリコンとの選択比が１のレジスト材を用いたが、
この選択比が１以外のレジスト材、例えばシリコンに比
べてレジスト材のエッチング速度が大きいレジスト材を
用いてレジスト膜を形成するようにしてもよい。この場
合、レジスト膜の形成されていない部分（シリコン）に
比べてレジスト膜のほうがエッチングされる量が多いた
め、レジスト膜が完全に除去された時、レジスト膜の形
成されなかった部分のエッチング量は、下層上に形成さ
れたレジスト膜の厚みより小さい値となるので、レジス
ト膜があった位置にレジスト膜の厚みより小さい値の高
さを有するアライメントマークが形成される。

【図面の簡単な説明】

【図１】 図１(Ａ)は本発明の一実施形態に係る半導体
素子が形成された半導体ウェハの概略上面図であり、図
１(Ｂ)は同半導体ウェハの概略下面図である。

【図２】 図２(Ａ)は図１(Ａ)の半導体素子の概略上面
図であり、図２(Ｂ)は同素子のＢ2−Ｂ2線に沿った断面
図である。

【図３】 図３(Ａ)は図１(Ｂ)に示す半導体ウェハの３
−３線に沿った部分断面図であり、図３(Ｂ)は図３(Ａ)
に示す半導体ウェハの部分拡大図である。

【図４】 図４(Ａ)，図４(Ｂ)は図３のアライメントマ
ークの製造工程を示す断面図である。

【図５】 図５(Ａ)〜図５(Ｃ)は図２の半導体素子を切
り出す工程を示す断面図である。

【符号の説明】

１０…半導体ウェハ、１１，１２…アライメントマー
ク、２０…半導体素子、２０ａ…凹部、２１…振動子、
２２…電極、２３…土手、３０…レジスト膜、４０…粘
着テープ、５０…ダイアモンド刃、ａ…下層、ｂ…中間
層、ｃ…上層。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体ウェハ上に複数の半導体素子を形
   成し、各半導体素子をダイシングにより切り出すように
   した半導体素子の製造方法において、 前記半導体ウェハ上にて前記半導体素子を形成する過程
   で前記各半導体素子をそれぞれ囲む土手をそれぞれ形成
   し、前記土手の上面に被覆部材を液密的に設けて各半導
   体素子を覆った後、同各半導体素子側の面の反対側から
   前記形成した土手の位置にて前記半導体ウェハをダイシ
   ングすることにより各半導体素子を切り出すようにした
   ことを特徴とする半導体素子の製造方法。
2. 【請求項２】 前記請求項１に記載の半導体素子の製造
   方法において、前記被覆部材を、粘着性を有するように
   したことを特徴とする半導体素子の製造方法。
3. 【請求項３】 前記請求項１乃至請求項２に記載の半導
   体素子の製造方法において、前記半導体ウェハの裏面
   に、隣接する他の部分と粗さを異ならせてなりダイシン
   グ位置を特定するためのアライメントマークを設けるよ
   うにしたことを特徴とする半導体素子の製造方法。