JP2000243740A - 半導体のエッチング方法および半導体装置の製造方法 - Google Patents
半導体のエッチング方法および半導体装置の製造方法Info
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- JP2000243740A JP2000243740A JP11046150A JP4615099A JP2000243740A JP 2000243740 A JP2000243740 A JP 2000243740A JP 11046150 A JP11046150 A JP 11046150A JP 4615099 A JP4615099 A JP 4615099A JP 2000243740 A JP2000243740 A JP 2000243740A
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Abstract
(57)【要約】
【課題】 非対称な構造の凹部を有する半導体装置を容
易に製造することが可能な半導体装置の製造方法を提供
することである。 【解決手段】 ＧａＡｓ基板５０上に、バッファ層１、
ＩｎＧａＡｓ層２、ＡｌＧａＡｓ層３、ｎ−ＡｌＧａＡ
ｓエッチング停止層４およびｎ−ＧａＡｓキャップ層５
を順に積層し、所定領域にソース電極８およびドレイン
電極１０を形成する。さらに、ゲート電極形成領域上お
よびドレイン電極１０の所定領域上にそれぞれ開口部４
０，４１を有するフォトレジスト２２を形成し、開口部
４０内のｎ−ＧａＡｓキャップ層５を深さ方向および横
方向にエッチングする。
易に製造することが可能な半導体装置の製造方法を提供
することである。 【解決手段】 ＧａＡｓ基板５０上に、バッファ層１、
ＩｎＧａＡｓ層２、ＡｌＧａＡｓ層３、ｎ−ＡｌＧａＡ
ｓエッチング停止層４およびｎ−ＧａＡｓキャップ層５
を順に積層し、所定領域にソース電極８およびドレイン
電極１０を形成する。さらに、ゲート電極形成領域上お
よびドレイン電極１０の所定領域上にそれぞれ開口部４
０，４１を有するフォトレジスト２２を形成し、開口部
４０内のｎ−ＧａＡｓキャップ層５を深さ方向および横
方向にエッチングする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体のエッチン
グ方法および凹部を有する半導体装置の製造方法に関す
る。
グ方法および凹部を有する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】ＧａＡｓをはじめとする化合物半導体を
用いたヘテロ接合電界効果型トランジスタは、電子移動
度が高いことから、マイクロ波やミリ波帯に用いる電界
効果型半導体装置として、近年、様々な分野で応用され
ている。
用いたヘテロ接合電界効果型トランジスタは、電子移動
度が高いことから、マイクロ波やミリ波帯に用いる電界
効果型半導体装置として、近年、様々な分野で応用され
ている。
【０００３】図５および図６は、電界効果型トランジス
タ（以下、ＦＥＴと呼ぶ）の製造方法の一例を示す模式
的工程断面図である。
タ（以下、ＦＥＴと呼ぶ）の製造方法の一例を示す模式
的工程断面図である。
【０００４】図５（ａ）に示すように、まず、ＧａＡｓ
基板５０上に、アンドープのＧａＡｓバッファ層１１、
アンドープのＩｎ0.2 Ｇａ0.8 Ａｓ層１２、アンドープ
のＡｌ0.22Ｇａ0.78Ａｓ層１３、ｎ−Ａｌ0.22Ｇａ0.78
Ａｓエッチング停止層１４およびｎ−ＧａＡｓキャップ
層１５を順にエピタキシャル成長させる。次に、ｎ−Ｇ
ａＡｓキャップ層１５上の所定領域にフォトレジストを
形成し、酒石酸系エッチャントを用いてエッチングを行
い、メサパターンを形成する。その後、フォトレジスト
を除去する。
基板５０上に、アンドープのＧａＡｓバッファ層１１、
アンドープのＩｎ0.2 Ｇａ0.8 Ａｓ層１２、アンドープ
のＡｌ0.22Ｇａ0.78Ａｓ層１３、ｎ−Ａｌ0.22Ｇａ0.78
Ａｓエッチング停止層１４およびｎ−ＧａＡｓキャップ
層１５を順にエピタキシャル成長させる。次に、ｎ−Ｇ
ａＡｓキャップ層１５上の所定領域にフォトレジストを
形成し、酒石酸系エッチャントを用いてエッチングを行
い、メサパターンを形成する。その後、フォトレジスト
を除去する。
【０００５】続いて、図５（ｂ）に示すように、メサパ
ターンの両側面からそれぞれ上面に至るソース電極形成
領域およびドレイン電極形成領域に開口部を有するフォ
トレジスト２０を形成する。その後、ＡｕＧｅ膜、Ｎｉ
膜およびＡｕ膜を順に蒸着し、リフトオフ法により、フ
ォトレジスト２０上のＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜
をフォトレジスト２０とともに除去し、図５（ｃ）に示
すようなソース電極８およびドレイン電極１０を形成す
る。さらに、ソース電極８およびドレイン電極１０を４
００℃で２分間熱処理し、合金化を行う。
ターンの両側面からそれぞれ上面に至るソース電極形成
領域およびドレイン電極形成領域に開口部を有するフォ
トレジスト２０を形成する。その後、ＡｕＧｅ膜、Ｎｉ
膜およびＡｕ膜を順に蒸着し、リフトオフ法により、フ
ォトレジスト２０上のＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜
をフォトレジスト２０とともに除去し、図５（ｃ）に示
すようなソース電極８およびドレイン電極１０を形成す
る。さらに、ソース電極８およびドレイン電極１０を４
００℃で２分間熱処理し、合金化を行う。
【０００６】さらに、図５（ｄ）に示すように、ｎ−Ｇ
ａＡｓキャップ層１５上のゲート電極形成領域に開口部
を有するフォトレジスト２１を形成する。
ａＡｓキャップ層１５上のゲート電極形成領域に開口部
を有するフォトレジスト２１を形成する。
【０００７】次に、図６（ｅ）に示すように、クエン酸
系エッチャントにより、開口部内のｎ−ＧａＡｓキャッ
プ層１５を、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止
層１４が露出するまでエッチングする。この場合、深さ
方向にエッチングが行われるとともに、横方向にサイド
エッチングが行われる。このようにして、１対のｎ−Ｇ
ａＡｓキャップ層１５ａ，１５ｂを形成し、ｎ−ＧａＡ
ｓキャップ層１５ａとｎ−ＧａＡｓキャップ層１５ｂと
の間に凹部を形成する。
系エッチャントにより、開口部内のｎ−ＧａＡｓキャッ
プ層１５を、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止
層１４が露出するまでエッチングする。この場合、深さ
方向にエッチングが行われるとともに、横方向にサイド
エッチングが行われる。このようにして、１対のｎ−Ｇ
ａＡｓキャップ層１５ａ，１５ｂを形成し、ｎ−ＧａＡ
ｓキャップ層１５ａとｎ−ＧａＡｓキャップ層１５ｂと
の間に凹部を形成する。
【０００８】この後、Ｔｉ膜およびＡｌ膜を順に蒸着
し、リフトオフ法により、フォトレジスト２１上のＴｉ
膜およびＡｌ膜をフォトレジスト２１とともに除去し、
図６（ｆ）に示すようなゲート電極９を形成する。この
場合、フォトレジスト２１の開口部を用いて凹部内の中
心部にゲート電極９がセルフアライン（自己整合的）に
形成される。このようにしてＦＥＴ２００を作製する。
し、リフトオフ法により、フォトレジスト２１上のＴｉ
膜およびＡｌ膜をフォトレジスト２１とともに除去し、
図６（ｆ）に示すようなゲート電極９を形成する。この
場合、フォトレジスト２１の開口部を用いて凹部内の中
心部にゲート電極９がセルフアライン（自己整合的）に
形成される。このようにしてＦＥＴ２００を作製する。
【０００９】上記の図６（ｅ）に示すエッチングにおい
て、開口部からソース電極８へ向かう方向のサイドエッ
チングと、開口部からドレイン電極１０へ向かう方向の
サイドエッチングとは、ほぼ同じ速度で進行する。この
ため、開口部からソース電極８側のサイドエッチング量
Ｓ4 と開口部からドレイン電極１０側のサイドエッチン
グ量Ｓ4 とは等しくなる。
て、開口部からソース電極８へ向かう方向のサイドエッ
チングと、開口部からドレイン電極１０へ向かう方向の
サイドエッチングとは、ほぼ同じ速度で進行する。この
ため、開口部からソース電極８側のサイドエッチング量
Ｓ4 と開口部からドレイン電極１０側のサイドエッチン
グ量Ｓ4 とは等しくなる。
【００１０】したがって、開口部にゲート電極９が形成
されたＦＥＴ２００においては、ソース電極８側のｎ−
ＧａＡｓキャップ層１５ａからゲート電極９までの距離
ｄ4と、ドレイン電極１０側のｎ−ＧａＡｓキャップ層
１５ｂからゲート電極９までの距離ｄ4 とが等しくな
る。このようにＦＥＴ２００は、ゲート電極９に対して
ソース電極８側の寸法およびドレイン電極１０側の寸法
が対称な凹部を有する。
されたＦＥＴ２００においては、ソース電極８側のｎ−
ＧａＡｓキャップ層１５ａからゲート電極９までの距離
ｄ4と、ドレイン電極１０側のｎ−ＧａＡｓキャップ層
１５ｂからゲート電極９までの距離ｄ4 とが等しくな
る。このようにＦＥＴ２００は、ゲート電極９に対して
ソース電極８側の寸法およびドレイン電極１０側の寸法
が対称な凹部を有する。
【００１１】
【発明が解決しようとする課題】上記のＦＥＴ２００が
高い相互コンダクタンスを有するためには、ソース電極
８側のｎ−ＧａＡｓキャップ層１５ａからゲート電極９
までの距離ｄ4 を小さくする必要がある。一方、ＦＥＴ
２００が高いゲート耐圧特性を有するためには、ドレイ
ン電極１０側のｎ−ＧａＡｓキャップ層１５ｂからゲー
ト電極９までの距離ｄ4 を大きくする必要がある。
高い相互コンダクタンスを有するためには、ソース電極
８側のｎ−ＧａＡｓキャップ層１５ａからゲート電極９
までの距離ｄ4 を小さくする必要がある。一方、ＦＥＴ
２００が高いゲート耐圧特性を有するためには、ドレイ
ン電極１０側のｎ−ＧａＡｓキャップ層１５ｂからゲー
ト電極９までの距離ｄ4 を大きくする必要がある。
【００１２】以上の点から、高い相互コンダクタンスを
有しかつ高いゲート耐圧特性を有するＦＥＴを作製する
ためには、ソース電極８側のｎ−ＧａＡｓキャップ層１
５ａからゲート電極９までの距離ｄ4 を小さくするとと
もに、ドレイン電極１０側のｎ−ＧａＡｓキャップ層１
５ｂからゲート電極９までの距離ｄ4 を大きくする必要
がある。したがって、この場合のＦＥＴは、ゲート電極
９に対してソース電極８側の寸法およびドレイン電極１
０側の寸法が非対称な凹部を有する。
有しかつ高いゲート耐圧特性を有するＦＥＴを作製する
ためには、ソース電極８側のｎ−ＧａＡｓキャップ層１
５ａからゲート電極９までの距離ｄ4 を小さくするとと
もに、ドレイン電極１０側のｎ−ＧａＡｓキャップ層１
５ｂからゲート電極９までの距離ｄ4 を大きくする必要
がある。したがって、この場合のＦＥＴは、ゲート電極
９に対してソース電極８側の寸法およびドレイン電極１
０側の寸法が非対称な凹部を有する。
【００１３】ゲート電極９に関して非対称な凹部を有す
るＦＥＴを製造するためには、フォトレジスト２２の開
口部を用いて凹部内にゲート電極９を自己整合的に形成
することができない。この場合、例えば、図６（ｅ）に
示すエッチングにより凹部を形成した後、フォトレジス
ト２１を除去し、さらに、ソース電極８に近い凹部内の
ゲート電極形成領域上に開口部を有するフォトレジスト
を形成し、ゲート電極９を形成する必要がある。
るＦＥＴを製造するためには、フォトレジスト２２の開
口部を用いて凹部内にゲート電極９を自己整合的に形成
することができない。この場合、例えば、図６（ｅ）に
示すエッチングにより凹部を形成した後、フォトレジス
ト２１を除去し、さらに、ソース電極８に近い凹部内の
ゲート電極形成領域上に開口部を有するフォトレジスト
を形成し、ゲート電極９を形成する必要がある。
【００１４】このように、ゲート電極９の形成のための
フォトレジストを形成する工程がさらに必要となるの
で、ＦＥＴの工程数が増加する。また、凹部を形成する
ためのフォトレジスト２１とは別のフォトレジストを用
いて凹部内の所定位置にゲート電極９を形成するため、
凹部内でのゲート電極９の位置にばらつきが生じやす
い。
フォトレジストを形成する工程がさらに必要となるの
で、ＦＥＴの工程数が増加する。また、凹部を形成する
ためのフォトレジスト２１とは別のフォトレジストを用
いて凹部内の所定位置にゲート電極９を形成するため、
凹部内でのゲート電極９の位置にばらつきが生じやす
い。
【００１５】本発明の目的は、半導体を任意の形状に容
易にエッチングすることが可能な半導体のエッチング方
法を提供することである。
易にエッチングすることが可能な半導体のエッチング方
法を提供することである。
【００１６】本発明の他の目的は、非対称な構造の凹部
を有する半導体装置を容易に製造することが可能な半導
体装置の製造方法を提供することである。
を有する半導体装置を容易に製造することが可能な半導
体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段および発明の効果】第１の
発明に係る半導体のエッチング方法は、エッチャントを
用いて半導体をエッチングする方法であって、半導体の
第１の領域上に第１の開口部を有するマスクパターンを
形成するとともに第１の領域と異なる第２の領域上に半
導体とエッチャントとの間の電荷の経路を設けるもので
ある。
発明に係る半導体のエッチング方法は、エッチャントを
用いて半導体をエッチングする方法であって、半導体の
第１の領域上に第１の開口部を有するマスクパターンを
形成するとともに第１の領域と異なる第２の領域上に半
導体とエッチャントとの間の電荷の経路を設けるもので
ある。
【００１８】本発明に係る半導体のエッチング方法によ
れば、エッチャントを用いたエッチングにより、半導体
の第１の領域がエッチングされる。この場合、半導体の
第２の領域に半導体とエッチャントとの間の電荷の経路
を形成することにより、エッチャントと半導体との間の
電荷の授受が促進され、半導体の第１の領域から第２の
領域に向かう方向においてエッチングが促進される。そ
れにより、第１の領域から第２の領域に向かう方向にお
けるエッチングの量を他の方向におけるエッチングの量
に比べて大きくすることが可能となる。したがって、第
２の領域を任意に設定することにより、半導体を容易に
任意の形状にエッチングすることができる。
れば、エッチャントを用いたエッチングにより、半導体
の第１の領域がエッチングされる。この場合、半導体の
第２の領域に半導体とエッチャントとの間の電荷の経路
を形成することにより、エッチャントと半導体との間の
電荷の授受が促進され、半導体の第１の領域から第２の
領域に向かう方向においてエッチングが促進される。そ
れにより、第１の領域から第２の領域に向かう方向にお
けるエッチングの量を他の方向におけるエッチングの量
に比べて大きくすることが可能となる。したがって、第
２の領域を任意に設定することにより、半導体を容易に
任意の形状にエッチングすることができる。
【００１９】第１の領域から半導体のエッチングを促進
すべき方向に電荷の経路を設けることが好ましい。これ
により、第１の領域から所望の方向にエッチングを促進
することが可能となり、所望のエッチング形状が得られ
る。
すべき方向に電荷の経路を設けることが好ましい。これ
により、第１の領域から所望の方向にエッチングを促進
することが可能となり、所望のエッチング形状が得られ
る。
【００２０】また、電荷の経路の伝導率を調整すること
により第１の領域からの半導体のエッチング量を制御し
てもよい。この場合、電荷の経路の伝導率を調整するこ
とにより、エッチャントと半導体との間の電荷の授受の
程度を調整することが可能となる。それにより、第１の
領域からの半導体のエッチングの量を制御することが可
能となり、所望のエッチング形状が得られる。
により第１の領域からの半導体のエッチング量を制御し
てもよい。この場合、電荷の経路の伝導率を調整するこ
とにより、エッチャントと半導体との間の電荷の授受の
程度を調整することが可能となる。それにより、第１の
領域からの半導体のエッチングの量を制御することが可
能となり、所望のエッチング形状が得られる。
【００２１】半導体の第２の領域上に導電層を形成し、
導電層を覆うようにマスクパターンを形成するとともに
導電層上のマスクパターンに第２の開口部を形成するこ
とにより電荷の経路を形成してもよい。この場合、導電
層上のマスクパターンに第２の開口部を形成することに
より、第２の開口部および導電層を通してエッチャント
と半導体との間に電荷の経路を形成することが可能とな
る。それにより、第１の領域から第２の領域へ向かう方
向において半導体のエッチングが促進される。
導電層を覆うようにマスクパターンを形成するとともに
導電層上のマスクパターンに第２の開口部を形成するこ
とにより電荷の経路を形成してもよい。この場合、導電
層上のマスクパターンに第２の開口部を形成することに
より、第２の開口部および導電層を通してエッチャント
と半導体との間に電荷の経路を形成することが可能とな
る。それにより、第１の領域から第２の領域へ向かう方
向において半導体のエッチングが促進される。
【００２２】また、第２の開口部の面積を調整すること
により半導体のエッチング量を制御してもよい。この場
合、マスクパターンの第２の開口部の面積を調整するこ
とにより、第２の開口部内でエッチャントに接する導電
層の面積を調整することができる。それにより、エッチ
ャントと半導体との間の電荷の経路の伝導率を調整し、
第１の領域から第２の領域に向かう方向における半導体
のエッチングの量を制御することが可能となる。
により半導体のエッチング量を制御してもよい。この場
合、マスクパターンの第２の開口部の面積を調整するこ
とにより、第２の開口部内でエッチャントに接する導電
層の面積を調整することができる。それにより、エッチ
ャントと半導体との間の電荷の経路の伝導率を調整し、
第１の領域から第２の領域に向かう方向における半導体
のエッチングの量を制御することが可能となる。
【００２３】第２の発明に係る半導体装置の製造方法
は、第１の半導体層および第２の半導体層を順に形成す
る工程と、第２の半導体層の所定領域上に導電層を形成
する工程と、第２の半導体層上の導電層を除く所定領域
に第１の開口部を有しかつ導電層上に第２の開口部を有
するマスクパターンを第２の半導体層上および導電層上
に形成する工程と、エッチャントにより、マスクパター
ンの第１の開口部を通して第２の半導体層を深さ方向お
よび横方向に所定量エッチングすることにより第２の半
導体層に凹部を形成するとともに第１の半導体層を露出
させる工程とを備えたものである。
は、第１の半導体層および第２の半導体層を順に形成す
る工程と、第２の半導体層の所定領域上に導電層を形成
する工程と、第２の半導体層上の導電層を除く所定領域
に第１の開口部を有しかつ導電層上に第２の開口部を有
するマスクパターンを第２の半導体層上および導電層上
に形成する工程と、エッチャントにより、マスクパター
ンの第１の開口部を通して第２の半導体層を深さ方向お
よび横方向に所定量エッチングすることにより第２の半
導体層に凹部を形成するとともに第１の半導体層を露出
させる工程とを備えたものである。
【００２４】本発明に係る半導体装置の製造方法におい
ては、導電層上に第２の開口部を有するマスクパターン
を形成することにより、第２の開口部および導電層を通
してエッチャントと第２の半導体層との間に電荷の経路
が形成される。この状態でエッチャントによりマスクパ
ターンの第１の開口部を通して第２の半導体層を深さ方
向および両横方向にエッチングし、第１の開口部よりも
大きな寸法を有する凹部を形成して第１の半導体層を露
出させる。
ては、導電層上に第２の開口部を有するマスクパターン
を形成することにより、第２の開口部および導電層を通
してエッチャントと第２の半導体層との間に電荷の経路
が形成される。この状態でエッチャントによりマスクパ
ターンの第１の開口部を通して第２の半導体層を深さ方
向および両横方向にエッチングし、第１の開口部よりも
大きな寸法を有する凹部を形成して第１の半導体層を露
出させる。
【００２５】上記のエッチングの際、電荷の経路が形成
された第２の開口部内においては、エッチャントと第２
の半導体層との間の電荷の授受が促進される。このた
め、第２の半導体層において第２の開口部に向かう横方
向のエッチングの量が、他の方向における第２の半導体
層の横方向のエッチングの量に比べて大きくなる。した
がって、第１の開口部に対して非対称な構造を有する凹
部を一工程で容易に形成することが可能となる。その結
果、エッチング時間の短縮化が図られる。
された第２の開口部内においては、エッチャントと第２
の半導体層との間の電荷の授受が促進される。このた
め、第２の半導体層において第２の開口部に向かう横方
向のエッチングの量が、他の方向における第２の半導体
層の横方向のエッチングの量に比べて大きくなる。した
がって、第１の開口部に対して非対称な構造を有する凹
部を一工程で容易に形成することが可能となる。その結
果、エッチング時間の短縮化が図られる。
【００２６】また、マスクパターンの第２の開口部の面
積により凹部内の第２の半導体層の横方向のエッチング
量を制御することが好ましい。
積により凹部内の第２の半導体層の横方向のエッチング
量を制御することが好ましい。
【００２７】この場合、第２の開口部の面積を調整する
ことにより、第２の開口部内でエッチャントに接する導
電層の面積を調整することができる。それにより、エッ
チャントと第２の半導体層との間の電荷の経路の伝導率
を調整し、第２の半導体層において第２の開口部に向か
う横方向のエッチングの量を正確にかつ容易に制御する
ことが可能となる。
ことにより、第２の開口部内でエッチャントに接する導
電層の面積を調整することができる。それにより、エッ
チャントと第２の半導体層との間の電荷の経路の伝導率
を調整し、第２の半導体層において第２の開口部に向か
う横方向のエッチングの量を正確にかつ容易に制御する
ことが可能となる。
【００２８】マスクパターンの第１の開口部下の凹部内
で露出した第１の半導体層上にゲート電極を形成する工
程をさらに備えてもよい。この場合、マスクパターンの
第１の開口部を用いて、凹部の中心部からずれた位置に
ゲート電極を自己整合的に形成することが可能となる。
それにより、工程数が削減されるとともに、ゲート電極
を凹部内の所定位置に高精度に形成することができる。
したがって、製造コストおよび製造時間が低減され、か
つ歩留りが向上する。
で露出した第１の半導体層上にゲート電極を形成する工
程をさらに備えてもよい。この場合、マスクパターンの
第１の開口部を用いて、凹部の中心部からずれた位置に
ゲート電極を自己整合的に形成することが可能となる。
それにより、工程数が削減されるとともに、ゲート電極
を凹部内の所定位置に高精度に形成することができる。
したがって、製造コストおよび製造時間が低減され、か
つ歩留りが向上する。
【００２９】さらに、導電層は、第２の半導体層上に間
隔を隔てて形成された１対のオーミック電極であり、少
なくとも１つのオーミック電極上にマスクパターンの第
２の開口部を形成してもよい。
隔を隔てて形成された１対のオーミック電極であり、少
なくとも１つのオーミック電極上にマスクパターンの第
２の開口部を形成してもよい。
【００３０】一方のオーミック電極上に第２の開口部を
形成した場合には、一方のオーミック電極上に電荷の経
路が形成されるので、第１の開口部から一方のオーミッ
ク電極に向かう横方向のエッチングを促進することがで
きる。それにより、ゲート電極から一方のオーミック電
極側の第２の半導体層の端部までの距離をゲート電極か
ら他方のオーミック電極側の第２の半導体層の端部まで
の距離に比べて大きくすることができる。その結果、高
いゲート耐圧特性を有しかつ高い相互コンダクタンスを
有する電界効果型半導体装置が実現される。
形成した場合には、一方のオーミック電極上に電荷の経
路が形成されるので、第１の開口部から一方のオーミッ
ク電極に向かう横方向のエッチングを促進することがで
きる。それにより、ゲート電極から一方のオーミック電
極側の第２の半導体層の端部までの距離をゲート電極か
ら他方のオーミック電極側の第２の半導体層の端部まで
の距離に比べて大きくすることができる。その結果、高
いゲート耐圧特性を有しかつ高い相互コンダクタンスを
有する電界効果型半導体装置が実現される。
【００３１】また、１対のオーミック電極の各々の上に
第２の開口部を形成すると、ゲート電極に対して対称な
凹部を有する電界効果型半導体装置を作製することが可
能となる。このような電界効果型半導体装置において
は、ゲート電極から両方のオーミック電極側の第２の半
導体層の端部までの距離が等しくなる。この場合、凹部
を形成する際のエッチング時間を短くすることが可能と
なる。
第２の開口部を形成すると、ゲート電極に対して対称な
凹部を有する電界効果型半導体装置を作製することが可
能となる。このような電界効果型半導体装置において
は、ゲート電極から両方のオーミック電極側の第２の半
導体層の端部までの距離が等しくなる。この場合、凹部
を形成する際のエッチング時間を短くすることが可能と
なる。
【００３２】第１および第２の半導体層を構成する材料
がＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＰ、Ｉｎ
ＧａＡｓおよびＡｌＩｎＡｓからなる材料群のうちのい
ずれか２つの材料であってもよい。
がＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＰ、Ｉｎ
ＧａＡｓおよびＡｌＩｎＡｓからなる材料群のうちのい
ずれか２つの材料であってもよい。
【００３３】この場合、上記の材料群のうち、エッチン
グレートの異なる２つの材料により第１および第２の半
導体層が構成される。エッチングレートの異なる２つの
材料のうち、エッチングレートの小さな材料により第１
の半導体層が構成され、エッチングレートの大きな材料
により第２の半導体層が構成される。それにより、第２
の半導体層のエッチングの際に、第１の半導体層をエッ
チング停止層として利用することが可能となり、第２の
半導体層の選択エッチングが可能となる。
グレートの異なる２つの材料により第１および第２の半
導体層が構成される。エッチングレートの異なる２つの
材料のうち、エッチングレートの小さな材料により第１
の半導体層が構成され、エッチングレートの大きな材料
により第２の半導体層が構成される。それにより、第２
の半導体層のエッチングの際に、第１の半導体層をエッ
チング停止層として利用することが可能となり、第２の
半導体層の選択エッチングが可能となる。
【００３４】特に、第１および第２の半導体層を構成す
る材料の組み合わせがＧａＡｓとＡｌＧａＡｓ、ＧａＡ
ｓとＩｎＧａＰ、ＩｎＧａＡｓとＡｌＩｎＡｓまたはＩ
ｎＧａＡｓとＩｎＰであってもよい。
る材料の組み合わせがＧａＡｓとＡｌＧａＡｓ、ＧａＡ
ｓとＩｎＧａＰ、ＩｎＧａＡｓとＡｌＩｎＡｓまたはＩ
ｎＧａＡｓとＩｎＰであってもよい。
【００３５】このような材料の組み合わせにより構成さ
れる第１および第２の半導体層においては、エッチング
レートの差が大きい。したがって、第２の半導体層と第
１の半導体層とのエッチング選択比が大きくなるため、
第２の半導体層を精度良く選択エッチングすることが可
能となる。
れる第１および第２の半導体層においては、エッチング
レートの差が大きい。したがって、第２の半導体層と第
１の半導体層とのエッチング選択比が大きくなるため、
第２の半導体層を精度良く選択エッチングすることが可
能となる。
【００３６】
【発明の実施の形態】図１〜図３は、本発明に係る半導
体装置の製造方法の一例を示す模式的工程断面図であ
る。
体装置の製造方法の一例を示す模式的工程断面図であ
る。
【００３７】図１（ａ）に示すように、まずＧａＡｓ基
板５０上に、厚さ８００ｎｍのアンドープのＧａＡｓバ
ッファ層１、厚さ１０ｎｍのアンドープのＩｎ0.2 Ｇａ
0.8Ａｓ層２、厚さ２ｎｍのアンドープのＡｌ0.22Ｇａ
0.78Ａｓ層３、厚さ３５ｎｍのｎ−Ａｌ0.22Ｇａ0.78Ａ
ｓエッチング停止層４および厚さ８０ｎｍのｎ−ＧａＡ
ｓキャップ層５を、順にエピタキシャル成長させる。な
お、この場合のｎ型ドーパントにはＳｉを用いている。
ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層４の電子濃
度は２×１０18ｃｍ-3であり、ｎ−ＧａＡｓキャップ層
５の電子濃度は３×１０18ｃｍ-3である。
板５０上に、厚さ８００ｎｍのアンドープのＧａＡｓバ
ッファ層１、厚さ１０ｎｍのアンドープのＩｎ0.2 Ｇａ
0.8Ａｓ層２、厚さ２ｎｍのアンドープのＡｌ0.22Ｇａ
0.78Ａｓ層３、厚さ３５ｎｍのｎ−Ａｌ0.22Ｇａ0.78Ａ
ｓエッチング停止層４および厚さ８０ｎｍのｎ−ＧａＡ
ｓキャップ層５を、順にエピタキシャル成長させる。な
お、この場合のｎ型ドーパントにはＳｉを用いている。
ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層４の電子濃
度は２×１０18ｃｍ-3であり、ｎ−ＧａＡｓキャップ層
５の電子濃度は３×１０18ｃｍ-3である。
【００３８】次に、図１（ｂ）に示すように、ｎ−Ｇａ
Ａｓキャップ層５の所定領域上にフォトレジスト１９を
形成し、酒石酸系エッチャントにより、ｎ−ＧａＡｓキ
ャップ層５、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止
層４、ｎ−Ａｌ0.22Ｇａ0.78Ａｓ層３、Ｉｎ0.2 Ｇａ
0.8 Ａｓ層２およびＧａＡｓバッファ層１の一部をエッ
チングする。この後、フォトレジスト１９を除去し、図
１（ｃ）に示すようなメサパターン（台形状パターン）
を有する素子領域を形成する。
Ａｓキャップ層５の所定領域上にフォトレジスト１９を
形成し、酒石酸系エッチャントにより、ｎ−ＧａＡｓキ
ャップ層５、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止
層４、ｎ−Ａｌ0.22Ｇａ0.78Ａｓ層３、Ｉｎ0.2 Ｇａ
0.8 Ａｓ層２およびＧａＡｓバッファ層１の一部をエッ
チングする。この後、フォトレジスト１９を除去し、図
１（ｃ）に示すようなメサパターン（台形状パターン）
を有する素子領域を形成する。
【００３９】続いて、図２（ｄ）に示すように、プラズ
マＣＶＤ法により、素子領域の上面にＳｉＮ膜３０を堆
積する。その後、メサパターンの両側面からそれぞれ上
面に至るソース電極形成領域およびドレイン電極形成領
域に開口部を有するフォトレジスト２０をＳｉＮ膜３０
上に形成する。さらに、フォトレジスト２０の開口部下
のＳｉＮ膜３０を、ＣＦ4 およびＯ2 を用いた反応性イ
オンエッチング法（ＲＩＥ法）によりエッチングする。
マＣＶＤ法により、素子領域の上面にＳｉＮ膜３０を堆
積する。その後、メサパターンの両側面からそれぞれ上
面に至るソース電極形成領域およびドレイン電極形成領
域に開口部を有するフォトレジスト２０をＳｉＮ膜３０
上に形成する。さらに、フォトレジスト２０の開口部下
のＳｉＮ膜３０を、ＣＦ4 およびＯ2 を用いた反応性イ
オンエッチング法（ＲＩＥ法）によりエッチングする。
【００４０】続いて、ＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜
を順に蒸着し、リフトオフ法により、フォトレジスト２
０上のＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜をフォトレジス
ト２０とともに除去し、図２（ｅ）に示すようなソース
電極８およびドレイン電極１０を形成する。さらに、４
００℃で２分間熱処理し、合金化を行う。
を順に蒸着し、リフトオフ法により、フォトレジスト２
０上のＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜をフォトレジス
ト２０とともに除去し、図２（ｅ）に示すようなソース
電極８およびドレイン電極１０を形成する。さらに、４
００℃で２分間熱処理し、合金化を行う。
【００４１】次に、図２（ｆ）に示すように、ＳｉＮ膜
３０上のゲート電極形成領域およびドレイン電極１０の
所定領域上にそれぞれ開口部４０，４１を有するフォト
レジスト２２を形成する。本例では、フォトレジスト２
２のドレイン電極１０上の開口部４１の面積を１０００
μｍ2 とする。
３０上のゲート電極形成領域およびドレイン電極１０の
所定領域上にそれぞれ開口部４０，４１を有するフォト
レジスト２２を形成する。本例では、フォトレジスト２
２のドレイン電極１０上の開口部４１の面積を１０００
μｍ2 とする。
【００４２】続いて、図３（ｇ）に示すように、ＣＦ4
およびＯ2 を用いたＲＩＥ法（反応性イオンエッチング
法）により、開口部４０内のＳｉＮ膜３０をｎ−ＧａＡ
ｓキャップ層５が露出するまでエッチングする。
およびＯ2 を用いたＲＩＥ法（反応性イオンエッチング
法）により、開口部４０内のＳｉＮ膜３０をｎ−ＧａＡ
ｓキャップ層５が露出するまでエッチングする。
【００４３】さらに、図３（ｈ）に示すように、クエン
酸系エッチャント（クエン酸：過酸化水素水＝５：２）
により、開口部４０内のｎ−ＧａＡｓキャップ層５をｎ
−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層４が露出する
まで深さ方向にエッチングするとともに横方向にサイド
エッチングする。このようなエッチングは、エッチャン
トとｎ−ＧａＡｓキャップ層５との電気化学反応、すな
わちエッチャントとｎ−ＧａＡｓキャップ層５との電荷
の授受により進行する。
酸系エッチャント（クエン酸：過酸化水素水＝５：２）
により、開口部４０内のｎ−ＧａＡｓキャップ層５をｎ
−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層４が露出する
まで深さ方向にエッチングするとともに横方向にサイド
エッチングする。このようなエッチングは、エッチャン
トとｎ−ＧａＡｓキャップ層５との電気化学反応、すな
わちエッチャントとｎ−ＧａＡｓキャップ層５との電荷
の授受により進行する。
【００４４】上記のようにドレイン電極１０上に開口部
４１を形成することにより、導電層であるドレイン電極
１０を介して開口部４１内のエッチャントとｎ−ＧａＡ
ｓキャップ層５との間に電荷の経路が形成される。この
場合、開口部４０内においてエッチャントとｎ−ＧａＡ
ｓキャップ層５との間で電荷の授受が行われるととも
に、開口部４１内においてもドレイン電極１０を介して
エッチャントとｎ−ＧａＡｓキャップ層５との間で電荷
の授受が行われる。それにより、エッチャントとｎ−Ｇ
ａＡｓキャップ層５との間の電荷の授受が促進される。
したがって、ｎ−ＧａＡｓキャップ層５において開口部
４０からドレイン電極１０へ向かう方向のサイドエッチ
ングの速度が大きくなり、サイドエッチングが促進され
る。
４１を形成することにより、導電層であるドレイン電極
１０を介して開口部４１内のエッチャントとｎ−ＧａＡ
ｓキャップ層５との間に電荷の経路が形成される。この
場合、開口部４０内においてエッチャントとｎ−ＧａＡ
ｓキャップ層５との間で電荷の授受が行われるととも
に、開口部４１内においてもドレイン電極１０を介して
エッチャントとｎ−ＧａＡｓキャップ層５との間で電荷
の授受が行われる。それにより、エッチャントとｎ−Ｇ
ａＡｓキャップ層５との間の電荷の授受が促進される。
したがって、ｎ−ＧａＡｓキャップ層５において開口部
４０からドレイン電極１０へ向かう方向のサイドエッチ
ングの速度が大きくなり、サイドエッチングが促進され
る。
【００４５】一方、ソース電極８上のフォトレジスト２
２には開口部が形成されていないため、ソース電極８側
のｎ−ＧａＡｓキャップ層５には上記のような電荷の経
路が形成されない。したがって、開口部４０からソース
電極８へ向かう方向のサイドエッチングの速度は、開口
部４０からドレイン電極１０へ向かう方向のサイドエッ
チングの速度よりも小さくなる。
２には開口部が形成されていないため、ソース電極８側
のｎ−ＧａＡｓキャップ層５には上記のような電荷の経
路が形成されない。したがって、開口部４０からソース
電極８へ向かう方向のサイドエッチングの速度は、開口
部４０からドレイン電極１０へ向かう方向のサイドエッ
チングの速度よりも小さくなる。
【００４６】このように、ドレイン電極１０上のフォト
レジスト２２に開口部４１を形成することにより、ドレ
イン電極１０側のｎ−ＧａＡｓキャップ層５のサイドエ
ッチングの速度をソース電極８側のｎ−ＧａＡｓキャッ
プ層５側のサイドエッチングの速度よりも大きくし、ド
レイン電極１０側のサイドエッチング量Ｓ2 をソース電
極８側のサイドエッチング量Ｓ1 よりも大きくする。本
例の場合、ソース電極８側のサイドエッチング量Ｓ1 は
１００ｎｍであり、ドレイン電極１０側のサイドエッチ
ング量Ｓ2 は３００ｎｍである。
レジスト２２に開口部４１を形成することにより、ドレ
イン電極１０側のｎ−ＧａＡｓキャップ層５のサイドエ
ッチングの速度をソース電極８側のｎ−ＧａＡｓキャッ
プ層５側のサイドエッチングの速度よりも大きくし、ド
レイン電極１０側のサイドエッチング量Ｓ2 をソース電
極８側のサイドエッチング量Ｓ1 よりも大きくする。本
例の場合、ソース電極８側のサイドエッチング量Ｓ1 は
１００ｎｍであり、ドレイン電極１０側のサイドエッチ
ング量Ｓ2 は３００ｎｍである。
【００４７】上記のエッチングにおいては、ｎ−Ａｌ
0.22Ｇａ0.78Ａｓエッチング停止層４が露出するまでｎ
−ＧａＡｓキャップ層５のエッチングを行う。この場合
のエッチング時間は３０秒間である。
0.22Ｇａ0.78Ａｓエッチング停止層４が露出するまでｎ
−ＧａＡｓキャップ層５のエッチングを行う。この場合
のエッチング時間は３０秒間である。
【００４８】ｎ−ＧａＡｓキャップ層５とｎ−Ａｌ0.22
Ｇａ0.78Ａｓエッチング停止層４とでは、エッチングレ
ートが異なり、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停
止層４の方が、ｎ−ＧａＡｓキャップ層５よりもエッチ
ングレートが小さい。したがって、ｎ−ＧａＡｓキャッ
プ層５とｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層４
とのエッチング選択比は大きく、１００程度である。こ
のことから、開口部４０内のｎ−ＧａＡｓキャップ層５
のエッチングにおいては、ｎ−Ａｌ0.22Ｇａ0. 78Ａｓエ
ッチング停止層４よりもエッチングレートの大きなｎ−
ＧａＡｓキャップ層５を選択的にエッチングし、エッチ
ングレートの小さなｎ−Ａｌ0.22Ｇａ0. 78Ａｓエッチン
グ停止層４が露出した時点でエッチングを停止する。そ
れにより、エッチングの深さを正確に制御することがで
きる。
Ｇａ0.78Ａｓエッチング停止層４とでは、エッチングレ
ートが異なり、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停
止層４の方が、ｎ−ＧａＡｓキャップ層５よりもエッチ
ングレートが小さい。したがって、ｎ−ＧａＡｓキャッ
プ層５とｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層４
とのエッチング選択比は大きく、１００程度である。こ
のことから、開口部４０内のｎ−ＧａＡｓキャップ層５
のエッチングにおいては、ｎ−Ａｌ0.22Ｇａ0. 78Ａｓエ
ッチング停止層４よりもエッチングレートの大きなｎ−
ＧａＡｓキャップ層５を選択的にエッチングし、エッチ
ングレートの小さなｎ−Ａｌ0.22Ｇａ0. 78Ａｓエッチン
グ停止層４が露出した時点でエッチングを停止する。そ
れにより、エッチングの深さを正確に制御することがで
きる。
【００４９】上記のエッチングにより、図３（ｈ）に示
すように、１対のｎ−ＧａＡｓキャップ層５ａ，５ｂを
形成し、ｎ−ＧａＡｓキャップ層５ａとｎ−ＧａＡｓキ
ャップ層５ｂとの間に凹部を形成する。
すように、１対のｎ−ＧａＡｓキャップ層５ａ，５ｂを
形成し、ｎ−ＧａＡｓキャップ層５ａとｎ−ＧａＡｓキ
ャップ層５ｂとの間に凹部を形成する。
【００５０】最後に、Ｔｉ膜、Ｐｔ膜およびＡｕ膜を順
に蒸着し、リフトオフ法により、フォトレジスト２２上
のＴｉ膜、Ｐｔ膜およびＡｕ膜をフォトレジスト２２と
ともに除去する。このようにして、図３（ｉ）に示すよ
うに、凹部内で露出した開口部４０下のｎ−Ａｌ0.22Ｇ
ａ0.78Ａｓエッチング停止層４上に、ゲート長ｄ3 が
０．５μｍのゲート電極９を形成する。なお、このとき
ドレイン電極１０上の開口部４１の領域には、ゲート電
極９と同じ材料からなる金属膜９１が形成される。
に蒸着し、リフトオフ法により、フォトレジスト２２上
のＴｉ膜、Ｐｔ膜およびＡｕ膜をフォトレジスト２２と
ともに除去する。このようにして、図３（ｉ）に示すよ
うに、凹部内で露出した開口部４０下のｎ−Ａｌ0.22Ｇ
ａ0.78Ａｓエッチング停止層４上に、ゲート長ｄ3 が
０．５μｍのゲート電極９を形成する。なお、このとき
ドレイン電極１０上の開口部４１の領域には、ゲート電
極９と同じ材料からなる金属膜９１が形成される。
【００５１】以上のようにして作製した図３（ｉ）に示
すＦＥＴ１００において、ソース電極８側のｎ−ＧａＡ
ｓキャップ層５ａとゲート電極９との距離ｄ1 は１００
ｎｍであり、ドレイン電極１０側のｎ−ＧａＡｓキャッ
プ層５ｂとゲート電極９との距離ｄ2 は３００ｎｍであ
る。このように、ＦＥＴ１００の凹部は、ゲート電極９
に対してソース電極８側の寸法およびドレイン電極１０
側の寸法が非対称な構造を有する。このように、ＦＥＴ
１００においては、ソース電極８側のｎ−ＧａＡｓキャ
ップ層５ａとゲート電極９との距離ｄ1 が短いため、高
い相互コンダクタンスを有するとともに、ドレイン電極
１０側のｎ−ＧａＡｓキャップ層５ｂとゲート電極９と
の距離ｄ2 が大きいため、良好なゲート耐圧特性を有す
る。
すＦＥＴ１００において、ソース電極８側のｎ−ＧａＡ
ｓキャップ層５ａとゲート電極９との距離ｄ1 は１００
ｎｍであり、ドレイン電極１０側のｎ−ＧａＡｓキャッ
プ層５ｂとゲート電極９との距離ｄ2 は３００ｎｍであ
る。このように、ＦＥＴ１００の凹部は、ゲート電極９
に対してソース電極８側の寸法およびドレイン電極１０
側の寸法が非対称な構造を有する。このように、ＦＥＴ
１００においては、ソース電極８側のｎ−ＧａＡｓキャ
ップ層５ａとゲート電極９との距離ｄ1 が短いため、高
い相互コンダクタンスを有するとともに、ドレイン電極
１０側のｎ−ＧａＡｓキャップ層５ｂとゲート電極９と
の距離ｄ2 が大きいため、良好なゲート耐圧特性を有す
る。
【００５２】上記のＦＥＴの製造方法においては、ｎ−
ＧａＡｓキャップ層５にフォトレジスト２２の開口部４
０に対して非対称な凹部を一工程で形成することができ
るため、工程数が削減され、製造時間が短縮される。ま
た、フォトレジスト２２の開口部４０を用いてゲート電
極９を凹部内の中心部からずれた位置に自己整合的に形
成することができるため、歩留りが向上する。
ＧａＡｓキャップ層５にフォトレジスト２２の開口部４
０に対して非対称な凹部を一工程で形成することができ
るため、工程数が削減され、製造時間が短縮される。ま
た、フォトレジスト２２の開口部４０を用いてゲート電
極９を凹部内の中心部からずれた位置に自己整合的に形
成することができるため、歩留りが向上する。
【００５３】また、ドレイン電極１０上の開口部４１の
面積を調整することにより、ドレイン電極１０側のｎ−
ＧａＡｓキャップ層５のサイドエッチング量Ｓ2 を精度
よく制御することが可能となり、ｎ−ＧａＡｓキャップ
層５ｂからゲート電極９までの距離ｄ2 を精度よく制御
することが可能となる。それにより、制御性が高くかつ
均一な素子特性を有するＦＥＴ１００を製造することが
できる。
面積を調整することにより、ドレイン電極１０側のｎ−
ＧａＡｓキャップ層５のサイドエッチング量Ｓ2 を精度
よく制御することが可能となり、ｎ−ＧａＡｓキャップ
層５ｂからゲート電極９までの距離ｄ2 を精度よく制御
することが可能となる。それにより、制御性が高くかつ
均一な素子特性を有するＦＥＴ１００を製造することが
できる。
【００５４】図４は、ドレイン電極１０上の開口部４１
の面積とｎ−ＧａＡｓキャップ層５のサイドエッチング
量Ｓ2 との関係を示す図である。なお、図４はエッチン
グ時間が３０秒の場合について示している。
の面積とｎ−ＧａＡｓキャップ層５のサイドエッチング
量Ｓ2 との関係を示す図である。なお、図４はエッチン
グ時間が３０秒の場合について示している。
【００５５】図４に示すように、開口部４１の面積を大
きくすることにより、ｎ−ＧａＡｓキャップ層５のサイ
ドエッチング量Ｓ2 が大きくなる。これは、開口部４１
の面積を大きくすることにより、ドレイン電極１０を介
してエッチャントとｎ−ＧａＡｓキャップ層５との間に
形成される電荷の経路の伝導率が高くなるためと考えら
れる。それにより、エッチャントとｎ−ＧａＡｓキャッ
プ層５とにおける電荷の授受が容易になり、開口部４１
からドレイン電極１０へ向かう方向のサイドエッチング
が促進されると考えられる。このように、開口部４１の
面積を調整することにより、サイドエッチング量Ｓ2 を
制御することが可能となる。
きくすることにより、ｎ−ＧａＡｓキャップ層５のサイ
ドエッチング量Ｓ2 が大きくなる。これは、開口部４１
の面積を大きくすることにより、ドレイン電極１０を介
してエッチャントとｎ−ＧａＡｓキャップ層５との間に
形成される電荷の経路の伝導率が高くなるためと考えら
れる。それにより、エッチャントとｎ−ＧａＡｓキャッ
プ層５とにおける電荷の授受が容易になり、開口部４１
からドレイン電極１０へ向かう方向のサイドエッチング
が促進されると考えられる。このように、開口部４１の
面積を調整することにより、サイドエッチング量Ｓ2 を
制御することが可能となる。
【００５６】なお、図４はエッチング時間が３０秒の場
合について示しているが、エッチング時間が長くなるに
伴い、ドレイン電極１０側のｎ−ＧａＡｓキャップ層５
のサイドエッチング量Ｓ2 も大きくなる。前述のように
ｎ−ＧａＡｓキャップ層５およびｎ−Ａｌ0.22Ｇａ0.78
Ａｓエッチング停止層４におけるエッチング選択比が大
きいため、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層
４はエッチングされにくい。それにより、サイドエッチ
ングの許容時間が長くなる。したがって、所望の形状の
凹部を効果的に形成することが可能となる。
合について示しているが、エッチング時間が長くなるに
伴い、ドレイン電極１０側のｎ−ＧａＡｓキャップ層５
のサイドエッチング量Ｓ2 も大きくなる。前述のように
ｎ−ＧａＡｓキャップ層５およびｎ−Ａｌ0.22Ｇａ0.78
Ａｓエッチング停止層４におけるエッチング選択比が大
きいため、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層
４はエッチングされにくい。それにより、サイドエッチ
ングの許容時間が長くなる。したがって、所望の形状の
凹部を効果的に形成することが可能となる。
【００５７】また、上記のＦＥＴ１００の製造方法にお
いては、一方の導電層であるドレイン電極１０上のフォ
トレジスト２２に開口部４１を形成しているが、両方の
導電層上、すなわちソース電極８上およびドレイン電極
１０上のフォトレジスト２２にそれぞれ開口部を形成し
てもよい。
いては、一方の導電層であるドレイン電極１０上のフォ
トレジスト２２に開口部４１を形成しているが、両方の
導電層上、すなわちソース電極８上およびドレイン電極
１０上のフォトレジスト２２にそれぞれ開口部を形成し
てもよい。
【００５８】ソース電極８上に開口部を形成した場合に
は、導電層であるソース電極８を介してエッチャントと
ｎ−ＧａＡｓキャップ層５との間に電荷の経路が形成さ
れる。これにより、ソース電極８側でもエッチャントと
ｎ−ＧａＡｓキャップ層５とにおける電荷の授受が可能
となるので、ソース電極８側のｎ−ＧａＡｓキャップ層
５におけるサイドエッチングが促進され、サイドエッチ
ング量Ｓ1 を大きくすることが可能となる。
は、導電層であるソース電極８を介してエッチャントと
ｎ−ＧａＡｓキャップ層５との間に電荷の経路が形成さ
れる。これにより、ソース電極８側でもエッチャントと
ｎ−ＧａＡｓキャップ層５とにおける電荷の授受が可能
となるので、ソース電極８側のｎ−ＧａＡｓキャップ層
５におけるサイドエッチングが促進され、サイドエッチ
ング量Ｓ1 を大きくすることが可能となる。
【００５９】なお、ソース電極８上に開口部を形成する
場合においても、ドレイン電極１０上に開口部４１を形
成する場合と同様、開口部の面積を調整することによ
り、ｎ−ＧａＡｓキャップ層５のサイドエッチング量Ｓ
1 を制御することが可能となる。この場合、開口部の面
積とｎ−ＧａＡｓキャップ層５のサイドエッチング量Ｓ
1 との間には、図４に示す関係と同様の関係が成り立
つ。
場合においても、ドレイン電極１０上に開口部４１を形
成する場合と同様、開口部の面積を調整することによ
り、ｎ−ＧａＡｓキャップ層５のサイドエッチング量Ｓ
1 を制御することが可能となる。この場合、開口部の面
積とｎ−ＧａＡｓキャップ層５のサイドエッチング量Ｓ
1 との間には、図４に示す関係と同様の関係が成り立
つ。
【００６０】例えば、ソース電極８上およびドレイン電
極１０上のフォトレジスト２２に開口部をそれぞれ形成
するとともに、ドレイン電極１０上の開口部の面積をソ
ース電極８上の開口部の面積よりも大きくする。この場
合においては、ソース電極８側のｎ−ＧａＡｓキャップ
層５のサイドエッチング量Ｓ1 をドレイン電極１０側の
ｎ−ＧａＡｓキャップ層５のサイドエッチング量Ｓ2 よ
りも小さくすることが可能となる。それにより、作製さ
れたＦＥＴの凹部においては、ソース電極８側の寸法お
よびドレイン電極１０側の寸法がゲート電極９に対して
非対称となる。
極１０上のフォトレジスト２２に開口部をそれぞれ形成
するとともに、ドレイン電極１０上の開口部の面積をソ
ース電極８上の開口部の面積よりも大きくする。この場
合においては、ソース電極８側のｎ−ＧａＡｓキャップ
層５のサイドエッチング量Ｓ1 をドレイン電極１０側の
ｎ−ＧａＡｓキャップ層５のサイドエッチング量Ｓ2 よ
りも小さくすることが可能となる。それにより、作製さ
れたＦＥＴの凹部においては、ソース電極８側の寸法お
よびドレイン電極１０側の寸法がゲート電極９に対して
非対称となる。
【００６１】このように、ソース電極８上およびドレイ
ン電極１０上の開口部の面積を調整することにより、ゲ
ート電極９に対して非対称な所望の形状を有する凹部を
備えたＦＥＴを作製することが可能となる。この場合、
エッチング時間を短縮することができる。
ン電極１０上の開口部の面積を調整することにより、ゲ
ート電極９に対して非対称な所望の形状を有する凹部を
備えたＦＥＴを作製することが可能となる。この場合、
エッチング時間を短縮することができる。
【００６２】また、ゲート電極９に対して対称な凹部を
有するＦＥＴを作製する場合においても、ソース電極８
上およびドレイン電極１０上に面積の等しい開口部を形
成することにより、ソース電極８側およびドレイン電極
１０側のｎ−ＧａＡｓキャップ層５のサイドエッチング
を促進させることが可能となる。この場合、エッチング
時間を短縮することができる。
有するＦＥＴを作製する場合においても、ソース電極８
上およびドレイン電極１０上に面積の等しい開口部を形
成することにより、ソース電極８側およびドレイン電極
１０側のｎ−ＧａＡｓキャップ層５のサイドエッチング
を促進させることが可能となる。この場合、エッチング
時間を短縮することができる。
【００６３】なお、上記のＦＥＴ１００においては、ｎ
−キャップ層およびｎ−エッチング停止層の材料として
ＧａＡｓとＡｌ0.22Ｇａ0.78Ａｓとを組み合わせている
が、ｎ−キャップ層およびｎ−エッチング停止層の材料
の組み合わせはこれ以外であってもよい。例えば、Ｇａ
Ａｓ、Ａｌ0.22Ｇａ0.78Ａｓ、Ｉｎ0.2 Ｇａ0.8 Ａｓ、
Ｉｎ0.49Ｇａ0.51Ｐ、Ａｌ0.52Ｉｎ0.48Ａｓ、ＩｎＰお
よびＩｎ0.53Ｇａ0.47Ａｓから構成される材料群のう
ち、両者のエッチングレートの比、すなわちエッチング
選択比が大きくなるいずれか２つの材料を組み合わせて
もよい。この場合、エッチングレートの大きな材料によ
りｎ−キャップ層を構成するとともに、エッチングレー
トの小さな材料によりｎ−エッチング停止層を構成す
る。これらの材料のクエン酸系エッチャントに対するエ
ッチングレートを表１に示す。
−キャップ層およびｎ−エッチング停止層の材料として
ＧａＡｓとＡｌ0.22Ｇａ0.78Ａｓとを組み合わせている
が、ｎ−キャップ層およびｎ−エッチング停止層の材料
の組み合わせはこれ以外であってもよい。例えば、Ｇａ
Ａｓ、Ａｌ0.22Ｇａ0.78Ａｓ、Ｉｎ0.2 Ｇａ0.8 Ａｓ、
Ｉｎ0.49Ｇａ0.51Ｐ、Ａｌ0.52Ｉｎ0.48Ａｓ、ＩｎＰお
よびＩｎ0.53Ｇａ0.47Ａｓから構成される材料群のう
ち、両者のエッチングレートの比、すなわちエッチング
選択比が大きくなるいずれか２つの材料を組み合わせて
もよい。この場合、エッチングレートの大きな材料によ
りｎ−キャップ層を構成するとともに、エッチングレー
トの小さな材料によりｎ−エッチング停止層を構成す
る。これらの材料のクエン酸系エッチャントに対するエ
ッチングレートを表１に示す。
【００６４】
【表１】
【００６５】表１に示すように、エッチング選択比の大
きな組み合わせは、ＧａＡｓとＡｌ 0.22Ｇａ0.78Ａｓ、
ＧａＡｓとＩｎ0.49Ｇａ0.51Ｐ、Ｉｎ0.53Ｇａ0.47Ａｓ
とＡｌ0.52Ｇａ0.48ＡｓおよびＩｎ0.2 Ｇａ0.8 Ａｓと
ＩｎＰであり、各々の組み合わせにおけるエッチング選
択比は、それぞれ１００、４００、５０および５００で
ある。したがって、ｎ−キャップ層およびｎ−エッチン
グ停止層の材料として、上記のような材料を組み合わせ
ることが好ましい。
きな組み合わせは、ＧａＡｓとＡｌ 0.22Ｇａ0.78Ａｓ、
ＧａＡｓとＩｎ0.49Ｇａ0.51Ｐ、Ｉｎ0.53Ｇａ0.47Ａｓ
とＡｌ0.52Ｇａ0.48ＡｓおよびＩｎ0.2 Ｇａ0.8 Ａｓと
ＩｎＰであり、各々の組み合わせにおけるエッチング選
択比は、それぞれ１００、４００、５０および５００で
ある。したがって、ｎ−キャップ層およびｎ−エッチン
グ停止層の材料として、上記のような材料を組み合わせ
ることが好ましい。
【００６６】特に、ＧａＡｓからなる基板上に形成する
ｎ−キャップ層およびｎ−エッチング停止層の材料の組
み合わせがＧａＡｓとＡｌＧａＡｓ、またはＧａＡｓと
Ｉｎ 0.49Ｇａ0.51Ｐである場合と、ＩｎＰからなる基板
上に形成するｎ−キャップ層およびｎ−エッチング停止
層の材料の組み合わせがＩｎ0.53Ｇａ0.47ＡｓとＡｌ
0.52Ｇａ0.48Ａｓ、またはＩｎ0.53Ｇａ0.47ＡｓとＩｎ
Ｐである場合とにおいては、基板と各層とが格子整合す
るため、各層の膜厚に対する制限がない。したがって、
このような材料系をｎ−キャップ層およびｎ−エッチン
グ停止層の材料として用いることが好ましい。
ｎ−キャップ層およびｎ−エッチング停止層の材料の組
み合わせがＧａＡｓとＡｌＧａＡｓ、またはＧａＡｓと
Ｉｎ 0.49Ｇａ0.51Ｐである場合と、ＩｎＰからなる基板
上に形成するｎ−キャップ層およびｎ−エッチング停止
層の材料の組み合わせがＩｎ0.53Ｇａ0.47ＡｓとＡｌ
0.52Ｇａ0.48Ａｓ、またはＩｎ0.53Ｇａ0.47ＡｓとＩｎ
Ｐである場合とにおいては、基板と各層とが格子整合す
るため、各層の膜厚に対する制限がない。したがって、
このような材料系をｎ−キャップ層およびｎ−エッチン
グ停止層の材料として用いることが好ましい。
【００６７】また、凹部の形成の際に用いるエッチャン
トは、クエン酸系エッチャントに限定されない。選択エ
ッチングが可能であれば、例えばＮＨ4 ＯＨ：Ｈ2 Ｏ2
系等のクエン酸系以外のエッチャントを用いてもよく、
あるいはドライエッチングであってもよい。
トは、クエン酸系エッチャントに限定されない。選択エ
ッチングが可能であれば、例えばＮＨ4 ＯＨ：Ｈ2 Ｏ2
系等のクエン酸系以外のエッチャントを用いてもよく、
あるいはドライエッチングであってもよい。
【００６８】上記においては、本発明をシングルヘテロ
構造を有するＦＥＴに適用した場合について説明した
が、これ以外にも、ホモ接合構造またはダブルヘテロ構
造を有する電界効果型半導体装置に適用することも可能
である。さらに、ＦＥＴ以外のリセス構造を有するヘテ
ロ接合素子において適用することも可能である。
構造を有するＦＥＴに適用した場合について説明した
が、これ以外にも、ホモ接合構造またはダブルヘテロ構
造を有する電界効果型半導体装置に適用することも可能
である。さらに、ＦＥＴ以外のリセス構造を有するヘテ
ロ接合素子において適用することも可能である。
【００６９】
【実施例】［実施例］実施例においては、図１〜図３に
示すＦＥＴの製造方法によりＦＥＴ１００を作製し、こ
のＦＥＴ１００のトランジスタ特性について調べた。
示すＦＥＴの製造方法によりＦＥＴ１００を作製し、こ
のＦＥＴ１００のトランジスタ特性について調べた。
【００７０】［比較例］比較例においては、図５および
図６に示すＦＥＴの製造方法によりＦＥＴ２００を作製
し、このＦＥＴ２００のトランジスタ特性について調べ
た。
図６に示すＦＥＴの製造方法によりＦＥＴ２００を作製
し、このＦＥＴ２００のトランジスタ特性について調べ
た。
【００７１】実施例および比較例の結果を表２に示す。
なお、ＦＥＴ１００，２００のゲート電極９のゲート長
ｄ3 ，ｄ6 は０．５μｍとした。
なお、ＦＥＴ１００，２００のゲート電極９のゲート長
ｄ3 ，ｄ6 は０．５μｍとした。
【００７２】
【表２】
【００７３】表２に示すように、実施例のＦＥＴ１００
におけるソース電極８側のサイドエッチング量Ｓ1 は、
比較例のＦＥＴ２００におけるサイドエッチング量Ｓ4
と等しく、１００ｎｍである。このため、ＦＥＴ１００
においては、ＦＥＴ２００と比較して遜色のない高い相
互コンダクタンスが得られるとともに、ドレイン電流お
よびしきい値電圧においても、ＦＥＴ２００における各
々と大きな差が見られない。
におけるソース電極８側のサイドエッチング量Ｓ1 は、
比較例のＦＥＴ２００におけるサイドエッチング量Ｓ4
と等しく、１００ｎｍである。このため、ＦＥＴ１００
においては、ＦＥＴ２００と比較して遜色のない高い相
互コンダクタンスが得られるとともに、ドレイン電流お
よびしきい値電圧においても、ＦＥＴ２００における各
々と大きな差が見られない。
【００７４】一方、ＦＥＴ１００におけるドレイン電極
１０側のサイドエッチング量Ｓ2 は３００ｎｍであり、
ＦＥＴ２００におけるサイドエッチング量Ｓ4 の１００
ｎｍよりも大きい。このため、ＦＥＴ１００のゲート耐
圧は、ＦＥＴ２００のゲート耐圧よりも大幅に向上して
いる。
１０側のサイドエッチング量Ｓ2 は３００ｎｍであり、
ＦＥＴ２００におけるサイドエッチング量Ｓ4 の１００
ｎｍよりも大きい。このため、ＦＥＴ１００のゲート耐
圧は、ＦＥＴ２００のゲート耐圧よりも大幅に向上して
いる。
【００７５】また、ＦＥＴ１００の製造方法において
は、凹部の形成の際のサイドエッチング量Ｓ1 ，Ｓ2 を
精度よく制御することが可能であるため、相互コンダク
タンス、ドレイン電流およびしきい値電圧における各々
の標準偏差が、ＦＥＴ２００における各々の標準偏差と
同様に小さくなる。
は、凹部の形成の際のサイドエッチング量Ｓ1 ，Ｓ2 を
精度よく制御することが可能であるため、相互コンダク
タンス、ドレイン電流およびしきい値電圧における各々
の標準偏差が、ＦＥＴ２００における各々の標準偏差と
同様に小さくなる。
【図１】本発明に係るＦＥＴの製造方法の例を示す模式
的工程断面図である。
的工程断面図である。
【図２】本発明に係るＦＥＴの製造方法の例を示す模式
的工程断面図である。
的工程断面図である。
【図３】本発明に係るＦＥＴの製造方法の例を示す模式
的工程断面図である。
的工程断面図である。
【図４】ドレイン電極上の開口面積とサイドエッチング
量との関係を示す図である。
量との関係を示す図である。
【図５】ＦＥＴの製造方法の例を示す模式的工程断面図
である。
である。
【図６】ＦＥＴの製造方法の例を示す模式的工程断面図
である。
である。
１，１１ バッファ層 ２，１２ Ｉｎ0.2 Ｇａ0.8 Ａｓ層 ３，１３ Ａｌ0.22Ｇａ0.78Ａｓ層 ４，１４ ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層 ５，５ａ，５ｂ ｎ−ＧａＡｓキャップ層 ８ ソース電極 ９ ゲート電極 １０ ドレイン電極 ３０ ＳｉＮ膜 ４０，４１ 開口部 ５０ ＧａＡｓ基板 １００，２００ ＦＥＴ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K057 WA11 WB11 WD10 WE01 WE13 WE25 WN01 5F004 BA04 DA01 DA26 DB07 DB19 DB20 EA07 EA09 EA10 EA17 EA23 EB02 5F043 AA14 AA35 BB07 DD14 DD15 DD18 FF02 FF05 GG04 5F102 FA01 GB01 GC01 GD01 GJ05 GK05 GL04 GL08 GM06 GN05 GQ01 GR04 GR10 GR12 GT03 HB05 HC01 HC17 HC19
Claims (11)
- 【請求項１】 エッチャントを用いて半導体をエッチン
グする方法において、 前記半導体の第１の領域上に第１の開口部を有するマス
クパターンを形成するとともに前記第１の領域と異なる
第２の領域上に前記半導体と前記エッチャントとの間の
電荷の経路を設けることを特徴とする半導体のエッチン
グ方法。 - 【請求項２】 前記第１の領域から前記半導体のエッチ
ングを促進すべき方向に前記電荷の経路を設けることを
特徴とする請求項１記載の半導体のエッチング方法。 - 【請求項３】 前記電荷の経路の伝導率を調整すること
により前記第１の領域からの前記半導体のエッチング量
を制御することを特徴とする請求項１または２記載の半
導体のエッチング方法。 - 【請求項４】 前記半導体の前記第２の領域上に導電層
を形成し、前記導電層を覆うように前記マスクパターン
を形成するとともに前記導電層上の前記マスクパターン
に第２の開口部を形成することにより前記電荷の経路を
形成することを特徴とする請求項１〜３のいずれかに記
載の半導体のエッチング方法。 - 【請求項５】 前記第２の開口部の面積を調整すること
により前記半導体のエッチング量を制御することを特徴
とする請求項１〜４のいずれかに記載の半導体のエッチ
ング方法。 - 【請求項６】 第１の半導体層および第２の半導体層を
順に形成する工程と、 前記第２の半導体層の所定領域上に導電層を形成する工
程と、 前記第２の半導体層上の前記導電層を除く所定領域に第
１の開口部を有しかつ前記導電層上に第２の開口部を有
するマスクパターンを前記第２の半導体層上および前記
導電層上に形成する工程と、 前記マスクパターンの前記第１の開口部を通して前記第
２の半導体層を深さ方向および横方向に所定量エッチン
グすることにより前記第２の半導体層に凹部を形成する
とともに前記第１の半導体層を露出させる工程とを備え
たことを特徴とする半導体装置の製造方法。 - 【請求項７】 前記マスクパターンの前記第２の開口部
の面積により前記凹部内の前記第２の半導体層の横方向
のエッチング量を制御することを特徴とする請求項６記
載の半導体装置の製造方法。 - 【請求項８】 前記マスクパターンの前記第１の開口部
下の前記凹部内で露出した第１の半導体層上にゲート電
極を形成する工程をさらに備えたことを特徴とする請求
項６または７記載の半導体装置の製造方法。 - 【請求項９】 前記導電層は、前記第２の半導体層上に
間隔を隔てて形成された１対のオーミック電極であり、
少なくとも１つの前記オーミック電極上に前記マスクパ
ターンの前記第２の開口部を形成することを特徴とする
請求項６〜８のいずれかに記載の半導体装置の製造方
法。 - 【請求項１０】 前記第１および第２の半導体層を構成
する材料がＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、Ｉｎ
Ｐ、ＩｎＧａＡｓおよびＡｌＩｎＡｓからなる材料群の
うちのいずれか２つの材料であることを特徴とする請求
項６〜９のいずれかに記載の半導体装置の製造方法。 - 【請求項１１】 前記第１および第２の半導体層を構成
する材料の組み合わせがＧａＡｓとＡｌＧａＡｓ、Ｇａ
ＡｓとＩｎＧａＰ、ＩｎＧａＡｓとＡｌＩｎＡｓまたは
ＩｎＧａＡｓとＩｎＰであることを特徴とする請求項６
〜１０のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11046150A JP2000243740A (ja) | 1999-02-24 | 1999-02-24 | 半導体のエッチング方法および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11046150A JP2000243740A (ja) | 1999-02-24 | 1999-02-24 | 半導体のエッチング方法および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243740A true JP2000243740A (ja) | 2000-09-08 |
Family
ID=12738963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11046150A Pending JP2000243740A (ja) | 1999-02-24 | 1999-02-24 | 半導体のエッチング方法および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000243740A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246559A (ja) * | 2001-02-19 | 2002-08-30 | Fujitsu Ltd | 電界効果半導体装置の製造方法 |
-
1999
- 1999-02-24 JP JP11046150A patent/JP2000243740A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246559A (ja) * | 2001-02-19 | 2002-08-30 | Fujitsu Ltd | 電界効果半導体装置の製造方法 |
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