JPS60251671A - 電界効果形トランジスタおよびその製造方法 - Google Patents
電界効果形トランジスタおよびその製造方法Info
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- JPS60251671A JPS60251671A JP59107389A JP10738984A JPS60251671A JP S60251671 A JPS60251671 A JP S60251671A JP 59107389 A JP59107389 A JP 59107389A JP 10738984 A JP10738984 A JP 10738984A JP S60251671 A JPS60251671 A JP S60251671A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/877—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having recessed gate electrodes
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は電界効果形トランジスタ（ＰＥＴ）およびその
製造方法、特にリセス側壁アシストセルファライン形Ｆ
ＥＴおよびその製造方法に係る。
製造方法、特にリセス側壁アシストセルファライン形Ｆ
ＥＴおよびその製造方法に係る。
技術の背景
高速、高利得のＦＥＴを得るため、素子寸法の微細化が
進められておシ、電子ビーム露光等の高解像度リングラ
フィを適用したり、イオン打ち込み、ドライエツチング
等を利用したセルアライン技術の開発が盛んに行なわれ
ている。
進められておシ、電子ビーム露光等の高解像度リングラ
フィを適用したり、イオン打ち込み、ドライエツチング
等を利用したセルアライン技術の開発が盛んに行なわれ
ている。
等のコンタクト電極（ソース、ドレイン電極）とｋｔ等
のゲート電極に間にｓｚ、Ｎ４ 等の絶縁膜を挾んだＦ
ＥＴ構造が考案されている（信学技報８ＳＤ８３−１１
２ ）、第７図はその構造の例で１ム１はＧｇＡｓ基板
、２はｎ形ＧａＡｓチャンネル層、３はＡｔ ゲート・
電極、４はＡｕ／ＡｕＱ６ソース電極％５はＡｕ／Ａｕ
Ｇｅ ドレイン電極、６は５ｔ３Ｎ４ 絶縁膜である。
のゲート電極に間にｓｚ、Ｎ４ 等の絶縁膜を挾んだＦ
ＥＴ構造が考案されている（信学技報８ＳＤ８３−１１
２ ）、第７図はその構造の例で１ム１はＧｇＡｓ基板
、２はｎ形ＧａＡｓチャンネル層、３はＡｔ ゲート・
電極、４はＡｕ／ＡｕＱ６ソース電極％５はＡｕ／Ａｕ
Ｇｅ ドレイン電極、６は５ｔ３Ｎ４ 絶縁膜である。
ｎ形Ｇａ Ａ ｓ層２の厚さはＱ、ｓｐｍ程度であるの
に対して、Ｓｉ３Ｎ４膜６の厚さは数百ｎｍ程度にすぎ
ないので、ソース・ゲート間およびゲート・ドレイン間
の抵抗を非常に小さくできる。ＦＥＴでは、一般に、ソ
ース・ゲート間およびゲート・ドレイン間の抵抗を小さ
くすれば、高周波特性や増幅率の増加に寄与する。しか
し、上記のセルファライン構造では、コンタクト電極４
．５よりもゲート電極３を先に形成するため、ゲート電
極の形成前にソース・ドレイン電流を調べることができ
ない。また、ドレイン電極５と絶縁膜６とｎ形Ｇ ａ
Ａｓ層の接点に電界が集中するので耐圧が高くないとい
う問題がある。
に対して、Ｓｉ３Ｎ４膜６の厚さは数百ｎｍ程度にすぎ
ないので、ソース・ゲート間およびゲート・ドレイン間
の抵抗を非常に小さくできる。ＦＥＴでは、一般に、ソ
ース・ゲート間およびゲート・ドレイン間の抵抗を小さ
くすれば、高周波特性や増幅率の増加に寄与する。しか
し、上記のセルファライン構造では、コンタクト電極４
．５よりもゲート電極３を先に形成するため、ゲート電
極の形成前にソース・ドレイン電流を調べることができ
ない。また、ドレイン電極５と絶縁膜６とｎ形Ｇ ａ
Ａｓ層の接点に電界が集中するので耐圧が高くないとい
う問題がある。
一方、チャンネル層にリセスを形成して、その中にゲー
ト電極を形成する技術が知られておシ、。
ト電極を形成する技術が知られておシ、。
第８図はその例である。図において、１１はＧａＡ ｓ
基板％１２はｎ形ＧａＡ ｓチャンネル層、１３はｎ＋
形ＧａＡｓコンタクト層、１４はＡｔゲート電極、１５
はＡｕ／ＡｕＧｅソース電極、１６はＡｕ／ＡｕＧｅド
レイン電極、１７はＳｉ３Ｎ４絶縁膜である。この構造
では、ｎ形Ｇ ａ Ａ ｓチャンネル層１２のソース・
ゲート間、ゲート・ドレイン間における厚さが大きいの
で、ソース・ゲート間およびゲート・ドレイン間の抵抗
を小さくすることができ、かつピンチオフ電圧も高くと
ることができる。しかも、ソース・ドレイン間電流をモ
ニターしてリセスを形成することができるので、ソース
・ドレイン間電流を調整することができる。また、ソー
ス電極１５およびドレイン電極１６とｎ形Ｇ ａ Ａ
ｓチャンネル層１２の間ｎ十ＧａＡｓコンタクト層１５
を挿入することができる。さらに、ソース−ドレイン間
にかけられた電界が、ｎ十ＧａＡｓコンタクト層１３と
ｎ形ＧａＡｓチ’ｒ７ネル層１２とＳｉ、Ｎ４絶縁膜１
７の共通接点、ならびにリセスの隅部に分散するので、
耐圧がよシ高くなる。しかしながら、この構造はセルフ
ァライン構造ではない。
基板％１２はｎ形ＧａＡ ｓチャンネル層、１３はｎ＋
形ＧａＡｓコンタクト層、１４はＡｔゲート電極、１５
はＡｕ／ＡｕＧｅソース電極、１６はＡｕ／ＡｕＧｅド
レイン電極、１７はＳｉ３Ｎ４絶縁膜である。この構造
では、ｎ形Ｇ ａ Ａ ｓチャンネル層１２のソース・
ゲート間、ゲート・ドレイン間における厚さが大きいの
で、ソース・ゲート間およびゲート・ドレイン間の抵抗
を小さくすることができ、かつピンチオフ電圧も高くと
ることができる。しかも、ソース・ドレイン間電流をモ
ニターしてリセスを形成することができるので、ソース
・ドレイン間電流を調整することができる。また、ソー
ス電極１５およびドレイン電極１６とｎ形Ｇ ａ Ａ
ｓチャンネル層１２の間ｎ十ＧａＡｓコンタクト層１５
を挿入することができる。さらに、ソース−ドレイン間
にかけられた電界が、ｎ十ＧａＡｓコンタクト層１３と
ｎ形ＧａＡｓチ’ｒ７ネル層１２とＳｉ、Ｎ４絶縁膜１
７の共通接点、ならびにリセスの隅部に分散するので、
耐圧がよシ高くなる。しかしながら、この構造はセルフ
ァライン構造ではない。
発明の目的
本発明の目的は、ソース・ドレイン間電流のモニターを
ゲート電極形成前に行なうことができ、コンタクト抵抗
の低減および高信頼化のためにソース・ドレイン電極下
に高濃度コンタクト層を導入することができ、かつ高耐
圧、高ピンチオフ電圧用にリセス構造にすることができ
る、短ゲート長、短電極間隔のリセス側壁アシストセル
ファラインＦＥＴ構造を提供することにある。
ゲート電極形成前に行なうことができ、コンタクト抵抗
の低減および高信頼化のためにソース・ドレイン電極下
に高濃度コンタクト層を導入することができ、かつ高耐
圧、高ピンチオフ電圧用にリセス構造にすることができ
る、短ゲート長、短電極間隔のリセス側壁アシストセル
ファラインＦＥＴ構造を提供することにある。
発明の構成
上記目的を達成するために、本発明では、チャンネル半
導体層上に（任意に高濃度コンタクト層を、そして）ソ
ースψドレイン電極用金属層を形成し、ソース電極およ
びドレイン電極の形成とセルファラインしてチャンネル
層のリセス形成を行なう。そして、このリセスの側壁に
絶縁膜を形成し、リセスの底面にゲート電極を形成する
。
導体層上に（任意に高濃度コンタクト層を、そして）ソ
ースψドレイン電極用金属層を形成し、ソース電極およ
びドレイン電極の形成とセルファラインしてチャンネル
層のリセス形成を行なう。そして、このリセスの側壁に
絶縁膜を形成し、リセスの底面にゲート電極を形成する
。
こうして、本発明ではリセス側壁アシストセルファライ
ンＦＥＴおよびその製造方法が提供される。その詳細は
、以下の実施例において図面を参照して説明する。
ンＦＥＴおよびその製造方法が提供される。その詳細は
、以下の実施例において図面を参照して説明する。
発明の実施例
第１図は本発明の実施例のリセス側壁アシストセル７ア
ラインＦ］１３Ｔを示す。半絶縁性ＧａＡｓ基板２１上
にｎ形ＧａＡｓ チャンネル層２２およびｎ＋形ＧａＡ
ｓコンタクト層２３が連続的にエピタドレイン電極２５
が形成されている。そして、ソース電極２４およびドレ
イン電極２５のパターニングと同時にこれらとセルファ
ラインして％ｎ十形コンタクト層２６を貫通し、ｎ形チ
ャンネル層２２に達するリセスが形成される。このリセ
スの側壁はｓ ｒ３Ｎ４絶縁膜２６でアシストされ、リ
セスの底部にＡｔゲート電極２７がリセスの幅に形成さ
れている。
ラインＦ］１３Ｔを示す。半絶縁性ＧａＡｓ基板２１上
にｎ形ＧａＡｓ チャンネル層２２およびｎ＋形ＧａＡ
ｓコンタクト層２３が連続的にエピタドレイン電極２５
が形成されている。そして、ソース電極２４およびドレ
イン電極２５のパターニングと同時にこれらとセルファ
ラインして％ｎ十形コンタクト層２６を貫通し、ｎ形チ
ャンネル層２２に達するリセスが形成される。このリセ
スの側壁はｓ ｒ３Ｎ４絶縁膜２６でアシストされ、リ
セスの底部にＡｔゲート電極２７がリセスの幅に形成さ
れている。
とのＦ ＩＤ Ｔは、ゲート電極形成時にソース・ドレ
イン間電流をモーターでき、ゲート電極部がリセス構造
であるから、ソース・ドレイン間抵抗を小さくシ、ドレ
イン耐圧を高くできる。しかも、ｎ十ＧａＡｓコンタク
ト層を導入して低抵抗かつ高信頼化することができると
ともに、ソースおよびドレイン電極とゲート電極がセル
ファライン構造になっているから高精度のマスク合わせ
を行なう必要がなく、鎧型極間構造を再現性良く形成で
きる。
イン間電流をモーターでき、ゲート電極部がリセス構造
であるから、ソース・ドレイン間抵抗を小さくシ、ドレ
イン耐圧を高くできる。しかも、ｎ十ＧａＡｓコンタク
ト層を導入して低抵抗かつ高信頼化することができると
ともに、ソースおよびドレイン電極とゲート電極がセル
ファライン構造になっているから高精度のマスク合わせ
を行なう必要がなく、鎧型極間構造を再現性良く形成で
きる。
以下、とのＥＦＴの製造について説明する。
第２図において、半絶縁性ＧａＡｓ 基板２１上にｎ形
Ｇａ Ａｓ 、Ｑ （、Ｓ濃度１０” ｃｍ−３程度）
２２を厚さ０．５〜０．４ ｐ ｍに、ｎ十形’Ｇａ
Ａｓ 層（Ｓ濃度１０１８イ３程度）２３を厚さ０．１
〜０．２μｍに連続的にエピタキシャル成長する。その
上に、Ａｕ／ＡｕＧｅ層（Ａｕ層６００〜３５０ｎｍ厚
。
Ｇａ Ａｓ 、Ｑ （、Ｓ濃度１０” ｃｍ−３程度）
２２を厚さ０．５〜０．４ ｐ ｍに、ｎ十形’Ｇａ
Ａｓ 層（Ｓ濃度１０１８イ３程度）２３を厚さ０．１
〜０．２μｍに連続的にエピタキシャル成長する。その
上に、Ａｕ／ＡｕＧｅ層（Ａｕ層６００〜３５０ｎｍ厚
。
ＡｕＧｅ層２０〜３０ｎｍ）２５を蒸着して形成し、更
にＣＶＤ法でＳｉ３Ｎ４層３１を厚さ３００〜３５０ｎ
ｍ程度形成する。それから、レジスト層３２を塗布し、
リセスの形状にパターニングする。
にＣＶＤ法でＳｉ３Ｎ４層３１を厚さ３００〜３５０ｎ
ｍ程度形成する。それから、レジスト層３２を塗布し、
リセスの形状にパターニングする。
ゲート長は０．２〜２μｍ程度であるから、リセス側壁
のＳｉ、Ｎ４膜２６の厚を考慮してレジストをパターニ
ングする寸法を決める。
のＳｉ、Ｎ４膜２６の厚を考慮してレジストをパターニ
ングする寸法を決める。
第３図において、パターニングされたレジスト層３２を
マスクとしてイオンビー工エッｆ７”し、Ａｕ／Ａｕ
Ｇｅ層２５、ｎ十形ＧａＡｓ 雫２５を頁通し、ｎ形（
）ａＡｓ層２２に達するリセスを形成する。それから、
プラズマＣＶＤ法でｓ ｒ ５Ｎ４ 膜を堆積すると、
Ｓｉ、Ｎ４は下地Ｓｉ３Ｎ４膜３１上のみならずリセス
内側の表面にも付着する。リセス表面の５１３Ｎ４ 膜
２６の厚さは３０ｎｍ程度にする。
マスクとしてイオンビー工エッｆ７”し、Ａｕ／Ａｕ
Ｇｅ層２５、ｎ十形ＧａＡｓ 雫２５を頁通し、ｎ形（
）ａＡｓ層２２に達するリセスを形成する。それから、
プラズマＣＶＤ法でｓ ｒ ５Ｎ４ 膜を堆積すると、
Ｓｉ、Ｎ４は下地Ｓｉ３Ｎ４膜３１上のみならずリセス
内側の表面にも付着する。リセス表面の５１３Ｎ４ 膜
２６の厚さは３０ｎｍ程度にする。
第４図において、異方性イオンビームエツチングを行な
うと、リセスの底部は膜厚が薄いので、リセス底部のＳ
ｉｓ Ｎ ４ 嘆２６を選択的に除去することができ
る。次いで、残っている５ｉ５Ｎ４膜２６ 、！１１を
マスクとして開口したリセス底部のｎ形ＧａＡｓ 層２
２をウェットエツチングする。
うと、リセスの底部は膜厚が薄いので、リセス底部のＳ
ｉｓ Ｎ ４ 嘆２６を選択的に除去することができ
る。次いで、残っている５ｉ５Ｎ４膜２６ 、！１１を
マスクとして開口したリセス底部のｎ形ＧａＡｓ 層２
２をウェットエツチングする。
この化学的エツチングはイオンビームエツチングで損傷
を受けたｎ形ＧａＡｓ 層２２の表面を除去するために
行なうと共に、同時にソース・ドレイン間電流をモニタ
ーすることによって、ｎ形ＧａＡｓ層２２のリセスの下
側の膜厚を制御し、ソース・ドレイン間電流を調整する
ために行なう。
を受けたｎ形ＧａＡｓ 層２２の表面を除去するために
行なうと共に、同時にソース・ドレイン間電流をモニタ
ーすることによって、ｎ形ＧａＡｓ層２２のリセスの下
側の膜厚を制御し、ソース・ドレイン間電流を調整する
ために行なう。
第５図において、ソース・ドレイン間電流の調整が終了
後、全面にアルミニウム層２７を厚さ４００〜５００ｎ
ｍ程度蒸着する。その上にレジスト膜３３を塗布すると
、レジスト膜３５の表面は平坦化する。それから、イオ
ンビームエツチングを行なうと、レジストとアルミニウ
ム２７のエツチング速度に大きな差がないので、リセス
内のレジストを残して、残シのレジストと５ｉ５Ｎ４
膜６１上のアルミニウムが除去される（第６図参照）。
後、全面にアルミニウム層２７を厚さ４００〜５００ｎ
ｍ程度蒸着する。その上にレジスト膜３３を塗布すると
、レジスト膜３５の表面は平坦化する。それから、イオ
ンビームエツチングを行なうと、レジストとアルミニウ
ム２７のエツチング速度に大きな差がないので、リセス
内のレジストを残して、残シのレジストと５ｉ５Ｎ４
膜６１上のアルミニウムが除去される（第６図参照）。
その後、リセス内のレジストを除去するとともに、８ｉ
３Ｎ４膜３１に窓を開けてＴ Ｉ Ａ ｕ配線層２８（
第１図）を形成すれば、本発明に依るリセス側壁アシス
トセルファラインＦＥＴが完成する。
３Ｎ４膜３１に窓を開けてＴ Ｉ Ａ ｕ配線層２８（
第１図）を形成すれば、本発明に依るリセス側壁アシス
トセルファラインＦＥＴが完成する。
以上の説明はあくまで実施例であり、本発明は特許請求
の範囲の範囲内で自由に変形可能であることが理解され
るべきである。
の範囲の範囲内で自由に変形可能であることが理解され
るべきである。
発明の効果
本発明に依シ、ソース・ドレイン間電流をモニタしてゲ
ート電極を形成することができ、ソース電極およびドレ
イン電極下にコンタクト補償用の高濃度層を導入でき、
リセス構造なので高耐圧であシ、かつセルファラインに
よる短ゲート長、短電極間隔である、リセス側壁アシス
トセルファラインＦＥＴが提供される。
ート電極を形成することができ、ソース電極およびドレ
イン電極下にコンタクト補償用の高濃度層を導入でき、
リセス構造なので高耐圧であシ、かつセルファラインに
よる短ゲート長、短電極間隔である、リセス側壁アシス
トセルファラインＦＥＴが提供される。
第１図は本発明の実、施例のＦＥＴの断面図、第２図〜
第６図は第１図のＦＥＴを製造する過程のＦＥＴの断面
図、第７図はセルファライン技術を適用した従来例の短
電極間隔ＦＥＴの断面図、第８図は従来例のリセス構造
ＦＥ’Ｔの断面図である。 ２１・・・基板、 ２２・・・ｎ形ＧａＡｓ層（チャン
ネル層）、 ２３・・・ｎ＋十形ａＡｓ層（コンタクト
層）、２５・・・Ａ ｕ ／Ａ ｕ Ｇ ｅ層（ソース
・ドレイン電極）、２６・・・Ｓｉ３Ｎ４膜、 ２７・
・・Ａｔ層（ゲート電極）、２８−Ｔ ｉＡｕ層。 ・第１図 第２図 第３図 ６ 第４図 ６ ７ 第６図
第６図は第１図のＦＥＴを製造する過程のＦＥＴの断面
図、第７図はセルファライン技術を適用した従来例の短
電極間隔ＦＥＴの断面図、第８図は従来例のリセス構造
ＦＥ’Ｔの断面図である。 ２１・・・基板、 ２２・・・ｎ形ＧａＡｓ層（チャン
ネル層）、 ２３・・・ｎ＋十形ａＡｓ層（コンタクト
層）、２５・・・Ａ ｕ ／Ａ ｕ Ｇ ｅ層（ソース
・ドレイン電極）、２６・・・Ｓｉ３Ｎ４膜、 ２７・
・・Ａｔ層（ゲート電極）、２８−Ｔ ｉＡｕ層。 ・第１図 第２図 第３図 ６ 第４図 ６ ７ 第６図
Claims (1)
- 【特許請求の範囲】 １、 チャンネル層を成す半導体層上にソース電極およ
びドレイン電極を有し、ソース電極とドレイン電極の相
対向する側面に整合して前記半導体層に凹所が形成され
、ソース電極とドレイン電極の該側面の夫々と前記半導
体層の該凹所の側壁によって構成される垂直壁の表面に
絶縁膜を有し、かつ前記半導体層の該凹所内に前記半導
体層および前記絶縁膜と接するゲート電極を有すること
を特徴とする電界効果形トランジスタ。 ２、表面に導電性の半導体層を有する基板上に第１の金
属層を形成する工程と、該第１の金属層を貫通し前記半
導体層内の所定深さに達する凹所を形成する工程と、該
凹所の側壁に選択的に絶縁膜を形成する工程と、該凹所
内に露出した該半導体層上に第２の金属層を選択的に形
成する工程からなるととを特徴とする電界効果形トラン
ジスタの製造方法。 五 前記半導体層と前記第１の金属層の間に高濃度に不
純物をドープしたもう１つの半導体層を介在させる特許
請求の範囲第２項記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107389A JPH0760829B2 (ja) | 1984-05-29 | 1984-05-29 | 電界効果形トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107389A JPH0760829B2 (ja) | 1984-05-29 | 1984-05-29 | 電界効果形トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60251671A true JPS60251671A (ja) | 1985-12-12 |
| JPH0760829B2 JPH0760829B2 (ja) | 1995-06-28 |
Family
ID=14457888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59107389A Expired - Lifetime JPH0760829B2 (ja) | 1984-05-29 | 1984-05-29 | 電界効果形トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760829B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200771A (ja) * | 1986-02-28 | 1987-09-04 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPS62204576A (ja) * | 1986-03-04 | 1987-09-09 | Nec Corp | 縦型トランジスタの製造方法 |
| JPS62213173A (ja) * | 1986-03-14 | 1987-09-19 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH01274477A (ja) * | 1988-04-26 | 1989-11-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54882A (en) * | 1977-06-03 | 1979-01-06 | Fujitsu Ltd | Manufacture of field effect transistor |
| JPS56126977A (en) * | 1980-03-11 | 1981-10-05 | Nec Corp | Junction type field effect transistor |
| JPS57103364A (en) * | 1980-12-18 | 1982-06-26 | Nippon Telegr & Teleph Corp <Ntt> | Preparation of field-effect trasistor |
-
1984
- 1984-05-29 JP JP59107389A patent/JPH0760829B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54882A (en) * | 1977-06-03 | 1979-01-06 | Fujitsu Ltd | Manufacture of field effect transistor |
| JPS56126977A (en) * | 1980-03-11 | 1981-10-05 | Nec Corp | Junction type field effect transistor |
| JPS57103364A (en) * | 1980-12-18 | 1982-06-26 | Nippon Telegr & Teleph Corp <Ntt> | Preparation of field-effect trasistor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200771A (ja) * | 1986-02-28 | 1987-09-04 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPS62204576A (ja) * | 1986-03-04 | 1987-09-09 | Nec Corp | 縦型トランジスタの製造方法 |
| JPS62213173A (ja) * | 1986-03-14 | 1987-09-19 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH01274477A (ja) * | 1988-04-26 | 1989-11-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0760829B2 (ja) | 1995-06-28 |
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