JP2000243773A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2000243773A JP11045214A JP4521499A JP2000243773A JP 2000243773 A JP2000243773 A JP 2000243773A JP 11045214 A JP11045214 A JP 11045214A JP 4521499 A JP4521499 A JP 4521499A JP 2000243773 A JP2000243773 A JP 2000243773A
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Abstract

(57)【要約】 【課題】金属電極部(バンプ)の形成工程を簡単にする
ことにより、コストの削減を実現した半導体装置の製造
方法を提供する。 【解決手段】電極転写用基板20は、ガラス基板21と
その表面にパターン形成されたシード膜部Sとを有す
る。シード膜部Sに選択的に金属をめっきしてバンプB
を形成する。この電極転写用基板20と半導体チップ1
0とを圧接することにより、バンプBは、電極転写用基
板20から、半導体チップ10のパッド部Pへと転写さ
れる。 【効果】半導体基板1上での複雑な工程を要することな
くバンプBを形成できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、表面にバンプな
どの金属電極部を有する半導体装置の製造方法に関す
る。
【0002】
【従来の技術】プリント配線基板上にフリップチップボ
ンディングで半導体チップを実装する場合や、半導体チ
ップ上に別の半導体チップを重ねて接合することにより
チップ・オン・チップ構造の半導体装置を構成する場合
には、半導体チップの表面に、バンプと呼ばれる金属電
極部が隆起して形成される。
【0003】半導体チップの基体をなす半導体基板の表
面上には絶縁膜やアルミ配線膜が積層されて形成されて
おり、適当な位置において、外部との電気接続のための
接続パッドが設けられている。半導体基板の最表面を覆
う保護膜には、接続パッドを露出させる開口が形成され
ている。バンプの形成工程は、上記保護膜が形成された
状態のウエハの全面にシード膜を形成する工程と、接続
パッドの直上に開口を有するレジスト膜をシード膜上に
パターン形成する工程と、電解めっきによって、当該レ
ジスト膜の開口部にバンプを構成する金属材料の厚膜を
選択的に成長させる工程とを含む。この後、レジスト膜
を除去し、さらに、バンプ部以外のシード膜を除去する
ことにより、接続パッドに電気的に接続された島状のバ
ンプが得られる。
【0004】
【発明が解決しようとする課題】このように、バンプの
形成には、ウエハごとにレジスト膜の形成などの複雑な
工程が必要とされ、そのため、工程数が多くなり、半導
体チップの生産コスト削減の妨げとなっている。そこ
で、この発明の目的は、上述の技術的課題を解決し、金
属電極部の形成工程を簡単にすることにより、コストの
削減を実現した半導体装置の製造方法を提供することで
ある。
【0005】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項1記載の発明は、半導体基
板上に金属電極部を有する半導体装置の製造方法であっ
て、上記半導体基板とは別の電極転写用基板の表面に、
金属電極部をパターン形成する工程と、この電極転写用
基板と上記半導体基板とを圧接することにより、上記金
属電極部を、上記電極転写用基板から上記半導体基板上
へと転写させる転写工程とを含むことを特徴とする半導
体装置の製造方法である。
【0006】上記の構成によれば、電極転写用基板にお
いて金属電極部が作製され、この金属電極部が、電極転
写用基板から半導体基板へと転写される。したがって、
半導体基板の表面にレジスト膜を形成したり、半導体基
板の表面のシード膜をパターニングしたりする工程を省
くことができる。電極転写用基板は、金属電極部を繰り
返し形成することにより、複数枚の半導体基板に対して
繰り返し使用することができる。したがって、半導体装
置の製造工程は、全体として、簡単になり、これによ
り、コストの削減に寄与することができる。
【0007】請求項2記載の発明は、上記電極転写用基
板は、表面にシード膜が形成してあり、上記電極転写用
基板に金属電極部を形成する工程は、上記シード膜上に
上記金属電極部の材料をめっきする工程を含むことを特
徴とする請求項1記載の半導体装置の製造方法である。
この構成によれば、電極転写用基板上のシード膜上に金
属材料をめっき(電解めっきまたは無電解めっき)によ
り成長させることによって、金属電極部が形成される。
この場合に、金属電極部を半導体基板に転写した後に
は、シード膜付きの電極転写用基板は、ただちに、次の
半導体装置のための金属電極部の作製のために使用する
ことができる。このようにして、金属電極部の形成は、
電極転写用基板上での金属電極部のめっき成長と、この
金属電極部の半導体基板への転写とによって達成される
ので、その工程を従来に比較して格段に簡単にすること
ができる。
【0008】なお、電極転写用基板の表面は、電極形成
位置に対応する位置においてシード膜を露出させるパタ
ーニング膜で被覆されていることが好ましい。これによ
り、適切な位置において露出するシード膜上にのみ金属
電極を成長させることができるから、金属電極部をパタ
ーン形成するためのパターニング膜を形成したり、これ
を剥離したりする必要がない。これにより、工程をさら
に簡単にすることができる。
【0009】請求項3記載の発明は、上記電極転写用基
板は、金属電極部の形成位置以外の領域の上記シード膜
の表面を覆う絶縁膜を表面に有していることを特徴とす
る請求項2記載の半導体装置の製造方法である。この構
成によれば、シード膜を電極形成位置において露出させ
るパターニング膜としての絶縁膜が電極転写用基板に形
成されているので、電解めっき法によって、金属電極部
を選択的に成長させることができる。この際に、電極転
写用基板上をパターニング膜で覆ったりする必要はな
い。
【0010】請求項4記載の発明は、上記シード膜は、
上記半導体基板上において金属電極部が転写される部位
と金属電極部との密着性よりも、当該金属電極部との密
着性が弱い材料を用いて形成されることを特徴とする請
求項2または3記載の半導体装置の製造方法である。こ
の構成によれば、金属電極部と半導体基板側との密着性
が、金属電極部とシード膜との密着性よりも優っている
ので、半導体基板と電極転写用基板とを圧接し、その
後、両者を引き離すと、金属電極部は、確実に、半導体
基板へと転写される。これにより、半導体基板上への金
属電極部の形成を良好に行うことができる。
【0011】請求項5記載の発明は、上記電極転写用基
板は、透光性の材料からなっており、上記シード膜は、
金属電極部を形成すべき領域に選択的に形成されている
ことを特徴とする請求項2ないし4のいずれかに記載の
半導体装置の製造方法である。
【0012】この構成によれば、電極転写用基板を半導
体基板に重ね合わせる際に、電極転写用基板の背面(金
属電極部が形成される面とは反対の面)から、半導体基
板およびシード電極を透視することができる。そして、
シード電極は、金属電極の形成位置に選択的に形成され
ているので、電極転写用基板の背後から、適当な撮像手
段によって、シード電極の位置と半導体基板上の電極形
成位置とをモニタして、電極転写用基板と半導体基板と
の相互の位置合わせを行うことができる。これにより、
金属電極部の転写を正確に行うことができる。
【0013】請求項6記載の発明は、上記半導体基板上
には、電気接続部を露出させる開口を有する保護膜が形
成されており、上記金属電極部を上記電極転写用基板上
に形成する工程では、上記電気接続部の配置に対応した
配置で上記金属電極部が形成され、上記金属電極部を転
写する転写工程では、上記金属電極部が上記電気接続部
へと転写されることを特徴とする請求項1ないし5のい
ずれかに記載の半導体装置の製造方法である。
【0014】この構成により、半導体基板上の保護膜か
ら露出した電気接続部上に金属電極部を設けることがで
きる。
【0015】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図1は、この
発明の一実施形態に係る方法によって製造されるべき半
導体チップの構成を示す断面図である。この半導体チッ
プ10は、半導体基板1と、半導体基板1の表面に形成
された絶縁膜2と、この絶縁膜2上に形成されたアルミ
配線3と、このアルミ配線3上を覆う保護膜4とを有し
ている。保護膜4には、アルミ配線3の一部であるパッ
ド部P(電気接続部)の上方において開口4aが形成さ
れている。そして、この開口4aにおいて露出するアル
ミ配線3の表面を覆うようにTiWなどからなるバリア
メタル層5が形成されており、このバリアメタル層5上
に、金、パラジウム、チタン、銀、イリジウムなどの耐
酸化性の金属からなるバンプBが隆起して形成されてい
る。
【0016】半導体基板1の表面とは、内部回路を形成
するトランジスタや抵抗器などの機能素子(図示せず)
が形成された活性表層領域側の表面であり、アルミ配線
3は、この活性表層領域に形成された機能素子に接続さ
れている。ただし、2層以上の立体配線構造が採用され
る場合には、上層の配線層を構成するアルミ配線は、そ
れよりも下層の配線層を形成する他のアルミ配線と接続
される場合もある。
【0017】この構成の半導体チップ10は、バンプB
が形成されている側の面である表面をプリント基板に向
けて、いわゆるフリップチップボンディングによって当
該プリント基板に実装されたり、別の半導体チップに対
して、表面同士を対向させて接合され、いわゆるチップ
・オン・チップ構造の半導体装置を構成したりすること
になる。その際に、バンプBは、当該半導体チップ10
の内部回路と、プリント基板や別の半導体チップなどの
固体装置との間を電気的に接続するとともに、当該半導
体チップ10の機械的接合を達成する役割をも果たす。
【0018】図2は、上記の半導体チップ10の表面に
バンプBを形成するために用いられる電極転写用基板2
0の構成を示す斜視図であり、図3は、その断面図であ
る。この実施形態では、バンプBは、電極転写用基板2
0上に形成され、その後に、この電極転写用基板20と
半導体チップ10とを対向させて圧接することにより、
電極転写用基板20から半導体チップ10へとバンプB
が転写される。
【0019】電極転写用基板20は、たとえば、半導体
チップ10よりも大面積に形成された矩形のガラス基板
21からなる。このガラス基板21の一方の表面には、
半導体チップ10のパッド部Pの配置に対応したパター
ンで絶縁膜22から露出した複数のシード膜部S(斜線
を付して示す。)が形成されている。図4は、絶縁膜2
2を除いた状態を示す電極転写用基板20の平面図であ
る。シード膜部Sは、シード膜部Sと同じ材料からなる
配線膜部Wにより、近傍のもの同士が接続されている。
ガラス基板21の一辺付近には、電極接続部Cが帯状に
形成されており、この電極接続部Cには、その近傍のシ
ード膜部Sが、配線膜部Wを介して接続されている。こ
のようにして、全てのシード膜部Sは、電極接続部Cに
対して電気的に接続されている。この電極接続部Cは、
図2に示すように、絶縁膜22から露出した状態となっ
ている。
【0020】絶縁膜22は、シード膜部Sの周縁部およ
び配線膜部Wを選択的に覆っており、シード膜部Sの周
縁部以外の領域(中央領域)を露出させる開口22aを
有している。この絶縁膜22は、たとえば、酸化シリコ
ンや窒化シリコンなどで構成されている。図5は、電極
転写用基板20を作成するための工程を工程順に概説す
るための断面図である。まず、ガラス基板21の表面
に、公知のフォトリソグラフィ工程によって、シード膜
部S、配線膜部Wおよび電極接続部C(図5では、配線
膜部Wおよび電極接続部Cの図示を省略した。)がパタ
ーン形成される(図5(a))。すなわち、たとえば、ガ
ラス基板21の表面に、たとえば、スパッタ法により、
めっきのシードとして適した金属薄膜が付着させられ
る。その後、シード膜部S、配線膜部Wおよび電極接続
部Cに対応した開口を有するレジストをパターン形成し
て、エッチングを行うことより、上記金属薄膜がパター
ニングされて、ガラス基板21の表面に、シート膜部
S、配線膜部Wおよび電極接続部Cのパターンが残され
る。
【0021】次いで、ガラス基板21の全面を覆う絶縁
膜22が、たとえば、CVD法(化学的気相成長法)に
よって形成される。そして、シード膜部Sに対応した開
口30aを有するレジスト膜30が絶縁膜22上に形成
される(図5(b))。この状態で、レジスト膜30をマ
スクとしてエッチングを行うことにより、シード膜部S
の中央領域を露出させる開口22aが形成され、その後
に、レジスト膜30を除去することによって、図2〜図
4に示す構造の電極転写用基板20が得られる。
【0022】図6は、電極転写用基板20を用いて半導
体チップ10上にバンプBを形成するための工程を説明
するための断面図である。まず、図6(a)に示すよう
に、電極転写用基板20のシード膜部S上に、電解めっ
きによって、バンプBが形成される。シード膜部Sへの
通電は、電極接続部Cを利用して行われる。次に、図6
(b)に示すように、電極転写用基板20のバンプB側の
表面を半導体チップ10の表面に対向させ、さらに、各
バンプBが、対応するパッド部Pに対向するように、電
極転写用基板20と半導体チップ10とを位置合わせす
る。
【0023】次いで、図6(c)に示すように、電極転写
用基板20と半導体チップ10を圧接させ、バンプBを
パッド部Pに圧接させる。その後、図6(d)に示すよう
に、電極転写用基板20と半導体基板1とを離間させる
と、バンプBは、電極転写用基板20から離れ、半導体
チップ10のパッド部Pへと転写される。このようにし
て、半導体チップ10の表面にバンプBを設けることが
できる。
【0024】電極転写用基板20から半導体チップ10
へのバンプBの転写を良好に行うためには、シード膜部
Sの材料を、バリアメタル層5に比較して、バンプBの
材料との付着性が弱いものとしておけばよい。たとえ
ば、バンプBを金により形成する場合であって、バリア
メタル層5がTiWからなっている場合には、シード膜
部Sは、たとえば、Cr(クロム)により形成すればよ
い。
【0025】図7は、電極転写用基板20から半導体チ
ップ10にバンプBを転写するための装置の構成を説明
するための図解図である。この装置は、半導体チップ1
0を保持するための保持面51aを有するチップホルダ
51と、このチップホルダ51の上方において電極転写
用基板20を、保持面51aと平行な状態で保持する電
極転写用基板ホルダ52とを有している。電極転写用基
板ホルダ52は、電極転写用基板20の縁部を把持する
ようになっており、駆動機構54の働きによって、水平
面に沿う方向(保持面51aに沿う方向)に水平移動さ
れ、上下方向(保持面51aに対して垂直な方向)に沿
って昇降移動されるようになっている。
【0026】電極転写用基板20の基体をなすガラス基
板21は、透光性を有しているので、この電極転写用基
板20の上方(チップホルダ51とは反対側)からは、
シード膜部S以外の領域において、チップホルダ51に
保持された半導体チップ10を透視することができる。
そこで、電極転写用基板ホルダ52によって保持された
電極転写用基板20の上方には、撮像装置としてのCC
Dカメラ53が配置されている。このCCDカメラ53
は、電極転写用基板20上のシード膜部Sを撮像し、さ
らに、この電極転写用基板20を透視して、その下方の
半導体チップ10の表面を撮像する。
【0027】CCDカメラ53が出力する画像信号は、
制御装置55に入力されるようになっている。制御装置
55は、駆動機構54を制御して、電極転写用基板ホル
ダ52を水平移動および昇降移動させる。チップホルダ
51に、バンプBが形成されていない状態の半導体チッ
プ10がセットされ、電極転写用基板ホルダ52にバン
プBを担持した電極転写用基板20が保持された状態
で、制御装置55は、駆動機構54の動作を制御する。
すなわち、CCDカメラ53からの画像信号を参照する
ことにより、電極転写用基板ホルダ52を水平移動さ
せ、平面視において、バンプBとパッド部Pの位置を整
合させる。すなわち、半導体チップ10のパッドP上に
バンプB(またはシード膜部S)が正確に投影される状
態となるように、電極転写用基板20と半導体チップ1
0との位置合わせを行う。
【0028】そして、さらに、制御装置55は、駆動機
構54を制御して、電極転写用基板ホルダ52を下降さ
せてチップホルダ51に接近させていき、電極転写用基
板ホルダ52上のバンプBを、半導体チップ10のパッ
ド部Pに圧接させる。この電極転写用基板ホルダ52の
下降動作は、電極転写用基板20と半導体チップ10と
の位置合わせのための水平移動動作と同時に行われても
よいし、水平移動による位置合わせの後に、電極転写用
基板ホルダ52を下降させるようにしてもよい。
【0029】この後、制御装置55は、駆動機構54を
制御して、電極転写用基板ホルダ52を上昇させ、電極
転写用基板20を半導体チップ10から離間させる。こ
れにより、バンプBは、電極転写用基板20から半導体
チップ10へと転写されることになる。この後、電極転
写用基板20は、別の半導体チップへのバンプの形成の
ために再利用される。すなわち、電極転写用基板20の
表面には、再び、めっきによってバンプが形成され、こ
のバンプが別の半導体チップのパッド部に転写される。
このようにして、電極転写用基板20は、複数の半導体
チップ上へのバンプの形成のために、繰り返し用いるこ
とができる。
【0030】以上のようにこの実施形態によれば、電極
転写用基板20上でバンプBを形成し、このバンプBを
半導体チップ10に転写するようにしている。そのた
め、半導体基板1に対して、バンプBをパターン形成す
るための複雑なプロセスを施す必要がない。しかも、電
極転写用基板20は、繰り返し用いることができ、その
際に、レジストをパターン形成したりする必要はなく、
単に電解めっきを行うのみで、所要のパターンのバンプ
Bを形成できる。したがって、適切な電極転写用基板2
0を用意しておくことによって、極めて簡単な工程で、
バンプBを半導体チップ10上に形成することができる
ようになる。
【0031】しかも、パッド部Pの位置が共通であれ
ば、異なる機種の半導体チップに対しても、同じ電極転
写用基板20を共通に用いることも可能である。この発
明の一実施形態について説明したが、この発明は、他の
形態で実施することも可能である。たとえば、上述の実
施形態では、半導体チップ10と電極転写用基板20を
圧接させて、バンプBを転写させるようにしているが、
半導体ウエハから半導体チップを切り出す前の段階で、
半導体ウエハに対して、バンプを転写するようにすれ
ば、生産効率が飛躍的に向上されることは明らかであろ
う。この場合には、半導体ウエハ上に形成された切り出
し前の複数の半導体チップに対応したシード膜部のパタ
ーンを有する電極転写用基板が用意されることになる。
この場合に、この電極転写用基板は、半導体ウエハより
も大きめのサイズとしておけば、半導体ウエハに対して
近接させる際などにおける取り扱いが容易になる。
【0032】また、上述の実施形態では、電解めっきに
よって、電極転写用基板上にバンプを成長させる構成と
したが、バンプの成長は、無電解めっきによって行うこ
ともできる。この場合には、配線膜部Wおよび電極接続
部Cはいずれも不要である。なお、半導体基板1を構成
する半導体材料には、シリコン半導体、ゲルマニウム半
導体または化合物半導体(ガリウム砒素半導体など)を
含む任意の半導体材料を適用することができる。
【0033】その他、特許請求の範囲に記載された事項
の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図1】この発明の一実施形態に係る方法によって製造
されるべき半導体チップの構成を示す断面図である。
【図2】上記半導体チップの表面にバンプを形成するた
めに用いられる電極転写用基板の構成を示す斜視図であ
る。
【図3】上記電極転写用基板の断面図である。
【図4】表面の絶縁膜を除いた状態の電極転写用基板の
構成を示す平面図である。
【図5】電極転写用基板を作成するための工程を工程順
に概説するための断面図である。
【図6】電極転写用基板を用いて半導体チップ上にバン
プを形成するための工程を説明するための断面図であ
る。
【図7】電極転写用基板から半導体チップにバンプを転
写するための装置の構成を説明するための図解図であ
る。
【符号の説明】
1 半導体基板 3 アルミ配線 4 保護膜 5 バリアメタル層 10 半導体チップ 20 電極転写用基板 21 ガラス基板 22a 開口 22 絶縁膜 51 チップホルダ 52 電極転写用基板ホルダ 53 CCDカメラ 54 駆動機構 55 制御装置 B バンプ P パッド部 S シード膜部

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】半導体基板上に金属電極部を有する半導体
    装置の製造方法であって、 上記半導体基板とは別の電極転写用基板の表面に、金属
    電極部をパターン形成する工程と、 この電極転写用基板と上記半導体基板とを圧接すること
    により、上記金属電極部を、上記電極転写用基板から上
    記半導体基板上へと転写させる転写工程とを含むことを
    特徴とする半導体装置の製造方法。
  2. 【請求項2】上記電極転写用基板は、表面にシード膜が
    形成してあり、 上記電極転写用基板に金属電極部を形成する工程は、上
    記シード膜上に上記金属電極部の材料をめっきする工程
    を含むことを特徴とする請求項1記載の半導体装置の製
    造方法。
  3. 【請求項3】上記電極転写用基板は、金属電極部の形成
    位置以外の領域の上記シード膜の表面を覆う絶縁膜を表
    面に有していることを特徴とする請求項2記載の半導体
    装置の製造方法。
  4. 【請求項4】上記シード膜は、上記半導体基板上におい
    て金属電極部が転写される部位と金属電極部との密着性
    よりも、当該金属電極部との密着性が弱い材料を用いて
    形成されることを特徴とする請求項2または3記載の半
    導体装置の製造方法。
  5. 【請求項5】上記電極転写用基板は、透光性の材料から
    なっており、 上記シード膜は、金属電極部を形成すべき領域に選択的
    に形成されていることを特徴とする請求項2ないし4の
    いずれかに記載の半導体装置の製造方法。
  6. 【請求項6】上記半導体基板上には、電気接続部を露出
    させる開口を有する保護膜が形成されており、 上記金属電極部を上記電極転写用基板上に形成する工程
    では、上記電気接続部の配置に対応した配置で上記金属
    電極部が形成され、 上記金属電極部を転写する転写工程では、上記金属電極
    部が上記電気接続部へと転写されることを特徴とする請
    求項1ないし5のいずれかに記載の半導体装置の製造方
    法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005229041A (ja) * 2004-02-16 2005-08-25 Alps Electric Co Ltd 高周波配線構造および高周波配線構造の製造方法
KR20070006885A (ko) * 2004-03-31 2007-01-11 어플라이드 머티어리얼스, 인코포레이티드 반도체 장치 제조과정 동안 전도성 부품을 운반하기 위한장치 및 방법
US7259581B2 (en) * 2005-02-14 2007-08-21 Micron Technology, Inc. Method for testing semiconductor components
KR100695518B1 (ko) * 2005-11-08 2007-03-14 삼성전자주식회사 범프의 형성 방법, 이를 이용한 이미지 센서의 제조 방법및 이에 의해 형성된 반도체 칩 및 이미지 센서
DE102006025960B4 (de) * 2006-06-02 2011-04-07 Infineon Technologies Ag Verfahren zur Herstellung einer integrierten Halbleitereinrichtung
US20080029686A1 (en) * 2006-08-04 2008-02-07 International Business Machines Corporation Precision fabricated silicon mold
US8361840B2 (en) * 2008-09-24 2013-01-29 Eastman Kodak Company Thermal barrier layer for integrated circuit manufacture
JPWO2020144959A1 (ja) * 2019-01-10 2021-11-18 パナソニックIpマネジメント株式会社 メッキ用パターン版及び配線基板の製造方法
CN113260740B (zh) * 2019-01-10 2024-12-17 松下知识产权经营株式会社 镀敷用图案版以及布线基板的制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5310699A (en) * 1984-08-28 1994-05-10 Sharp Kabushiki Kaisha Method of manufacturing a bump electrode
JPS636850A (ja) * 1986-06-26 1988-01-12 Toshiba Corp 電子部品の製造方法
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
JP2730357B2 (ja) * 1991-11-18 1998-03-25 松下電器産業株式会社 電子部品実装接続体およびその製造方法
US5492863A (en) * 1994-10-19 1996-02-20 Motorola, Inc. Method for forming conductive bumps on a semiconductor device
US5646068A (en) * 1995-02-03 1997-07-08 Texas Instruments Incorporated Solder bump transfer for microelectronics packaging and assembly
US5607099A (en) * 1995-04-24 1997-03-04 Delco Electronics Corporation Solder bump transfer device for flip chip integrated circuit devices
US6008071A (en) * 1995-09-20 1999-12-28 Fujitsu Limited Method of forming solder bumps onto an integrated circuit device
US5808360A (en) * 1996-05-15 1998-09-15 Micron Technology, Inc. Microbump interconnect for bore semiconductor dice
US6117759A (en) * 1997-01-03 2000-09-12 Motorola Inc. Method for multiplexed joining of solder bumps to various substrates during assembly of an integrated circuit package
US5984164A (en) * 1997-10-31 1999-11-16 Micron Technology, Inc. Method of using an electrically conductive elevation shaping tool
JPH11297735A (ja) * 1998-04-10 1999-10-29 Fujitsu Ltd バンプの製造方法及び半導体装置
US6409073B1 (en) * 1998-07-15 2002-06-25 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Method for transfering solder to a device and/or testing the device

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