JP2000243876A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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wiring layer
semiconductor substrate
semiconductor
electronic circuit
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登志実 川原
Hirohisa Matsuki
浩久 松木
Yasuhiro Niima
康弘 新間
Yoshiyuki Yoneda
義之 米田
Norio Fukazawa
則雄 深澤
Yuzo Hamanaka
雄三 濱中
Kenichi Nagae
健一 永重
Koji Hozumi
孝司 穂積
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 チップ上の最適な位置に外部接続端子となる
突起電極を設ける際に、チップ面積のロス及び電気的特
性の劣化を最小限にとどめることを目的とする。 【解決手段】 半導体基板と、該半導体基板内に形成さ
れた電子回路と、該電子回路の端子と接続された内部配
線層と、該半導体基板上の任意の位置で該内部配線層と
接続され、該半導体基板上に形成された保護層から表出
されたビアと、該ビアと接続され、該保護層上に形成さ
れた配線層と、該配線層と接続され、所定の高さを有す
る突起電極と、該半導体基板及び該突起電極の側面を封
止する封止樹脂とを有する半導体装置により課題を解決
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に係わり、特にチップサイズパッケージ(以下
ＣＳＰ)構造を有する半導体装置とその製造方法に関す
る。
【０００２】半導体装置の形状を半導体素子(以下チッ
プ)に極力近づけるために、チップ上に外部出力端子を
設け、これを樹脂で封止した構造の半導体パッケージが
提案されている。
【０００３】
【従来の技術】図１１〜図１３は従来のＣＳＰの一例を
示す図であり、図１１はその平面図であり、図１２はそ
の断面図であり、図１３は図１１の透視図である。図中
１１００はＣＳＰ構造の半導体チップを示し、１１０１
は半導体基板を示し、１１０２はチップ内部に形成され
た電子回路と接続される内部配線層を示し、１１０３は
アルミニウム等で形成され、内部配線層と接続されたビ
アを示し、１１０４はチップ上にポリイミドで形成され
た保護層を示し、１１０５は銅で形成され、保護層１１
０４から表出したビア１１０３と接続された配線層を示
し、１１０６は配線層１１０５上に形成された突起電極
を示す。図１３は絶縁膜１１０４より上の層を取り除い
た場合の状態を示している。
【０００４】図１２には示されていないが、チップ１１
００は突起電極１１０６の先端部が露出するように樹脂
によって封止されパッケージングされる。
【０００５】外部端子となる突起電極１１０６の位置
は、配線層１１０５によりチップ周囲に形成されたパッ
ド１１０８の位置からずらした位置にあり、図１１の例
ではチップ外周部にあるパッド１１０８の位置が、配線
層１１０５により内部領域に再配置されている。この再
配置により、突起電極のピッチをパッドのピッチより拡
大することができ、回路基板へ実装する際に突起電極ど
うしがショートするような不都合をなくすことができ
る。
【０００６】
【発明が解決しようとする課題】しかしながら、図１３
に示されるパッド１１０８は、ワイヤボンディングのパ
ッドをそのまま用いていたので１００μm×１００μm程
度の面積を占めており、この面積の分だけチップの大型
化を招くとともに、チップ内のトランジスタ等の素子数
の減少を招く問題点があった。
【０００７】また、配線層は必ずしもチップ周囲に形成
されているパッドと突起電極とを最短距離で接続するこ
とができないので、電気的特性の劣化を招く問題点があ
った。
【０００８】従って本発明は、チップ上の最適な位置に
外部接続端子となる突起電極を設ける際に、チップ面積
のロス及び電気的特性の劣化を最小限にとどめることを
目的とする。
【０００９】
【課題を解決するために手段】上記の課題は、以下の手
段を講じることにより解決することができる。
【００１０】請求項１記載の発明では、半導体基板と、
該半導体基板内に形成された電子回路と、該電子回路の
端子と接続された内部配線層と、該半導体基板上の任意
の位置で該内部配線層と接続され、該半導体基板上に形
成された保護層から表出されたビアと、該ビアと接続さ
れ、該保護層上に形成された配線層と、該配線層と接続
され、所定の高さを有する突起電極と、該半導体基板及
び該突起電極の側面を封止する封止樹脂とを有すること
を特徴とする半導体装置により上記課題を解決できる。
【００１１】また、請求項２記載の発明は、請求項1記
載の半導体装置において、該突起電極上にバンプを形成
することを特徴とするものである。
【００１２】また、請求項３記載の発明は、請求項1記
載の半導体装置において、該封止樹脂の側面と該半導体
基板の側面とがダイサーで切断された共通の平面を有す
ることを特徴とするものである。
【００１３】また、請求項４記載の発明は、請求項1記
載の半導体装置において、該ビアが該電子回路の入力・
出力トランジスタの端子に直接接続されることを特徴と
するものである。
【００１４】また、請求項５記載の発明は、請求項1記
載の半導体装置において、該封止樹脂が圧縮成形された
樹脂であることを特徴とするものである。
【００１５】また、請求項６記載の発明は、請求項1記
載の半導体装置において、該配線層が該ビアと該突起電
極とを最短距離で接続することを特徴とするものであ
る。
【００１６】また、請求項７記載の発明は、請求項１記
載の半導体装置において、該ビアの直径が該配線層の幅
と同等かそれより小さいことを特徴とするものである。
【００１７】また、請求項８記載の発明では、半導体基
板上に電子回路を形成する工程と、該電子回路のトラン
ジスタの入力端子または出力端子と接続される内部配線
層を形成する工程と、該半導体基板上に該電子回路を保
護する保護層と形成する工程と、該半導体基板の任意の
位置で該内部配線層と接続され、該保護層から表出する
ビアを形成する工程と、該ビアと接続され、該保護層上
に形成された配線層と、該配線層と接続され、所定の高
さを有する突起電極を形成する工程と、該半導体基板を
金型内にセットし、該半導体基板表面及び該突起電極の
側面を圧縮成形により樹脂封止する工程とを有すること
を特徴とする半導体装置の製造方法により課題を解決で
きる。
【００１８】また、請求項９記載の発明は、請求項８記
載の半導体装置の製造方法において、該半導体基板を複
数半導体ウエハ上に形成し、それぞれをダイサーにより
切断する切断工程を有することを特徴とするものであ
る。
【００１９】また、請求項１０記載の発明は、請求項８
記載の半導体装置の製造方法において、該樹脂封止され
た半導体基板をエッチバックすることにより該突起電極
の先端が表出することを確実にするエッチバック工程を
有することを特徴とするものである。
【００２０】また、請求項１１記載の発明は、請求項８
記載の半導体装置の製造方法において、該突起電極の先
端にバンプを形成するバンプ形成工程を有することを特
徴とするものである。
【００２１】また、請求項１２記載の発明は、半導体基
板と、該半導体基板内に形成された電子回路と、該電子
回路の端子と接続された内部配線層と、該半導体基板上
の任意の位置で該内部配線層と接続され、該半導体基板
上に形成された保護層から表出されたビアと、該ビアと
接続され、該保護層上に形成された配線層と、該配線層
と接続され、テープに支持されたテープリードと、該半
導体基板及び該テープリードを封止する封止樹脂とを有
することを特徴とする半導体装置である。
【００２２】また、請求項１３記載の発明は、内部に形
成された電子回路の端子が表面の周囲に設けられた電極
パッドに接続された第１の半導体装置と、該第１の半導
体装置より一片の長さが短く、該第１の半導体装置上に
接着された第２の半導体装置と、該第２の半導体装置と
して請求項１記載の半導体装置を用い、該第２の半導体
装置の配線層と該第１の半導体装置の電極パッドとを接
続することを特徴とする半導体装置である。
【００２３】また、請求項１４記載の発明は、請求項１
記載の半導体装置を用いた第１の半導体装置と、該第１
の半導体装置より一片の長さが短く、該第１の半導体装
置上に回路面を向かい合わせに搭載され、請求項１記載
の半導体装置を用いた第２の半導体装置と、該第１及び
第２の半導体装置の配線層どうしをバンプによりを接続
することを特徴とする半導体装置である。 また、請求
項１５記載の発明は、請求項１４記載の半導体装置にお
いて、該第１の半導体装置が搭載されていない該第２の
半導体装置の配線層上に突起電極を設け、該第１、第２
の半導体装置及び該突起電極を樹脂封止することを特徴
とする半導体装置である。
【００２４】また、請求項１６記載の発明は、半導体基
板と、該半導体基板内に形成された電子回路と、該電子
回路の端子と接続された内部配線層と、該半導体基板上
の任意の位置で該内部配線層と接続され、該半導体基板
上に形成された保護層から表出されたビアと、該ビアと
接続され、該保護層上に形成され、ワイヤがボンディン
グされる領域を有する配線層とを有し、該配線層が、ワ
イヤボンディングされ得る所定の領域を有していること
を特徴とする半導体装置である。
【００２５】また、請求項１７記載の発明は、半導体基
板と、該半導体基板内に形成された電子回路と、該半導
体基板上の任意の位置で該電子回路の端子と接続され、
該半導体基板上に形成された保護層から表出されたビア
と、該ビアと接続され、該保護層上に形成された配線層
と、該配線層と接続され、所定の高さを有する突起電極
と、該半導体基板及び該突起電極の側面を封止する圧縮
成形された封止樹脂とを有することを特徴とする半導体
装置である。
【００２６】また、請求項１８記載の発明は、半導体基
板上に電子回路を形成する工程と、該電子回路のトラン
ジスタの入力端子または出力端子と接続される内部配線
層を形成する工程と、該半導体基板上に該電子回路を保
護する保護層と形成する工程と、該半導体基板の任意の
位置で該内部配線層と接続され、該保護層から表出する
ビアを形成する工程と、 該ビアと接続され、該保護層
上に形成された配線層と、該配線層と接続され、所定の
高さを有する突起電極を形成する工程と、該半導体基板
を金型内にセットし、該半導体基板表面及び該突起電極
の側面を圧縮成形により樹脂封止する工程と、該突起電
極に試験プローバを接触させ、該電子回路を試験する工
程とを有することを特徴とする半導体装置の製造方法で
ある。
【００２７】上述の各手段は次のような作用を有する。
【００２８】請求項１記載の半導体装置は、従来設けら
れていたパッドが不要となるので、パッドの面積分だけ
チップを小型化できるとともに、パッドの占めていた部
分にトランジスタ等の素子を形成でき素子数を増加でき
る作用を有する。
【００２９】さらに、ビアをチップ上の任意の位置に形
成でき、チップ内部の電子回路から直接ビアを介して配
線層により突起電極に導かれるので、最短の経路で内部
回路と突起電極とを接続することができるので、電気的
特性を向上できる作用がある。
【００３０】また、請求項２記載の半導体装置は、突起
電極上にバンプを形成するので、チップをプリント基板
に実装する際に、プリント基板の端子に確実に半田付け
できる作用を有する。
【００３１】また、請求項３記載の半導体装置は、封止
樹脂の側面と半導体基板の側面とがダイサーで切断され
た共通の平面を有するので、チップを最小限の大きさで
封止する、つまりチップサイズで封止することができる
作用を有する。
【００３２】また、請求項４記載の半導体装置は、ビア
が電子回路の入力トランジスタの入力端または出力トラ
ンジスタの出力端に直接接続されるので、入力・出力ト
ランジスタの端子に対し最短距離でビアを設けることが
でき、電気的特性を向上させられる作用を有する。
【００３３】また、請求項５記載の半導体装置は、圧縮
成形法により樹脂層を形成することにより、配線層１５
が樹脂成形時に流動する樹脂から受ける圧力が最小にな
り、配線層が断線する可能性を最小にすることができる
作用が得られる。逆にいえば、配線層の長さが最小に設
計されているので、樹脂の流動性を向上させることがで
き、樹脂17中にボイドが発生するのを防ぐことができる
作用が得られる。また、封止樹脂が圧縮成形された樹脂
であるので、樹脂に離型材を混入させる必要がなく、離
型材を入れることによって犠牲にしていた樹脂の特性で
ある密着性を失わない作用を有する。
【００３４】また、請求項６記載の半導体装置は、配線
層がビアと突起電極とを最短距離で接続するので、電気
的特性を向上させられる作用を有する。
【００３５】また、請求項７記載の半導体装置は、ビア
の直径が配線層の幅と同等かそれより小さいので、ビア
の存在により、チップの大型化を招くことがない作用を
有する。また、請求項８記載の半導体装置の製造方法
は、従来設けられていたパッドを不要にできるので、パ
ッドの面積分だけチップを小型化できるとともに、パッ
ドの占めていた部分にトランジスタ等の素子を形成でき
素子数を増加できる作用を有する。
【００３６】さらに、ビアをチップ上の任意の位置に形
成できるので、突起電極とビアとを接続する配線層を最
短距離で接続することができる電気的特性を向上できる
作用があるまた、請求項９記載の半導体装置の製造方法
は、複数の電子回路の形成された半導体基板をダイサー
により切断する切断工程を有するので、チップを最小限
の大きさで封止する、つまりチップサイズで封止するこ
とができる作用を有する。
【００３７】また、請求項１０記載の半導体装置の製造
方法は、樹脂封止された半導体基板をエッチバックする
ことにより突起電極の先端が保護層から表出することを
確実にするエッチバック工程を有するので、突起電極が
確実に表出し、プリント基板に実装する際に確実にプリ
ント基板の端子に接続することができる作用を有する。
【００３８】また、請求項１１記載の半導体装置の製造
方法は、突起電極の先端にバンプを形成するバンプ形成
工程を有するので、プリント基板に実装する際に確実に
プリント基板の端子に半田付けすることができる作用を
有する。
【００３９】また、請求項１２記載の半導体装置は、テ
ープリードを用いてチップから配線を引き出すので、ワ
イヤに比べてリードピッチを小さくできる作用を有す
る。
【００４０】また、請求項１３記載の半導体装置は、大
きさの異なる2つの半導体装置を積層することにより、
実装面積を減らすことができる作用を有する。
【００４１】また、請求項１４記載の半導体装置は、大
きさの異なる2つの半導体装置を積層することにより、
実装面積を減らすとともに、双方の半導体装置をバンプ
により接続するので実装の高さも低くすることができる
作用を有する。
【００４２】また、請求項１５記載の半導体装置は、請
求項１４記載の積層した半導体装置を樹脂で封止するこ
とにより、信頼性を向上させる作用を有する。
【００４３】また、請求項１６記載の半導体装置は、従
来のワイヤボンディング装置を利用して本発明の半導体
装置を実装基板に実装することができ、樹脂層を形成す
るための圧縮成形機を導入しなくても本発明の半導体装
置を利用できる作用を有する。
【００４４】また、請求項１７記載の半導体装置は、ビ
アの直下にトランジスタの入力・出力端子があるので、
電気的な遅延最小限となり、また寄生容量や寄生インダ
クタンスが付くことなくトランジスタの入・出力をビア
に伝達することができる作用を有する。
【００４５】また請求項１８記載の半導体装置の製造方
法は、突起電極にプローバを当てて試験を行うので、試
験ポイントを任意の点に引き出してチェックできる作用
を有する。特に集積度が大規模なものになると試験時間
も長くなるが、本実施例を用いればチップ内の回路をあ
る信号の流れに沿って分割したり、機能ブロック単位で
の試験が可能となるため、試験時間を短縮できる作用も
ある。さらに、チップ内の電子回路の信号を途中の段階
で、その値をチェックできるので、不良箇所を特定しや
すい作用もある。また、最終製品状態でのチェックが可
能となる作用もある。
【００４６】
【発明の実施の形態】次に本発明の実施の形態について
図面と共に説明する。図１〜図５は本発明の第１実施例
を説明する図であり、図１（ａ）は第１実施例の半導体
装置の平面図を示し、図１（ｂ）は図１（ａ）の一点鎖
線における断面図を示し、図２（ａ）は図１（ａ）の保
護層１４より上部の構成要素を取り除いた場合を示す図
である。図３（ａ）〜３（ｅ）は本発明の第１実施例の
製造方法を説明する図であり、図４は図１（ｂ）に示さ
れる形態にバンプを搭載した状態を示す図であり、図５
は本発明の切断前のウエハ状態における構造を示す図で
る。
【００４７】各図において10はＣＳＰ構造の半導体装置
を示し、11,31,41は半導体基板を示し、12,32,42はチッ
プ内に形成され内部のトランジスタの入力・出力端と接
続された内部配線層を示し、13,33,43は内部配線層と接
続されチップ上の任意の位置に設けられたビアを示し、
14,34,44はチップ上に形成された保護層を示し、15,35,
45は保護層から表出しビアと接続された配線層を示し、
16,36,46は配線層上に形成された突起電極を示し、17,3
7,47は突起電極の頂部が表出するようにチップを封止し
た樹脂を示す。
【００４８】本発明の第1実施例のチップは、図１に示
されるように、チップ内の任意の位置にビアが設けら
れ、ビアと配線層との接続部13aから配線層15が突起電
極16の下側まで引き出され、その上に突起電極16が形成
されている。
【００４９】本実施例では、従来技術で示したチップ周
囲に設けられた電極パッドから配線層を引き出したチッ
プとは異なり、チップ上の任意の位置から配線層を引き
出している。従って、従来技術のようにチップ内部の電
子回路からの配線が、いったんチップ周囲の電極パッド
に引き出されてから配線層により突起電極に導かれると
いう信号経路ではなく、本実施例の信号経路は、チップ
内部の電子回路から直接ビアを介して配線層により突起
電極に導かれるので、最短の経路で内部回路と突起電極
とを接続することができる。
【００５０】ビア13はアルミニウム等で形成され、直径
５〜２５μm,高さ１０〜５０μmで構成され、図1(b)に
示されるように、チップ内の内部配線層12と接続されて
いる。内部配線層12はアルミニウムで形成され、チップ
内のトランジスタ等で形成された電子回路の出力端もし
くは入力端等の所定の端子と接続されている。図1(b)に
示される例では、内部配線層12がトランジスタの入力・
出力端子から所定の距離をおいて引き出される場合を説
明しているが、ビア13の直下に回路が存在しなければ、
トランジスタの入力・出力端子をビア１３の直下に配置
することも可能である。ビアの直下にトランジスタの入
力・出力端子があれば、電気的な遅延なく、また寄生容
量や寄生インダクタンスが付くことなくトランジスタの
入・出力をビアに伝達することができる。また図1(b)で
は最上層の内部配線層12にビア13が接続されているが、
さらに下側の配線層と接続してもよい。
【００５１】ビア１３は、内部配線層１２と配線層１５
とを接続するためのものだが、内部配線層１２や配線層
１５と異なる材質で形成しても、同じ材質で形成しても
よい。本発明ではビアを形成する材質に関わらず、内部
配線層１２と配線層１５とを接続しているものをビアと
呼ぶ。 配線層15は幅２５μmの銅で形成され、保護層1
4上に形成されている。従来の技術では、配線層はチッ
プ周囲に設けられたボンディング用のパッドから所定位
置の突起電極に引き回されていたので、パッドが不要な
面積を占め、不要に長い配線層が電気的特性を劣化させ
ていた。これに比べ、本発明の第1実施例は、図２
（ａ）に示されるように、ビア13をチップ周囲に設けな
ければならないといった制約がないので、チップ内の任
意の位置に設けることができ、ビア13と突起電極16とを
接続する配線層15の長さを最短にすることができるので
電気的特性を向上させられ、余分な配線層の引き回しの
ない分配線スペースも減らすことができる。なお、配線
層の材質は、銅に限らず金やニッケルでもよい。
【００５２】この配線層１５は、一連のチップ製造工程
が終了した後で、再度チップ上に配線を施してチップの
電極（本実施例では突起電極１６）の位置を調整する作
用があるので、「再配線層」と呼ばれることもある。
【００５３】ビア13の直径は、図2(a)に示されるように
配線層15の幅と同等かそれより小さく、チップ内部に形
成される各内部配線層間を接続する通常のビアと同程度
の直径なので、本実施例のビア13の存在により、チップ
の大型化を招くようなことはない。なお、ビアと配線層
との接続部13aは配線層13より幅が広くなっているが、
これは位置合わせの誤差を吸収し得る程度の大きさであ
り、実質的にチップ面積を拡大させる程の大きさではな
い。
【００５４】図２（ｂ）は、従来の技術により形成した
チップ２１の面積を示すものであり、図２（ａ）に示さ
れる本実施例により形成したチップ２０と比べると、ほ
ぼパッド１１０８の占めていた幅の分だけチップ面積が
小さくなっている様子が示されている。
【００５５】配線層15上の所定の位置には突起電極16が
設けられている。この突起電極16が設けられる配線層15
の端部は、突起電極に対応した形状にパターニングされ
ている。
【００５６】突起電極１６は、メッキにより形成された
銅で形成され、直径３００μm,高さ１００μmで形成さ
れている。突起電極１６の配置は、実装されるプリント
基板の端子の配置に対応している。突起電極１６及びチ
ップ１０の表面は樹脂１７で封止され、突起電極１６の
頂部が樹脂１７の面から表出する。この樹脂１７は後述
するように圧縮成形法により形成された樹脂である。
【００５７】以上の構成により、従来設けられていたパ
ッドの分だけチップ面積を縮小でき、最短の配線層によ
り電気的特性を向上させることができる。また、圧縮成
形法による樹脂を用いることにより後述するような作用
効果がある。
【００５８】次に、本発明の半導体装置の製造方法を図
３（ａ）〜３（ｅ）に従って説明する。
【００５９】図３（ａ）に示されるように、基板３１上
に保護層となる厚さ１μmのＰＳＧ/ＳｉＮ層３４ａと厚
さ１０μmのポリイミドからなるカバー膜３４ｂをスパ
ッタにより形成し、ビア３３部分を所定の深さエッチン
グして内部配線層３２に到達する開口を形成する。その
後アルミニウムをリフトオフ法等によりビア３３内に形
成する。
【００６０】次に図３（ｂ）に示されるように、基板３
１上全面にクロムからなる密着金属層３５ａをスパッタ
で厚さ１μmに形成し、さらにその上に銅からなる配線
下地金属層３５ｂをスパッタで厚さ２μmに形成する。
【００６１】次に図３（ｃ）に示されるように、配線層
３５を形成する領域以外を配線用レジスト３８で覆い、
その後電解メッキにより銅を厚さ５μmで形成し配線層3
5を形成する。
【００６２】次に図３（ｄ）に示されるように、突起電
極３６を形成する領域以外を突起電極用レジスト３９で
覆い、その後電解メッキにより銅を厚さ１００μmで形
成し突起電極３６を形成する。なお、突起電極３６の上
にこれを外部の水分による腐食を防ぐために、ニッケ
ル、金、パラジウム等の保護金属層４０を形成してもよ
い。
【００６３】最後に図３（ｅ）に示されるように、突起
電極用レジスト３９を除去した後、配線層３５をマスク
としてエッチングを行い、全面に形成されていた密着金
属層３５ａ及び配線下地金属層３５ｂの不要部分を除去
する。この時少しオーバーエッチングをかけるので、配
線層３５及び保護金属層４０の厚さが薄くなるが、予め
この厚さを考慮して配線層３５は形成されているので問
題ない。
【００６４】以上のように突起電極３６を形成した後、
図１（ｂ）で示したように基板１１上に樹脂１７を形成
する。この樹脂１７は以下のように圧縮成形法により形
成される。
【００６５】まず所定のキャビティを有する上型・下型
からなる金型内に上記突起電極を形成した各チップへ切
断する前のウエハ状態である基板を載置し、ＰＰＳ，Ｐ
ＥＥＫ，ＰＥＳ等の熱可塑性樹脂からなる樹脂タブレッ
トをウエハ中央に置く。この時、金型には樹脂が付かな
いようにするために、フィルムを貼っておいてもよい。
【００６６】次に金型を樹脂が溶融する温度まで加熱
し、上型・下型のどちらかを動かしてキャビティを狭め
ていき、樹脂タブレットを圧縮する。加熱されて軟化し
た樹脂は、圧縮されながらウエハ全面に広がり、ウエハ
全面に樹脂１７が形成され、チップ表面及び突起電極の
側面を封止する。なお、本実施例は半導体ウエハ単位で
圧縮成形法による樹脂層を形成しているが、各チップ毎
に切断した後にこれを行ってもよい。
【００６７】この圧縮成形法については、本願出願人が
平成９年１月２３日に出願した特願平９−１０６８３
（特願平１０−７９３６２；米国特許出願番号：０２９
６０８）に詳細に開示されている。圧縮成形法を用いる
ことにより、封止樹脂が圧縮成形された樹脂であるの
で、樹脂に離型材を混入させる必要がなく、離型材を入
れることによって犠牲にしていた樹脂の特性である密着
性を失わずに半導体装置の封止が可能となる。
【００６８】樹脂１７を圧縮成形法で形成した場合、突
起電極１６上にも薄く樹脂層が形成されるが、これはエ
ッチング、機械研磨、サンドブラスト、レーザー光照射
等により除去すればよい。または、上型に柔軟性のある
フィルムを貼っておき、圧縮成形時に突起電極をこのフ
ィルムに食い込ませ、樹脂成形後にこのフィルムを剥が
すことで突起電極１６を露出させてもよい。以上のよう
なエッチバック工程により突起電極１６上に形成された
樹脂層を確実に取り除くことができる効果が得られる。
【００６９】次に、図４に示されるように、樹脂１７か
ら露出した突起電極１６上にバンプ１８を形成する。バ
ンプ１８の形成方法は種々あるが、転写バンプ法やステ
ンシルマスクを用いたスクリーン印刷法で形成すればよ
い。バンプの材質は、錫と鉛の合金が一般的であり、求
められる特性に応じて合金の比率を変えればよい。
【００７０】バンプ１８を形成しなくてもチップ１０を
実装基板に実装できるが、バンプ１８を設けることによ
り、実装基板側に半田を設けておく必要がなく、実装性
に優れるという効果が得られる。
【００７１】以上の工程により、基板上に配線層を形成
して任意の位置に突起電極及びバンプを形成したウエハ
が完成する。ウエハ状態で上記圧縮成形により樹脂を形
成したので、最終的な形状は図５に示されるように、ウ
エハ全面に樹脂５７及びバンプ５８が形成されたものと
なる。なお、図５では配線層、保護層といった細かい構
成は省略して描かれている。
【００７２】最後にウエハはダイサーにより図５の一点
鎖線部分で切断されて個々の半導体装置に分離される
が、この時基板５１の側面と樹脂層５７の側面とは同一
平面となる。これにより、チップの大きさを小さくする
ことができ、チップサイズとほぼ等しいサイズのパッケ
ージが得られる効果がある。
【００７３】以上説明したように、本発明は図１
（ａ），２（ａ）に示される配線層１５が、ビア１３と
突起電極１６とを最短で接続するように設計する事と、
圧縮成形法にて樹脂１７を形成する事とにより、配線層
１５が樹脂成形時に流動する樹脂から受ける圧力が最小
になり、配線層が断線する可能性を最小にすることがで
きる効果が得られる。逆にいえば、配線層の長さが最小
に設計されているので、樹脂の流動性を向上させること
ができ、樹脂17中にボイドが発生するのを防ぐことがで
きる効果が得られる。これら２つの効果は、圧縮成形法
を用いたことによるプロセス上の効果だが、本実施例
は、配線層を用いてチップ上の任意の位置に突起電極を
形成するチップにおいて、配線層の長さを最短に設計す
ることにより、配線層の断線を招くことなくチップ表面
を樹脂で封止することを可能とするものであり、上記プ
ロセス上の効果以外にも、圧縮成形法による樹脂を用い
ることにより、チップの構造としての効果もある。
【００７４】さらに本実施例では、チップ内の電子回路
の任意の場所に外部からの信号を入力・出力できるの
で、上述した本実施例の突起電極を試験端子に応用する
ことも容易となる。本実施例は多端子化に適しているの
で、通常の半導体装置では形成されることのない試験端
子も容易に形成できる。
【００７５】また、半導体装置の集積度が高くなると配
線層の幅も狭くなり、プローバの端子を接触させてのチ
ェックができなくなるが、本実施例によれば、任意の点
に引き出してチェックできるためその効果は大きい。特
に集積度が大規模なものになると試験時間も長くなる
が、本実施例を用いればチップ内の回路をある信号の流
れに沿って分割したり、機能ブロック単位での試験が可
能となるため、試験時間を短縮できる効果もある。
【００７６】さらに、本実施例を用いれば不良解析も容
易となる。本実施例によればチップ内の電子回路の信号
を途中の段階で、その値をチェックできるので、不良箇
所を特定しやすい効果もある。
【００７７】特に、本実施例が効果を発揮するのは、最
終製品状態でのチェックが可能となる点である。通常の
半導体装置では、最終製品で信号の途中の段階の値をチ
ェックしようとすると封止樹脂や保護層を精度よく除去
する必要があり、さらに極めて細い配線層にプローバを
電気的にコンタクトしてチェックする必要がある。これ
は一点だけ行うのも難しいので、多点を行うのはほとん
ど不可能である。本実施例を用いれば、数枚の試験用マ
スクを用意すれば、最終製品に近い状態での試験が容易
にできる。もちろん、予め試験端子を所定の位置に設け
ておけば効率的にこの試験を行うことができる。チップ
内の回路の規模が大規模な半導体装置になると、設計し
たチップが正常に動作するまでに何度もバグのないこと
を確認する必要があり、不良解析がどれだけ効率的にで
きるかが工程短縮、納期短縮の鍵となっている。本実施
例を用いれば、入力・出力端子を空間的にも機能的にも
任意の位置に配置できるため、チップの設計の自由度が
高くなる効果もある。
【００７８】以下に第1実施例の変形例を説明する。
【００７９】図６（ａ），（ｂ）は本発明の第2実施例
を示す図であり、図６（ａ）は、図１に示される実施例
の突起電極１６に相当する部分を銅からなるテープリー
ド６６に代えて構成した場合の実施例である。その他の
構造は図１のものと同様であり、基板６１内に形成され
た内部配線層６２に接続するビア６３が基板上の適当な
位置に設けられ、このビア６３に配線層６５が接続され
ている。図１の実施例ではこの配線層上に突起電極が設
けられたが、本実施例では配線層にテープ６８上に形成
された銅リード６６を接続している。
【００８０】以上の構成により、バンプを用いている図
１の実施例に比べ、テープリードを用いて最終的にチッ
プから配線を引き出しているので、リードピッチを３０
μm程度と小さくできる効果がある。
【００８１】図６（ｂ）は、図６（ａ）に示される実施
例の配線層６５とリード６６との間に金で構成された接
続用異種材料層を設けたものであり、飛び出した余分な
リードがチップ上でショートしないという効果とリード
接合部のストレスを緩和する効果がある。
【００８２】図７（ａ），（ｂ）は本発明の第３実施例
を示す図であり、図７（ａ）はその平面図を、図７
（ｂ）は（ａ）図に示される一点鎖線での断面図を示
す。本実施例では、本発明により小型化されたチップと
本発明を用いないチップの2つを用いている。図７
（ｂ）に示されるように、下側に本発明を用いないチッ
プ７２を実装基板７１上に設け、半導体装置７２上に本
発明を用いて小型化された半導体装置７３を接着層７４
を介して積層する。チップ７３の一片の長さは、チップ
７２の一片の長さより短く小型なものとなっている。上
部のチップ７３の構成は、上述した本発明の実施例で説
明したものと同じだが、突起電極を設けずに配線層７５
の所定の位置からワイヤにより下側の半導体装置７２の
電極パッド７６と接続している点が前の実施例と異なる
点である。なお、封止樹脂は示されていないが、ポッテ
ィング等により半導体装置７２、７３を封止しても構わ
ない。
【００８３】本実施例により、チップを容易に積層する
ことができ、例えば下側のチップをロジックＬＳＩ、上
側のチップをフラッシュメモリにより構成すれば、両者
の機能を有する半導体装置をほぼ１チップ分の面積で実
装できる効果がある。
【００８４】図８は本発明の第４実施例を示す図であ
り、上側、下側双方とも本発明を用いた半導体装置８
２、８３を実装基板８１上に積層したものであり、両チ
ップの回路面を向かい合わせに搭載している。上側の半
導体装置８３は下側の半導体装置８２より一片の長さが
短く、小型なものとなっている。双方の半導体装置とも
本発明を用いているので、その表面には配線層が形成さ
れており、両者の接続は双方の配線層どうしをバンプ８
６を用いて接続している。 双方の半導体装置とも上述
した実施例と同じものを用いているが、配線層の上に図
１に示されるような突起電極は形成せず、半田で構成さ
れたバンプ８６を形成し、下側の半導体装置８２と回路
面が向かい合わせになるように、金で構成された接続用
異種材料層８４を介して接続されている。前述の実施例
と異なりバンプにより双方の半導体装置を接続している
ので、実装した時の高さを低く抑えるとができる。な
お、封止樹脂は示されていないが、ポッティング等によ
り半導体装置８２、８３を封止しても構わない。
【００８５】本実施例により、異なる機能のチップをほ
ぼ１チップ分の面積で実装基板に実装できるとともに、
実装の高さも低く抑えることができる。
【００８６】図９は本発明の第５実施例を示す図であ
り、図８に示される第４実施例との違いは、図８のもの
がワイヤにより実装基板８１に接続しているのに対し、
本実施例では第１実施例のように突起電極９６により実
装基板に接続し得る点である。突起電極９６は、半導体
装置９２で覆われていない半導体装置９１上の配線層９
５上に設けられている。本実施例の製造方法は、下側の
半導体装置９１の上に上側の半導体装置９２をバンプ９
４を介して接続した後、半導体装置９１、９２が一体と
なったウエハ状態のものを第１実施例にて説明したもの
と同じ金型内にセットし、圧縮成形法を用いて樹脂層９
７を構成する。
【００８７】本実施例により、異なる機能のチップを積
層し、ほぼ１チップ分の面積で実装できるものを樹脂で
封止して供給することができ、積層したチップの信頼性
を向上させられる効果がある。
【００８８】図１０（ａ），（ｂ）は本発明の第６実施
例を示す図であり、第１実施例に示される突起電極及び
樹脂層を除いた構成の半導体装置１０２をワイヤ１０６
により実装基板１０１に実装している。ワイヤ１０６は
半導体装置１０２上の配線層１０５と実装基板１０１上
の接続パッドとの間に設けられている。配線層１０５
は、ワイヤがボンディングされる領域として所定の幅を
有している。図１０（ａ）はワイヤ１０６を直接配線層
１０５に接続した場合を示し、図１０（ｂ）は配線層１
０５上に金により構成された接続用異種材料層１０４を
介してワイヤ１０６を接続した場合を示している。
【００８９】本実施例により、従来のワイヤボンディン
グ装置を利用して本発明の半導体装置を実装基板に実装
することができ、樹脂層を形成するための圧縮成形機を
導入しなくても本発明の半導体装置を利用できる効果が
ある。
【００９０】上述した各実施例は適宜各々を組み合わせ
て使用してもよく、各実施例で説明した構成はその実施
例に限られるものではない。
【００９１】
【発明の効果】上述のように本発明によれば、以下のよ
うな効果が得られる。
【００９２】従来設けられていたパッドが不要となるの
で、パッドの面積分だけチップを小型化できるととも
に、パッドの占めていた部分にトランジスタ等の素子を
形成でき素子数を増加できる効果を有する。
【００９３】さらに、ビアをチップ上の任意の位置に形
成できるので、突起電極とビアとを接続する配線層を最
短距離で接続することができ、配線層の長さが最短なの
で、付加インダクタンス成分が最小になり、電気的特性
を向上できる効果がある。
【００９４】また、配線層が、ビアと突起電極とを最短
で接続するように設計する事と、圧縮成形法にて樹脂を
形成する事とにより、配線層が樹脂成形時に流動する樹
脂から受ける圧力が最小になり、配線層が断線する可能
性を最小にすることができる効果が得られる。逆にいえ
ば、配線層の長さが最小に設計されているので、樹脂の
流動性を向上させることができ、樹脂中にボイドが発生
するのを防ぐことができる効果が得られる。これら２つ
の効果は、圧縮成形法を用いたことによるプロセス上の
効果だが、本実施例は、配線層を用いてチップ上の任意
の位置に突起電極を形成するチップにおいて、配線層の
長さを最短に設計することにより、配線層の断線を招く
ことなくチップ表面を樹脂で封止することを可能とする
ものであり、上記プロセス上の効果以外にも、圧縮成形
法による樹脂を用いることにより、チップの構造として
の効果もある。
【図面の簡単な説明】
【図１】本発明の第１実施例である半導体装置を説明す
る図である。
【図２】本発明の第１実施例と従来例とを比較する図で
ある。
【図３−ａ】本発明の第１実施例の製造工程を示す図で
ある。
【図３−ｂ】本発明の第１実施例の製造工程を示す図で
ある。
【図３−ｃ】本発明の第１実施例の製造工程を示す図で
ある。
【図３−ｄ】本発明の第１実施例の製造工程を示す図で
ある。
【図３−ｅ】本発明の第１実施例の製造工程を示す図で
ある。
【図４】本発明の第１実施例の半導体装置にバンプを搭
載した図である。
【図５】本発明の第１実施例の半導体装置のウエハ状態
を示す図である。
【図６】本発明の第２実施例を示す図である。
【図７】本発明の第３実施例を示す図である。
【図８】本発明の第４実施例を示す図である。
【図９】本発明の第５実施例を示す図である。
【図１０】本発明の第６実施例を示す図である。
【図１１】本発明の従来技術を示す図である。
【図１２】本発明の従来技術を示す図である。
【図１３】本発明の従来技術を示す図である。
【符合の説明】
１１，３１，４１，５１，６１……基板 １２，３２，４２，６２……………内部配線層 １３，３３，４３，６３，７７，８７，９７，１０７…
…ビア １４，３４，４４，７４……………保護層 １５，３５，４５，６５，７５，８５，９５，１０５…
…配線層 １６，３６，４６，９６……………突起電極 １７，４７，５７，６７……………樹脂
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/07 Ｈ０１Ｌ 25/08 Ｂ 25/18 (72)発明者 新間 康弘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 米田 義之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 深澤 則雄 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 濱中 雄三 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 永重 健一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 穂積 孝司 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 4M109 AA01 BA03 CA26 DB11 5F061 AA01 BA03 CA26

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、 該半導体基板内に形成された電子回路と、 該電子回路の端子と接続された内部配線層と、 該半導体基板上の任意の位置で該内部配線層と接続さ
    れ、該半導体基板上に形成された保護層から表出された
    ビアと、 該ビアと接続され、該保護層上に形成された配線層と、 該配線層と接続され、所定の高さを有する突起電極と、 該半導体基板及び該突起電極の側面を封止する封止樹脂
    とを有することを特徴とする半導体装置。
  2. 【請求項２】該突起電極上にバンプを形成することを特
    徴とする請求項1記載の半導体装置。
  3. 【請求項３】該封止樹脂の側面と該半導体基板の側面と
    がダイサーで切断された共通の平面を有することを特徴
    とする請求項1記載の半導体装置。
  4. 【請求項４】該ビアが該電子回路の入力トランジスタの
    入力端または出力トランジスタの出力端に直接接続され
    ることを特徴とする請求項1記載の半導体装置。
  5. 【請求項５】該封止樹脂が圧縮成形された樹脂であるこ
    とを特徴とする請求項1記載の半導体装置。
  6. 【請求項６】該配線層が該ビアと該突起電極とを最短距
    離で接続することを特徴とする請求項1記載の半導体装
    置。
  7. 【請求項７】該ビアの直径が該配線層の幅と同等かそれ
    より小さいことを特徴とする請求項１記載の半導体装
    置。
  8. 【請求項８】半導体基板上に電子回路を形成する工程
    と、 該電子回路のトランジスタの入力端子または出力端子と
    接続される内部配線層を形成する工程と、 該半導体基板上に該電子回路を保護する保護層と形成す
    る工程と、 該半導体基板の任意の位置で該内部配線層と接続され、
    該保護層から表出するビアを形成する工程と、 該ビアと接続され、該保護層上に形成された配線層と、 該配線層と接続され、所定の高さを有する突起電極を形
    成する工程と、 該半導体基板を金型内にセットし、該半導体基板表面及
    び該突起電極の側面を圧縮成形により樹脂封止する工程
    とを有することを特徴とする半導体装置の製造方法。
  9. 【請求項９】該半導体基板を複数半導体ウエハ上に形成
    し、それぞれダイサーにより切断する切断工程を有する
    ことを特徴とする請求項８記載の半導体装置の製造方
    法。
  10. 【請求項１０】該樹脂封止された半導体基板をエッチバ
    ックすることにより該突起電極の先端が該保護層から表
    出することを確実にするエッチバック工程を有すること
    を特徴とする請求項８記載の半導体装置の製造方法。
  11. 【請求項１１】該突起電極の先端にバンプを形成するバ
    ンプ形成工程を有することを特徴とする請求項８記載の
    半導体装置の製造方法。
  12. 【請求項１２】半導体基板と、 該半導体基板内に形成された電子回路と、 該電子回路の端子と接続された内部配線層と、 該半導体基板上の任意の位置で該内部配線層と接続さ
    れ、該半導体基板上に形成された保護層から表出された
    ビアと、 該ビアと接続され、該保護層上に形成された配線層と、 該配線層と接続され、テープに支持されたテープリード
    と、 該半導体基板及び該テープリードを封止する封止樹脂と
    を有することを特徴とする半導体装置。
  13. 【請求項１３】内部に形成された電子回路の端子が表面
    の周囲に設けられた電極パッドに接続された第1の半導
    体装置と、 該第１の半導体装置より一片の長さが短く、該第１の半
    導体装置上に接着された第２の半導体装置と、 該第２の半導体装置として請求項１記載の半導体装置を
    用い、該第２の半導体装置の配線層と該第１の半導体装
    置の電極パッドとを接続することを特徴とする半導体装
    置。
  14. 【請求項１４】請求項１記載の半導体装置を用いた第１
    の半導体装置と、 該第１の半導体装置より一片の長さが短く、該第１の半
    導体装置上に回路面を向かい合わせに搭載され、請求項
    １記載の半導体装置を用いた第２の半導体装置と、 該第１及び第２の半導体装置の配線層どうしをバンプに
    より接続することを特徴とする半導体装置。
  15. 【請求項１５】請求項１４記載の半導体装置において、
    該第１の半導体装置が搭載されていない該第２の半導体
    装置の配線層上に突起電極を設け、該第１、第２の半導
    体装置及び該突起電極を樹脂封止することを特徴とする
    半導体装置。
  16. 【請求項１６】半導体基板と、 該半導体基板内に形成された電子回路と、 該電子回路の端子と接続された内部配線層と、 該半導体基板上の任意の位置で該内部配線層と接続さ
    れ、該半導体基板上に形成された保護層から表出された
    ビアと、 該ビアと接続され、該保護層上に形成され、ワイヤがボ
    ンディングされる領域を有する配線層とを有し、 該配線層が、ワイヤボンディングされ得る所定の領域を
    有していることを特徴とする半導体装置。
  17. 【請求項１７】半導体基板と、 該半導体基板内に形成された電子回路と、 該半導体基板上の任意の位置で該電子回路の端子と接続
    され、該半導体基板上に形成された保護層から表出され
    たビアと、 該ビアの直上で該ビアと接続され、該保護層上に形成さ
    れた配線層と、 該配線層と接続され、所定の高さを有する突起電極と、 該半導体基板及び該突起電極の側面を封止する圧縮成形
    された封止樹脂とを有することを特徴とする半導体装
    置。
  18. 【請求項１８】半導体基板上に電子回路を形成する工程
    と、 該電子回路のトランジスタの入力端子または出力端子と
    接続される内部配線層を形成する工程と、 該半導体基板上に該電子回路を保護する保護層と形成す
    る工程と、 該半導体基板の任意の位置で該内部配線層と接続され、
    該保護層から表出するビアを形成する工程と、 該ビアと接続され、該保護層上に形成された配線層と、 該配線層と接続され、所定の高さを有する突起電極を形
    成する工程と、 該半導体基板を金型内にセットし、該半導体基板表面及
    び該突起電極の側面を圧縮成形により樹脂封止する工程
    と、 該突起電極に試験プローバを接触させ、該電子回路を試
    験する工程とを有することを特徴とする半導体装置の製
    造方法。
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