JP2000251468A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2000251468A JP2000251468A JP2000034052A JP2000034052A JP2000251468A JP 2000251468 A JP2000251468 A JP 2000251468A JP 2000034052 A JP2000034052 A JP 2000034052A JP 2000034052 A JP2000034052 A JP 2000034052A JP 2000251468 A JP2000251468 A JP 2000251468A
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- semiconductor memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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Abstract
(57)【要約】 （修正有）
【課題】 半導体メモリ用のチップサイズコストを低く
押さえて、データ速度又は帯域幅を増大することができ
る階層的なプリフェッチ方式及び装置を提供する。 【解決手段】 データパスの各階層段は、相互に他の各
階層段とは異なったビットデータ速度を有しており、各
階層段間のデータ速度が全て実質的に等しくなるように
各階層段間に配設されている少なくとも２つのプリフェ
ッチ回路は、各階層段間に配設されていて、少なくとも
２つのラッチと少なくとも２つのプリフェッチ回路とを
有しており、ラッチにより、データビットが受信され
て、階層内の次の段がデータビットを受信することがで
きる迄、データビットが記憶され、制御信号部は、プリ
フェッチ回路により各階層段間のデータ速度が全て維持
されるように少なくとも２つのラッチを制御する。
押さえて、データ速度又は帯域幅を増大することができ
る階層的なプリフェッチ方式及び装置を提供する。 【解決手段】 データパスの各階層段は、相互に他の各
階層段とは異なったビットデータ速度を有しており、各
階層段間のデータ速度が全て実質的に等しくなるように
各階層段間に配設されている少なくとも２つのプリフェ
ッチ回路は、各階層段間に配設されていて、少なくとも
２つのラッチと少なくとも２つのプリフェッチ回路とを
有しており、ラッチにより、データビットが受信され
て、階層内の次の段がデータビットを受信することがで
きる迄、データビットが記憶され、制御信号部は、プリ
フェッチ回路により各階層段間のデータ速度が全て維持
されるように少なくとも２つのラッチを制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ及び
半導体メモリチップに関し、更に、半導体メモリ用の階
層的プリフェッチ方法及び半導体メモリの全データ速度
又は帯域幅を増大するための装置に関する。
半導体メモリチップに関し、更に、半導体メモリ用の階
層的プリフェッチ方法及び半導体メモリの全データ速度
又は帯域幅を増大するための装置に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）は、大量のデジタル符号化情報を記憶する
ための種々の電子システムで使用されている。マイクロ
プロセッサが高いクロック速度で作動されるので、ＤＲ
ＡＭのデータ速度は、一層臨界的となっている。その結
果、マイクロプロセッサとのペースを維持するために、
ＤＲＡＭデバイスのリード／ライト機能のデータ速度
を、もっとずっと高速にする必要がある。ＤＲＡＭのデ
ータ速度は、幾つかの回路、レシーバ、ドライバ、デコ
ーダ、センスアンプに沿って信号を搬送する必要がる、
アドレス入力側からデータ入／出力側へのアクセス速度
によって制限される。プロセステクノロジを高速デバイ
ス速度に改善せずに、このアクセス速度を改善するのは
容易ではない。
（ＤＲＡＭ）は、大量のデジタル符号化情報を記憶する
ための種々の電子システムで使用されている。マイクロ
プロセッサが高いクロック速度で作動されるので、ＤＲ
ＡＭのデータ速度は、一層臨界的となっている。その結
果、マイクロプロセッサとのペースを維持するために、
ＤＲＡＭデバイスのリード／ライト機能のデータ速度
を、もっとずっと高速にする必要がある。ＤＲＡＭのデ
ータ速度は、幾つかの回路、レシーバ、ドライバ、デコ
ーダ、センスアンプに沿って信号を搬送する必要がる、
アドレス入力側からデータ入／出力側へのアクセス速度
によって制限される。プロセステクノロジを高速デバイ
ス速度に改善せずに、このアクセス速度を改善するのは
容易ではない。
【０００３】従って、回路技術によりデータ速度を速く
する技術が幾つか開発されている。その種の技術の１つ
が「プリフェッチング」として知られており、米国特許
第５２８５４２１号明細書、”ＳＣＨＥＭＥ ＦＯＲ
ＥＬＩＭＩＮＡＴＩＮＧ ＰＡＧＥ ＢＯＵＮＤＡＲＹ
ＬＩＭＩＴＡＴＩＯＮ ＯＮ ＩＮＩＴＩＡＬ ＡＣ
ＣＥＳＳ ＯＦ Ａ ＳＥＲＩＡＬ ＣＯＮＴＩＧＵＯ
ＵＳ ＡＣＣＥＳＳＭＥＭＯＲＹ”、１９９４年２月８
日付、及び、米国特許第５３９２２３９号明細書、Ｍａ
ｒｇｕｌｉｓ他、”ＢＵＲＳＴ ＭＯＤＥ ＤＲＡ
Ｍ”、１９９５年２月２１日付に開示されている。
する技術が幾つか開発されている。その種の技術の１つ
が「プリフェッチング」として知られており、米国特許
第５２８５４２１号明細書、”ＳＣＨＥＭＥ ＦＯＲ
ＥＬＩＭＩＮＡＴＩＮＧ ＰＡＧＥ ＢＯＵＮＤＡＲＹ
ＬＩＭＩＴＡＴＩＯＮ ＯＮ ＩＮＩＴＩＡＬ ＡＣ
ＣＥＳＳ ＯＦ Ａ ＳＥＲＩＡＬ ＣＯＮＴＩＧＵＯ
ＵＳ ＡＣＣＥＳＳＭＥＭＯＲＹ”、１９９４年２月８
日付、及び、米国特許第５３９２２３９号明細書、Ｍａ
ｒｇｕｌｉｓ他、”ＢＵＲＳＴ ＭＯＤＥ ＤＲＡ
Ｍ”、１９９５年２月２１日付に開示されている。
【０００４】「プリフェッチング」技術により得られる
利点は、特定のアドレスに相応するデータに付加して、
後続のバーストパターン用の付加的なデータをラッチす
ることによって、バーストアクセスパターンをレジスタ
内に形成することができる点にある。「プリフェッチン
グ」技術によると、特に初期アドレス及び後続アドレス
（ＤＲＡＭの内部に発生される）が受信される。後続デ
ータを利用できる場合には、内部アドレスの発生は、外
部から後続アドレスを受信する場合よりもずっと高速で
あり、後続バーストパターンのアクセスを著しく改善す
ることができる。フェッチされた付加的なデータをレジ
スタ内にプリフェッチとして記憶することにより、後続
データは、後続アドレスが発生される時間内にアクセス
される。従って、幾つかの連続的なアクセスを実行する
めたの全時間を低減することができ、幾つかのプリフェ
ッチと同じ長さのバーストアクセスパターンのデータ速
度を改善することができる。
利点は、特定のアドレスに相応するデータに付加して、
後続のバーストパターン用の付加的なデータをラッチす
ることによって、バーストアクセスパターンをレジスタ
内に形成することができる点にある。「プリフェッチン
グ」技術によると、特に初期アドレス及び後続アドレス
（ＤＲＡＭの内部に発生される）が受信される。後続デ
ータを利用できる場合には、内部アドレスの発生は、外
部から後続アドレスを受信する場合よりもずっと高速で
あり、後続バーストパターンのアクセスを著しく改善す
ることができる。フェッチされた付加的なデータをレジ
スタ内にプリフェッチとして記憶することにより、後続
データは、後続アドレスが発生される時間内にアクセス
される。従って、幾つかの連続的なアクセスを実行する
めたの全時間を低減することができ、幾つかのプリフェ
ッチと同じ長さのバーストアクセスパターンのデータ速
度を改善することができる。
【０００５】２００Ｍｂ／ｓｅｃ以上のデータ速度が、
２ビットプリフェッチでの２５６Ｍｂ ＤＲＡＭで実施
される。従来技術には、ＤＱブロック（入力／出力ピ
ン）が含まれており、その際、２リード／ライトドライ
バ（ＲＷＤ）バス線路が、各ＤＱ内に接続されている。
こうすることにより、プリフェッチを用いない場合のデ
ータ速度に較べて２倍高速のデータ速度に改善すること
ができる。しかし、プリフェッチでは、チップサイズに
高いコストが掛かる。
２ビットプリフェッチでの２５６Ｍｂ ＤＲＡＭで実施
される。従来技術には、ＤＱブロック（入力／出力ピ
ン）が含まれており、その際、２リード／ライトドライ
バ（ＲＷＤ）バス線路が、各ＤＱ内に接続されている。
こうすることにより、プリフェッチを用いない場合のデ
ータ速度に較べて２倍高速のデータ速度に改善すること
ができる。しかし、プリフェッチでは、チップサイズに
高いコストが掛かる。
【０００６】
【発明が解決しようとする課題】従って、本発明の課題
は、半導体メモリ用のチップサイズコストを低く押さえ
て、データ速度又は帯域幅を増大することができる階層
的なプリフェッチ方式及び装置を提供することにある。
は、半導体メモリ用のチップサイズコストを低く押さえ
て、データ速度又は帯域幅を増大することができる階層
的なプリフェッチ方式及び装置を提供することにある。
【０００７】
【課題を解決するための手段】この課題は、本発明によ
ると、半導体メモリにおいて、データパスと、少なくと
も２つのプリフェッチ回路と、制御信号部とを有してお
り、データパスは、複数の階層段を有しており、各階層
段は、相互に他の各階層段とは異なったビットデータ速
度を有しており、少なくとも２つのプリフェッチ回路
は、各階層段間に配設されており、少なくとも２つのプ
リフェッチ回路は、少なくとも２つのラッチと少なくと
も２つのプリフェッチ回路とを有しており、ラッチによ
り、データビットが受信されて、階層内の次の段が前記
データビットを受信することができる迄、データビット
が記憶され、少なくとも２つのプリフェッチ回路は、各
階層段間のデータ速度が全て実質的に等しくなるように
各階層段間に配設されており、制御信号部は、プリフェ
ッチ回路により各階層段間のデータ速度が全て維持され
るように少なくとも２つのラッチを制御することによっ
て解決される。
ると、半導体メモリにおいて、データパスと、少なくと
も２つのプリフェッチ回路と、制御信号部とを有してお
り、データパスは、複数の階層段を有しており、各階層
段は、相互に他の各階層段とは異なったビットデータ速
度を有しており、少なくとも２つのプリフェッチ回路
は、各階層段間に配設されており、少なくとも２つのプ
リフェッチ回路は、少なくとも２つのラッチと少なくと
も２つのプリフェッチ回路とを有しており、ラッチによ
り、データビットが受信されて、階層内の次の段が前記
データビットを受信することができる迄、データビット
が記憶され、少なくとも２つのプリフェッチ回路は、各
階層段間のデータ速度が全て実質的に等しくなるように
各階層段間に配設されており、制御信号部は、プリフェ
ッチ回路により各階層段間のデータ速度が全て維持され
るように少なくとも２つのラッチを制御することによっ
て解決される。
【０００８】この課題は、本発明によると、半導体メモ
リチップにおいて、メモリアレイと、データパスと、少
なくとも２つのラッチ回路と、制御信号部とを有してお
り、メモリアレイは、各セクションを有しており、各セ
クションは、４つの四分区間を有しており、各四分区間
は奇数行及び偶数行のメモリセルを有しており、データ
パスは、メモリデータを転送するための局所データ線路
を有する各四分区間と接続されており、局所データ線路
は、第１のセンスアンプ回路を有する第１段に接続され
ており、第１段は、第２のセンスアンプ回路を有する第
２段にマスタデータ線路を介して接続されており、第２
段は、先入れ先出しｆｉｒｓｔ−ｉｎ／ｆｉｒｓｔ−ｏ
ｕｔ／ｏｆｆチップドライバ回路を有する第３段にリー
ド／ライトドライバ線路を介して接続されており、先入
れ先出しｆｉｒｓｔ−ｉｎ／ｆｉｒｓｔ−ｏｕｔ／ｏｆ
ｆチップドライバ回路は、入力／出力ピンに接続されて
おり、少なくとも２つのラッチ回路は、データパスを通
って転送されるデータをプリフェッチするために設けら
れた段内に配設されており、少なくとも２つのラッチ回
路は、データビットを受信して、データパスの次の段が
データビットを受信することができる状態になる迄、当
該のデータビットを記憶し、少なくとも２つのラッチ回
路は、各段間のデータ速度が、所望のデータ速度／段に
実質的に等しくなるように接続されており、制御信号部
は、各段間の前記データ速度を維持するためにプリフェ
ッチすることができるように、少なくとも２つのラッチ
回路を制御することによって解決される。
リチップにおいて、メモリアレイと、データパスと、少
なくとも２つのラッチ回路と、制御信号部とを有してお
り、メモリアレイは、各セクションを有しており、各セ
クションは、４つの四分区間を有しており、各四分区間
は奇数行及び偶数行のメモリセルを有しており、データ
パスは、メモリデータを転送するための局所データ線路
を有する各四分区間と接続されており、局所データ線路
は、第１のセンスアンプ回路を有する第１段に接続され
ており、第１段は、第２のセンスアンプ回路を有する第
２段にマスタデータ線路を介して接続されており、第２
段は、先入れ先出しｆｉｒｓｔ−ｉｎ／ｆｉｒｓｔ−ｏ
ｕｔ／ｏｆｆチップドライバ回路を有する第３段にリー
ド／ライトドライバ線路を介して接続されており、先入
れ先出しｆｉｒｓｔ−ｉｎ／ｆｉｒｓｔ−ｏｕｔ／ｏｆ
ｆチップドライバ回路は、入力／出力ピンに接続されて
おり、少なくとも２つのラッチ回路は、データパスを通
って転送されるデータをプリフェッチするために設けら
れた段内に配設されており、少なくとも２つのラッチ回
路は、データビットを受信して、データパスの次の段が
データビットを受信することができる状態になる迄、当
該のデータビットを記憶し、少なくとも２つのラッチ回
路は、各段間のデータ速度が、所望のデータ速度／段に
実質的に等しくなるように接続されており、制御信号部
は、各段間の前記データ速度を維持するためにプリフェ
ッチすることができるように、少なくとも２つのラッチ
回路を制御することによって解決される。
【０００９】
【発明の実施の形態】本発明の有利で合目的的な構成
は、従属請求項に記載されている。
は、従属請求項に記載されている。
【００１０】他の択一選択的な実施例では、プリフェッ
チ回路は、８ビットの深度を有している。複数段は、階
層が低い第１段と、階層が高い第２段を有しており、各
段間にプリフェッチ回路を有しており、プリフェッチ回
路は、第１段のビットデータ速度を第２段のビットデー
タ速度によって除算して、分数部を最も近傍の整数に迄
丸めた商よりも大きいか、又は等しい深度を有してい
る。段は、センスアンプ及び先入れ先出し（ｆｉｒｓｔ
−ｉｎ／ｆｉｒｓｔ−ｏｕｔ）部の１つを有している。
全データ速度は、４００メガビット／ｓｅｃより速い。
階層的な段は、メモリセルのアレイ及びリード／ライト
ドライバによって構成されている。各段間の全データ速
度は、当該段のビットデータ速度によりプリフェッチ深
度を乗算することによって計算される。
チ回路は、８ビットの深度を有している。複数段は、階
層が低い第１段と、階層が高い第２段を有しており、各
段間にプリフェッチ回路を有しており、プリフェッチ回
路は、第１段のビットデータ速度を第２段のビットデー
タ速度によって除算して、分数部を最も近傍の整数に迄
丸めた商よりも大きいか、又は等しい深度を有してい
る。段は、センスアンプ及び先入れ先出し（ｆｉｒｓｔ
−ｉｎ／ｆｉｒｓｔ−ｏｕｔ）部の１つを有している。
全データ速度は、４００メガビット／ｓｅｃより速い。
階層的な段は、メモリセルのアレイ及びリード／ライト
ドライバによって構成されている。各段間の全データ速
度は、当該段のビットデータ速度によりプリフェッチ深
度を乗算することによって計算される。
【００１１】ラッチ回路により、８ビットのプリフェッ
チ深度が供給される。プリフェッチ深度は、第２段に４
ビットとして分配されており、第３段に２ビットとして
分配されている。プリフェッチ深度は、第１段に２ビッ
トとして分配されており、第２段に２ビットとして分配
されており、第３段に２ビットとして分配されている。
プリフェッチ深度は、一方の段のビットデータ速度を他
方の段のビットデータ速度によって除算し、分数部を最
も近傍の整数に丸めた商よりも大きいか、又は等しい値
である。半導体メモリチップは、４００メガビット／ｓ
ｅｃよりも大きな全データ速度を有している。制御信号
部は、各段間でデータを正確なバーストシーケンスで転
送するためのポインタ信号を有する。半導体メモリチッ
プは、同期ＤＲＡＭチップ、ｒａｍｂｕｓＤＲＡＭチッ
プ及びＳｙｎｃＬｉｎｋ ＤＲＡＭチップの１つであ
る。第２段は、当該第２段をイネーブルするためのスイ
ッチを有しており、制御信号は、スイッチを作動及び非
作動するためのポインタ信号を有している。第３段は、
当該第３段をイネーブルするためのスイッチを有してお
り、制御信号は、スイッチを作動及び非作動するための
制御信号を有している。第１段用のビットデータ速度
は、約２０ｎｓ／ビットである。第２段用のビットデー
タ速度は、約１０ｎｓ／ビット〜約２０ｎｓ／ビットで
ある。第３段用のビットデータ速度は、約５ｎｓ／ビッ
トである。更に、アドレスを偶数及び奇数の開始アドレ
スの１つからインクリメントして、制御信号を発生する
ための連続アドレスを供給する制御回路を有している。
更に、アドレスを偶数及び奇数の開始アドレスの１つか
ら定式化して、制御信号を発生するためのインターリー
ブアドレスを供給する制御回路を有している。各段間の
全データ速度は、当該各段用のビットデータ速度によっ
てプリフェッチ深度を乗算することによって計算され
る。
チ深度が供給される。プリフェッチ深度は、第２段に４
ビットとして分配されており、第３段に２ビットとして
分配されている。プリフェッチ深度は、第１段に２ビッ
トとして分配されており、第２段に２ビットとして分配
されており、第３段に２ビットとして分配されている。
プリフェッチ深度は、一方の段のビットデータ速度を他
方の段のビットデータ速度によって除算し、分数部を最
も近傍の整数に丸めた商よりも大きいか、又は等しい値
である。半導体メモリチップは、４００メガビット／ｓ
ｅｃよりも大きな全データ速度を有している。制御信号
部は、各段間でデータを正確なバーストシーケンスで転
送するためのポインタ信号を有する。半導体メモリチッ
プは、同期ＤＲＡＭチップ、ｒａｍｂｕｓＤＲＡＭチッ
プ及びＳｙｎｃＬｉｎｋ ＤＲＡＭチップの１つであ
る。第２段は、当該第２段をイネーブルするためのスイ
ッチを有しており、制御信号は、スイッチを作動及び非
作動するためのポインタ信号を有している。第３段は、
当該第３段をイネーブルするためのスイッチを有してお
り、制御信号は、スイッチを作動及び非作動するための
制御信号を有している。第１段用のビットデータ速度
は、約２０ｎｓ／ビットである。第２段用のビットデー
タ速度は、約１０ｎｓ／ビット〜約２０ｎｓ／ビットで
ある。第３段用のビットデータ速度は、約５ｎｓ／ビッ
トである。更に、アドレスを偶数及び奇数の開始アドレ
スの１つからインクリメントして、制御信号を発生する
ための連続アドレスを供給する制御回路を有している。
更に、アドレスを偶数及び奇数の開始アドレスの１つか
ら定式化して、制御信号を発生するためのインターリー
ブアドレスを供給する制御回路を有している。各段間の
全データ速度は、当該各段用のビットデータ速度によっ
てプリフェッチ深度を乗算することによって計算され
る。
【００１２】
【実施例】以下、図示の実施例を用いて、本発明を詳細
に説明する。
に説明する。
【００１３】本発明は、半導体メモリに関しており、特
に、チップサイズコストを低く押さえて、半導体メモリ
のデータ速度及び帯域幅を増大するための階層的プリフ
ェッチ方式及び装置に関する。ダイナミックランダムア
クセスメモリ（ＤＲＡＭ）の作動周波数及び帯域幅が大
きくなると、現在の設計仕様に一層注意が向けられる。
本発明には、ＤＲＡＭでの行／データパスでの読み出し
及び書き込みアクセス用の階層的プリフェッチが開示さ
れている。本発明は、行／データパス内の幾つかの回路
ブロック内に階層的に設けられた、２つ以上のプリフェ
ッチ段を実行する（例えば、ＦＩＦＯ／ＯＣＤ（先入れ
先出し式チップドライバ：ＦｉｒｓｔＩｎ Ｆｉｒｓｔ
Ｏｕｔ／Ｏｆｆ Ｃｈｉｐ Ｄｒｉｖｅｒ）、ＳＳＡ
（第２センスアンプ：Ｓｅｃｏｎｄ Ｓｅｎｓｅ Ａｍ
ｐｌｉｆｉｅｒ）、ＳＡ（センスアンプ：Ｓｅｎｓｅ
Ａｍｐｌｉｆｉｅｒ）等）。本発明の階層的プリフェッ
チを使用すると、ビットデータ速度は、各階層的データ
パスメモリに対して最適化され、従って、小さな設計コ
ストで全データ速度を改善することができる。
に、チップサイズコストを低く押さえて、半導体メモリ
のデータ速度及び帯域幅を増大するための階層的プリフ
ェッチ方式及び装置に関する。ダイナミックランダムア
クセスメモリ（ＤＲＡＭ）の作動周波数及び帯域幅が大
きくなると、現在の設計仕様に一層注意が向けられる。
本発明には、ＤＲＡＭでの行／データパスでの読み出し
及び書き込みアクセス用の階層的プリフェッチが開示さ
れている。本発明は、行／データパス内の幾つかの回路
ブロック内に階層的に設けられた、２つ以上のプリフェ
ッチ段を実行する（例えば、ＦＩＦＯ／ＯＣＤ（先入れ
先出し式チップドライバ：ＦｉｒｓｔＩｎ Ｆｉｒｓｔ
Ｏｕｔ／Ｏｆｆ Ｃｈｉｐ Ｄｒｉｖｅｒ）、ＳＳＡ
（第２センスアンプ：Ｓｅｃｏｎｄ Ｓｅｎｓｅ Ａｍ
ｐｌｉｆｉｅｒ）、ＳＡ（センスアンプ：Ｓｅｎｓｅ
Ａｍｐｌｉｆｉｅｒ）等）。本発明の階層的プリフェッ
チを使用すると、ビットデータ速度は、各階層的データ
パスメモリに対して最適化され、従って、小さな設計コ
ストで全データ速度を改善することができる。
【００１４】本発明の１アスペクトでは、各階層的デー
タパスメモリで最適なプリフェッチを構成することがで
き、その際、所定段用のプリフェッチの最適数は、その
段がデータパスのボトルネックとならないようにように
選定されている。１実施例は、８ビット階層プリフェッ
チであり、この８ビット階層プリフェッチは、同期ＤＲ
ＡＭ（ＳＤＲＡＭ）用に使用することができ、その際、
２ビットプリフェッチがＦＩＦＯ／ＯＣＤで実行され
て、各ＤＱに対してＲＷＤｅ及びＲＷＤｏが制御され、
４ビットプリフェッチがＳＳＡで使用されて、各ＲＷＤ
にＭＤＱ＜０：３＞が制御される。本発明を実行する他
のチップは、ｒａｍｂｕｓ ＤＲＡＭ（ＲＤＲＡＭ）又
はＳｙｎｃＬｉｎｋ ＤＲＡＭ（ＳＬＤＲＡＭ）を有す
る。偶数又は奇数の開始アドレスを有する両方の連続的
なインターリーブバーストが、本発明によりサポートさ
れる。
タパスメモリで最適なプリフェッチを構成することがで
き、その際、所定段用のプリフェッチの最適数は、その
段がデータパスのボトルネックとならないようにように
選定されている。１実施例は、８ビット階層プリフェッ
チであり、この８ビット階層プリフェッチは、同期ＤＲ
ＡＭ（ＳＤＲＡＭ）用に使用することができ、その際、
２ビットプリフェッチがＦＩＦＯ／ＯＣＤで実行され
て、各ＤＱに対してＲＷＤｅ及びＲＷＤｏが制御され、
４ビットプリフェッチがＳＳＡで使用されて、各ＲＷＤ
にＭＤＱ＜０：３＞が制御される。本発明を実行する他
のチップは、ｒａｍｂｕｓ ＤＲＡＭ（ＲＤＲＡＭ）又
はＳｙｎｃＬｉｎｋ ＤＲＡＭ（ＳＬＤＲＡＭ）を有す
る。偶数又は奇数の開始アドレスを有する両方の連続的
なインターリーブバーストが、本発明によりサポートさ
れる。
【００１５】次に、図を用いて特定の詳細部について説
明する。その際、複数の図面に亘って、類似又は同一要
素は同じ参照番号で識別する。大密度メモリデバイス１
０用の行／データパス内の階層的なプリフェッチスキー
マが例示されている。プリフェッチスキーマは、行デー
タパス内の種々の回路ブロック（例えば、ＦＩＦＯ／Ｏ
ＣＤ，ＳＳＡ，ＳＡ，等）に設けられている。本発明の
幾つかの利点について、以下詳細に説明する。
明する。その際、複数の図面に亘って、類似又は同一要
素は同じ参照番号で識別する。大密度メモリデバイス１
０用の行／データパス内の階層的なプリフェッチスキー
マが例示されている。プリフェッチスキーマは、行デー
タパス内の種々の回路ブロック（例えば、ＦＩＦＯ／Ｏ
ＣＤ，ＳＳＡ，ＳＡ，等）に設けられている。本発明の
幾つかの利点について、以下詳細に説明する。
【００１６】本発明の階層的なプリフェッチによると、
チップサイズコストを大して増やさずに、又は、全く増
やさずに、データ速度を改善することができる。有利に
は、これは、データパスを、階層メモリ内で、２つ以上
のローカルデータ線路（ＬＱＤ）、マスタデータ線路
（ＭＤＱ）、リード／ライトドライバ（ＲＤＷ）、及
び、オフチップドライバ（ＯＣＤ）、即ち、データ出力
側に構成することによって達成される。リード／ライト
行／データパスのデータ速度の全パフォーマンスが改善
される。と言うのは、単一の階層段がデータ速度を制限
しないので、その結果、最適な全データ速度が達成され
るからである。このプリフェッチスキーマは、回路遅延
情報を使用することによって決定される。プリフェッチ
は、システム内に設計されており、例えば、ＤＲＡＭ又
はＳＤＲＡＭチップ内に設計されており、その際、遅延
がボトルネック（即ち、回路が最も遅くて、その際、ボ
トルネックの前後のどちらかで回路が停滞している箇
所）で最小となるように形成されている。例えば、ＳＳ
Ａのような一方のデータパスメモリが他方のデータパス
よりも遅い場合には、プリフェッチを用いないと、チッ
プデータ速度は改善されない点に注意する必要がある。
これは、ボトルネックの一例である。
チップサイズコストを大して増やさずに、又は、全く増
やさずに、データ速度を改善することができる。有利に
は、これは、データパスを、階層メモリ内で、２つ以上
のローカルデータ線路（ＬＱＤ）、マスタデータ線路
（ＭＤＱ）、リード／ライトドライバ（ＲＤＷ）、及
び、オフチップドライバ（ＯＣＤ）、即ち、データ出力
側に構成することによって達成される。リード／ライト
行／データパスのデータ速度の全パフォーマンスが改善
される。と言うのは、単一の階層段がデータ速度を制限
しないので、その結果、最適な全データ速度が達成され
るからである。このプリフェッチスキーマは、回路遅延
情報を使用することによって決定される。プリフェッチ
は、システム内に設計されており、例えば、ＤＲＡＭ又
はＳＤＲＡＭチップ内に設計されており、その際、遅延
がボトルネック（即ち、回路が最も遅くて、その際、ボ
トルネックの前後のどちらかで回路が停滞している箇
所）で最小となるように形成されている。例えば、ＳＳ
Ａのような一方のデータパスメモリが他方のデータパス
よりも遅い場合には、プリフェッチを用いないと、チッ
プデータ速度は改善されない点に注意する必要がある。
これは、ボトルネックの一例である。
【００１７】異なった回路ブロックでの（つまり、異な
った箇所での）階層的なプリフェッチの結果、通常の単
一段プリフェッチとは異なり、ワイヤリングエリア／レ
イアウトエリアと電力消費量を節約することができる。
図１には、８ビット階層回路１２の実施例が例示されて
おり、その際、４ビットプリフェッチが第２のセンスア
ンプ（ＳＳＡ）で実行され、このセンスアンプでは、所
定のＲＷＤ／４ＭＤＱをサポートするようにダブルラッ
チが行われ（ＳＳＡ自体はラッチであり、プリフェッチ
の際にアシストされるように付加的なラッチが有利には
付加される点に注意）、所定のＤＱ／２ＲＷＤをサポー
トするように、２ビットプリフェッチが先入れ先出し式
のＦＩＦＯ（Ｆｉｒｓｔ ｉｎ−ｆｉｒｓｔ ｏｕｔ）
／ＯＣＤダブルラッチで実行される。リードアクセスの
ためには、ＳＳＡの乗算数（図１に示されているように
各ＤＱに対して８個のＳＳＡが使用され、同様に例え
ば、４又は１６個の他の乗算数が使用される）が、同時
にリードコマンドで活性化され、ＳＳＡマスタ−スレー
ブダブルラッチ（ＳＳＡ自体がラッチである点に注意）
でアレイがセンシングされて、データが保持される。そ
れから、プリデコーディングされたポインタコントロー
ル信号（図５参照）は、ＳＳＡダブルラッチのデータを
ＲＷＤ（図１及び図２に例示された各ＤＱに対して２
つ）の乗算数に制御する。最終的に、ＲＷＤｅ及びＲＷ
Ｄｏからの、２つの４ビットポケットの到来データが、
制御ポインタ（図５参照）によって、ＯＣＤ／ＦＩＦＯ
ダブルラッチでラッチされて、８ビットバースト作動中
ＤＱピンに制御出力される（それ故、８ビットプリフェ
ッチである）。ライトアクセスは、リードオペレーショ
ンとは逆方向に実行される。
った箇所での）階層的なプリフェッチの結果、通常の単
一段プリフェッチとは異なり、ワイヤリングエリア／レ
イアウトエリアと電力消費量を節約することができる。
図１には、８ビット階層回路１２の実施例が例示されて
おり、その際、４ビットプリフェッチが第２のセンスア
ンプ（ＳＳＡ）で実行され、このセンスアンプでは、所
定のＲＷＤ／４ＭＤＱをサポートするようにダブルラッ
チが行われ（ＳＳＡ自体はラッチであり、プリフェッチ
の際にアシストされるように付加的なラッチが有利には
付加される点に注意）、所定のＤＱ／２ＲＷＤをサポー
トするように、２ビットプリフェッチが先入れ先出し式
のＦＩＦＯ（Ｆｉｒｓｔ ｉｎ−ｆｉｒｓｔ ｏｕｔ）
／ＯＣＤダブルラッチで実行される。リードアクセスの
ためには、ＳＳＡの乗算数（図１に示されているように
各ＤＱに対して８個のＳＳＡが使用され、同様に例え
ば、４又は１６個の他の乗算数が使用される）が、同時
にリードコマンドで活性化され、ＳＳＡマスタ−スレー
ブダブルラッチ（ＳＳＡ自体がラッチである点に注意）
でアレイがセンシングされて、データが保持される。そ
れから、プリデコーディングされたポインタコントロー
ル信号（図５参照）は、ＳＳＡダブルラッチのデータを
ＲＷＤ（図１及び図２に例示された各ＤＱに対して２
つ）の乗算数に制御する。最終的に、ＲＷＤｅ及びＲＷ
Ｄｏからの、２つの４ビットポケットの到来データが、
制御ポインタ（図５参照）によって、ＯＣＤ／ＦＩＦＯ
ダブルラッチでラッチされて、８ビットバースト作動中
ＤＱピンに制御出力される（それ故、８ビットプリフェ
ッチである）。ライトアクセスは、リードオペレーショ
ンとは逆方向に実行される。
【００１８】図１の実施例では、ターゲットが約４００
Ｍｂ／ｓ（〜２．５ｎｓ、各ビットに対して）の全デー
タ速度を達成することである場合には、ＲＷＤビットデ
ータ（転送）速度は、ＦＩＦＯ／ＯＣＤでの２ビットプ
リフェッチのために、有利には約５ｎｓ／ビットであ
る。それから、ＳＳＡでの別の４ビットプリフェッチの
ために、ＭＤＱ所要データ（転送）速度／ビットは、有
利には、約２０ｎｓであり、ＬＤＱ用の有利なアクセス
時間である。従って、ＲＷＤ、ＭＤＱ及びＬＤＱデータ
（転送）速度／ビットは、各データ速度から、２．８及
び８のファクタ（即ち、５／２．５、２０／２．５及び
２０／２．５）だけ緩和されている。例示されているデ
ータ（転送）速度／ビットは例示に過ぎず、これに限定
されるものではない。記述されているプリフェッチスキ
ーマは、高い又は低いデータラッチを達成するように拡
張されており、その際、これらの記述されているスキー
マは、回路の設計に依存している。この２つの段の８ビ
ットの階層的プリフェッチは、通常の１段８ビットプリ
フェッチ（８ビットプリフェッチ／のために４倍のＲＷ
Ｄを必要とする）よりもずっと効率的である。
Ｍｂ／ｓ（〜２．５ｎｓ、各ビットに対して）の全デー
タ速度を達成することである場合には、ＲＷＤビットデ
ータ（転送）速度は、ＦＩＦＯ／ＯＣＤでの２ビットプ
リフェッチのために、有利には約５ｎｓ／ビットであ
る。それから、ＳＳＡでの別の４ビットプリフェッチの
ために、ＭＤＱ所要データ（転送）速度／ビットは、有
利には、約２０ｎｓであり、ＬＤＱ用の有利なアクセス
時間である。従って、ＲＷＤ、ＭＤＱ及びＬＤＱデータ
（転送）速度／ビットは、各データ速度から、２．８及
び８のファクタ（即ち、５／２．５、２０／２．５及び
２０／２．５）だけ緩和されている。例示されているデ
ータ（転送）速度／ビットは例示に過ぎず、これに限定
されるものではない。記述されているプリフェッチスキ
ーマは、高い又は低いデータラッチを達成するように拡
張されており、その際、これらの記述されているスキー
マは、回路の設計に依存している。この２つの段の８ビ
ットの階層的プリフェッチは、通常の１段８ビットプリ
フェッチ（８ビットプリフェッチ／のために４倍のＲＷ
Ｄを必要とする）よりもずっと効率的である。
【００１９】図２を参照すると、８ビット階層的プリフ
ェッチ回路１１２の他の実施例が、半導体メモリ１１０
用に図示されており、その際、２ビットプリフェッチが
ＳＡダブルラッチ（ＳＡラッチプラス付加的なラッチ）
で実行され、２ビットプリフェッチがＳＳＡダブルラッ
チ（ＳＳＡラッチプラス付加的ラッチ）で実行され、２
ビットプリフェッチがＦＩＦＯ／ＯＣＤダブルラッチで
実行される。ここでは、ＲＷＤ、ＭＤＱ及びＬＤＱデー
タ速度／ビットが、全データ速度（約４００Ｍｂ／ｓ
（〜２．５ｎｓ）から、それぞれ２，４，８（即ち、５
／２．５、１０／２．５、及び２０／２．５）のファク
タだけ緩和される。
ェッチ回路１１２の他の実施例が、半導体メモリ１１０
用に図示されており、その際、２ビットプリフェッチが
ＳＡダブルラッチ（ＳＡラッチプラス付加的なラッチ）
で実行され、２ビットプリフェッチがＳＳＡダブルラッ
チ（ＳＳＡラッチプラス付加的ラッチ）で実行され、２
ビットプリフェッチがＦＩＦＯ／ＯＣＤダブルラッチで
実行される。ここでは、ＲＷＤ、ＭＤＱ及びＬＤＱデー
タ速度／ビットが、全データ速度（約４００Ｍｂ／ｓ
（〜２．５ｎｓ）から、それぞれ２，４，８（即ち、５
／２．５、１０／２．５、及び２０／２．５）のファク
タだけ緩和される。
【００２０】本発明の８ビット階層プリフェッチアーキ
テクチュアは、有利には、始動アドレスを用いる連続的
なインターリーブバースト作動をサポートする。各プリ
フェッチ段間のビット転送は、ポインタ制御回路２７０
（図５）によって発生されたポインタ信号によって制御
される。ポインタは、ＰＮＴｏ及びＰＮＴｅ（図４）に
よって指示される。ＰＮＴｅ＜０：３＞用の内部アドレ
ス（ＰＮＴｏ＜０：３＞と一緒にＳＳＡからＦＩＦＯに
正確なバーストシーケンスでデータを転送するために使
用される）は、有利には、アドレス０からインクリメン
トされ、従って、従って、奇数アドレス（０＋１）で連
続的なバーストシーケンスが開始される（偶数アドレス
が同様に開始アドレスとして実行される）。アドレスｎ
が開始アドレス（奇数又は偶数）である場合、プリフェ
ッチ深度（例えば、８ビットプリフェッチの場合、ｎ＋
７）に至る迄、１だけアドレスがインクリメントされ
（例えば、ｎ＋１）て、ポインタ用の次のアドレス情報
が供給される。これは、連続的バーストの場合である。
インターリーブされたバーストの場合、次のアドレス
は、式により、プリフェッチ深度ドメイン（８ビットプ
リフェッチの場合ｎ＋７）内に決められ、その際、開始
アドレス（奇数であれ偶数であれ）に基づいて次のビッ
トのアドレスが選択される。制御回路２７０は、有利に
は、ポインタ信号用のアドレスを形成するために論理回
路を有している。
テクチュアは、有利には、始動アドレスを用いる連続的
なインターリーブバースト作動をサポートする。各プリ
フェッチ段間のビット転送は、ポインタ制御回路２７０
（図５）によって発生されたポインタ信号によって制御
される。ポインタは、ＰＮＴｏ及びＰＮＴｅ（図４）に
よって指示される。ＰＮＴｅ＜０：３＞用の内部アドレ
ス（ＰＮＴｏ＜０：３＞と一緒にＳＳＡからＦＩＦＯに
正確なバーストシーケンスでデータを転送するために使
用される）は、有利には、アドレス０からインクリメン
トされ、従って、従って、奇数アドレス（０＋１）で連
続的なバーストシーケンスが開始される（偶数アドレス
が同様に開始アドレスとして実行される）。アドレスｎ
が開始アドレス（奇数又は偶数）である場合、プリフェ
ッチ深度（例えば、８ビットプリフェッチの場合、ｎ＋
７）に至る迄、１だけアドレスがインクリメントされ
（例えば、ｎ＋１）て、ポインタ用の次のアドレス情報
が供給される。これは、連続的バーストの場合である。
インターリーブされたバーストの場合、次のアドレス
は、式により、プリフェッチ深度ドメイン（８ビットプ
リフェッチの場合ｎ＋７）内に決められ、その際、開始
アドレス（奇数であれ偶数であれ）に基づいて次のビッ
トのアドレスが選択される。制御回路２７０は、有利に
は、ポインタ信号用のアドレスを形成するために論理回
路を有している。
【００２１】図３を参照すると、本発明のデータパスの
一般回路２１２は、３つのデータパス段Ａ−Ｃを含むよ
うに図示されている。段Ａ−Ｃは、それぞれ、異なった
データ速度／信号時間（データ速度／ビット）ａ，ｂ及
びｃであるとする。設計の１つの目標は、小さな設計コ
ストでチップデータ速度をデータ速度／ビットｃに適合
させることである。各段のデータ速度は、データ速度／
信号路（信号路の番号、即ち、プリフェッチの番号に選
定される）によって決定される点に注意する必要があ
る。これは、プリフェッチを、ｍ≧ｉｎｔ（ａ／ｂ）
（即ち、データ速度／ビットｂによって除算されたデー
タ速度／ビットの次の整数に迄丸められた分数部で示さ
れる整数値）の段Ａ−Ｂ間に構成し、プリフェッチを、
ｎ≧ｉｎｔ（ｂ／ｃ）（即ち、データ速度／ビットｃに
よって除算されたデータ速度／ビットｂの次の整数に迄
丸められた分数部で示される整数値）の段Ｂ−Ｃ間に構
成することによって達成される。ｍ及びｎは、有利には
２の倍数であり、従って、調整することができる。各段
でのプリフェッチ深度を変えるために、ポインタは、そ
のプリフェッチ深度に相応するように設計され、この点
は、本発明の重要なアスペクトであり、以下詳細に説明
する。ポインタ信号は、制御回路２１４を使用して供給
される。制御回路２１４は、プリフェッチ回路内に含ま
れるラッチを同期して、連続的にデータをラッチし、且
つ、最適にタイミングして、データ路の全データ速度を
増大する。
一般回路２１２は、３つのデータパス段Ａ−Ｃを含むよ
うに図示されている。段Ａ−Ｃは、それぞれ、異なった
データ速度／信号時間（データ速度／ビット）ａ，ｂ及
びｃであるとする。設計の１つの目標は、小さな設計コ
ストでチップデータ速度をデータ速度／ビットｃに適合
させることである。各段のデータ速度は、データ速度／
信号路（信号路の番号、即ち、プリフェッチの番号に選
定される）によって決定される点に注意する必要があ
る。これは、プリフェッチを、ｍ≧ｉｎｔ（ａ／ｂ）
（即ち、データ速度／ビットｂによって除算されたデー
タ速度／ビットの次の整数に迄丸められた分数部で示さ
れる整数値）の段Ａ−Ｂ間に構成し、プリフェッチを、
ｎ≧ｉｎｔ（ｂ／ｃ）（即ち、データ速度／ビットｃに
よって除算されたデータ速度／ビットｂの次の整数に迄
丸められた分数部で示される整数値）の段Ｂ−Ｃ間に構
成することによって達成される。ｍ及びｎは、有利には
２の倍数であり、従って、調整することができる。各段
でのプリフェッチ深度を変えるために、ポインタは、そ
のプリフェッチ深度に相応するように設計され、この点
は、本発明の重要なアスペクトであり、以下詳細に説明
する。ポインタ信号は、制御回路２１４を使用して供給
される。制御回路２１４は、プリフェッチ回路内に含ま
れるラッチを同期して、連続的にデータをラッチし、且
つ、最適にタイミングして、データ路の全データ速度を
増大する。
【００２２】図４を参照すると、１ＧバイトＳＤＲＡＭ
２００で８ビットの階層的プリフェッチを非限定的に実
行する例が図示されている。１ＧバイトＳＤＲＡＭ２０
０は、４つの２５６Ｍバイトの四分区間又はセクション
２０２を含んでいる。左側の１／２のチップ内の２つの
四分区間２０４及び２０６は、８ＤＱにより左側のチッ
プエッジに接続されており、右側の１／２のチップ内の
２つの四分区間２０８及び２１０は、８ＤＱにより右側
のチップエッジに接続されている。
２００で８ビットの階層的プリフェッチを非限定的に実
行する例が図示されている。１ＧバイトＳＤＲＡＭ２０
０は、４つの２５６Ｍバイトの四分区間又はセクション
２０２を含んでいる。左側の１／２のチップ内の２つの
四分区間２０４及び２０６は、８ＤＱにより左側のチッ
プエッジに接続されており、右側の１／２のチップ内の
２つの四分区間２０８及び２１０は、８ＤＱにより右側
のチップエッジに接続されている。
【００２３】各セクション２０２は、更に四分区間２０
１（それぞれ６４Ｍバイト単位）に分割されており、各
四分区間は、論理的に、偶数の２１２及び奇数の２１４
の３２Ｍバイトの行アドレス領域に分割されている。各
領域２１２及び２１４は、８セットの４つの偶数ＭＤＱ
（ＭＤＱｅ＜０：３＞）及び８セットの４つの奇数ＭＤ
Ｑ（ＭＤＱｏ＜０：３＞）を含んでいる。例示されてい
る回路では、各セットのＭＤＱｅ＜０：３＞及びＭＤＱ
ｏ＜０：３＞は、階層的８ビットプリフェッチとして相
応のＤＱの場合に８個のバーストビットをサポートす
る。６４ビット、又は８個のバーストビット×８ＤＱ
は、同時に、行アクセス当たり８セットのＭＤＱｅ＜
０：３＞及びＭＤＱｏ＜０：３＞で読み出し又は書き出
しされる。その際、ＭＤＱｅ＜０：３＞及びＭＤＱｏ＜
０：３＞上での２ ｏｕｔ ｏｆ ８バーストビット
が、１ ｏｕｔ ｏｆ ４ ポインタ（ＭＤＯｅ＜０：
３＞に対してＰＮＴｅ＜０：３＞及び奇数に対してＰＮ
Ｔｏ＜０：３＞）によって選択されて、２つの連続的な
バーストビットを相応のＲＷＤｅ及びＲＷＤｏに同時に
転送される。ＰＮＴｅ＜０：３＞は、アドレス０からイ
ンクリメントされ、例えば、奇数アドレス（０＋１）で
開始する連続的なバーストシーケンスとなる。択一選択
的に、インターリーブバーストシーケンスが、アドレス
を選択する式を使用して採用されることもある。その
際、ＲＷＤｅ及びＲＷＤｏ上での２つの偶数及び奇数ビ
ットは、ＦＩＦＯ入力ポインタ（ＰＮＴＩ）がイネーブ
ルである場合、先入れ先出し式ｆｉｒｓｔ−ｉｎ−ｆｉ
ｒｓｔ−ｏｕｔ回路（ＦＩＦＯ0及びＦＩＦＯ1）にフェ
ッチされる。実際のＰＮＴＩは、偶数及び奇数ビットが
第１及び第２のバーストビットとしてＦＩＦＯ0及びＦ
ＩＦＯ1内にそれぞれ記憶されるように、並べ替え（ｒ
ｅｏｒｄｅｒｉｎｇ）スイッチを有している。８ＤＱに
対する８ＲＷＤｅ及び８ＲＷＤｏは、各行デコーダ（Ｃ
ＤＥＣ）の中心で旋回され、隣の６４Ｍｂ単位で分けら
れ、３２ワイヤ及び約７５μｍ／チップが排除される。
また、列デコーダ（ＲＤＥＣ）が図示されている。この
階層的８ｂプリフェッチアーキテクチュアにより、アレ
イ及びデータパス周波数が１／８及び１／２にそれぞれ
低減され、列バースト周波数がＤＱ当たり４００Ｍｂ／
ｓ以上に増大される。
１（それぞれ６４Ｍバイト単位）に分割されており、各
四分区間は、論理的に、偶数の２１２及び奇数の２１４
の３２Ｍバイトの行アドレス領域に分割されている。各
領域２１２及び２１４は、８セットの４つの偶数ＭＤＱ
（ＭＤＱｅ＜０：３＞）及び８セットの４つの奇数ＭＤ
Ｑ（ＭＤＱｏ＜０：３＞）を含んでいる。例示されてい
る回路では、各セットのＭＤＱｅ＜０：３＞及びＭＤＱ
ｏ＜０：３＞は、階層的８ビットプリフェッチとして相
応のＤＱの場合に８個のバーストビットをサポートす
る。６４ビット、又は８個のバーストビット×８ＤＱ
は、同時に、行アクセス当たり８セットのＭＤＱｅ＜
０：３＞及びＭＤＱｏ＜０：３＞で読み出し又は書き出
しされる。その際、ＭＤＱｅ＜０：３＞及びＭＤＱｏ＜
０：３＞上での２ ｏｕｔ ｏｆ ８バーストビット
が、１ ｏｕｔ ｏｆ ４ ポインタ（ＭＤＯｅ＜０：
３＞に対してＰＮＴｅ＜０：３＞及び奇数に対してＰＮ
Ｔｏ＜０：３＞）によって選択されて、２つの連続的な
バーストビットを相応のＲＷＤｅ及びＲＷＤｏに同時に
転送される。ＰＮＴｅ＜０：３＞は、アドレス０からイ
ンクリメントされ、例えば、奇数アドレス（０＋１）で
開始する連続的なバーストシーケンスとなる。択一選択
的に、インターリーブバーストシーケンスが、アドレス
を選択する式を使用して採用されることもある。その
際、ＲＷＤｅ及びＲＷＤｏ上での２つの偶数及び奇数ビ
ットは、ＦＩＦＯ入力ポインタ（ＰＮＴＩ）がイネーブ
ルである場合、先入れ先出し式ｆｉｒｓｔ−ｉｎ−ｆｉ
ｒｓｔ−ｏｕｔ回路（ＦＩＦＯ0及びＦＩＦＯ1）にフェ
ッチされる。実際のＰＮＴＩは、偶数及び奇数ビットが
第１及び第２のバーストビットとしてＦＩＦＯ0及びＦ
ＩＦＯ1内にそれぞれ記憶されるように、並べ替え（ｒ
ｅｏｒｄｅｒｉｎｇ）スイッチを有している。８ＤＱに
対する８ＲＷＤｅ及び８ＲＷＤｏは、各行デコーダ（Ｃ
ＤＥＣ）の中心で旋回され、隣の６４Ｍｂ単位で分けら
れ、３２ワイヤ及び約７５μｍ／チップが排除される。
また、列デコーダ（ＲＤＥＣ）が図示されている。この
階層的８ｂプリフェッチアーキテクチュアにより、アレ
イ及びデータパス周波数が１／８及び１／２にそれぞれ
低減され、列バースト周波数がＤＱ当たり４００Ｍｂ／
ｓ以上に増大される。
【００２４】図５を参照すると、図１の回路を、ＭＤＱ
からＤＱへのデータパス用に実施したものが図示されて
いる。８ビットバーストが、全てのＰＮＴｅ＜０：３＞
及びＰＮＴｏ＜０：３＞を使用してサポートされる。他
の実施例では、４ビットバーストが、２ ｏｕｔ ｏｆ
４ ＰＮＴｅ＜０：３＞及び２ ｏｕｔ ｏｆ ４Ｐ
ＮＴｏ＜０：３＞が作動状態にされて用いられる。２ビ
ットバーストの場合、１ ｏｕｔ ｏｆ ４ ＰＮＴｅ
＜０：３＞及び１ ｏｕｔ ｏｆ ４ ＰＮＴｏ＜０：
３＞が作動状態にされる。ＰＮＴｅ＜０：３＞及びＰＮ
Ｔｏ＜０：３＞は、チップクロック信号を使用して発生
することができ、又は、データパス回路からのフィード
バックとして設けられている。ポインタ信号は、ポイン
タ制御回路２７０によって発生され、ポインタ制御回路
２７０は、ＰＮＴｏ＜０：３＞及びＰＮＴｅ＜０：３＞
によって選定されて、回路２５０及び２５１を作動する
ようにポインタ信号を出力する。ＰＮＴｏ＜０：３＞と
共にＰＮＴｅ＜０：３＞用の内部アドレスは、ＳＳＡか
らＦＩＦＯラッチ２５８及び２５９へ正確なバーストシ
ーケンスでデータを転送するために使用される。ポイン
タは、有利には、アドレス０からインクリメントされ、
このようにして、連続バーストシーケンスが奇数アドレ
スで開始されるようになる（同様に、偶数アドレスが開
始アドレスとして実行されるようにしてもよい）。アド
レスｎが開始アドレス（奇数又は偶数）である場合、ア
ドレスが１だけ（例えば、ｎ＋１）インクリメントされ
て、プリフェッチ深度（例えば、８ビットプリフェッチ
の場合、ｎ＋７）になる迄続けられ、その際、ポインタ
用の次の内部アドレスに対して次のアドレスが供給され
るように実行される。これは、連続バーストの場合であ
る。インターリーブバーストの場合、ポインタ用の次の
内部アドレスに対する次のアドレスが、開始アドレス
（偶数又は奇数のどちらか）に基づいて次のポインタの
アドレスを選択する式によって決定される。開始アドレ
ス情報は、制御回路２７０に入力されて、制御回路２７
０で、シーケンス又はインターリーブスキーマに従って
ポインタを回復するために、ポインタ用のアドレスが発
生される。
からＤＱへのデータパス用に実施したものが図示されて
いる。８ビットバーストが、全てのＰＮＴｅ＜０：３＞
及びＰＮＴｏ＜０：３＞を使用してサポートされる。他
の実施例では、４ビットバーストが、２ ｏｕｔ ｏｆ
４ ＰＮＴｅ＜０：３＞及び２ ｏｕｔ ｏｆ ４Ｐ
ＮＴｏ＜０：３＞が作動状態にされて用いられる。２ビ
ットバーストの場合、１ ｏｕｔ ｏｆ ４ ＰＮＴｅ
＜０：３＞及び１ ｏｕｔ ｏｆ ４ ＰＮＴｏ＜０：
３＞が作動状態にされる。ＰＮＴｅ＜０：３＞及びＰＮ
Ｔｏ＜０：３＞は、チップクロック信号を使用して発生
することができ、又は、データパス回路からのフィード
バックとして設けられている。ポインタ信号は、ポイン
タ制御回路２７０によって発生され、ポインタ制御回路
２７０は、ＰＮＴｏ＜０：３＞及びＰＮＴｅ＜０：３＞
によって選定されて、回路２５０及び２５１を作動する
ようにポインタ信号を出力する。ＰＮＴｏ＜０：３＞と
共にＰＮＴｅ＜０：３＞用の内部アドレスは、ＳＳＡか
らＦＩＦＯラッチ２５８及び２５９へ正確なバーストシ
ーケンスでデータを転送するために使用される。ポイン
タは、有利には、アドレス０からインクリメントされ、
このようにして、連続バーストシーケンスが奇数アドレ
スで開始されるようになる（同様に、偶数アドレスが開
始アドレスとして実行されるようにしてもよい）。アド
レスｎが開始アドレス（奇数又は偶数）である場合、ア
ドレスが１だけ（例えば、ｎ＋１）インクリメントされ
て、プリフェッチ深度（例えば、８ビットプリフェッチ
の場合、ｎ＋７）になる迄続けられ、その際、ポインタ
用の次の内部アドレスに対して次のアドレスが供給され
るように実行される。これは、連続バーストの場合であ
る。インターリーブバーストの場合、ポインタ用の次の
内部アドレスに対する次のアドレスが、開始アドレス
（偶数又は奇数のどちらか）に基づいて次のポインタの
アドレスを選択する式によって決定される。開始アドレ
ス情報は、制御回路２７０に入力されて、制御回路２７
０で、シーケンス又はインターリーブスキーマに従って
ポインタを回復するために、ポインタ用のアドレスが発
生される。
【００２５】図５の回路は、偶数行及び奇数行回路に分
割されている。回路２５１は、それぞれＳＳＡ、少なく
とも１つのラッチ２５３及び回路２５１をイネーブルす
るための少なくとも１つのスイッチ２５５を示す。回路
２５０は、偶数行回路を有しており、及び、ＳＳＡ、少
なくとも１つのラッチ２５２及び少なくとも１つの、回
路２５０をイネーブルするためのスイッチ２５４を有し
ている。回路２５０及び２５１の各回路は、ＭＤＱ及び
ＭＤＱバー線路を入力側として有している。この実施例
では、８個のＳＳＡが含まれており、８個のＭＤＱ／Ｍ
ＤＱバー対が含まれている。ＳＳＡは、ラッチ２５２及
び２５３とは別の付加的なラッチを有している。スイッ
チ２５４及び２５５は、回路２５０及び２５１をイネー
ブルするために使用されて、連続バーストシーケンスに
従ってデータが転送される。第２のセンスアンプによ
り、ＳＳＡＥがイネーブルされて、ＳＳＡが作動状態に
され、同様にデータ転送を同期するのに使用することが
できる。データは、ＳＳＡのラッチ（ＳＳＡの部分とし
て図示されている）内、及び、付加的なラッチ２５２及
び２５３内に記憶され、付加的なラッチ２５２及び２５
３は、有利には、ＦＩＦＯ／ＯＣＤが４ビットのバース
トでデータを受信して転送することができる状態になる
迄、データを一時記憶するために使用される。このよう
にして、４ビットプリフェッチが、ポインタ信号ＰＮＴ
ｏ＜０：３＞及びＰＮＴｅ＜０：３＞によって制御され
るようにして、回路２５０及び２５１及びラッチ２５２
及び２５３によって実行される。回路２５０及び２５１
から転送されたデータは、ラッチ２５６及び２５７を有
するＲＷＤ0及びＲＷＤeを通して連続である。
割されている。回路２５１は、それぞれＳＳＡ、少なく
とも１つのラッチ２５３及び回路２５１をイネーブルす
るための少なくとも１つのスイッチ２５５を示す。回路
２５０は、偶数行回路を有しており、及び、ＳＳＡ、少
なくとも１つのラッチ２５２及び少なくとも１つの、回
路２５０をイネーブルするためのスイッチ２５４を有し
ている。回路２５０及び２５１の各回路は、ＭＤＱ及び
ＭＤＱバー線路を入力側として有している。この実施例
では、８個のＳＳＡが含まれており、８個のＭＤＱ／Ｍ
ＤＱバー対が含まれている。ＳＳＡは、ラッチ２５２及
び２５３とは別の付加的なラッチを有している。スイッ
チ２５４及び２５５は、回路２５０及び２５１をイネー
ブルするために使用されて、連続バーストシーケンスに
従ってデータが転送される。第２のセンスアンプによ
り、ＳＳＡＥがイネーブルされて、ＳＳＡが作動状態に
され、同様にデータ転送を同期するのに使用することが
できる。データは、ＳＳＡのラッチ（ＳＳＡの部分とし
て図示されている）内、及び、付加的なラッチ２５２及
び２５３内に記憶され、付加的なラッチ２５２及び２５
３は、有利には、ＦＩＦＯ／ＯＣＤが４ビットのバース
トでデータを受信して転送することができる状態になる
迄、データを一時記憶するために使用される。このよう
にして、４ビットプリフェッチが、ポインタ信号ＰＮＴ
ｏ＜０：３＞及びＰＮＴｅ＜０：３＞によって制御され
るようにして、回路２５０及び２５１及びラッチ２５２
及び２５３によって実行される。回路２５０及び２５１
から転送されたデータは、ラッチ２５６及び２５７を有
するＲＷＤ0及びＲＷＤeを通して連続である。
【００２６】制御信号ＰＮＴＩ、ＰＮＴＯ＜０＞及びＰ
ＮＴＯ＜１＞は、ＦＩＦＯラッチ２５８及び２５９を通
って転送されるデータを交番させ、有利には、ポインタ
信号ＰＮＴｏ及びＰＮＴｅに従って制御される。ＰＮＴ
Ｏ＜０＞及びＰＮＴＯ＜１＞によって制御されるスイッ
チ２６０（ＦＩＦＯ出力スイッチ）は、２ビットプリフ
ェッチを行うために当該スイッチを通って転送されるデ
ータを活性化及び非活性化するために用いられる。ＰＮ
ＴＩは、制御回路２７０によって、又は、他のソースか
ら設けることができる。図５に示されている回路を実行
することによって、本発明により、８ビットプリフェッ
チが、ＭＤＱ及びＤＱ間で実施される。図５に示された
構成は、一層多くのプリフェッチを提供するように拡張
することができる。つまり、図５に示された構成は、他
の回路同様、図２に示された実施例用に用いることがで
きる。
ＮＴＯ＜１＞は、ＦＩＦＯラッチ２５８及び２５９を通
って転送されるデータを交番させ、有利には、ポインタ
信号ＰＮＴｏ及びＰＮＴｅに従って制御される。ＰＮＴ
Ｏ＜０＞及びＰＮＴＯ＜１＞によって制御されるスイッ
チ２６０（ＦＩＦＯ出力スイッチ）は、２ビットプリフ
ェッチを行うために当該スイッチを通って転送されるデ
ータを活性化及び非活性化するために用いられる。ＰＮ
ＴＩは、制御回路２７０によって、又は、他のソースか
ら設けることができる。図５に示されている回路を実行
することによって、本発明により、８ビットプリフェッ
チが、ＭＤＱ及びＤＱ間で実施される。図５に示された
構成は、一層多くのプリフェッチを提供するように拡張
することができる。つまり、図５に示された構成は、他
の回路同様、図２に示された実施例用に用いることがで
きる。
【００２７】半導体メモリ用（例示であって、限定され
るものではない）の階層的なプリフェッチのための有利
な実施例について説明したが、上述の技術思想の観点か
ら、当業者が変形した多様な実施例を構成することがで
きる。従って、特許請求の範囲の各請求項に開示された
本発明の技術思想の範囲内で、本発明の特定の実施例を
変更することができる。上述のように、本発明の詳細に
ついて、特に特許法に従って説明したが、特許保護を請
求する範囲は、各請求項に記載されている。
るものではない）の階層的なプリフェッチのための有利
な実施例について説明したが、上述の技術思想の観点か
ら、当業者が変形した多様な実施例を構成することがで
きる。従って、特許請求の範囲の各請求項に開示された
本発明の技術思想の範囲内で、本発明の特定の実施例を
変更することができる。上述のように、本発明の詳細に
ついて、特に特許法に従って説明したが、特許保護を請
求する範囲は、各請求項に記載されている。
【００２８】
【発明の効果】チップサイズコストを大して増やさず
に、又は、全く増やさずに、データ速度を改善すること
ができる。
に、又は、全く増やさずに、データ速度を改善すること
ができる。
【図１】本発明のプリフェッチ付の階層データパスを有
するメモリ回路を示すブロック図
するメモリ回路を示すブロック図
【図２】本発明のプリフェッチ付階層データパスを有す
る図１のメモリ回路の他の実施例を示すブロック図
る図１のメモリ回路の他の実施例を示すブロック図
【図３】本発明の階層プリフェッチ回路の一般形式のブ
ロック図
ロック図
【図４】本発明のＦＩＦＯでのプリフェッチを示す１Ｇ
Ｂ ＳＤＲＡＭチップの略／ブロック図
Ｂ ＳＤＲＡＭチップの略／ブロック図
【図５】本発明のＳＳＡ及びＦＩＦＯ制御回路の略図
１２ ８ビット階層回路 １１０ 半導体メモリ １１２ ８ビット階層的プリフェッチ回路 ２００ １ＧバイトＳＤＲＡＭ ２１２ データパスの一般回路 ２１４ 制御回路 ２５２及び２５３ ラッチ ２５４，２５５ スイッチ ２５８及び２５９ ＦＩＦＯラッチ ２６０ スイッチ ２７０ ポインタ制御回路
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (71)出願人 594145404 インターナショナル ビジネス マシーン ズ コーポレーション アメリカ合衆国ニューヨーク州 10504 ニューヨーク アーモンク オールド オ ーチャード ロード （番地なし) (72)発明者 ブライアン ジー アメリカ合衆国 ニューヨーク フィッシ ュキル ウィンザー ロード 205 (72)発明者 ゲルハルト ミュラー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ヴュー ド ライヴ 168 (72)発明者 桐畑 外志昭 アメリカ合衆国 ニューヨーク ポーキー プシー ミスティー リッジ サークル 10 (72)発明者 デーヴィッド ハンソン アメリカ合衆国 ニューヨーク ブリュー スター ハーヴェスト ドライヴ 30
Claims (23)
- 【請求項１】 半導体メモリにおいて、データパスと、
少なくとも２つのプリフェッチ回路と、制御信号部とを
有しており、前記データパスは、複数の階層段を有して
おり、前記各階層段は、相互に他の各階層段とは異なっ
たビットデータ速度を有しており、前記少なくとも２つ
のプリフェッチ回路は、前記各階層段間に配設されてお
り、前記少なくとも２つのプリフェッチ回路は、少なく
とも２つのラッチと少なくとも２つのプリフェッチ回路
とを有しており、前記ラッチにより、データビットが受
信されて、前記階層内の次の段が前記データビットを受
信することができる迄、前記データビットが記憶され、
前記少なくとも２つのプリフェッチ回路は、前記各階層
段間のデータ速度が全て実質的に等しくなるように前記
各階層段間に配設されており、前記制御信号部は、前記
プリフェッチ回路により前記各階層段間のデータ速度が
全て維持されるように少なくとも２つのラッチを制御す
ることを特徴とする半導体メモリ。 - 【請求項２】 プリフェッチ回路は、８ビットの深度を
有している請求項１記載の半導体メモリ。 - 【請求項３】 複数段は、階層が低い第１段と、階層が
高い第２段を有しており、前記各段間にプリフェッチ回
路を有しており、前記プリフェッチ回路は、前記第１段
のビットデータ速度を第２段のビットデータ速度によっ
て除算して、分数部を最も近傍の整数に迄丸めた商より
も大きいか、又は等しい深度を有している請求項１記載
の半導体メモリ。 - 【請求項４】 段は、センスアンプ及び先入れ先出し
（ｆｉｒｓｔ−ｉｎ／ｆｉｒｓｔ−ｏｕｔ）部の１つを
有している請求項１記載の半導体メモリ。 - 【請求項５】 全データ速度は、４００メガビット／ｓ
ｅｃより速い請求項１記載の半導体メモリ。 - 【請求項６】 階層的な段は、メモリセルのアレイ及び
リード／ライトドライバによって構成されている請求項
１記載の半導体メモリ。 - 【請求項７】 各段間の全データ速度は、当該段のビッ
トデータ速度によりプリフェッチ深度を乗算することに
よって計算される請求項１記載の半導体メモリ。 - 【請求項８】 半導体メモリチップにおいて、メモリア
レイと、データパスと、少なくとも２つのラッチ回路
と、制御信号部とを有しており、前記メモリアレイは、
各セクションを有しており、前記各セクションは、４つ
の四分区間を有しており、前記各四分区間は奇数行及び
偶数行のメモリセルを有しており、前記データパスは、
メモリデータを転送するための局所データ線路を有する
前記各四分区間と接続されており、前記局所データ線路
は、第１のセンスアンプ回路を有する第１段に接続され
ており、前記第１段は、第２のセンスアンプ回路を有す
る第２段にマスタデータ線路を介して接続されており、
前記第２段は、先入れ先出しｆｉｒｓｔ−ｉｎ／ｆｉｒ
ｓｔ−ｏｕｔ／ｏｆｆチップドライバ回路を有する第３
段にリード／ライトドライバ線路を介して接続されてお
り、前記先入れ先出しｆｉｒｓｔ−ｉｎ／ｆｉｒｓｔ−
ｏｕｔ／ｏｆｆチップドライバ回路は、入力／出力ピン
に接続されており、前記少なくとも２つのラッチ回路
は、前記データパスを通って転送されるデータをプリフ
ェッチするために設けられた段内に配設されており、前
記少なくとも２つのラッチ回路は、データビットを受信
して、前記データパスの次の段が前記データビットを受
信することができる状態になる迄、当該のデータビット
を記憶し、前記少なくとも２つのラッチ回路は、前記各
段間のデータ速度が、所望のデータ速度／段に実質的に
等しくなるように接続されており、前記制御信号部は、
前記各段間の前記データ速度を維持するためにプリフェ
ッチすることができるように、少なくとも２つのラッチ
回路を制御することを特徴とする半導体メモリチップ。 - 【請求項９】 ラッチ回路により、８ビットのプリフェ
ッチ深度が供給される請求項８記載の半導体メモリチッ
プ。 - 【請求項１０】 プリフェッチ深度は、第２段に４ビッ
トとして分配されており、第３段に２ビットとして分配
されている請求項９記載の半導体メモリチップ。 - 【請求項１１】 プリフェッチ深度は、第１段に２ビッ
トとして分配されており、第２段に２ビットとして分配
されており、第３段に２ビットとして分配されている請
求項９記載の半導体メモリチップ。 - 【請求項１２】 プリフェッチ深度は、一方の段のビッ
トデータ速度を他方の段のビットデータ速度によって除
算し、分数部を最も近傍の整数に丸めた商よりも大きい
か、又は等しい値である請求項８記載の半導体メモリチ
ップ。 - 【請求項１３】 半導体メモリチップは、４００メガビ
ット／ｓｅｃよりも大きな全データ速度を有している請
求項８記載の半導体メモリチップ。 - 【請求項１４】 制御信号部は、各段間でデータを正確
なバーストシーケンスで転送するためのポインタ信号を
有する請求項８記載の半導体メモリチップ。 - 【請求項１５】 半導体メモリチップは、同期ＤＲＡＭ
チップ、ｒａｍｂｕｓＤＲＡＭチップ及びＳｙｎｃＬｉ
ｎｋ ＤＲＡＭチップの１つである請求項８記載の半導
体メモリチップ。 - 【請求項１６】 第２段は、当該第２段をイネーブルす
るためのスイッチを有しており、制御信号は、前記スイ
ッチを作動及び非作動するためのポインタ信号を有して
いる請求項８記載の半導体メモリチップ。 - 【請求項１７】 第３段は、当該第３段をイネーブルす
るためのスイッチを有しており、制御信号は、前記スイ
ッチを作動及び非作動するための制御信号を有している
請求項８記載の半導体メモリチップ。 - 【請求項１８】 第１段用のビットデータ速度は、約２
０ｎｓ／ビットである請求項８記載の半導体メモリチッ
プ。 - 【請求項１９】 第２段用のビットデータ速度は、約１
０ｎｓ／ビット〜約２０ｎｓ／ビットである請求項８記
載の半導体メモリチップ。 - 【請求項２０】 第３段用のビットデータ速度は、約５
ｎｓ／ビットである請求項８記載の半導体メモリチッ
プ。 - 【請求項２１】 更に、アドレスを偶数及び奇数の開始
アドレスの１つからインクリメントして、制御信号を発
生するための連続アドレスを供給する制御回路を有して
いる請求項８記載の半導体メモリチップ。 - 【請求項２２】 更に、アドレスを偶数及び奇数の開始
アドレスの１つから定式化して、制御信号を発生するた
めのインターリーブアドレスを供給する制御回路を有し
ている請求項８記載の半導体メモリチップ。 - 【請求項２３】 各段間の全データ速度は、当該各段用
のビットデータ速度によってプリフェッチ深度を乗算す
ることによって計算される請求項８記載の半導体メモリ
チップ。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11971399P | 1999-02-11 | 1999-02-11 | |
| US60/119713 | 1999-02-11 | ||
| US09/333,539 US6081479A (en) | 1999-06-15 | 1999-06-15 | Hierarchical prefetch for semiconductor memories |
| US09/333539 | 1999-06-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000251468A true JP2000251468A (ja) | 2000-09-14 |
Family
ID=26817618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000034052A Withdrawn JP2000251468A (ja) | 1999-02-11 | 2000-02-10 | 半導体メモリ |
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| Country | Link |
|---|---|
| EP (1) | EP1028427B1 (ja) |
| JP (1) | JP2000251468A (ja) |
| KR (1) | KR100393465B1 (ja) |
| CN (1) | CN1279541C (ja) |
| DE (1) | DE60035630T2 (ja) |
| TW (1) | TW495763B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002304886A (ja) * | 2001-04-06 | 2002-10-18 | Nec Corp | 半導体記憶装置 |
| WO2005045846A1 (ja) * | 2003-11-06 | 2005-05-19 | International Business Machines Corporation | 半導体記憶装置及びそのバースト動作方法 |
| KR100490657B1 (ko) * | 2000-12-30 | 2005-05-24 | 주식회사 하이닉스반도체 | 메모리 출력능력의 가변제어 장치 및 방법 |
| KR100578233B1 (ko) * | 2000-12-30 | 2006-05-12 | 주식회사 하이닉스반도체 | 동기식메모리장치의 데이터 입출력 가변제어장치 |
| JP2012178218A (ja) * | 2006-03-10 | 2012-09-13 | Rambus Inc | モード選択可能プリフェッチおよびクロック対コアタイミングを伴うメモリ装置 |
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| JP4607444B2 (ja) * | 2002-11-18 | 2011-01-05 | 三星電子株式会社 | 半導体装置、データ検索回路、メモリセルアレイ判読方法、およびデータ検索方法 |
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2000
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- 2000-01-22 EP EP00101322A patent/EP1028427B1/en not_active Expired - Lifetime
- 2000-02-10 JP JP2000034052A patent/JP2000251468A/ja not_active Withdrawn
- 2000-02-11 KR KR10-2000-0006379A patent/KR100393465B1/ko not_active Expired - Fee Related
- 2000-02-12 CN CNB001023217A patent/CN1279541C/zh not_active Expired - Lifetime
- 2000-04-26 TW TW089102205A patent/TW495763B/zh not_active IP Right Cessation
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