JPH11509351A - パイプライン型アドレスメモリ、ならびにそれを用いたシステムおよび方法 - Google Patents

Abstract

(57)【要約】 ダイナミックランダムアクセスメモリ装置（２００）は、複数の内部行アドレスストローブを発生する回路（２０２）を備える。複数のメモリバンク（２０１）が含まれ、該メモリバンクの各々は、ダイナミックランダムアクセスセルのアレイ（２０３）と、関連するダイナミック制御回路とを有する。メモリバンク（２０１）のうちの第１のメモリバンクは、該内部行アドレスストローブのうちの第１の内部行アドレスストローブのプリチャージサイクルに応答してプリチャージに入る。それと同時に、該バンク（２０１）のうちの第２のバンクが、該内部アドレスストローブのうちの第２の内部アドレスストローブのアクティブサイクルに応答して、アクティブサイクルに入る。

Description

【発明の詳細な説明】 パイプライン型アドレスメモリ、ならびにそれを用いたシステムおよび方法 発明の技術分野 本発明は、概して電子メモリに関し、特に、パイプライン型アドレスメモリ、 ならびにそれを用いたシステムおよび方法とに関する。発明の背景 現在、ほとんどのメモリシステムは、スタティックランダムアクセスメモリ装 置（ＳＲＡＭ）またはダイナミックランダムアクセスメモリ装置（ＤＲＡＭ）の どちらかから構成される。それぞれのタイプのメモリ装置は、利点および不利点 を有し、その結果、ＤＲＡＭおよびＳＲＡＭは、典型的には、異なるアプリケー ションに制限される。ＳＲＡＭは、より高速で、典型的には、キャッシュメモリ においてなど、高速なアクセス時間および高帯域幅が非常に重要であるアプリケ ーションにおいて用いられる。しかし、ＳＲＡＭの方が、より多くの電力を消費 し、製造費用がより高く、所与のチップスペース当たりで提供されるセル（ビッ ト）がより少ない。一方、ＳＲＡＭより低速であるが、ＤＲＡＭの方が、より安 価で、大幅により少ない電力を消費し、同じチップスペースにおいてより多くの ビットを提供する。ＤＲＡＭは、典型的には、システムメモリおよびディスプレ イフレームバッファ等の比較的大きなメモリサブシステムの構築、および高速が 重要ではない他の例において用いられる。 ＤＲＡＭがＳＲＡＭと比較してスピードの点で不利である１つの特有の理由は 、ほとんどのＤＲＡＭがダイナミック回路から構成されるという事実の結果であ る。ダイナミックメモリ回路は、ダイナミックサイクルで動作し、ダイナミック サイクルの各々は、２つの異なるサブサイクル、すなわち、アクティブサイクル （サブサイクル）およびプリチャージサイクル（サブサイクル）から構成される （これは、プリチャージサイクルを必要としない完全に静的なＳＲＡＭと対比さ れる）。典型的には長さが６０〜７０ナノ秒であるアクティブサイクルの間、ア ド レスが提示され、対応する位置へのアクセスが行われる。同じく長さが約６０〜 ７０ナノ秒である、介在するプリチャージサイクルの間、ダイナミック回路が、 次のアクティブサイクルの準備を行う。一般的には、クリティカルノードが、接 地された行および列デコーダ回路等の回路を用いて、最適電圧にまで導かれ、一 方、センスアンプなどの他の回路が、平衡に導かれる（すなわち、ビット線が所 定の電圧と等化される）。さらに、ワード線が、（典型的には）全て接地に導か れる。プリチャージの間、使用されていない回路が切られているので、ＤＲＡＭ のダイナミック回路は電力を節約するが、２サイクルの動作により、アクティブ サイクルにおいてのみ動作する完全に静的なＳＲＡＭに相対して、待ち時間ペナ ルティが生じる。 ＤＲＡＭが受ける待ち時間ペナルティを排除または最小限に抑えることにより 、スピードの実質的な向上が達成され得る。ＳＲＡＭと比較して、ＤＲＡＭがよ り安価で、電力消費がより少なく、１チップ当たりでより多くの記憶セルを提供 するという事実を考慮すると、このような向上は非常に有利である。向上したス ピードにより、ＤＲＡＭは、より高い帯域幅のアプリケーション（現在ＳＲＡＭ の使用を必要とするアプリケーションのいくつかを含む）において使用され得る 。従って、改良されたダイナミックランダムアクセスメモリ、ダイナミックラン ダムアクセスメモリの改良された操作方法、およびそれを用いたシステムに対す る必要性が生じていた。発明の要旨 本発明は、現在入手可能なＤＲＡＭデバイスのプリチャージサイクル中に起こ るアクセスとアクセスの間の待ち時間を排除する。具体的には、本発明の原理に よれば、モノリシックＩＣ上の少なくとも２つの独立したメモリセルのバンクが 提供される。一方のバンクがアクティブサイクルにあり、そのバンクのアレイ内 のある位置に対してアクセスが行われている間、第２のバンクは同時にプリチャ ージされている。第２のバンクのプリチャージが完了し、第１のバンクに対する 何らかの所望のアクセスがなされると、第１のバンクはプリチャージに入り、第 ２のバンクはアクティブサイクルに入る。そして、第１のバンクがプリチャージ されている間、第２のバンクにアクセスすることができる。 ある実施形態において、この技術は、内部行アドレスストローブを用いて実施 される。第１の内部行アドレスストローブは、第１のメモリバンクのアクティブ ／プリチャージのタイミングを制御し、第２の内部行アドレスストローブは、第 ２のメモリバンクのアクティブ／プリチャージサイクルのタイミングを制御する 。メモリバンクが２つの場合、第１および第２の内部行アドレスストローブが互 いに補完することが好ましい。第２の実施形態においては、第１および第２のメ モリバンク（ユニット）を、別々のプリチャージおよびアクティブ制御回路によ って制御する。この場合、一方のバンクは、専用プリチャージバスを介してプリ チャージ制御回路から受信したプリチャージ信号の制御下でプリチャージに入る 。同時に、少なくとも１つの他のメモリユニットは、専用アクティブサイクルバ スを介してこのユニットに提供されたアクティブサイクル制御信号の制御下でア クティブサイクルにある。 本発明の具体的な実施形態の１つによれば、複数の内部行アドレスストローブ を生成する回路を含むダイナミックランダムアクセスメモリデバイスが提供され る。複数のメモリバンクが設けられ、各メモリバンクは、ダイナミックランダム アクセスメモリセルアレイと、関連するダイナミック制御回路とを有する。第１ の内部行アドレスストローブのプリチャージサイクルに応答して、第１のバンク がプリチャージに入る。同時に、第２の内部行アドレスストローブのアクティブ サイクルに応答して、第２のバンクがアクティブサイクルに入る。 メモリセルアレイと関連する制御回路とをそれぞれ有する複数のメモリバンク を含むデバイスを動作する方法が提供される。この方法は、外部デバイスによっ て生成される外部行アドレスストローブを受信するステップを含む。この行アド レスストローブは、論理ハイ期間および論理ロー期間を含む。行アドレスストロ ーブの論理ハイ期間の間、第１のメモリバンクはアクティブサイクルに入り、第 ２のメモリバンクはプリチャージサイクルに入る。行アドレスストローブの論理 ロー期間の間、第１のメモリバンクはプリチャージサイクルに入り、第２のメモ リバンクはアクティブサイクルに入る。 本発明の別の実施形態によれば、第１のメモリバンクを含むメモリが提供され る。第１のメモリバンクは、メモリセルアレイと関連するアクセス制御回路とを 含み、アクセス制御回路は、センスアンプと、アドレスデコード回路と、プリチ ャージ制御回路とを含む。第２のメモリバンクが設けられる。第２のメモリバン クは、メモリセルアレイと関連するアクセス制御回路とを含み、アクセス制御回 路は、センスアンプと、アドレスデコード回路と、プリチャージ制御回路とを含 む。行および列アドレスを、それぞれ第１および第２のバンクのアクセス制御回 路に伝送する少なくとも１つのアドレスバスが提供される。第１および第２のメ モリバンクとデータを交換するデータバスが設けられる。外部ソースから行アド レスを受信し、これに応答して内部行クロックを生成する行クロック生成回路が 設けられる。内部行クロックは、選択された１つのメモリバンクがアクティブサ イクルにあり、選択された別の１つのメモリバンクが実質的に同時にアクティブ サイクルにあるように、第１および第２のメモリバンクのアクティブおよびプリ チャージサイクルをタイミング制御する。別の実施形態においては、同期外部ク ロックが内部ＲＡＳおよびＣＡＳ信号を生成する。その動作は上記同様である。 本発明の原理は、パイプライン型アドレスメモリシステムにおいても具現化さ れる。複数のメモリユニットが設けられ、各メモリユニットは、メモリセルアレ イとそのアレイ内の選択された１つのセルにアクセスする回路とを有する。プリ チャージ制御信号を伝送するプリチャージバスが設けられるとともに、アクティ ブサイクル制御信号を伝送するアクティブバスが設けられる。プリチャージ制御 信号を生成するために、回路をプリチャージバスに接続する。アクティブサイク ル制御信号を生成するために、回路をアクティブバスに接続する。プリチャージ およびアクティブ処理のために、メモリユニットをそれぞれプリチャージバスお よびアクティブバスに選択的に接続する回路も設けられる。 パイプライン型メモリシステムを動作する方法が開示される。パイプライン型 メモリシステムは、複数のメモリユニットを含み、各メモリユニットは、メモリ セルアレイおよびこのアレイ内の複数の位置にアクセスする回路と、関連するプ リチャージ制御回路によって生成されるプリチャージ制御信号を伝送するプリチ ャージバスと、アクティブサイクル制御回路によって生成されるアクティブサイ クル制御信号を伝送するアクティブバスとを含む。この方法は、第１の選択され たメモリユニットをアクティブバスに接続するステップを含む。その後、アクテ ィブバス上のアクティブサイクル制御信号の制御下で第１のメモリユニットのア レイ内の選択された位置に対してアクセスが行われる。第２の選択されたメモリ ユニットはプリチャージバスに接続される。第１のメモリユニットに対してアク セスを行う上記ステップと実質的に同時に、プリチャージバス上のプリチャージ 制御信号の制御下で第２のメモリユニットのプリチャージが行われる。 本発明の原理による別のパイプライン型アドレスメモリが提供される。パイプ ライン型アドレスメモリシステムは、複数の独立したメモリユニットを含み、複 数のメモリユニットの各々は、ダイナミックランダムアクセスメモリセルアレイ と、ダイナミック制御回路と、アドレスレジスタとを含む。システムはまた、プ リチャージバスと、アクティブサイクルバスと、メモリユニットのアクティブサ イクル動作用のクロックを発生させるアクティブクロック回路と、メモリユニッ トのプリチャージ動作用のクロックを発生させるプリチャージクロック回路とを 含む。バス制御回路は、メモリユニットのうちの第１の選択されたメモリユニッ トのアクティブサイクル動作を行うために、第１のメモリユニットをアクティブ バスを介してアクティブクロック回路に選択的に接続するため、およびメモリユ ニットのうちの第２のメモリユニットの同時プリチャージ動作を行うために第２ のメモリユニットをプリチャージクロック回路に接続するために設けられている 。アドレスバスは、次のメモリアクセス中に用いられるメモリユニットのアドレ スレジスタにアドレスを、対応する上記メモリユニットのアクティブサイクル動 作中に提供するために含まれる。 本発明の原理は、先行技術に対して実質的な利点を提供する。特に、本発明の 原理を具現化するシステム、方法および回路は、ＤＲＡＭが有する待ち時間ペナ ルティを排除または最小化し、それにより速度を実質的に高める。速度が向上し た場合、このようなＤＲＡＭは、現在ＳＲＡＭの使用を要する適用のいくつかを 含む、より高い帯域における適用に用いられ得る。消費電力の減少、ＳＲＡＭよ りも多い１チップ当たりの記憶セルの提供、およびＤＲＡＭの製造に比較して実 質的に少ない製造費を含む、ＤＲＡＭを用いることの主要な利点のすべてが維持 される。これらの発明は、２クロック式多重アドレススキーム（ＲＡＳおよびＣ ＡＳスキーム）、１クロック式非多重アドレススキーム（ＣＥ、チップイネーブ ルなど）、シンクロナスＤＲＡＭ（内部動作を同期させる単一のマスタメモリク ロック）または更に「バーストモード」ＤＲＡＭに適用される。 上記において、以下の本発明の詳細な説明がより良く理解され得るように、本 発明の特徴および技術的利点をかなりおおまかに概説した。本発明の請求の範囲 の主題を構成する、本発明の更なる特徴および利点を以下に述べる。当業者は、 開示される概念および特定の実施の形態が、改変、または本発明の同一の目的を 達成する他の構成の設計のための基礎として容易に利用され得ることを理解する 。当業者はまた、このような等価な構成は、添付の請求の範囲に記載する本発明 の思想および範囲から逸脱しないことを理解する。図面の簡単な説明 本発明およびその利点のより完全な理解のために、添付の図面と共に以下の記 載を参照されたい。 図１は、本発明の原理を具現化するメモリデバイス、システムおよび方法の１ つの可能な利用法を示す処理システムの機能的ブロック図である。 図２は、本発明の原理のいくつかを具現化するメモリデバイスの機能的ブロッ ク図であり、図２のメモリデバイスは、図１に示すシステムメモリを構築するた めの１つの適用において有用である。 図３は、図２のメモリデバイスの１つの可能な動作モードを示すタイミング図 である。 図４は、本発明の原理を具現化するパイプライン型アドレスメモリであって、 図４のメモリは、図１のシステムメモリを構築するための１つの適用において有 用である。発明の詳細な説明 本発明の原理および利点は、図面の図１〜図４に示された例示的な実施態様を 参照することによって最もよく理解される。図面において、類似の参照番号は類 似の構成要素を示す。 図１は、本発明の原理を具現化するデータ処理システム100の一部の機能ブロ ック図である。システム100は、CPU101、システムメモリ102、システムアドレス バス103、およびシステムデータバス104を含む。CPUは、データおよびアドレス バス103および104を介して直接に、またはコアロジック105を介してシステムメ モリ102にアクセスし得る。 CPU101は、例えば、Intel 486またはPentiumクラスのマイクロプロセッサなど であり得る。システムメモリ102は、好ましくは、後述の本発明の原理によるダ イナミックランダムアクセスメモリ装置(DRAM)により構成される。バス103およ び104ならびにコアロジック105は当該分野では既知の従来の装置である。 図２は、本発明の原理の１つの実施態様によるダイナミックランダムアクセス メモリ装置200の機能ブロック図である。メモリ200は、Ｘ個のメモリバンクまた はユニット201を含み、図２の実施態様にはこれらのうち２つのバンク201aおよ び201bが示されている。バンク201は、制御回路202を介して外部回路と接続して いる。これについては後にさらに述べる。メモリシステム200は、処理システム1 00においてシステムメモリ102を構成するために使用され得る。もっとも、メモ リシステム200には、表示フレームバッファなどの他の多くの適用が可能である 。好ましくは、装置200はモノリシックな集積回路である。 各バンク201は、２つのブロック402aおよび402bで配置されたＮ行およびＭ列 よりなるダイナミックランダムアクセスメモリ(DRAM)セルのアレイ203を含む。 各バンク201はさらに、アレイのワード線に接続された行デコーダ204、アレイの ビット線に接続されたセンスアンプ205、センスアンプ205に接続された列デコー ダ206、およびバンクプリチャージ回路207を含み、これらのそれぞれが好ましく は従来の方法で作動する。該略すれば、アクティブサイクル中にアクセスするた めに、行デコーダはＮ個の行のうちの１つを選択し、列デコーダはＭ個の列のう ちのＹ個を選択する。好ましくは、バンク201はそれぞれ異なる行アドレス空間 と接続する（もしくは、バンク201はそれぞれ異なる列アドレス空間と連結し得 る）かまたは、リニアアドレス空間とも接続する。 制御回路202は、システム100のプロセッサ101または（使用するときは）コア ロジック105などの外部ソースから従来のDRAM制御信号およびクロックを受け取 る。これらの信号には、データおよびアドレスと共に、行アドレスストローブ(R AS)、列アドレスストローブ(CAS)、読出し／書込みセレクト(R/W)、および出力 イネーブル(OE)が含まれる。この好適な実施態様では、アドレス入力ポートは、 行アドレスおよび列アドレスをそれぞれ同じピンで順に受け取りRASおよびCASと 共にラッチする従来の方法で多重化される。 本発明の原理によれば、制御回路は、外部から受け取るRAS信号からＸ個の内 部RAS信号を生成する。図２の２バンクの実施態様では、２つの内部補完クロッ クRAS1およびRAS2が生成される。外部RASとRAS1とRAS2との間の好適なタイミン グ関係を図３に示す。制御回路202はまた、バンク201aおよび210bにそれぞれ内 部アドレスストローブCAS1およびCAS2を提供する。CAS1およびCAS2は外部で生成 されたCASから生成される。CASとCAS1とCAS2との間の好適なタイミング関係もま た図３に示す。内部クロックRAS1、RAS2、CAS1、およびCAS2は、例えば、制御回 路202内の位相ロックループ信号生成器から生成され得る。Ｘ個のバンク201が提 供される場合は、Ｘ個の内部クロックRASXおよびCASXが生成され得る。 RAS1がローでRAS2がハイである各期間では、バンク201a（バンク１）はアクテ ィブサイクル内にあり、バンク201bはプリチャージ状態にある。この逆もまた成 り立つ。この結果、外部アドレスは、従来のDRAMの約２倍のレートでメモリ200 の入力ポートに供給され得る。多数のバンクが交互にアドレスされているとき、 外部装置にとっては、メモリ200は、SRAMと同様に、単一アクティブサイクル内 で動作しているだけのように見える。プリチャージおよびアクティブサイクルの タイミングをとることに加えて、内部RASおよびCAS信号は、制御回路202のアド レスレジスタと各メモリバンク201との間のアドレスの転送のタイミングをとる 。行および列アドレスは、それぞれRASXおよびCASXを用いて多重化されて、単一 の内部アドレスバス上をバンクＸに伝送され得る点に留意すべきである。 演算メモリ200の１つのスキームを図３に示す。多数のアドレスは外部から受 け取られるRASおよびCAS信号と共にラッチされ、制御回路202内のアドレスレジ スタに格納される。当該分野において既知のように、典型的なRASおよびCAS信号 のアクティブ期間は、このような多数のアドレス入力が可能なほどに十分に長い 。説明のために２つのアドレスがRAS／CASサイクル毎に格納されると仮定する。 RA S1がローになると、バンク201a（バンク１）はアクティブになり、バンク201aへ の第１の行アドレスが提供され、バンク１の行デコーダ204のバッファにラッチ される。CAS1がローになると、第１の列アドレスが提供され、バンク１の列デコ ーダ206のバッファにラッチされる。伝送遅延の後、バンク１のアレイ203のアド レスされた１つのセルまたは複数のセルにデータアクセスが行われる。このとき 、RAS2はハイであり、バンク２はプレチャージ状態にある。バンク２の列デコー ダ206および行デコーダ204は節電のために接地されることができ、一方、バンク ２のセンスアンプ205（および対応するビット線）は等化される。 RAS1がハイになると、RAS2、バンク１はプリチャージされ、バンク２はアクテ ィブになる。この場合、制御回路202のアドレスレジスタ内に格納されている第 ２のアドレスが用いられ、RAS2およびCAS2によってタイミングを合わされて、バ ンク２内の対応する１つのセルまたは複数のセルにアクセスする。再び、２つの アドレスがアドレスレジスタに格納されていると仮定すると、プロセスは、次の 外部RASおよびCASを用いて繰り返される。 図４は、本発明の原理による第２のダイナミックランダムアクセスメモリシス テムの機能ブロック図である。メモリシステム400は、上記の処理システム100の システムメモリ102を含む多数の異なるアプリケーションにおいて用いられる。 システム400は、複数のＸ個のメモリユニット401を有し、ここで、Ｘは、２よ り大きいかまたは２と等しい。図４に示す実施態様において、２つのメモリユニ ット401aおよび401bは、参照のために示している。各メモリユニット401は、メ モリセル402のアレイを有し、このアレイは、図２の実施態様において、２つの ブロック402aおよび402bに分割されている。各メモリユニット401はさらに、専 用の入力／出力、行デコーダ、および列デコーダ回路403を有する。アレイ402へ のデータアクセスは、センスアンプ404を通してなされる。好ましくは、Ｘ個の メモリユニット401のそれぞれは、異なるアドレス空間が設けられている。 システム400のメモリユニット401のそれぞれは、アドレスバス405、データバ ス406、ならびにRASおよびCAS、クロック、および読出し／書込み（r/w）および 出力イネーブル（oe）などの制御信号を伝送するバス407に接続されている。ア ドレスレジスタ420は、アドレスバス405から受信したアドレスの一時的な格納 （パイプライニング）を可能にする。好ましくは、アドレスは、外部で生成され たRASおよびCASによってタイミングを合わされてアドレスレジスタ420に入力さ れる。バス405〜407は、従来のシステム入力／出力回路（不図示）を通して、メ モリユニット401をシステム400の外部にある装置（プロセッサ101またはコアロ ジック105など）と接続する。各メモリユニット401は、さらに、プリチャージバ ス408およびアクティブバス409にバスインターフェース401を通して接続されて いる。 本発明の原理によると、アクティブサイクルタイミングおよび制御は、アクテ ィブバス409上を伝送されるクロックおよび制御信号によって実施される。プリ チャージタイミングおよび制御は、プリチャージバス408上を伝送されるクロッ クおよび制御信号によって実施される。RASおよびCASなどの共通の外部信号は、 個別のクロックおよび制御信号を生成するのに用いられ得るが、好ましくは、プ リチャージバス408およびアクティブバス409は、非同期（独立）して動作する。 プリチャージ行制御クロックは、外部で生成されたRAS信号のタイミング下で 、プリチャージ行クロック生成回路411によって生成される。特に、プリチャー ジ行クロックは、プリチャージ下の各メモリユニット401の行アドレスバッファ のプリチャージ、ワード線のプルダウン、および関連の行制御回路のプリチャー ジのタイミングをとる。アクティブ行クロックは、アクティブ行クロック回路41 2によって生成される。これらのクロックは、アクティブバス409の制御下のアク ティブメモリユニット401における行アクセスのタイミングをとる。特にこれら のクロックは、各アクティブメモリユニット401のアドレスレジスタ420にロード される行アドレスの読み出しおよびデコーディングのタイミングをとる。 プリチャージ列制御クロック信号は、プリチャージ列クロック回路413によっ て外部で生成される列アドレスストローブ（CAS）に応答して生成される。一般 に、これらのクロックは、列アドレスバッファおよび関連の列制御回路のプリチ ャージのタイミングをとるために用いられる。アクティブサイクル列クロックは 、CASから生成され、アクティブ列クロック回路414によってアクティブバス409 上を伝送される。アクティブ列クロックは、従来の様式で動作し、各アクティブ メモリユニット401の列デコーダを通してアクティブメモリユニット401からのラ ン ダムアクセスまたはページアクセスのタイミングをとる。センスアンププリチャ ージ制御回路415は、センスアンプを等化し、所定時にプリチャージバス208によ って制御されるメモリユニット401のビット線をチャージする。従来のセンスア ンプ制御回路416は、アクティブバス209からの信号を受信するメモリユニット20 1のセンスアンプを制御する。 プリチャージバス408は、バスマスタ／アービタ417によって制御される。とり わけ、バスマスタ417は、CPU制御下で、Ｘ個のメモリユニット401のいずれが所 定時にプリチャージされ、プリチャージバス408からの制御信号を受信している かを決定する。Ｘ個のメモリユニット401のうちのいずれがアクティブサイクル にあり、アクティブバス409上での信号の制御下にあるかの決定は、CPU制御下で バスマスタ／アービタ418によってなされる。グラフィックコントローラ、例え ば、Cirrus Logic 75XXシリーズ制御もまた、この機能を行い、CPUを開放する。 または、コアロジックチップ内に通常見いだされる「DRAMコントローラ」を用い て、「メモリバスアービタ」として作用し得る。 図４の実施態様は、第２のメモリユニットがプリチャージ状態にある間に、第 １のメモリユニット401をアクティブ状態にし、アクセス可能（アドレッシング 可能）にするという利点を有する。メモリユニット401間のアクセスを交互にす ることによって、パイプライン化アドレッシングが可能であり、外部装置には、 メモリシステム400は全体として単一のサイクルメモリとして動作しているよう に見える。従来のDRAMにおけるプリチャージに必要なアクセス間の60〜70遅延は 解消される。 各外部RASアクティブサイクル中、１つまたはそれ以上の行アドレスはクロッ クをとられ、１つまたはそれ以上のメモリユニット401のアドレスレジスタ420に 取り込まれる。各メモリユニット401は、好ましくは、特有のアドレス空間にあ るため、適切な目的ユニット401は、アドレス自体を用いて同定され得る。CPU10 1などの大抵のCPUは、それらのアドレスによってデータのワードをトラックし得 るので、このようなデータが格納されるメモリユニット401をトラックし得る。 さらに、従来のハンドシェーキングによって、CPU101および／またはコアロジッ ク105は、所定のメモリユニット401がアクティブであるかまたはプリチャージで あるかをトラックし得る。例えば、プリチャージ中のメモリユニット401へのア クセスが試みられる場合、このアクセスは、遅延または置換され得る。このよう な動作は、現在入手可能なCPUおよびコアロジックセットの周知の機能である。 各外部CASアクティブサイクル中、関連の列アドレスは、対応するアドレスレ ジスタにラッチされる。対応するメモリユニット401がアクティブであるかまた はプリチャージであるかに関係なく、アドレスがアドレスレジスタ420にロード され得ることに留意されたい。さらに、アドレスがデコードされ、アクセスが行 われている間、さらなるアドレスが同時にアドレスレジスタに入力され得る。 所定のメモリユニット401がアクティブバス409に接続されているとき、アクセ ス（読出し、書込み、または読出し−変更−書込み）は、アクティブ制御回路41 2、414および416のタイミングおよび制御下で実施される。メモリユニット401は 、アドレスバス408の制御の下で、行アドレスの変更が必要とされるか、または1 0マイクロ秒（ワード線がハイで保持され得る典型的な最大時間）が終了するま でアクティブ状態のままであり、それからプリチャージが行われる。所定の行ア ドレスについては、アドレスレジスタ420からの一連の列アドレスがランダムア クセスのストリームを可能にする。あるいは、レジスタ420からの単一の行アド レスおよび単一の列アドレスは、所定のメモリユニット401を備えた従来のペー ジモードアクセス回路からのページアクセスを開始し得る。 多数のメモリユニット401は、一度にアクティブで、かつアクティブバス409の 制御下におかれ得る。１つの選択下で、多数のメモリユニット401は、アクセス 中にデータバス406にデータを供給するために用いられ得る。例えば、データバ ス406が32ビット幅であり、各メモリユニット401が16ビット装置（by 16 device ）である場合、２つのユニット401がアクセスごとに用いられる。あるいは、１ つのアクティブメモリユニット401がアクセスされているとき、１つまたはそれ 以上の他のアクティブメモリユニット401はリフレッシュされ得る。好ましくは 、各メモリユニット401は、それ自体のリフレッシュカウンタを有し、個別の読 出し／書込み（R/W）および出力イネーブル（OE）信号によって制御される。あ るいは、単一のリフレッシュコントローラは、システム内のすべてのバンクのリ フレッシュを制御するために用いられ得る。 プリチャージ中、所定のメモリユニット401は、バスマスタ417によってプリチ ャージバス408に接続され、プリチャージ制御回路411、413および415の制御下に ある。プリチャージ行クロック回路411およびプリチャージ列制御回路が外部のR ASおよびCAS信号から駆動される間、これらは、アクティブ行クロック回路412お よびアクティブ列クロック回路414とは独立して動作する。所定のメモリユニッ ト401のプリチャージサイクルは、好ましくは、実質的に従来のものであるのが 好ましく：ダイナミック回路ノードは、最適電圧にされ、センスアンプおよびビ ット線は等化され、行および列デコーダ回路は遮断される。 本発明の原理によると、１つまたはそれ以上のメモリユニット401がアクティ ブであり、アクティブバス409の制御下でアクセスされている間に、少なくとも １つの他のメモリユニット401は、プリチャージバス408上の信号の制御下でプリ チャージされる。次に、メモリユニット401は、現時点でアクセスされているユ ニットがプリチャージを必要とし、現時点でプリチャージ下にあるユニットがア クセスの準備ができたときに役割を逆転する。上記のように、この技術は、メモ リシステム400へのアクセス時間を少なくとも半分にする。アクセス時間は、多 数のアドレスが各外部RASおよびCASを用いてアドレスレジスタ420にロードされ 、次に行および列デコーダにパイプライン化されるときにさらに減少する。事実 、ほぼ連続したデータのストリームは、ページ方式またはランダム方式で読み込 まれるかまたは読み出される。例えば、アクティブユニット401における現在の 行へのアクセスが完了した（およびプリチャージが行を変更するために必要とさ れた）後、次のアクセスは、現在プリチャージ下にあるユニットにおける行から 行われ得る等である。 本発明およびその利点を詳細に説明したが、言うまでもなく、本願では、添付 の請求の範囲によって規定される発明の精神および範囲から逸脱せずに様々の変 更、代替、および改変がなされ得る。

Claims (1)

1. 【特許請求の範囲】 １．パイプライン型メモリシステムを動作させる方法であって、該パイプライン 型メモリシステムは複数のメモリユニット（４０１）を備え、各メモリユニット （４０１）は、メモリセルアレイ（４０２）と、該アレイ内の位置にアクセスす る回路（４０３）とを備え、該方法は、 該メモリユニット（４０１）のうちの第１の選択されたメモリユニットを、関 連するアクティブ制御回路（４１２、４１４）によって発生される制御信号を伝 送するアクティブバス（４０９）に結合するステップと、 該アクティブバス（４０９）上のアクティブサイクル制御信号の制御下で、該 第１のメモリユニットアレイ内の選択された位置へのアクセスを行うステップと 、 該メモリユニット（４０１）のうちの第２の選択されたメモリユニットを、関 連するプリチャージ制御回路（４１１、４１３）によって発生されるプリチャー ジ制御信号を伝送するプリチャージバス（４０８）に結合するステップと、 該アクセスを行うステップと実質的に同時に、該プリチャージバス（４０９） 上の該プリチャージ制御信号の制御下で、該第２のメモリユニットのプリチャー ジを行うステップとを包含する、方法。 ２．前記メモリユニット（４０１）のうちの第３の選択されたメモリユニットを 前記アクティブバス（４０９）に結合するステップと、 前記アクセスを行うステップと実質的に同時に、該第３のメモリユニット（４ ０１）アレイのリフレッシュを行うステップとをさらに包含する、請求項１に記 載の方法。 ３．前記メモリユニット（４０１）のうちの第３の選択されたメモリユニットを 前記アクティブバス（４０９）に結合するステップと、 前記第１のメモリユニット（４０１）のアレイへのアクセスを行うステップと 実質的に同時に、該第３のメモリユニット（４０９）アレイへのアクセスを行う ステップとをさらに包含する、請求項１に記載の方法。 ４．前記アクセスを行うステップは、 外部ソースから発生される少なくとも１つの信号に応答して、前記第１のメモ リユニット（４０１）の前記アレイの少なくとも１つのアドレスをアドレスレジ スタ（４２０）に格納するサブステップと、 前記アクティブ制御信号によってタイミングをとられた前記少なくとも１つの アドレスを、前記アクティブバス（４０９）から読み出してデコードするサブス テップとを包含する、請求項１に記載の方法。 ５．前記アクセスを行うステップは、ページモードアクセスを行うステップを包 含する、請求項１に記載の方法。 ６．各々がダイナミックランダムアクセスメモリセルアレイ（４０２）と、ダイ ナミック制御回路（４０３）と、アドレスレジスタ（４２０）とを備える複数の 独立したメモリユニット（４０１）と、 アクティブサイクル動作中のメモリアクセスの間に用いるために、該メモリユ ニットの該アドレスレジスタにアドレスを与えるアドレスバス（４０５）と、 プリチャージバス（４０８）と、 アクティブサイクルバス（４０９）と、 メモリユニット（４０１）のアクティブサイクル動作のためのクロックを発生 するアクティブクロック回路（４１１、４１３）と、 メモリユニット（４０１）のプリチャージ動作のためのクロックを発生するプ リチャージクロック回路（４１２、４１４）と、 該メモリユニット（４０１）のうちの第１の選択されたメモリユニットを、該 第１のメモリユニット（４０１）のアクティブサイクル動作の間、該アクティブ バス（４０９）を介して該アクティブクロック回路（４１１）に選択的に結合し 、該メモリユニット（４０１）のうちの第２の選択されたメモリユニットを、該 第２のメモリユニットの同時プリチャージ動作のために、該プリチャージクロッ ク回路に選択的に結合するバス制御回路（４１７、４１８）とを備える、パイプ ラ イン型アドレスメモリシステム。 ７．外部ソースによって発生されるクロックを与える外部クロックバス（４０６ ）をさらに備え、該クロックバス（４０７）上の該クロックのうちの少なくとも １つに応答して、選択された該アドレスレジスタ（４０２）にアドレスがロード される、請求項６に記載のメモリシステム。 ８．前記選択的に結合する回路は、少なくとも１つのバスマスタ（４１７）を備 える、請求項６に記載のメモリシステム。 ９．前記アクティブクロック回路は、 アクティブ行クロック発生回路（４１２）と、 アクティブ列クロック発生回路（４１４）と、 アクティブセンスアンプ制御回路（４１６）とを備える、請求項６に記載のメ モリシステム。 １０．前記プリチャージクロック回路は、 プリチャージ行クロック発生回路（４１１）と、 プリチャージ列クロック発生回路（４１３）と、 プリチャージセンスアンプ制御回路（４１５）とを備える、請求項６に記載の メモリシステム。 １１．外部ソースから発生される前記クロックは、ＲＡＳおよびＣＡＳ信号を含 む、請求項７に記載のメモリシステム。 １２．前記アドレスバス（４０５）は、外部ソースから受け取られるＲＡＳおよ びＣＡＳ信号によって制御される多重化アドレスバスを備える、請求項６に記載 のメモリシステム。 １３．前記アドレスバス（４０５）は非多重化バスを備える、請求項６に記載の メモリシステム。 １４．前記非多重化バスは、関連するクロックバス上に与えられる１つのクロッ クに応答して、前記アドレスレジスタ（４２０）のうちの選択されたアドレスレ ジスタに結合される、請求項１３に記載のメモリシステム。 １５．前記１つのクロックは、チップイネーブル信号を含む、請求項１４に記載 のメモリシステム。 １６．前記１つのクロックは、外部ソースから受け取られるシンクロナスＤＲＡ Ｍマスタクロックを含む、請求項１４に記載のメモリシステム。