JP2000252368A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000252368A JP2000252368A JP11047462A JP4746299A JP2000252368A JP 2000252368 A JP2000252368 A JP 2000252368A JP 11047462 A JP11047462 A JP 11047462A JP 4746299 A JP4746299 A JP 4746299A JP 2000252368 A JP2000252368 A JP 2000252368A
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Abstract
(57)【要約】
【課題】Ｓ factor を変化させずにしきい値電圧を制御
し、ＣＭＯＳインバータの電流電圧特性の制御を容易に
することを実現した半導体装置及びその製造方法を提供
すること。 【解決手段】ＣＭＯＳインバータのゲート電極となるポ
リシリコン膜を形成する際、ＰＭＯＳトランジスタを形
成するＮ型領域上には、分圧比がＳｉＨ4：ＧｅＨ4＝
４：６になるように混合したガスによりＳｉ0.4 Ｇｅ
0.6 層を形成し、ＮＭＯＳトランジスタを形成するＰ型
ウェル領域上には、分圧比がＳｉＨ4：ＧｅＨ4＝６：４
になるように混合したガスによりＳｉ0.6 Ｇｅ0.4 層を
形成して、ＣＭＯＳトランジスタのしきい値電圧の低下
を防止する。
し、ＣＭＯＳインバータの電流電圧特性の制御を容易に
することを実現した半導体装置及びその製造方法を提供
すること。 【解決手段】ＣＭＯＳインバータのゲート電極となるポ
リシリコン膜を形成する際、ＰＭＯＳトランジスタを形
成するＮ型領域上には、分圧比がＳｉＨ4：ＧｅＨ4＝
４：６になるように混合したガスによりＳｉ0.4 Ｇｅ
0.6 層を形成し、ＮＭＯＳトランジスタを形成するＰ型
ウェル領域上には、分圧比がＳｉＨ4：ＧｅＨ4＝６：４
になるように混合したガスによりＳｉ0.6 Ｇｅ0.4 層を
形成して、ＣＭＯＳトランジスタのしきい値電圧の低下
を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のう
ち、特に、ＣＭＯＳ型の半導体装置及びその製造方法に
関するものである。
ち、特に、ＣＭＯＳ型の半導体装置及びその製造方法に
関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタによって構成される
大規模集積回路の特性を向上させるためには、しきい値
を最適値に制御することが重要とされている。特に微細
化が進みゲート長が短くなるにつれて短チャネル効果が
顕著となり、ＭＯＳトランジスタのしきい値電圧が急激
に小さくなりその対策が必要とされる。
大規模集積回路の特性を向上させるためには、しきい値
を最適値に制御することが重要とされている。特に微細
化が進みゲート長が短くなるにつれて短チャネル効果が
顕著となり、ＭＯＳトランジスタのしきい値電圧が急激
に小さくなりその対策が必要とされる。
【０００３】従来、このような短チャネル効果によるし
きい値電圧の低下を抑制する方法として素子分離領域を
形成する前に半導体基板表面にドーズ量１×１０13〜１
×１０14ｃｍ-2程度の半導体基板と同導電型の不純物を
注入し、半導体基板の深さ方向と半導体基板表面に平行
な方向との不純物濃度の分布を制御してしきい値電圧を
大きくする方法が行なわれていた。また、ゲート酸化膜
の厚さを厚くしてゲート酸化膜の静電容量を小さくし、
しきい値電圧を大きくする方法もある。
きい値電圧の低下を抑制する方法として素子分離領域を
形成する前に半導体基板表面にドーズ量１×１０13〜１
×１０14ｃｍ-2程度の半導体基板と同導電型の不純物を
注入し、半導体基板の深さ方向と半導体基板表面に平行
な方向との不純物濃度の分布を制御してしきい値電圧を
大きくする方法が行なわれていた。また、ゲート酸化膜
の厚さを厚くしてゲート酸化膜の静電容量を小さくし、
しきい値電圧を大きくする方法もある。
【０００４】
【発明が解決しようとする課題】しかし、集積度の増大
に伴う素子の微細化により、半導体表面に注入する不純
物は、非常に浅い打ち込みが必要とされるため、ゲート
酸化膜中に不純物が拡散してしまうという問題があっ
た。
に伴う素子の微細化により、半導体表面に注入する不純
物は、非常に浅い打ち込みが必要とされるため、ゲート
酸化膜中に不純物が拡散してしまうという問題があっ
た。
【０００５】また、横方向の拡散制御が難しいため、ソ
ース・ドレイン領域付近の不純物濃度分布の制御がしに
くいという問題があった。また、図６に示されるような
ＣＭＯＳインバータを形成する場合、その特性は、図７
に示されるようなグラフで表すことができる。図７のグ
ラフの横軸はゲート電圧ＶG、縦軸はドレイン電流ＩDの
対数である。
ース・ドレイン領域付近の不純物濃度分布の制御がしに
くいという問題があった。また、図６に示されるような
ＣＭＯＳインバータを形成する場合、その特性は、図７
に示されるようなグラフで表すことができる。図７のグ
ラフの横軸はゲート電圧ＶG、縦軸はドレイン電流ＩDの
対数である。
【０００６】図７に示されるように、ゲート電圧がゼ
ロ、すなわちＶG＝０のときにも、ドレイン電流が流れ
る場合があり、これをＩoffと呼ぶ。このＩoffが小さい
ほどＣＭＯＳインバータの特性が良いといえる。Ｉoff
を小さくするためには、０≦ＶG≦Ｖth（Ｖthはしきい
値電圧）までの範囲のグラフの傾きを大きくする必要が
あり、この傾きを変えるものとしてＳ factor がある。
Ｓ factor は、次の式１のように表される。
ロ、すなわちＶG＝０のときにも、ドレイン電流が流れ
る場合があり、これをＩoffと呼ぶ。このＩoffが小さい
ほどＣＭＯＳインバータの特性が良いといえる。Ｉoff
を小さくするためには、０≦ＶG≦Ｖth（Ｖthはしきい
値電圧）までの範囲のグラフの傾きを大きくする必要が
あり、この傾きを変えるものとしてＳ factor がある。
Ｓ factor は、次の式１のように表される。
【０００７】
【式１】
【０００８】式１からわかるように、ゲート酸化膜を厚
くするとゲート酸化膜の容量が小さくなり、しきい値電
圧は大きくなるが、一方でＳ factor が増大してしま
う。Ｓfactor が大きくなるとグラフの傾きが小さくな
るのでＩoffが大きくなり、ＣＭＯＳインバータの特性
が悪くなるという問題があった。
くするとゲート酸化膜の容量が小さくなり、しきい値電
圧は大きくなるが、一方でＳ factor が増大してしま
う。Ｓfactor が大きくなるとグラフの傾きが小さくな
るのでＩoffが大きくなり、ＣＭＯＳインバータの特性
が悪くなるという問題があった。
【０００９】本発明は上記のような事情を考慮し、Ｓ f
actor を変化させずにしきい値電圧を制御し、ＣＭＯＳ
インバータの電流電圧特性の制御を容易にすることを目
的としている。
actor を変化させずにしきい値電圧を制御し、ＣＭＯＳ
インバータの電流電圧特性の制御を容易にすることを目
的としている。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、半導体基板に素子分離領域に
よって分離して形成された第１導電型の第１素子領域及
び第２素子領域と、前記第１素子領域上に絶縁膜を介し
て形成されたゲルマニウムを含有する第１ポリシリコン
ゲート電極と、前記第２素子領域上に絶縁膜を介して形
成されたゲルマニウムを含有する第２ポリシリコンゲー
ト電極と、前記第１素子領域に形成された第２導電型の
第１ソース・ドレイン領域と、前記第２素子領域に形成
された第１導電型の第２ソースドレイン領域とを具備
し、前記第１ポリシリコンゲート電極に含有されている
ゲルマニウムの量は、前記第２ポリシリコンゲート電極
に含有されているゲルマニウムの量よりも大きいことを
特徴とするものである。
に本発明の半導体装置は、半導体基板に素子分離領域に
よって分離して形成された第１導電型の第１素子領域及
び第２素子領域と、前記第１素子領域上に絶縁膜を介し
て形成されたゲルマニウムを含有する第１ポリシリコン
ゲート電極と、前記第２素子領域上に絶縁膜を介して形
成されたゲルマニウムを含有する第２ポリシリコンゲー
ト電極と、前記第１素子領域に形成された第２導電型の
第１ソース・ドレイン領域と、前記第２素子領域に形成
された第１導電型の第２ソースドレイン領域とを具備
し、前記第１ポリシリコンゲート電極に含有されている
ゲルマニウムの量は、前記第２ポリシリコンゲート電極
に含有されているゲルマニウムの量よりも大きいことを
特徴とするものである。
【００１１】更に、前記第１導電型はＮ型であり、前記
第２導電型はＰ型であることが望ましい。なお、前記第
１導電型はＰ型であり、前記第２導電型はＮ型であって
もよい。
第２導電型はＰ型であることが望ましい。なお、前記第
１導電型はＰ型であり、前記第２導電型はＮ型であって
もよい。
【００１２】また、半導体基板に素子分離領域によって
分離した第１導電型の第１素子領域と第２導電型の第２
素子領域とを形成する工程と、前記第１素子領域に第１
ソース・ドレイン領域を形成する工程と、前記第２素子
領域に第２ソース・ドレイン領域を形成する工程と、前
記第１素子領域上に化学気相堆積法によりゲルマニウム
を含有した第１ポリシリコン膜を形成する工程と、前記
第２素子領域上に化学気相堆積法により前記第１素子領
域よりも少ない量のゲルマニウムを含有した第２ポリシ
リコン膜を形成する工程と、前記第１ポリシリコン膜及
び前記第２ポリシリコン膜をエッチングして第１及び第
２ゲート電極を形成する工程とを具備したことを特徴と
する半導体装置の製造方法がある。
分離した第１導電型の第１素子領域と第２導電型の第２
素子領域とを形成する工程と、前記第１素子領域に第１
ソース・ドレイン領域を形成する工程と、前記第２素子
領域に第２ソース・ドレイン領域を形成する工程と、前
記第１素子領域上に化学気相堆積法によりゲルマニウム
を含有した第１ポリシリコン膜を形成する工程と、前記
第２素子領域上に化学気相堆積法により前記第１素子領
域よりも少ない量のゲルマニウムを含有した第２ポリシ
リコン膜を形成する工程と、前記第１ポリシリコン膜及
び前記第２ポリシリコン膜をエッチングして第１及び第
２ゲート電極を形成する工程とを具備したことを特徴と
する半導体装置の製造方法がある。
【００１３】また、半導体基板に素子分離領域によって
分離した第１導電型の第1 素子領域と第２導電型の第２
素子領域とを形成する工程と、前記第１素子領域に第１
ソース・ドレイン領域を形成する工程と、前記第２素子
領域に第２ソース・ドレイン領域を形成する工程と、前
記第１及び第２素子領域上にポリシリコン膜を形成する
工程と、前記第１素子領域上のポリシリコン膜にゲルマ
ニウムを添加する工程と、前記第２素子領域上のポリシ
リコン膜に前記第１素子領域上のポリシリコン膜に添加
したよりも少ない量のゲルマニウムを添加する工程と、
前記ポリシリコン膜をエッチングして第１及び第２ゲー
ト電極を形成する工程とを具備したことを特徴とする半
導体装置の製造方法がある。
分離した第１導電型の第1 素子領域と第２導電型の第２
素子領域とを形成する工程と、前記第１素子領域に第１
ソース・ドレイン領域を形成する工程と、前記第２素子
領域に第２ソース・ドレイン領域を形成する工程と、前
記第１及び第２素子領域上にポリシリコン膜を形成する
工程と、前記第１素子領域上のポリシリコン膜にゲルマ
ニウムを添加する工程と、前記第２素子領域上のポリシ
リコン膜に前記第１素子領域上のポリシリコン膜に添加
したよりも少ない量のゲルマニウムを添加する工程と、
前記ポリシリコン膜をエッチングして第１及び第２ゲー
ト電極を形成する工程とを具備したことを特徴とする半
導体装置の製造方法がある。
【００１４】
【発明の実施の形態】まず、本発明にかかる半導体装置
の参考例について説明する。図１は、本発明の参考例に
かかるＭＯＳトランジスタの製造工程を説明した断面図
である。まず、図１（ａ）に示されるように、Ｎ型の半
導体基板１上に、約１１００℃でフィールド酸化を行な
い、フィールド酸化膜２を形成し、素子領域３と素子分
離領域４とを形成する。その後、約１０００℃の乾燥酸
素雰囲気中で熱酸化を行ない、素子領域３上に厚さ約５
ｎｍ程度のゲート酸化膜となるシリコン酸化膜５を形成
する。
の参考例について説明する。図１は、本発明の参考例に
かかるＭＯＳトランジスタの製造工程を説明した断面図
である。まず、図１（ａ）に示されるように、Ｎ型の半
導体基板１上に、約１１００℃でフィールド酸化を行な
い、フィールド酸化膜２を形成し、素子領域３と素子分
離領域４とを形成する。その後、約１０００℃の乾燥酸
素雰囲気中で熱酸化を行ない、素子領域３上に厚さ約５
ｎｍ程度のゲート酸化膜となるシリコン酸化膜５を形成
する。
【００１５】次に、図１（ｂ）に示されるように、Ｓｉ
Ｈ4ガスとＧｅＨ4ガスとを例えば、分圧比がＳｉＨ4：
ＧｅＨ4＝４：６になるように混合して流し、温度：６
３０℃、圧力：１５０ｍＴの条件で、化学気相堆積法に
より厚さ約０．２５μｍ程度のＳｉ0.4 Ｇｅ0.6 膜６を
形成する。次に、加速度エネルギー：約２０ｋｅＶ、ド
ーズ量：約１×１０15ｃｍ-2の条件でＳｉ0.4 Ｇｅ0.6
膜６にホウ素をイオン注入し、活性化処理を行なう。
Ｈ4ガスとＧｅＨ4ガスとを例えば、分圧比がＳｉＨ4：
ＧｅＨ4＝４：６になるように混合して流し、温度：６
３０℃、圧力：１５０ｍＴの条件で、化学気相堆積法に
より厚さ約０．２５μｍ程度のＳｉ0.4 Ｇｅ0.6 膜６を
形成する。次に、加速度エネルギー：約２０ｋｅＶ、ド
ーズ量：約１×１０15ｃｍ-2の条件でＳｉ0.4 Ｇｅ0.6
膜６にホウ素をイオン注入し、活性化処理を行なう。
【００１６】次に、図１( ｃ) に示されるように、マス
クを用いてＳｉ0.4 Ｇｅ0.6 膜６をエッチングし、幅約
０．２μｍのゲート電極７を形成する。次に、化学気相
堆積法によってシリコン酸化膜を形成した後エッチング
して、ゲート電極の側壁に厚さ約１００ｎｍのゲート側
壁酸化膜８を形成する。次に、加速度エネルギー：１０
ｋｅＶ、ドーズ量：１×１０15ｃｍ-2の条件でホウ素を
イオン注入し、その後活性化処理を行なって、ソース及
びドレイン領域９，１０を形成する。次に厚さ約０．３
μｍ程度のアルミニウム膜を形成し、ソース及びドレイ
ン領域９，１０上に形成されたアルミニウム膜を残して
エッチングすることにより、ソース及びドレイン電極１
１，１２を形成する。以上により、本発明の参考例にか
かるＰ型ＭＯＳトランジスタの製造工程が終了する。
クを用いてＳｉ0.4 Ｇｅ0.6 膜６をエッチングし、幅約
０．２μｍのゲート電極７を形成する。次に、化学気相
堆積法によってシリコン酸化膜を形成した後エッチング
して、ゲート電極の側壁に厚さ約１００ｎｍのゲート側
壁酸化膜８を形成する。次に、加速度エネルギー：１０
ｋｅＶ、ドーズ量：１×１０15ｃｍ-2の条件でホウ素を
イオン注入し、その後活性化処理を行なって、ソース及
びドレイン領域９，１０を形成する。次に厚さ約０．３
μｍ程度のアルミニウム膜を形成し、ソース及びドレイ
ン領域９，１０上に形成されたアルミニウム膜を残して
エッチングすることにより、ソース及びドレイン電極１
１，１２を形成する。以上により、本発明の参考例にか
かるＰ型ＭＯＳトランジスタの製造工程が終了する。
【００１７】これにより得られたＰ型ＭＯＳトランジス
タのしきい値電圧の絶対値は、ゲルマニウムを含有しな
いときに比べて約０．２５Ｖ大きくなった。これは、ゲ
ルマニウムの含有量によって仕事関数が変化するからで
あり、この仕事関数としきい値の関係は以下の式２で表
される。
タのしきい値電圧の絶対値は、ゲルマニウムを含有しな
いときに比べて約０．２５Ｖ大きくなった。これは、ゲ
ルマニウムの含有量によって仕事関数が変化するからで
あり、この仕事関数としきい値の関係は以下の式２で表
される。
【００１８】
【式２】
【００１９】式２に示されているように、仕事関数φms
が大きくなるとゲート電極と半導体基板との仕事関数の
差で決まるフラットバンド電圧ＶFBが大きくなり、結果
として、しきい値電圧ＶTが増大する。
が大きくなるとゲート電極と半導体基板との仕事関数の
差で決まるフラットバンド電圧ＶFBが大きくなり、結果
として、しきい値電圧ＶTが増大する。
【００２０】ここで、ゲート電極に含有するゲルマニウ
ムの量はシリコンに対して０％から１００％まで変化さ
せることが可能であり、Ｐ型ＭＯＳトランジスタの場
合、ゲルマニウムが１００％のとき最もしきい値電圧の
絶対値が大きくなり、その変化量はゲルマニウムを含有
していないときに比べて約０．４Ｖ程度である。
ムの量はシリコンに対して０％から１００％まで変化さ
せることが可能であり、Ｐ型ＭＯＳトランジスタの場
合、ゲルマニウムが１００％のとき最もしきい値電圧の
絶対値が大きくなり、その変化量はゲルマニウムを含有
していないときに比べて約０．４Ｖ程度である。
【００２１】また、同様にＮ型ＭＯＳトランジスタにゲ
ルマニウムを含有させると、しきい値電圧は小さくな
る。これを参考にして、本発明にかかる半導体装置につ
いて説明する。
ルマニウムを含有させると、しきい値電圧は小さくな
る。これを参考にして、本発明にかかる半導体装置につ
いて説明する。
【００２２】以下、図面を参照して本発明の第1 の実施
の形態にかかる半導体装置及びそのの製造方法について
説明する。図２は、本発明の第１の実施の形態にかかる
半導体装置の製造工程を説明した断面図である。
の形態にかかる半導体装置及びそのの製造方法について
説明する。図２は、本発明の第１の実施の形態にかかる
半導体装置の製造工程を説明した断面図である。
【００２３】まず、図２（ａ）に示されるように、Ｎ型
の半導体基板２１の表面に化学気相堆積法によりシリコ
ン酸化膜を形成し、所定の箇所をエッチングすることに
よって幅１μｍ程度の開口部を形成する。次に、加速度
エネルギー：１５ｋｅＶ、ドーズ量：１×１０14ｃｍ-2
の条件でホウ素をイオン注入し、所定の領域にＰ型ウェ
ル領域２２を形成する。次に、約１０００℃の乾燥酸素
雰囲気中で酸化してシリコン酸化膜を形成し、このシリ
コン酸化膜上に化学気相堆積法によりシリコン窒化膜(
図示せず) を形成する。このシリコン窒化膜をパターニ
ングした後これをマスクにして約１０００℃の乾燥酸素
雰囲気中でフィールド酸化を行ない、半導体基板１上に
フィールド酸化膜２３を形成し、素子領域２５であるＰ
型ウェル領域２２及びＮ型領域２４と素子分離領域２６
とを形成する。その後、シリコン窒化膜を除去する。
の半導体基板２１の表面に化学気相堆積法によりシリコ
ン酸化膜を形成し、所定の箇所をエッチングすることに
よって幅１μｍ程度の開口部を形成する。次に、加速度
エネルギー：１５ｋｅＶ、ドーズ量：１×１０14ｃｍ-2
の条件でホウ素をイオン注入し、所定の領域にＰ型ウェ
ル領域２２を形成する。次に、約１０００℃の乾燥酸素
雰囲気中で酸化してシリコン酸化膜を形成し、このシリ
コン酸化膜上に化学気相堆積法によりシリコン窒化膜(
図示せず) を形成する。このシリコン窒化膜をパターニ
ングした後これをマスクにして約１０００℃の乾燥酸素
雰囲気中でフィールド酸化を行ない、半導体基板１上に
フィールド酸化膜２３を形成し、素子領域２５であるＰ
型ウェル領域２２及びＮ型領域２４と素子分離領域２６
とを形成する。その後、シリコン窒化膜を除去する。
【００２４】次に、図２（ｂ）に示されるように、約１
０００℃の乾燥酸素雰囲気中で酸化して約５ｎｍのゲー
ト酸化膜となるシリコン酸化膜２７を形成する。その
後、ＳｉＨ4ガスとＧｅＨ4ガスとを例えば、分圧比がＳ
ｉＨ4：ＧｅＨ4＝４：６になるように混合して流し、化
学気相堆積法により半導体基板１の表面に厚さ約０．２
７μｍ程度のＳｉ0.4 Ｇｅ0.6 膜を形成する。次に、加
速度エネルギー：約５０ｋｅＶ、ドーズ量：約５×１０
15ｃｍ-2の条件でＳｉ0.4 Ｇｅ0.6 膜にホウ素をイオン
注入し、活性化処理を行なう。次に、Ｓｉ0.4 Ｇｅ0.6
膜の表面に厚さ約１０ｎｍ程度のシリコン窒化膜を形成
し、レジストによりパターニングする。このシリコン窒
化膜をマスクとして、Ｐ型ウェル領域２２上のＳｉ0.4
Ｇｅ0.6 膜をエッチングし、Ｎ型領域２４上にＳｉ0.4
Ｇｅ0.6 層２８を形成する。 次に、図２（ｃ）に示さ
れるように、ＳｉＨ4ガスとＧｅＨ4ガスとを例えば、分
圧比がＳｉＨ4：ＧｅＨ4＝６：４になるように混合して
流し、化学気相堆積法により半導体基板１の表面に厚さ
約０．２７μｍ程度のＳｉ0.6 Ｇｅ0.4 膜を形成する。
次に、加速度エネルギー：約５０ｋｅＶ、ドーズ量：約
５×１０15ｃｍ-2の条件でＳｉ0.6 Ｇｅ0.4 膜にリンを
イオン注入し、活性化処理を行なう。次に、レジストに
よりパターニングして、Ｎ型領域２４上のＳｉ0.6 Ｇｅ
0.4 膜をエッチングし、Ｐ型ウェル領域２２上にＳｉ
0.6 Ｇｅ0.4 層２９を形成する。その後、Ｓｉ0.4 Ｇｅ
0.6 層２８上のシリコン窒化膜を剥離し、Ｎ型領域２４
とＰ型ウェル領域２２の段差をなくす。
０００℃の乾燥酸素雰囲気中で酸化して約５ｎｍのゲー
ト酸化膜となるシリコン酸化膜２７を形成する。その
後、ＳｉＨ4ガスとＧｅＨ4ガスとを例えば、分圧比がＳ
ｉＨ4：ＧｅＨ4＝４：６になるように混合して流し、化
学気相堆積法により半導体基板１の表面に厚さ約０．２
７μｍ程度のＳｉ0.4 Ｇｅ0.6 膜を形成する。次に、加
速度エネルギー：約５０ｋｅＶ、ドーズ量：約５×１０
15ｃｍ-2の条件でＳｉ0.4 Ｇｅ0.6 膜にホウ素をイオン
注入し、活性化処理を行なう。次に、Ｓｉ0.4 Ｇｅ0.6
膜の表面に厚さ約１０ｎｍ程度のシリコン窒化膜を形成
し、レジストによりパターニングする。このシリコン窒
化膜をマスクとして、Ｐ型ウェル領域２２上のＳｉ0.4
Ｇｅ0.6 膜をエッチングし、Ｎ型領域２４上にＳｉ0.4
Ｇｅ0.6 層２８を形成する。 次に、図２（ｃ）に示さ
れるように、ＳｉＨ4ガスとＧｅＨ4ガスとを例えば、分
圧比がＳｉＨ4：ＧｅＨ4＝６：４になるように混合して
流し、化学気相堆積法により半導体基板１の表面に厚さ
約０．２７μｍ程度のＳｉ0.6 Ｇｅ0.4 膜を形成する。
次に、加速度エネルギー：約５０ｋｅＶ、ドーズ量：約
５×１０15ｃｍ-2の条件でＳｉ0.6 Ｇｅ0.4 膜にリンを
イオン注入し、活性化処理を行なう。次に、レジストに
よりパターニングして、Ｎ型領域２４上のＳｉ0.6 Ｇｅ
0.4 膜をエッチングし、Ｐ型ウェル領域２２上にＳｉ
0.6 Ｇｅ0.4 層２９を形成する。その後、Ｓｉ0.4 Ｇｅ
0.6 層２８上のシリコン窒化膜を剥離し、Ｎ型領域２４
とＰ型ウェル領域２２の段差をなくす。
【００２５】次に、図２（ｄ）に示されるように、マス
クを用いてＳｉ0.4 Ｇｅ0.6 層２８及びＳｉ0.6 Ｇｅ
0.4 層２９をエッチングし、厚さ約０．２７μｍ、幅約
０．２μｍのＰ+ゲート電極３０及びＮ+ゲート電極３１
を形成する。次に、Ｐ型ウェル領域２２をレジストによ
って被覆し、Ｎ型領域２４に加速度エネルギー：１０ｋ
ｅＶ、ドーズ量：１×１０15ｃｍ-2の条件でホウ素をイ
オン注入し、ＰＭＯＳトランジスタのソース及びドレイ
ン領域３２，３３を形成する。その後、レジストを剥離
する。次に、Ｎ型領域２４をレジストによって被覆し、
Ｐ型ウェル領域２２に加速度エネルギー：１０ｋｅＶ、
ドーズ量：１×１０15ｃｍ-2の条件でリンをイオン注入
し、ＮＭＯＳトランジスタのソース及びドレイン領域３
４，３５を形成する。次に、化学気相堆積法により厚さ
約１００ｎｍのシリコン酸化膜を形成後エッチングし
て、Ｐ+ゲート電極３０及びＮ+ゲート電極３１の側壁に
ゲート側壁酸化膜３６を形成する。その後、表面に厚さ
約０．３μｍのアルミニウムを形成後エッチングして、
ソース及びドレイン電極３７，３８，３９，４０を形成
する。更に、層間絶縁膜及び配線を形成し、本発明の第
１の実施の形態にかかる半導体装置であるＣＭＯＳイン
バータの製造工程が終了する。図３は、本発明の第１の
実施の形態にかかるＣＭＯＳインバータの上面図であ
る。
クを用いてＳｉ0.4 Ｇｅ0.6 層２８及びＳｉ0.6 Ｇｅ
0.4 層２９をエッチングし、厚さ約０．２７μｍ、幅約
０．２μｍのＰ+ゲート電極３０及びＮ+ゲート電極３１
を形成する。次に、Ｐ型ウェル領域２２をレジストによ
って被覆し、Ｎ型領域２４に加速度エネルギー：１０ｋ
ｅＶ、ドーズ量：１×１０15ｃｍ-2の条件でホウ素をイ
オン注入し、ＰＭＯＳトランジスタのソース及びドレイ
ン領域３２，３３を形成する。その後、レジストを剥離
する。次に、Ｎ型領域２４をレジストによって被覆し、
Ｐ型ウェル領域２２に加速度エネルギー：１０ｋｅＶ、
ドーズ量：１×１０15ｃｍ-2の条件でリンをイオン注入
し、ＮＭＯＳトランジスタのソース及びドレイン領域３
４，３５を形成する。次に、化学気相堆積法により厚さ
約１００ｎｍのシリコン酸化膜を形成後エッチングし
て、Ｐ+ゲート電極３０及びＮ+ゲート電極３１の側壁に
ゲート側壁酸化膜３６を形成する。その後、表面に厚さ
約０．３μｍのアルミニウムを形成後エッチングして、
ソース及びドレイン電極３７，３８，３９，４０を形成
する。更に、層間絶縁膜及び配線を形成し、本発明の第
１の実施の形態にかかる半導体装置であるＣＭＯＳイン
バータの製造工程が終了する。図３は、本発明の第１の
実施の形態にかかるＣＭＯＳインバータの上面図であ
る。
【００２６】本発明の第１の実施の形態によれば、ゲー
ト電極３０，３１に含有させるゲルマニウムの量を変え
ることによって、ＣＭＯＳインバータの特性を決定する
ＮＭＯＳトランジスタのしきい値電圧とＰＭＯＳトラン
ジスタのしきい値電圧の絶対値の和であるＶthN＋| Ｖ
thP| の値を容易に制御することができる。図４に、ゲ
ルマニウムの含有率に対するＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタのしきい値電圧の変化を表す。縦軸
はしきい値電圧の変化量ΔＶth（Ｖ）、横軸はゲルマニ
ウム含有率（％）である。図４に示されているように、
ゲルマニウムの含有率が大きくなるにしたがって、ＮＭ
ＯＳトランジスタのしきい値電圧は小さくなり、ＰＭＯ
Ｓトランジスタのしきい値電圧の絶対値は大きくなる。
ゲルマニウムをゲート電極に含有させることによって、
しきい値電圧を最大で約０．４Ｖ変化させることができ
る為、例えば、ゲート長が短くなることによって生じる
短チャンネル効果が原因で発生するＶthN＋| ＶthP| の
値の低下は、ＰＭＯＳトランジスタのゲート電極３０の
ゲルマニウム含有率をＮＭＯＳトランジスタよりも大き
くすることによって抑制することができる。また、ＮＭ
ＯＳトランジスタのゲート電極３１のゲルマニウム含有
率をＰＭＯＳトランジスタよりも大きくすることによっ
て、ＶthN＋| ＶthP| の値を小さくし、スイッチング速
度を大きくすることも可能である。
ト電極３０，３１に含有させるゲルマニウムの量を変え
ることによって、ＣＭＯＳインバータの特性を決定する
ＮＭＯＳトランジスタのしきい値電圧とＰＭＯＳトラン
ジスタのしきい値電圧の絶対値の和であるＶthN＋| Ｖ
thP| の値を容易に制御することができる。図４に、ゲ
ルマニウムの含有率に対するＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタのしきい値電圧の変化を表す。縦軸
はしきい値電圧の変化量ΔＶth（Ｖ）、横軸はゲルマニ
ウム含有率（％）である。図４に示されているように、
ゲルマニウムの含有率が大きくなるにしたがって、ＮＭ
ＯＳトランジスタのしきい値電圧は小さくなり、ＰＭＯ
Ｓトランジスタのしきい値電圧の絶対値は大きくなる。
ゲルマニウムをゲート電極に含有させることによって、
しきい値電圧を最大で約０．４Ｖ変化させることができ
る為、例えば、ゲート長が短くなることによって生じる
短チャンネル効果が原因で発生するＶthN＋| ＶthP| の
値の低下は、ＰＭＯＳトランジスタのゲート電極３０の
ゲルマニウム含有率をＮＭＯＳトランジスタよりも大き
くすることによって抑制することができる。また、ＮＭ
ＯＳトランジスタのゲート電極３１のゲルマニウム含有
率をＰＭＯＳトランジスタよりも大きくすることによっ
て、ＶthN＋| ＶthP| の値を小さくし、スイッチング速
度を大きくすることも可能である。
【００２７】本発明の第１の実施の形態によるＣＭＯＳ
インバータのように、ＰＭＯＳトランジスタのゲート電
極３０のゲルマニウム含有率を６０％とし、ＮＭＯＳト
ランジスタのゲート電極３１のゲルマニウム含有率を４
０％とした場合、ＶthN＋|ＶthP| の値は、ゲルマニウ
ムを含まない場合に比べて０．０８Ｖ大きくなった。
インバータのように、ＰＭＯＳトランジスタのゲート電
極３０のゲルマニウム含有率を６０％とし、ＮＭＯＳト
ランジスタのゲート電極３１のゲルマニウム含有率を４
０％とした場合、ＶthN＋|ＶthP| の値は、ゲルマニウ
ムを含まない場合に比べて０．０８Ｖ大きくなった。
【００２８】したがって、従来のようにゲート酸化膜の
厚さを変える必要がないため、Ｓfactorの値が大きくな
ることはなく、しきい値のみを制御することができ、所
望のＣＭＯＳインバータの特性を得ることが可能であ
る。
厚さを変える必要がないため、Ｓfactorの値が大きくな
ることはなく、しきい値のみを制御することができ、所
望のＣＭＯＳインバータの特性を得ることが可能であ
る。
【００２９】なお、本発明の第１の実施の形態に限定さ
れず、ＰＭＯＳトランジスタあるいはＮＭＯＳトランジ
スタのゲート電極のゲルマニウム含有率は必要に応じて
任意に設定することができる。
れず、ＰＭＯＳトランジスタあるいはＮＭＯＳトランジ
スタのゲート電極のゲルマニウム含有率は必要に応じて
任意に設定することができる。
【００３０】次に、本発明の第２の実施の形態にかかる
半導体装置及びその製造方法について、図５を参照して
説明する。図５は、本発明の第２の実施の形態にかかる
半導体装置の製造工程を説明した断面図である。
半導体装置及びその製造方法について、図５を参照して
説明する。図５は、本発明の第２の実施の形態にかかる
半導体装置の製造工程を説明した断面図である。
【００３１】Ｐ型ウェル領域とＮ型領域からなる素子領
域とフィールド酸化膜からなる素子分離領域を形成する
工程までは、本発明の第２の実施の形態にかかる半導体
装置の製造方法と同様のため、説明を省略する。
域とフィールド酸化膜からなる素子分離領域を形成する
工程までは、本発明の第２の実施の形態にかかる半導体
装置の製造方法と同様のため、説明を省略する。
【００３２】次に、図５（ａ）に示されるように、化学
気相堆積法を用いて半導体基板２１表面上に厚さ約０．
２７μｍのポリシリコン膜４２を形成する。次に、レジ
スト４３によりＮ型領域２４上のポリシリコン膜４２を
被覆し、加速度エネルギー：８０ｋｅＶ、ドーズ量：２
×１０18ｃｍ-2の条件と、加速度エネルギー：３０ｋｅ
Ｖ、ドーズ量：２×１０18ｃｍ-2の条件の２回にわたり
Ｐ型ウェル領域２２上のポリシリコン膜４２にゲルマニ
ウムをイオン注入し、更に、加速度エネルギー：５０ｋ
ｅＶ、ドーズ量：５×１０15ｃｍ-2の条件でホウ素をイ
オン注入し、活性化処理を行なう。その後、レジスト４
３を除去する。
気相堆積法を用いて半導体基板２１表面上に厚さ約０．
２７μｍのポリシリコン膜４２を形成する。次に、レジ
スト４３によりＮ型領域２４上のポリシリコン膜４２を
被覆し、加速度エネルギー：８０ｋｅＶ、ドーズ量：２
×１０18ｃｍ-2の条件と、加速度エネルギー：３０ｋｅ
Ｖ、ドーズ量：２×１０18ｃｍ-2の条件の２回にわたり
Ｐ型ウェル領域２２上のポリシリコン膜４２にゲルマニ
ウムをイオン注入し、更に、加速度エネルギー：５０ｋ
ｅＶ、ドーズ量：５×１０15ｃｍ-2の条件でホウ素をイ
オン注入し、活性化処理を行なう。その後、レジスト４
３を除去する。
【００３３】次に、図５（ｂ）に示されるように、レジ
スト４４によりＰ型ウェル領域２２上のポリシリコン膜
４２を被覆し、加速度エネルギー：８０ｋｅＶ、ドーズ
量：３×１０18ｃｍ-2の条件と、加速度エネルギー：３
０ｋｅＶ、ドーズ量：３×１０18ｃｍ-2の条件の２回に
わたりＮ型領域２４上のポリシリコン膜４２にゲルマニ
ウムをイオン注入し、更に、加速度エネルギー：６０ｋ
ｅＶ、ドーズ量：２×１０15ｃｍ-2の条件でリンをイオ
ン注入し、活性化処理を行なう。その後、レジスト４４
を除去する。
スト４４によりＰ型ウェル領域２２上のポリシリコン膜
４２を被覆し、加速度エネルギー：８０ｋｅＶ、ドーズ
量：３×１０18ｃｍ-2の条件と、加速度エネルギー：３
０ｋｅＶ、ドーズ量：３×１０18ｃｍ-2の条件の２回に
わたりＮ型領域２４上のポリシリコン膜４２にゲルマニ
ウムをイオン注入し、更に、加速度エネルギー：６０ｋ
ｅＶ、ドーズ量：２×１０15ｃｍ-2の条件でリンをイオ
ン注入し、活性化処理を行なう。その後、レジスト４４
を除去する。
【００３４】次に、図５（ｃ）に示されるように、マス
クを用いてポリシリコン膜４２をエッチングし、厚さ約
０．２７μｍ、幅約０．２μｍのＰ+ゲート電極３０及
びＮ+ゲート電極３１を形成する。次に、Ｐ型ウェル領
域２２をレジストによって被覆し、Ｎ型領域２４に加速
度エネルギー：１０ｋｅＶ、ドーズ量：１×１０15ｃｍ
-2の条件でホウ素をイオン注入し、ＰＭＯＳトランジス
タのソース及びドレイン領域３２，３３を形成する。そ
の後、レジストを剥離する。次に、Ｎ型領域２４をレジ
ストによって被覆し、Ｐ型ウェル領域２２に加速度エネ
ルギー：１０ｋｅＶ、ドーズ量：１×１０15ｃｍ-2の条
件でリンをイオン注入し、ＮＭＯＳトランジスタのソー
ス及びドレイン領域３４，３５を形成する。次に、化学
気相堆積法により厚さ約１００ｎｍのシリコン酸化膜を
形成後エッチングして、Ｐ+ゲート電極３０及びＮ+ゲー
ト電極３１の側壁にゲート側壁酸化膜３６を形成する。
その後、表面に厚さ約０．３μｍのアルミニウムを形成
後エッチングして、ソース及びドレイン電極３７，３
８，３９，４０を形成する。更に、層間絶縁膜及び配線
を形成し、本発明の第２の実施の形態にかかる半導体装
置の製造工程が終了する。
クを用いてポリシリコン膜４２をエッチングし、厚さ約
０．２７μｍ、幅約０．２μｍのＰ+ゲート電極３０及
びＮ+ゲート電極３１を形成する。次に、Ｐ型ウェル領
域２２をレジストによって被覆し、Ｎ型領域２４に加速
度エネルギー：１０ｋｅＶ、ドーズ量：１×１０15ｃｍ
-2の条件でホウ素をイオン注入し、ＰＭＯＳトランジス
タのソース及びドレイン領域３２，３３を形成する。そ
の後、レジストを剥離する。次に、Ｎ型領域２４をレジ
ストによって被覆し、Ｐ型ウェル領域２２に加速度エネ
ルギー：１０ｋｅＶ、ドーズ量：１×１０15ｃｍ-2の条
件でリンをイオン注入し、ＮＭＯＳトランジスタのソー
ス及びドレイン領域３４，３５を形成する。次に、化学
気相堆積法により厚さ約１００ｎｍのシリコン酸化膜を
形成後エッチングして、Ｐ+ゲート電極３０及びＮ+ゲー
ト電極３１の側壁にゲート側壁酸化膜３６を形成する。
その後、表面に厚さ約０．３μｍのアルミニウムを形成
後エッチングして、ソース及びドレイン電極３７，３
８，３９，４０を形成する。更に、層間絶縁膜及び配線
を形成し、本発明の第２の実施の形態にかかる半導体装
置の製造工程が終了する。
【００３５】本発明の第２の実施の形態によれば、イオ
ン注入するゲルマニウムの条件を変えることによって、
ＣＭＯＳインバータのＶthN＋| ＶthP| の値を任意に制
御することができる。例えば、本発明の第２の実施の形
態の条件によって製造したＣＭＯＳインバータでは、Ｖ
thN＋| ＶthP| の値は、ゲルマニウムを含まない場合に
比べて０．０５Ｖ大きくすることができる。
ン注入するゲルマニウムの条件を変えることによって、
ＣＭＯＳインバータのＶthN＋| ＶthP| の値を任意に制
御することができる。例えば、本発明の第２の実施の形
態の条件によって製造したＣＭＯＳインバータでは、Ｖ
thN＋| ＶthP| の値は、ゲルマニウムを含まない場合に
比べて０．０５Ｖ大きくすることができる。
【００３６】なお、本発明の第２の実施の形態に限定さ
れず、ＮＭＯＳトランジスタのゲート電極のゲルマニウ
ム含有率をＰＭＯＳトランジスタのゲルマニウムが含有
率よりも大きくすることも可能である。
れず、ＮＭＯＳトランジスタのゲート電極のゲルマニウ
ム含有率をＰＭＯＳトランジスタのゲルマニウムが含有
率よりも大きくすることも可能である。
【００３７】
【発明の効果】本発明によれば、ＣＭＯＳインバータに
おけるＰＭＯＳトランジスタのゲート電極に添加するゲ
ルマニウムの量とＮＭＯＳトランジスタのゲート電極に
添加するゲルマニウムの量を変化させることによって、
各トランジスタのしきい値電圧を容易に制御することが
できる。
おけるＰＭＯＳトランジスタのゲート電極に添加するゲ
ルマニウムの量とＮＭＯＳトランジスタのゲート電極に
添加するゲルマニウムの量を変化させることによって、
各トランジスタのしきい値電圧を容易に制御することが
できる。
【図１】本発明の参考例となる半導体装置の製造工程を
説明する断面図。
説明する断面図。
【図２】本発明の第１の実施の形態にかかる半導体装置
の製造工程を説明する断面図。
の製造工程を説明する断面図。
【図３】本発明の第１の実施の形態にかかる半導体装置
の上面図。
の上面図。
【図４】ゲルマニウム含有率に対するしきい値電圧の変
化量を示したグラフ。
化量を示したグラフ。
【図５】本発明の第２の実施の形態にかかる半導体装置
の製造工程を説明する断面図。
の製造工程を説明する断面図。
【図６】ＣＭＯＳインバータの回路図。
【図７】従来のＣＭＯＳインバータの特性図。
１，２１…半導体基板、 ２，２３…フィールド酸化膜、 ３，２５…素子領域、 ４，２６…素子分離領域、 ５，２７…シリコン酸化膜、 ６…Ｓｉ0.4 Ｇｅ0.6 膜、 ７…ゲート電極、 ８，３６…ゲート側壁酸化膜、 ９，３２，３４…ソース領域、 １０，３３，３５…ドレイン領域、 １１，３７，３９…ソース電極、 １２，３８，４０…ドレイン電極、 ２２…Ｐ型ウェル領域、 ２４…Ｎ型領域、 ２８…Ｓｉ0.4 Ｇｅ0.6 層、 ２９…Ｓｉ0.6 Ｇｅ0.4 層、 ３０…Ｐ+ゲート電極、 ３１…Ｎ+ゲート電極、 ４１…配線、 ４２…ポリシリコン膜、 ４３，４４…レジスト
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB02 BB36 BB40 CC05 DD04 DD08 DD16 DD43 DD63 FF13 GG09 GG14 HH04 HH14 5F040 DA06 DB03 EC04 EH02 EK01 FA05 FC21 5F048 AA07 AB04 AC03 BA01 BB04 BB06 BB07 BB15 BB18 BE03 BF02 BG03 BG12 DA25
Claims (7)
- 【請求項１】 半導体基板に素子分離領域によって分離
して形成された第１導電型の第１素子領域及び第２導電
型の第２素子領域と、 前記第１素子領域上に絶縁膜を介して形成されたゲルマ
ニウムを含有する第１ポリシリコンゲート電極と、 前記第２素子領域上に絶縁膜を介して形成されたゲルマ
ニウムを含有する第２ポリシリコンゲート電極と、 前記第１素子領域に形成された第２導電型の第１ソース
・ドレイン領域と、 前記第２素子領域に形成された第１導電型の第２ソース
・ドレイン領域とを具備し、 前記第１ポリシリコンゲート電極に含有されているゲル
マニウムの量は前記第２ポリシリコンゲート電極に含有
されているゲルマニウムの量よりも大きいことを特徴と
する半導体装置。 - 【請求項２】 前記第１導電型はＮ型であり、前記第２
導電型はＰ型であることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記第１導電型はＰ型であり、前記第２
導電型はＮ型であることを特徴とする請求項１記載の半
導体装置。 - 【請求項４】 半導体基板に素子分離領域によって分離
した第１導電型の第１素子領域と第２導電型の第２素子
領域とを形成する工程と、 前記第１素子領域に第１ソース・ドレイン領域を形成す
る工程と、 前記第２素子領域に第２ソース・ドレイン領域を形成す
る工程と、 前記第１素子領域上に化学気相堆積法によりゲルマニウ
ムを含有した第１ポリシリコン膜を形成する工程と、 前記第２素子領域上に化学気相堆積法により前記第１素
子領域よりも少ない量のゲルマニウムを含有した第２ポ
リシリコン膜を形成する工程と、 前記第１ポリシリコン膜及び前記第２ポリシリコン膜を
エッチングして第１及び第２ゲート電極を形成する工程
とを具備したことを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板に素子分離領域によって分離
した第１導電型の第１素子領域と第２導電型の第２素子
領域とを形成する工程と、 前記第１素子領域に第１ソース・ドレイン領域を形成す
る工程と、 前記第２素子領域に第２ソース・ドレイン領域を形成す
る工程と、 前記第１及び第２素子領域上にポリシリコン膜を形成す
る工程と、 前記第１素子領域上のポリシリコン膜にゲルマニウムを
添加する工程と、 前記第２素子領域上のポリシリコン膜に前記第１素子領
域上のポリシリコン膜に添加したよりも少ない量のゲル
マニウムを添加する工程と、 前記ポリシリコン膜をエッチングして第１及び第２ゲー
ト電極を形成する工程とを具備したことを特徴とする半
導体装置の製造方法。 - 【請求項６】 前記第１導電型はＮ型であり、前記第２
導電型はＰ型であることを特徴とする請求項４または請
求項５記載の半導体装置の製造方法。 - 【請求項７】 前記第１導電型はＰ型であり、前記第２
導電型はＮ型であることを特徴とする請求項４または請
求項５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047462A JP2000252368A (ja) | 1999-02-25 | 1999-02-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047462A JP2000252368A (ja) | 1999-02-25 | 1999-02-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000252368A true JP2000252368A (ja) | 2000-09-14 |
Family
ID=12775832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11047462A Pending JP2000252368A (ja) | 1999-02-25 | 1999-02-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000252368A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252285A (ja) * | 2000-12-29 | 2002-09-06 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| KR100425579B1 (ko) * | 2001-07-21 | 2004-04-03 | 한국전자통신연구원 | 게르마늄 조성비에 따라 다른 종류의 소스를 사용하는실리콘 게르마늄 박막 형성 방법 |
| JP2006108251A (ja) * | 2004-10-01 | 2006-04-20 | Rohm Co Ltd | 半導体装置の製造方法 |
| JP2006332687A (ja) * | 2006-07-10 | 2006-12-07 | Fujitsu Ltd | Ｃｍｏｓ半導体装置 |
-
1999
- 1999-02-25 JP JP11047462A patent/JP2000252368A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252285A (ja) * | 2000-12-29 | 2002-09-06 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| KR100425579B1 (ko) * | 2001-07-21 | 2004-04-03 | 한국전자통신연구원 | 게르마늄 조성비에 따라 다른 종류의 소스를 사용하는실리콘 게르마늄 박막 형성 방법 |
| JP2006108251A (ja) * | 2004-10-01 | 2006-04-20 | Rohm Co Ltd | 半導体装置の製造方法 |
| JP2006332687A (ja) * | 2006-07-10 | 2006-12-07 | Fujitsu Ltd | Ｃｍｏｓ半導体装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
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| RD04 | Notification of resignation of power of attorney |
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