JPH0481327B2 - - Google Patents
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- JPH0481327B2 JPH0481327B2 JP57163462A JP16346282A JPH0481327B2 JP H0481327 B2 JPH0481327 B2 JP H0481327B2 JP 57163462 A JP57163462 A JP 57163462A JP 16346282 A JP16346282 A JP 16346282A JP H0481327 B2 JPH0481327 B2 JP H0481327B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- polycrystalline silicon
- mask
- impurity
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Description
【発明の詳細な説明】
ａ 発明の技術分野
微細寸法長のゲート電極に於けるホツトキヤリ
ア効果を防止するに有効な浅いドレイン領域を形
成するLDD（Lightly Doped Drain）構造体をな
す半導体装置の製造方法に関する。
ア効果を防止するに有効な浅いドレイン領域を形
成するLDD（Lightly Doped Drain）構造体をな
す半導体装置の製造方法に関する。
ｂ 技術の背景
MOS型集積回路はメモリ、マイクロプロセツ
サへの応用が広がると共に多結晶シリコンをゲー
ト電極とするｎチヤンネル型OSIC、LSIが多く
用いられる。近年イオン打込技術、選択酸化技
術、多結晶シリコン電極形成技術の発展に伴い、
MOS型デバイスがLSIの主流となつている。例
えばイオン打込技術が広く使用されるのは低濃度
領域での制御性の良さを利用して、ゲート領域に
不純物を打込み、不純物濃度を変えることによる
しきい値（Vth）の制御である。一方選択酸化技
術の基本は窒化シリコン膜（Si3N4）が酸化され
にくいことを利用して、MOSIC、LSIのフイー
ルド部に厚い二酸化シリコン膜（SiO2）を形成
させることにありこの利点は二酸化シリコン膜が
厚くても平坦になると共にフイールド部分の酸化
前に基板のSi部分に不純物をドープすることによ
り選択的にフイールド部分の濃度が制御できる。
即ち寄生MOS素子の防止が可能となる。また多
結晶シリコンをゲート電極するMOSプロセスの
特徴はゲート電極となる多結晶シリコンを拡散マ
スクにしてソース、ドレインを形成することにあ
る。このためゲート電極とソース、ドレインとの
重なりは拡散層の横方向への広がりによつて決ま
るため重なり部分を1μｍ以下にすることができ
ゲートドレイン間容量が小さくなる。又配線とし
て拡散層、多結晶シリコン、アルミ電極の三層が
利用できる利点がある。
サへの応用が広がると共に多結晶シリコンをゲー
ト電極とするｎチヤンネル型OSIC、LSIが多く
用いられる。近年イオン打込技術、選択酸化技
術、多結晶シリコン電極形成技術の発展に伴い、
MOS型デバイスがLSIの主流となつている。例
えばイオン打込技術が広く使用されるのは低濃度
領域での制御性の良さを利用して、ゲート領域に
不純物を打込み、不純物濃度を変えることによる
しきい値（Vth）の制御である。一方選択酸化技
術の基本は窒化シリコン膜（Si3N4）が酸化され
にくいことを利用して、MOSIC、LSIのフイー
ルド部に厚い二酸化シリコン膜（SiO2）を形成
させることにありこの利点は二酸化シリコン膜が
厚くても平坦になると共にフイールド部分の酸化
前に基板のSi部分に不純物をドープすることによ
り選択的にフイールド部分の濃度が制御できる。
即ち寄生MOS素子の防止が可能となる。また多
結晶シリコンをゲート電極するMOSプロセスの
特徴はゲート電極となる多結晶シリコンを拡散マ
スクにしてソース、ドレインを形成することにあ
る。このためゲート電極とソース、ドレインとの
重なりは拡散層の横方向への広がりによつて決ま
るため重なり部分を1μｍ以下にすることができ
ゲートドレイン間容量が小さくなる。又配線とし
て拡散層、多結晶シリコン、アルミ電極の三層が
利用できる利点がある。
ｃ 従来技術と問題点
第１図は従来のｎチヤンネル型シリコンゲート
構造のMOSトランジスタの製造プロセスを示す
工程図である。
構造のMOSトランジスタの製造プロセスを示す
工程図である。
図中Ａに示すようなＰ型シリコン基板１の表面
を1.5μｍ程度高温酸化させて酸化膜（SiO2）２を
形成し、次いで活性領域全体の酸化膜２を除去す
る。次いでＢに示すようにい酸化膜２を除去した
活性領域にゲート酸化膜３を形成する。この場合
ドライ（H2Oを含まない）酸素中での高温熱酸
化法が用いられるがＡの場合はウエツト酸素中で
の厚い酸化膜形成を行なう。次いでＣに示すよう
にCVD法によつて多結晶シリコン４をゲート酸
化膜３上に形成する。次いでＤに示すようにゲー
ト電極５となる部分以外の多結晶シリコン４を除
去したあと更にソースドレイン領域の酸化膜３を
除去する。次いでＥに示すように多結晶シリコン
でなるゲート電極５を拡散マスクとしてイオン打
込によりソース６、ドレイン７拡散を行う。打込
まれる不純物はｎ型の場合りん（Ｐ）或はひ素
（AS）が拡散されてｎ型領域となる。次いでＦに
示すように最終保護膜としてりんシリケートガラ
ス膜（PSG）で被膜し、メルト処理し、更にア
ルミ電極９を蒸着させる。
を1.5μｍ程度高温酸化させて酸化膜（SiO2）２を
形成し、次いで活性領域全体の酸化膜２を除去す
る。次いでＢに示すようにい酸化膜２を除去した
活性領域にゲート酸化膜３を形成する。この場合
ドライ（H2Oを含まない）酸素中での高温熱酸
化法が用いられるがＡの場合はウエツト酸素中で
の厚い酸化膜形成を行なう。次いでＣに示すよう
にCVD法によつて多結晶シリコン４をゲート酸
化膜３上に形成する。次いでＤに示すようにゲー
ト電極５となる部分以外の多結晶シリコン４を除
去したあと更にソースドレイン領域の酸化膜３を
除去する。次いでＥに示すように多結晶シリコン
でなるゲート電極５を拡散マスクとしてイオン打
込によりソース６、ドレイン７拡散を行う。打込
まれる不純物はｎ型の場合りん（Ｐ）或はひ素
（AS）が拡散されてｎ型領域となる。次いでＦに
示すように最終保護膜としてりんシリケートガラ
ス膜（PSG）で被膜し、メルト処理し、更にア
ルミ電極９を蒸着させる。
このようなプロセスによつて構成されるMOS
型半導体装置において１〜2μｍ程度の微細寸法
のゲート長では、ゲート電極とドレイン領域の界
面に電界集中し、動作中にホツトキヤリア効果に
よりしきい値電圧（Vth）、コンダクタンス（β）
が変動し易く信頼性が得られない。このためドレ
イン領域としてゲート電極近傍には浅い不純物拡
散層、隣接する領域に深い不純物拡散層を備えた
LDD（Lightly Doped Drain）構造とすることに
よつてホツトキヤリア効果を防止することに着目
したものである。LDD構造とするための構造プ
ロセスにサイドエツチングがあるその具体例を第
２図によつて示す。
型半導体装置において１〜2μｍ程度の微細寸法
のゲート長では、ゲート電極とドレイン領域の界
面に電界集中し、動作中にホツトキヤリア効果に
よりしきい値電圧（Vth）、コンダクタンス（β）
が変動し易く信頼性が得られない。このためドレ
イン領域としてゲート電極近傍には浅い不純物拡
散層、隣接する領域に深い不純物拡散層を備えた
LDD（Lightly Doped Drain）構造とすることに
よつてホツトキヤリア効果を防止することに着目
したものである。LDD構造とするための構造プ
ロセスにサイドエツチングがあるその具体例を第
２図によつて示す。
(イ)に示すようにゲート電極をなす多結晶シリコ
ン１１上に窒化シリコン（Si3N4）１２及び二酸
化シリコン（SiO2）をパターニング形成し、こ
れをマスクとしてイオン打込を行う。次いで(ロ)に
示すように不純物層のソースドレイン領域１４，
１５を形成し、更に多結晶シリコン１１を円筒型
プラズマエツチング装置によりサイドエツチング
して図のように形成する。次いで(ハ)に示すように
平行平板型プラズマエツチングにより酸化シリコ
ン、窒化シリコン膜をエツチング除去し、更に多
結晶シリコン１１をマスクとしてイオン打込を行
いソースドレイン領域の活性化アニールを行う。
このようなプロセスによつて次の(ニ)に示すように
ソースドレイン領域１４，１５の形状はゲート電
極近傍で浅くなるLDD構造のMOS型半導体装置
が得られる。
ン１１上に窒化シリコン（Si3N4）１２及び二酸
化シリコン（SiO2）をパターニング形成し、こ
れをマスクとしてイオン打込を行う。次いで(ロ)に
示すように不純物層のソースドレイン領域１４，
１５を形成し、更に多結晶シリコン１１を円筒型
プラズマエツチング装置によりサイドエツチング
して図のように形成する。次いで(ハ)に示すように
平行平板型プラズマエツチングにより酸化シリコ
ン、窒化シリコン膜をエツチング除去し、更に多
結晶シリコン１１をマスクとしてイオン打込を行
いソースドレイン領域の活性化アニールを行う。
このようなプロセスによつて次の(ニ)に示すように
ソースドレイン領域１４，１５の形状はゲート電
極近傍で浅くなるLDD構造のMOS型半導体装置
が得られる。
しかしこのプロセスではゲート電極をなす多結
晶シリコン１１を円筒型エツチング装置を用い等
方性エツチングするもので、そのエツチング装置
は反応性ガス例えばCF4（フレオンガス）のグロ
ー放電によつて活性なフツ素（フツォラジカル）
を発生させてこれが多結晶シリコンと反応してエ
ツチングされる時間制御がむづかしく、半導体ウ
エハ間のバラツキが大きい。このため再現性が得
られにくい。また安定性に欠ける憾がある。
晶シリコン１１を円筒型エツチング装置を用い等
方性エツチングするもので、そのエツチング装置
は反応性ガス例えばCF4（フレオンガス）のグロ
ー放電によつて活性なフツ素（フツォラジカル）
を発生させてこれが多結晶シリコンと反応してエ
ツチングされる時間制御がむづかしく、半導体ウ
エハ間のバラツキが大きい。このため再現性が得
られにくい。また安定性に欠ける憾がある。
ｄ 発明の目的
本発明は上記の点に鑑み、LDD構造の半導体
装置の低ドープドレイン領域を再現性よく正確に
形成することを目的とする。
装置の低ドープドレイン領域を再現性よく正確に
形成することを目的とする。
ｅ 発明の構成
上記目的は本発明によれば、半導体基板上に形
成されたゲート電極に隣接する多結晶シリコンの
マスク体を設けて、該マスク体および該ゲート電
極をマスクとて該半導体基板に不純物を導入する
工程と、前記工程の後に該マスク体を除去して、
該ゲート電極をマスクとして該半導体基板に不純
物を導入する工程を含む製造方法によつて達せら
れる。
成されたゲート電極に隣接する多結晶シリコンの
マスク体を設けて、該マスク体および該ゲート電
極をマスクとて該半導体基板に不純物を導入する
工程と、前記工程の後に該マスク体を除去して、
該ゲート電極をマスクとして該半導体基板に不純
物を導入する工程を含む製造方法によつて達せら
れる。
ｆ 発明の実施例
以下本発明の実施例を図面により詳述する。
第３図は本発明の一実施例であるLDD構造の
製造プロセスを示す工程図である。
製造プロセスを示す工程図である。
(a)に示すようにＰ型シリコン基板２１に形成し
たゲート酸化膜２２上にCVD法により形成した
多結晶シリコン２３を図のようにパターン形成す
ることによりゲート電極２４が得られる。次いで
(b)に示すようにゲート電極２４を含む活性領域内
にCVD法によりシリコン酸化膜（SiO2）２５を
形成し、更に多結晶シリコン２６を被膜形成させ
る。次いで(c)に示すように平行平板型プラズマエ
ツチングで多結晶シリコン２６をパターニング形
成し、図のようなマスク体２７をゲート電極２４
に隣接して形成する。しかる後にゲート電極２４
及ひ第２の多結晶シリコン層２７をマスクとして
第１のイオン打込により高濃度の不純物をドープ
し、ソースドレイン領域の深い不純物注入領域２
８を形成させる。次いで(d)に示すようにマスク体
２７を円筒型プラズマエツチングにより、エツチ
ング除去する。次いでゲート電極２４をマスクと
して第２のイオン打込により低濃度の不純物をド
ープし、ソースドレイン領域の浅い不純物注入領
域２９を形成させる。しかる後に不純物注入領域
２８，２９の活性化アニールを行つて、不純物注
入領域２８及び２９がそれぞれ深い不純物拡散層
及び浅い不純物拡散層となるソースドレイン領域
を形成する。なお、活性化アニールは不純物注入
領域２８または２９を形成した都度行つても良
く、その場合は両アニールの間でアニール条件を
異ならせるもとが可能となる。
たゲート酸化膜２２上にCVD法により形成した
多結晶シリコン２３を図のようにパターン形成す
ることによりゲート電極２４が得られる。次いで
(b)に示すようにゲート電極２４を含む活性領域内
にCVD法によりシリコン酸化膜（SiO2）２５を
形成し、更に多結晶シリコン２６を被膜形成させ
る。次いで(c)に示すように平行平板型プラズマエ
ツチングで多結晶シリコン２６をパターニング形
成し、図のようなマスク体２７をゲート電極２４
に隣接して形成する。しかる後にゲート電極２４
及ひ第２の多結晶シリコン層２７をマスクとして
第１のイオン打込により高濃度の不純物をドープ
し、ソースドレイン領域の深い不純物注入領域２
８を形成させる。次いで(d)に示すようにマスク体
２７を円筒型プラズマエツチングにより、エツチ
ング除去する。次いでゲート電極２４をマスクと
して第２のイオン打込により低濃度の不純物をド
ープし、ソースドレイン領域の浅い不純物注入領
域２９を形成させる。しかる後に不純物注入領域
２８，２９の活性化アニールを行つて、不純物注
入領域２８及び２９がそれぞれ深い不純物拡散層
及び浅い不純物拡散層となるソースドレイン領域
を形成する。なお、活性化アニールは不純物注入
領域２８または２９を形成した都度行つても良
く、その場合は両アニールの間でアニール条件を
異ならせるもとが可能となる。
第１のイオン打込はひ素イオン（As+）を120k
eVのエネルギ、打込ドーズ量４×1015cm-2とする
のに対し弟２のイオン打込では50keV、１×1012cm
-2でドープするとのにより好ましいドレイン領域
が得られる。
eVのエネルギ、打込ドーズ量４×1015cm-2とする
のに対し弟２のイオン打込では50keV、１×1012cm
-2でドープするとのにより好ましいドレイン領域
が得られる。
次いで(e)に示すようにシリコン酸化膜２５をエ
ツチング除去し、りんシリケートガラス膜３１で
最終的保護膜を行い更にアルミ電極３０を蒸着形
成することによりLDD構造のMOS型半導体装置
が得られる。
ツチング除去し、りんシリケートガラス膜３１で
最終的保護膜を行い更にアルミ電極３０を蒸着形
成することによりLDD構造のMOS型半導体装置
が得られる。
このように構造することにより従来構造の半導
体装置に比し安定した特性が得られまたサイドエ
ツチング法に比して本発明は再現性に優れる大き
な利点がある。
体装置に比し安定した特性が得られまたサイドエ
ツチング法に比して本発明は再現性に優れる大き
な利点がある。
また、不純物注入領域２９は、不純物注入領域
２８よりも後の工程で形成されて、拡散の進行が
当該活性化アニール以前の工程に伴う加熱の影響
を受けないものとなるので、ソースドレイン領域
の浅い不純物拡散層は、過剰な拡がりを起こすこ
とがなく、ゲート電極２４に対する関係寸法が正
確に形成される。このことから上述の製造手順
は、LDD構造MOS型半導体装置のゲート長を微
細寸法化するのに適している。更にひ素（As）
又はりん（Ｐ）等の不純物を深い不純物領域或は
浅い不純物注入領域に組合せて用いることにより
更に特性の異なる各種のトランジスタが得られ
る。
２８よりも後の工程で形成されて、拡散の進行が
当該活性化アニール以前の工程に伴う加熱の影響
を受けないものとなるので、ソースドレイン領域
の浅い不純物拡散層は、過剰な拡がりを起こすこ
とがなく、ゲート電極２４に対する関係寸法が正
確に形成される。このことから上述の製造手順
は、LDD構造MOS型半導体装置のゲート長を微
細寸法化するのに適している。更にひ素（As）
又はりん（Ｐ）等の不純物を深い不純物領域或は
浅い不純物注入領域に組合せて用いることにより
更に特性の異なる各種のトランジスタが得られ
る。
ｇ 発明の効果
以上詳細に説明したように本発明の構造は、ホ
ツトキヤリア効果を防止するLDD構造のMOS型
半導体装置の製造方法において、ゲート長の微細
寸法化に適するようにしながら、LDD構造を従
来のサイドエツチング処理法よりも再現性よく正
確に形成することを可能にさせる大きな効果があ
る。
ツトキヤリア効果を防止するLDD構造のMOS型
半導体装置の製造方法において、ゲート長の微細
寸法化に適するようにしながら、LDD構造を従
来のサイドエツチング処理法よりも再現性よく正
確に形成することを可能にさせる大きな効果があ
る。
第１図は従来のｎチヤンネル型シリコンゲート
構造のMOSトランジスタの構造プロセスの示す
工程図、第２図はサイドエツチングによるLDD
構造をなすMOSトランジスタの構造プロセスを
示す工程図、第３図は本発明の一実施例である
LDD構造MOS型半導体装置の製造プロセスを示
す工程図である。図中、２１はＰ型シリコン基
板、２２はゲート酸化膜、２３は多結晶シリコ
ン、２４はゲート電極、２５はシリコン酸化膜、
２６は多結晶シリコン、２７は多結晶シリコンの
マスク体、２８は深い不純物注入領域、２９は浅
い不純物注入領域を示す。
構造のMOSトランジスタの構造プロセスの示す
工程図、第２図はサイドエツチングによるLDD
構造をなすMOSトランジスタの構造プロセスを
示す工程図、第３図は本発明の一実施例である
LDD構造MOS型半導体装置の製造プロセスを示
す工程図である。図中、２１はＰ型シリコン基
板、２２はゲート酸化膜、２３は多結晶シリコ
ン、２４はゲート電極、２５はシリコン酸化膜、
２６は多結晶シリコン、２７は多結晶シリコンの
マスク体、２８は深い不純物注入領域、２９は浅
い不純物注入領域を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成されたゲート電極に隣接
する多結晶シリコンのマスク体を設けて、該マス
ク体および該ゲート電極をマスクとして該半導体
基板に不純物を導入する工程と、 前記工程の後に該マスク体を除去して、該ゲー
ト電極をマスクとして該半導体基板に不純物を導
入する工程を含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163462A JPS5952878A (ja) | 1982-09-20 | 1982-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163462A JPS5952878A (ja) | 1982-09-20 | 1982-09-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952878A JPS5952878A (ja) | 1984-03-27 |
| JPH0481327B2 true JPH0481327B2 (ja) | 1992-12-22 |
Family
ID=15774333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57163462A Granted JPS5952878A (ja) | 1982-09-20 | 1982-09-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952878A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60244074A (ja) * | 1984-05-18 | 1985-12-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS60245176A (ja) * | 1984-05-18 | 1985-12-04 | Matsushita Electric Ind Co Ltd | Ｍｉｓ型電界効果トランジスタの製造方法 |
| JPH0740604B2 (ja) * | 1985-07-30 | 1995-05-01 | ソニー株式会社 | Ｍｏｓ半導体装置の製造方法 |
| JPS6342161A (ja) * | 1986-08-07 | 1988-02-23 | Toshiba Corp | Ｃｍｏｓ型半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5917866B2 (ja) * | 1975-12-29 | 1984-04-24 | 松下電器産業株式会社 | ハンドウタイソウチノセイゾウホウホウ |
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS57106169A (en) * | 1980-12-24 | 1982-07-01 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1982
- 1982-09-20 JP JP57163462A patent/JPS5952878A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5952878A (ja) | 1984-03-27 |
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