JP2000259122A - プラズマディスプレイパネルの駆動方法 - Google Patents

プラズマディスプレイパネルの駆動方法

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Abstract

(57)【要約】 【課題】 ジッタのある映像信号が入力されても良好な
画像表示が為されるプラズマディスプレイパネルの駆動
方法を提供することを目的とする。 【解決手段】 入力映像信号中の垂直同期信号のジッタ
に応じて、サブフィールド各々での画素データ書込行程
の実行時間、発光維持行程の実行時間、及び１フィール
ドの表示期間中に実行するサブフィールドの数の内の少
なくとも１つを調整する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、マトリクス表示方
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。
【０００２】
【従来の技術】近年、表示装置の大型化に伴い、薄型の
表示装置が要求され、各種の薄型表示装置が実用化され
ている。ＡＣ（交流放電）型のＰＤＰは、かかる薄型表
示装置の１つとして着目されている。ＰＤＰは、複数の
列電極（アドレス電極）と、これら列電極と交叉して配
列された複数の行電極とを備えている。これら各行電極
対及び列電極は、放電空間に対して誘電体層で被覆され
ており、行電極対と列電極との交点にて１画素に対応し
た放電セルが形成される構造となっている。ここで、Ｐ
ＤＰは放電現象を利用して発光表示を行うものである
為、上記放電セルの各々は、発光しているか否かの２つ
の状態しかもたない。そこで、かかるＰＤＰにより、入
力映像信号に対応した中間調の輝度表示を実現させるべ
く、サブフィールド法を用いる。サブフィールド法で
は、１フィールドの表示期間をＮ個のサブフィールドに
分割し、各サブフィールド毎に、上記入力映像信号に応
じた画素データ(Ｎビット)のビット桁の重み付けに対応
した発光回数を割り当てて発光駆動を実行する。
【０００３】しかしながら、入力映像信号中の垂直同期
信号にジッタが生じると、１フィールドの表示期間が短
くなる場合があり、この際、この短くなった１フィール
ド表示期間内に上記Ｎ個のサブフィールドを全て実行す
ることが出来なくなる。よって、垂直同期信号にジッタ
が生じている映像信号が入力されると、所望の階調輝度
が得られなくなり、その表示画像品質が低下してしまう
という問題があった。
【０００４】
【発明が解決しようとする課題】本発明は、上記の問題
を解決するためになされたものであり、例えジッタのあ
る映像信号が入力されても、良好な画像表示が為される
プラズマディスプレイパネルの駆動方法を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明によるプラズマデ
ィスプレイパネルの駆動方法は、走査ライン毎に配列さ
れた複数の行電極と前記行電極に交叉して配列された複
数の列電極との各交点にて１画素に対応した放電セルを
形成しているプラズマディスプレイパネルの駆動方法で
あって、１フィールドの表示期間を複数のサブフィール
ドに分割し、前記サブフィールドの各々において、入力
映像信号に基づいて前記放電セルの各々を発光セル又は
非発光セルのいずれか一方に設定する書込行程と、前記
発光セルのみを前記サブフィールドの重み付けに対応し
た回数分だけ発光せしめる発光維持行程とを実行し、前
記入力映像信号中の垂直同期信号のジッタに応じて、前
記サブフィールド各々での前記書込行程の実行時間、前
記サブフィールド各々での前記発光維持行程の実行時
間、及び前記１フィールドの表示期間中に実行するサブ
フィールドの数、の内の少なくとも１つを調整する。
【０００６】
【発明の実施の形態】以下、本発明の実施例を図を参照
しつつ説明する。図１は、本発明による駆動方法に基づ
いてプラズマディスプレイパネルを発光駆動するプラズ
マディスプレイ装置の概略構成を示す図である。図１に
示されるように、かかるプラズマディスプレイ装置は、
プラズマディスプレイパネルとしてのＰＤＰ１０と、Ａ
／Ｄ変換器１、駆動制御回路２、同期検出回路３、メモ
リ４、ジッタ検出回路５、アドレスドライバ６、第１サ
スティンドライバ７及び第２サスティンドライバ８から
なる駆動部と、から構成されている。
【０００７】ＰＤＰ１０は、アドレス電極としてのｍ個
の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列
されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜
Ｙnを備えている。この際、行電極Ｘ及び行電極Ｙの一
対にて、ＰＤＰ１０における１行分に対応した行電極を
形成している。列電極Ｄ、行電極Ｘ及びＹは放電空間に
対して誘電体層で被覆されており、各行電極対と列電極
との交点にて１画素に対応した放電セルが形成される構
造となっている。
【０００８】Ａ／Ｄ変換器１は、駆動制御回路２から供
給されるクロック信号に応じて、入力されたアナログの
入力映像信号をサンプリングしてこれを１画素毎に対応
した例えば４ビットの画素データＤに変換し、これをメ
モリ４に供給する。同期検出回路３は、入力映像信号中
から垂直同期信号を検出した場合には垂直同期検出信号
Ｖを駆動制御回路２及びジッタ検出回路５に夫々供給す
る一方、かかる入力映像信号中から水平同期信号を検出
した場合には水平同期検出信号Ｈを駆動制御回路２に供
給する。
【０００９】ジッタ検出回路５は、上記垂直同期検出信
号Ｖの周期を測定することにより、入力映像信号中の垂
直同期信号に、周期変動によるジッタが生じているか否
かを検出し、ジッタが生じていない場合には論理レベ
ル"０"、生じている場合には論理レベル"１"のジッタ検
出信号ＪＤを駆動制御回路２に供給する。駆動制御回路
２は、上記垂直同期検出信号Ｖ及び水平同期検出信号Ｈ
に同期して、上記Ａ／Ｄ変換器１に対するクロック信
号、及びメモリ４に対する書込及び読出信号を発生す
る。
【００１０】メモリ４は、駆動制御回路２から供給され
た書込信号に従って上記画素データＤを順次書き込む。
かかる書込動作により、例えば、ＰＤＰ１０における１
画面（ｎ行、ｍ列）分の画素データＤ11-nmの書き込み
が終了すると、メモリ４は、駆動制御回路２から供給さ
れた読出信号に従って、この１画面分の画素データＤ
11-nmを各ビット桁毎に読み出す。
【００１１】すなわち、画素データＤ11-nmを各ビット
桁毎に分割した、 ＤＢ１11-nm：画素データＤ11-nmの第１ビット目 ＤＢ２11-nm：画素データＤ11-nmの第２ビット目 ＤＢ３11-nm：画素データＤ11-nmの第３ビット目 ＤＢ４11-nm：画素データＤ11-nmの第４ビット目 なるＤＢ１11-nm〜ＤＢ４11-nm各々を１行分毎に順次読
み出してアドレスドライバ６に供給する。
【００１２】駆動制御回路２は、上記ジッタ検出信号Ｊ
Ｄの論理レベルが"０"、すなわち入力映像信号中の垂直
同期信号にジッタが生じていない場合には、図２(ａ)に
示される発光駆動フォーマットに従ってＰＤＰ１０を駆
動制御すべき各種タイミング信号を、アドレスドライバ
６、第１サスティンドライバ７及び第２サスティンドラ
イバ８各々に供給する。一方、ジッタ検出信号ＪＤの論
理レベルが"１"、すなわち入力映像信号における垂直同
期信号に、周期変動によるジッタが生じている場合には
図２(ｂ)に示される発光駆動フォーマットに従ってＰＤ
Ｐ１０を駆動制御すべき各種タイミング信号を、アドレ
スドライバ６、第１サスティンドライバ７及び第２サス
ティンドライバ８各々に供給する。
【００１３】これら図２(ａ)及び図２(ｂ)に示される発
光駆動フォーマットでは、１フィールドの表示期間をサ
ブフィールドＳＦ１〜ＳＦ４なる４つのサブフィールド
に分割して発光駆動を行う。この際、各サブフィールド
内では、一斉リセット行程Ｒｃ、画素データ書込行程Ｗ
ｃ、発光維持行程Ｉｃ、及び消去行程Ｅを夫々実行す
る。
【００１４】図３は、上記駆動制御回路２から供給され
た各種タイミング信号に応じて、上記アドレスドライバ
６、第１サスティンドライバ７及び第２サスティンドラ
イバ８各々がＰＤＰ１０の列電極Ｄ、行電極Ｘ及びＹに
夫々印加する各種駆動パルスの印加タイミング(１サブ
フィールド内での)を示す図である。先ず、一斉リセッ
ト行程Ｒｃにおいては、第１サスティンドライバ７が正
極性のリセットパルスＲＰを行電極Ｘ1〜Ｘnに印加す
る。これと同時に、第２サスティンドライバ８は、負極
性のリセットパルスＲＰYを行電極Ｙ1〜Ｙnに印加す
る。これらリセットパルスＲＰx及びＲＰYの同時印加に
より、ＰＤＰ１０中の全ての放電セルがリセット放電さ
れ、各放電セル内には一様に所定の壁電荷が形成され
る。これにより、ＰＤＰ１０における全ての放電セル
は、一旦、"発光セル"に初期設定される。
【００１５】次に、画素データ書込行程Ｗｃにおいて
は、アドレスドライバ６が、上述した如くメモリ４から
供給されたＤＢ１11-nm、ＤＢ２11-nm、ＤＢ３11-nm、
ＤＢ４1 1-nm各々を各サブフィールドに割り当て、１行
分毎に、各ビットの論理レベルに対応した電圧を有する
画素データパルス群ＤＰ1〜ＤＰn各々を生成して順次列
電極Ｄ1-mに印加して行く。例えば、サブフィールドＳ
Ｆ１の画素データ書込行程Ｗｃでは、先ず、上記ＤＢ１
11-nmの第１行目に対応した分、つまり、ＤＢ１11- 1m各
々の論理レベルに対応したｍ個分の画素データパルスか
らなる画素データパルス群ＤＰ1を生成し、これを列電
極Ｄ1-mに印加する。次に、ＤＢ１11-nmの第２行目に対
応したＤＢ１21-2m各々の論理レベルに対応したｍ個分
の画素データパルスからなる画素データパルス群ＤＰ2
を生成して列電極Ｄ1-mに同時印加する。以下、同様に
して、１行分毎の画素データパルス群ＤＰ3〜ＤＰnを順
次列電極Ｄ1-mに印加して行く。又、サブフィールドＳ
Ｆ２の画素データ書込行程Ｗｃでは、アドレスドライバ
６は、先ず、上記ＤＢ２11-nmの第１行目に対応した
分、つまり、ＤＢ２11-1m各々の論理レベルに対応した
ｍ個分の画素データパルスからなる画素データパルス群
ＤＰ1を生成し、これを列電極Ｄ1-mに印加する。次に、
ＤＢ２11-nmの第２行目に対応したＤＢ２21-2m各々の論
理レベルに対応したｍ個分の画素データパルスからなる
画素データパルス群ＤＰ2を生成して列電極Ｄ1 -mに同時
印加する。以下、同様にして、１行分毎の画素データパ
ルス群ＤＰ3〜ＤＰnを順次列電極Ｄ1-mに印加して行く
のである。尚、アドレスドライバ６は、ＤＢの論理レベ
ルが"１"である場合には高電圧の画素データパルスを生
成し、"０"である場合には低電圧(０ボルト)の画素デー
タパルスを生成するものとする。
【００１６】ここで、第２サスティンドライバ８は、上
述した如き画素データパルス群ＤＰの各印加タイミング
と同一タイミングにて、図３に示されるが如き負極性の
走査パルスＳＰを発生してこれを行電極Ｙ1〜Ｙnへと順
次印加して行く。この際、走査パルスＳＰが印加され
た"行"と、高電圧の画素データパルスが印加された"列"
との交差部の放電セルにのみ放電（選択消去放電）が生
じ、その放電セル内に残存していた壁電荷が選択的に消
去される。かかる選択消去放電により、上記一斉リセッ
ト行程Ｒｃにて"発光セル"の状態に初期化された放電セ
ルは、"非発光セル"に推移する。尚、低電圧の画素デー
タパルスが印加された"列"に形成されている放電セルに
は放電が生起されず、上記一斉リセット行程Ｒｃにて初
期化された状態、つまり"発光セル"の状態が維持され
る。更に、第２サスティンドライバ８は、かかる走査パ
ルスＳＰを各行電極Ｙに印加する直前に、図３に示され
るが如き正極性のプライミングパルスＰＰを行電極Ｙ1
〜Ｙnに印加する。このプライミングパルスＰＰの印加
に応じて各行毎にプライミング放電が生じ、かかるプラ
イミング放電により、上記一斉リセット動作にて得られ
たものの時間経過と共に減少してしまった荷電粒子がＰ
ＤＰ１０の放電空間内に再形成される。よって、荷電粒
子が再形成された直後に走査パルスＳＰが印加されるこ
とになるので、選択消去放電が確実に生起されるように
なり、画素データの書き込みミスが防止される。
【００１７】次に、発光維持行程Ｉｃにおいては、第１
サスティンドライバ７及び第２サスティンドライバ８
は、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して、交互に正極
性の維持パルスＩＰX及びＩＰYを印加する。尚、発光維
持行程Ｉc内においてこれら維持パルスＩＰX及びＩＰY
が印加される回数(期間)は、サブフィールドＳＦ毎に設
定されている。
【００１８】例えば、図２に示されるように、サブフィ
ールドＳＦ１での発光回数を"４"とした場合、 ＳＦ１：４ ＳＦ２：８ ＳＦ３：１６ ＳＦ４：３２ なる回数(期間)分だけ、各サブフィールドの発光維持行
程Ｉcにおいて維持パルスＩＰX及びＩＰYを印加するの
である。かかる維持パルスＩＰの印加により、上記画素
データ書込行程Ｗｃにて壁電荷が残留したままとなって
いる放電セル、すなわち"発光セル"は、維持パルスＩＰ
X及びＩＰYが印加される度に維持放電して発光し、各サ
ブフィールド毎に割り当てられた回数(期間)分だけその
発光状態を維持する。
【００１９】１サブフィールドの最後に実行する消去行
程Ｅでは、第２サスティンドライバ８が、図３に示され
るが如き負極性の消去パルスＥＰを行電極Ｘ1〜Ｘnに印
加することにより全放電セルを一斉に消去放電せしめ、
各放電セル内に残留している壁電荷を消去する。以上の
如き１サブフィールド内での動作を図２のサブフィール
ドＳＦ１〜ＳＦ４各々において実行することにより、図
４に示されるが如き１５段階の中間調の輝度を表現し得
る発光駆動が為される。例えば、入力映像信号に対応し
た画素データＤの値が"０１０１"である場合には、サブ
フィールドＳＦ１〜ＳＦ４の内のＳＦ１及びＳＦ３各々
の発光維持行程Ｉcにおいてのみで維持放電による発光
が生じて、両者の発光回数"４"と"１６"の合計である"
２０"に相当する輝度表示が為されるのである。
【００２０】ここで、図１に示されるプラズマディスプ
レイ装置では、入力映像信号における垂直同期信号にジ
ッタが生じていない場合には図２(ａ)、存在する場合に
は図２(ｂ)に示される発光駆動フォーマットを用いるよ
うにしている。すなわち、入力映像信号における垂直同
期信号にジッタが生じている場合には、例えば図３に示
されるように、走査パルスＳＰの印加周期Ｔs及び／又
はパルス幅Ｗiを短くすることにより各画素データ書込
行程Ｗcの実行に費やす実行時間Ｔbを図２(ａ)に示され
るが如きジッタが生じていない場合での時間Ｔaよりも
短くするのである。これにより、垂直同期信号にジッタ
が生じている場合には、画素データ書込行程Ｗc全体に
費やす時間が短縮され、それに伴い、１フィールド表示
に費やす駆動時間も短縮されるのである。尚、画素デー
タパルスＤＰの印加周期及びパルス幅も、垂直同期信号
のジッタに応じて走査パルスＳＰの場合と同様に制御さ
れる。
【００２１】従って、例え、入力映像信号中の垂直同期
信号にジッタが生じていて、それ故に１フィールドの表
示期間が短くなってしまっても、これに追従して１フィ
ールドでの駆動時間を図２(ａ)から図２(ｂ)への如く、
短縮する方向へと調整するので、１フィールド表示期間
内にサブフィールドＳＦ１〜ＳＦ４なる駆動動作を全て
実行することが可能となる。
【００２２】尚、上記実施例においては、ジッタに応じ
て、各サブフィールドの画素データ書込行程Ｗcの実行
時間を調整するようにしているが、この画素データ書込
行程Ｗcに代わり発光維持行程Ｉcの実行時間を調整する
ようにしても良い。図５は、かかる点に鑑みて為された
発光駆動フォーマットの他の例を示す図である。
【００２３】図５(ｂ)に示されるように、入力映像信号
中の垂直同期信号にジッタが生じている場合には、各サ
ブフィールドの発光維持行程Ｉcにおいて実行する発光
回数、すなわち維持パルスＩＰx及びＩＰYの印加回数
を、図５(ａ)に示されるが如きジッタが生じていない場
合よりも少なくすることにより、１フィールドの駆動期
間を短縮している。尚、図５に示す実施例においては、
各発光維持行程Ｉcにおいて実行する発光回数を調整す
るようにしているが、発光回数に代えて維持パルスの印
加周期Ｔi及び／又はパルス幅Ｗiを調整するようにして
も良い。すなわち、垂直同期信号にジッタが生じている
場合には、ジッタが生じていない場合よりも、図３に示
されるように、維持パルスの印加周期Ｔi及び／又はパ
ルス幅Ｗiを短くすることにより、各発光維持行程Ｉcの
実行時間を調整するのである。
【００２４】又、１フィールドの駆動期間を短縮すべ
く、低輝度成分に対する発光を担うサブフィールドを省
くようにしても良い。図６は、かかる点に鑑みて為され
た発光駆動フォーマットの他の例を示す図である。図６
(ｂ)に示されるように、入力映像信号中の垂直同期信号
にジッタが生じている場合には、低輝度成分に対する表
示を担うサブフィールドＳＦ１での発光駆動動作を省く
ことにより、１フィールドの駆動期間を、図６(ａ)に示
されるが如きジッタが生じていない場合よりも短縮する
ようにしている。
【００２５】又、上述の各実施例では、書込行程の実行
時間、発光維持行程の実行時間、１フィールドの表示期
間内に実行するサブフィールドの数のいずれか１つを調
整する構成を示したが、これらの構成を適宜組み合せて
用いるようにしても良い。この場合、１フィールド表示
に費やす駆動時間がより一層短縮される。又、上記実施
例においては、１フィールドを４つのサブフィールドに
分割して中間調の輝度表示を行う場合を例にとってその
動作を説明したが、分割するサブフィールドの数は４つ
に限定されるものではない。
【００２６】更に、上記実施例では、各サブフィールド
毎に一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、
発光維持行程Ｉｃ、及び消去行程Ｅを夫々実行するよう
にした発光駆動フォーマットに適用した際の動作につい
て説明したが、これに限定されるものではない。例え
ば、図７に示されるが如き、１フィールドの先頭のサブ
フィールドＳＦ１においてのみでリセット行程Ｒcを実
行し、最後尾のサブフィールドＳＦ１４においてのみで
消去行程Ｅを実行するようにした発光駆動フォーマット
にも適用可能である。
【００２７】図７に示される発光駆動フォーマットで
は、１フィールドの表示期間を１４個のサブフィールド
ＳＦ１〜ＳＦ１４に分割してＰＤＰを駆動制御する。各
サブフィールド内では、ＰＤＰの各放電セルに対して画
素データの書き込みを行って"発光セル"及び非発光セ
ル"の設定を行う画素データ書込行程Ｗｃと、上記"発光
セル"のみを図７に示される回数(期間)分だけ発光せし
めることにより、発光状態を維持させる発光維持行程Ｉ
ｃとを実施する。この際、各サブフィールドの発光維持
行程Ｉｃにおいて実行する発光回数は、サブフィールド
ＳＦ１の発光維持行程Ｉｃで実行する発光回数を"４"と
した場合、 ＳＦ１：４ ＳＦ２：１２ ＳＦ３：２０ ＳＦ４：３２ ＳＦ５：４０ ＳＦ６：５２ ＳＦ７：６４ ＳＦ８：７６ ＳＦ９：８８ ＳＦ10：１００ ＳＦ11：１１２ ＳＦ12：１２８ ＳＦ13：１４０ ＳＦ14：１５６ となる。
【００２８】又、先頭のサブフィールドＳＦ１のみで、
ＰＤＰの全放電セル内の壁電荷量を初期化せしめる一斉
リセット行程Ｒｃを実行し、最後尾のサブフィールドＳ
Ｆ１４のみで、全放電セル内の壁電荷を一斉に消去する
消去行程Ｅを実行する。図８は、図７に示される発光駆
動フォーマットに基づいてプラズマディスプレイパネル
を階調駆動するプラズマディスプレイ装置の構成を示す
図である。
【００２９】図８に示されるように、かかるプラズマデ
ィスプレイ装置は、プラズマディスプレイパネルとして
のＰＤＰ１０と、Ａ／Ｄ変換器１、駆動制御回路２、同
期検出回路３、データ変換回路３０、メモリ４、ジッタ
検出回路５、アドレスドライバ６、第１サスティンドラ
イバ７及び第２サスティンドライバ８からなる駆動部
と、から構成されている。
【００３０】ＰＤＰ１０は、アドレス電極としてのｍ個
の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列
されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜
Ｙnを備えている。この際、行電極Ｘ及び行電極Ｙの一
対にて、ＰＤＰ１０における１行分に対応した行電極を
形成している。列電極Ｄ、行電極Ｘ及びＹは放電空間に
対して誘電体層で被覆されており、各行電極対と列電極
との交点にて１画素に対応した放電セルが形成される構
造となっている。
【００３１】Ａ／Ｄ変換器１は、駆動制御回路２から供
給されるクロック信号に応じて、入力されたアナログの
入力映像信号をサンプリングしてこれを１画素毎に対応
した例えば８ビットの画素データＤに変換し、これをデ
ータ変換回路３０に供給する。データ変換回路３０は、
かかる８ビットの画素データＤを、ＰＤＰ１０を実際に
駆動する為の１４ビットの変換画素データＨＤに変換し
てこれをメモリ４に供給する。
【００３２】図９は、かかるデータ変換回路３０の内部
構成を示す図である。図９において、第１データ変換回
路３２は、Ａ／Ｄ変換器１から順次供給されてくる各画
素毎の８ビットの画素データＤを、図１０に示されるが
如き変換特性に基づいて１４×１６／２５５（２２４／
２５５）にした８ビット（０〜２２４）の変換画素デー
タＨＤpに変換し、これを多階調化処理回路３３に供給
する。具体的には、８ビット（０〜２５５）の画素デー
タＤは、この変換特性に基づく図１１及び図１２に示さ
れる変換テーブルに従って変換される。この変換特性
は、画素データＤのビット数、及び上記多階調化処理回
路３３の多階調化処理による圧縮ビット数、並びに表示
階調数に応じて設定される。このように、多階調化処理
の前段に、第１データ変換回路３２を設けて、表示階調
数及び多階調化による圧縮ビット数に合わせた変換を行
って、画素データＤを上位ビット群（多階調化画素デー
タに対応）と下位ビット群（切り捨てられるデータ：誤
差データ）とをビット境界で切り分け、この信号に基づ
き、多階調化処理回路３３による多階調化処理を行う。
【００３３】上述した如き第１データ変換回路３２によ
るデータ変換により、かかる多階調化処理回路３３での
輝度飽和の発生及び表示階調がビット境界にない場合に
生じる表示特性の平坦部の発生（すなわち、階調歪みの
発生）を防止する。図１３は、多階調化処理回路３３の
内部構成を示す図である。図１３に示されるように、多
階調化処理回路３３は、誤差拡散処理回路３３０及びデ
ィザ処理回路３５０から構成される。
【００３４】誤差拡散処理回路３３０におけるデータ分
離回路３３１は、第１データ変換回路３２から供給され
た８ビットの変換画素データＨＤP中の下位２ビット分
を誤差データ、上位６ビット分を表示データとして分離
する。加算器３３２は、かかる誤差データとしての変換
画素データＨＤP中の下位２ビット分と、遅延回路３３
４からの遅延出力と、係数乗算器３３５の乗算出力とを
加算して得た加算値を遅延回路３３６に供給する。遅延
回路３３６は、加算器３３２から供給された加算値を、
画素データのクロック周期と同一の時間を有する遅延時
間Ｄだけ遅らせた信号を遅延加算信号ＡＤ1として上記
係数乗算器３３５及び遅延回路３３７に夫々供給する。
係数乗算器３３５は、上記遅延加算信号ＡＤ1に所定係
数値Ｋ1(例えば、"7/16")を乗算して得られた乗算結果
を上記加算器３３２に供給する。遅延回路３３７は、上
記遅延加算信号ＡＤ1を更に(１水平走査期間−上記遅延
時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信
号ＡＤ2として遅延回路３３８に供給する。遅延回路３
３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間
Ｄだけ遅延させたものを遅延加算信号ＡＤ3として係数
乗算器３３９に供給する。又、遅延回路３３８は、かか
る遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×２なる時
間分だけ遅延させたものを遅延加算信号ＡＤ4として係
数乗算器３４０に供給する。更に、遅延回路３３８は、
かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×３な
る時間分だけ遅延させたものを遅延加算信号ＡＤ5とし
て係数乗算器３４１に供給する。係数乗算器３３９は、
上記遅延加算信号ＡＤ3に所定係数値Ｋ2(例えば、"3/1
6")を乗算して得られた乗算結果を加算器３４２に供給
する。係数乗算器３４０は、上記遅延加算信号ＡＤ4に
所定係数値Ｋ3(例えば、"5/16")を乗算して得られた乗
算結果を加算器３４２に供給する。係数乗算器３４１
は、上記遅延加算信号ＡＤ5に所定係数値Ｋ4(例えば、"
1/16")を乗算して得られた乗算結果を加算器３４２に供
給する。加算器３４２は、上記係数乗算器３３９、３４
０及び３４１各々から供給された乗算結果を加算して得
られた加算信号を上記遅延回路３３４に供給する。遅延
回路３３４は、かかる加算信号を上記遅延時間Ｄなる時
間分だけ遅延させて上記加算器３３２に供給する。加算
器３３２は、上記変換画素データＨＤP中の下位２ビッ
ト分と、遅延回路３３４からの遅延出力と、係数乗算器
３３５の乗算出力とを加算した際に桁上げがない場合に
は論理レベル"０"、桁上げがある場合には論理レベル"
1"のキャリアウト信号ＣOを発生してこれを加算器３３
３に供給する。加算器３３３は、上記変換画素データＨ
ＤP中の上位６ビット分からなる表示データに、上記キ
ャリアウト信号ＣOを加算したものを６ビットの上記誤
差拡散処理画素データＥＤとして出力する。つまり、誤
差拡散処理画素データＥＤのビット数は、上記変換画素
データＨＤPよりも小となるのである。
【００３５】以下に、上記誤差拡散処理回路３３０の動
作について説明する。例えば、図１４に示されるが如き
ＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素
データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の
左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真
上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各
々に対応した誤差データ、すなわち、 画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ1 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ3 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ4 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ5 各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重
み付け加算する。次に、この加算結果に、変換画素デー
タＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応
した誤差データを加算し、この際得られた１ビット分の
キャリアウト信号ＣOを変換画素データＨＤP中の上位６
ビット分、すなわち画素Ｇ(j,k)に対応した表示データ
に加算したものを誤差拡散処理画素データＥＤとする。
【００３６】かかる構成により、誤差拡散処理回路３３
０では、変換画素データＨＤP中の上位６ビット分を表
示データ、残りの下位２ビット分を誤差データとして捉
え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、
Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算した
ものを、上記表示データに反映させるようにしている。
かかる動作により、原画素｛Ｇ(j,k)｝における下位２
ビット分の輝度が上記周辺画素により擬似的に表現さ
れ、それ故に８ビットよりも少ないビット数、すなわち
６ビット分の表示データにて、上記８ビット分の画素デ
ータと同等の輝度階調表現が可能になるのである。
【００３７】尚、この誤差拡散の係数値が各画素に対し
て一定に加算されていると、誤差拡散パターンによるノ
イズが視覚的に確認される場合があり画質を損なってし
まう。そこで、後述するディザ係数の場合と同様に４つ
の画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を
１フィールド毎に変更するようにしても良い。ディザ処
理回路３５０は、かかる誤差拡散処理回路３３０から供
給された６ビットの誤差拡散処理画素データＥＤにディ
ザ処理を施すことにより、誤差拡散処理画素データＥＤ
と同等な輝度階調レベルを維持しつつもビット数を４ビ
ットに減らした多階調化処理画素データＤSを生成す
る。尚、かかるディザ処理では、隣接する複数個の画素
により１つの中間表示レベルを表現するものである。例
えば、８ビットの画素データの内の上位６ビットの画素
データを用いて８ビット相当の階調表示を行う場合、左
右、上下に互いに隣接する４つの画素を１組とし、この
１組の各画素に対応した画素データ各々に、互いに異な
る係数値からなる４つのディザ係数ａ〜ｄを夫々割り当
てて加算する。かかるディザ処理によれば、４画素で４
つの異なる中間表示レベルの組み合わせが発生すること
になる。よって、例え画素データのビット数が６ビット
であっても、表現出来る輝度階調レベルは４倍、すなわ
ち、８ビット相当の中間調表示が可能となるのである。
【００３８】しかしながら、ディザ係数ａ〜ｄなるディ
ザパターンが各画素に対して一定に加算されていると、
このディザパターンによるノイズが視覚的に確認される
場合があり画質を損なってしまう。そこで、ディザ処理
回路３５０においては、４つの画素各々に割り当てるべ
き上記ディザ係数ａ〜ｄを１フィールド毎に変更するよ
うにしている。
【００３９】図１５は、かかるディザ処理回路３５０の
内部構成を示す図である。図１５において、ディザ係数
発生回路３５２は、互いに隣接する４つの画素毎に４つ
のディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加
算器３５１に供給する。例えば、図１６に示されるが如
き、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、
第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,
k+1)なる４つの画素各々に対して４つのディザ係数ａ、
ｂ、ｃ、ｄを夫々発生する。この際、ディザ係数発生回
路３５２は、これら４つの画素各々に割り当てるべき上
記ディザ係数ａ〜ｄを図１６に示されるように１フィー
ルド毎に変更して行く。
【００４０】すなわち、最初の第１フィールドにおいて
は、 画素Ｇ(j,k) ：ディザ係数ａ 画素Ｇ(j,k+1) ：ディザ係数ｂ 画素Ｇ(j+1,k) ：ディザ係数ｃ 画素Ｇ(j+1,k+1)：ディザ係数ｄ 次の第２フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｂ 画素Ｇ(j,k+1) ：ディザ係数ａ 画素Ｇ(j+1,k) ：ディザ係数ｄ 画素Ｇ(j+1,k+1)：ディザ係数ｃ 次の第３フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｄ 画素Ｇ(j,k+1) ：ディザ係数ｃ 画素Ｇ(j+1,k) ：ディザ係数ｂ 画素Ｇ(j+1,k+1)：ディザ係数ａ そして、第４フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｃ 画素Ｇ(j,k+1) ：ディザ係数ｄ 画素Ｇ(j+1,k) ：ディザ係数ａ 画素Ｇ(j+1,k+1)：ディザ係数ｂ の如き割り当てにて、ディザ係数ａ〜ｄを循環して繰り
返し発生し、これを加算器３５１に供給する。ディザ係
数発生回路３５２は、上述した如き第１フィールド〜第
４フィールドの動作を繰り返し実行する。すなわち、か
かる第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。
【００４１】加算器３５１は、上記誤差拡散処理回路３
３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+
1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応し
た誤差拡散処理画素データＥＤ各々に、上述の如く各フ
ィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加
算し、この際得られたディザ加算画素データを上位ビッ
ト抽出回路３５３に供給する。
【００４２】例えば、図１６に示される第１フィールド
においては、画素Ｇ(j,k)に対応した誤差拡散処理画素
データＥＤ＋ディザ係数ａ、画素Ｇ(j,k+1)に対応した
誤差拡散処理画素データＥＤ＋ディザ係数ｂ、画素Ｇ(j
+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ
係数ｃ、画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素
データＥＤ＋ディザ係数ｄの各々をディザ加算画素デー
タとして上位ビット抽出回路３５３に順次供給して行く
のである。
【００４３】上位ビット抽出回路３５３は、かかるディ
ザ加算画素データの上位４ビット分までを抽出し、これ
を多階調化画素データＤSとして図９に示される第２デ
ータ変換回路３４に供給する。第２データ変換回路３４
は、かかる４ビットの多階調化画素データＤSを、図１
７に示される如き変換テーブルに従って、１４ビットの
変換画素データＨＤに変換する。
【００４４】以上の如く、データ変換回路３０では、先
ず、８ビットの画素データＤに対して誤差拡散及びディ
ザ処理の如き多階調化処理を施すことにより、視覚上に
おける輝度の階調数を維持しつつ、そのビット数を４ビ
ットに削減した多階調化画素データＤsを求める。次
に、この多階調化画素データＤsを、図１７に示される
が如き変換テーブルに従って、ＰＤＰ１０を実際に駆動
する為の１４ビットの変換画素データＨＤに変換するの
である。
【００４５】メモリ４は、上記データ変換回路３０にて
変換出力された１４ビットの変換画素データＨＤを、駆
動制御回路２から供給された書込信号に従って順次書き
込む。かかる書込動作により、１画面（ｎ行、ｍ列）分
の変換画素データＨＤ11-nmの書き込みが終了すると、
メモリ４は、駆動制御回路２から供給された読出信号に
従って、この１画面分の変換画素データＨＤ11-nmを各
ビット桁毎 すなわち、 ＤＢ１11-nm：変換画素データＨＤ11-nmの第１ビット目 ＤＢ２11-nm：変換画素データＨＤ11-nmの第２ビット目 ＤＢ３11-nm：変換画素データＨＤ11-nmの第３ビット目 ＤＢ４11-nm：変換画素データＨＤ11-nmの第４ビット目 ＤＢ５11-nm：変換画素データＨＤ11-nmの第５ビット目 ＤＢ６11-nm：変換画素データＨＤ11-nmの第６ビット目 ＤＢ７11-nm：変換画素データＨＤ11-nmの第７ビット目 ＤＢ８11-nm：変換画素データＨＤ11-nmの第８ビット目 ＤＢ９11-nm：変換画素データＨＤ11-nmの第９ビット目 ＤＢ1011-nm：変換画素データＨＤ11-nmの第10ビット目 ＤＢ1111-nm：変換画素データＨＤ11-nmの第11ビット目 ＤＢ1211-nm：変換画素データＨＤ11-nmの第12ビット目 ＤＢ1311-nm：変換画素データＨＤ11-nmの第13ビット目 ＤＢ1411-nm：変換画素データＨＤ11-nmの第14ビット目 の如く分割し、これらＤＢ１11-nm、ＤＢ２11-nm、・・・
・、ＤＢ1411-nm各々を１行分毎に順次読み出してアドレ
スドライバ６に供給する。
【００４６】駆動制御回路２は、上記ジッタ検出回路５
から供給されたジッタ検出信号ＪＤの論理レベルが"
０"、すなわち入力映像信号における垂直同期信号にジ
ッタが生じていない場合には、図１８(ａ)に示される発
光駆動フォーマットに従ってＰＤＰ１０を駆動制御すべ
き各種タイミング信号を、アドレスドライバ６、第１サ
スティンドライバ７及び第２サスティンドライバ８各々
に供給する。一方、ジッタ検出信号ＪＤの論理レベル
が"１"、すなわち入力映像信号における垂直同期信号に
ジッタが生じている場合には図１８(ｂ)に示される発光
駆動フォーマットに従ってＰＤＰ１０を駆動制御すべき
各種タイミング信号を、アドレスドライバ６、第１サス
ティンドライバ７及び第２サスティンドライバ８各々に
供給する。尚、図１８(ａ)は、前述した図７に示される
発光駆動フォーマットと同一のものである。
【００４７】図１９は、上記駆動制御回路２から供給さ
れた各種タイミング信号に応じて、上記アドレスドライ
バ６、第１サスティンドライバ７及び第２サスティンド
ライバ８各々がＰＤＰ１０の列電極Ｄ、行電極Ｘ及びＹ
に夫々印加する各種駆動パルスの印加タイミング(１フ
ィールド内での)を示す図である。図１９において、先
ず、サブフィールドＳＦ１においてのみで実行する一斉
リセット行程Ｒｃでは、第１サスティンドライバ７及び
第２サスティンドライバ８が、図に示されるが如き負極
性のリセットパルスＲＰx及び正極性のリセットパルス
ＲＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに同時に印加す
る。これらリセットパルスＲＰx及びＲＰYの印加によ
り、ＰＤＰ１０中の全ての放電セルがリセット放電さ
れ、各放電セル内には一様に所定の壁電荷が形成され
る。これにより、ＰＤＰ１０における全ての放電セル
は、一旦、"発光セル"に初期設定される。
【００４８】次に、各サブフィールドでの画素データ書
込行程Ｗｃにおいて、アドレスドライバ６は、上述した
如くメモリから供給されたＤＢ１11-nm〜ＤＢ1411-nm各
々から、その論理レベルに対応した電圧を有する画素デ
ータパルス群ＤＰ１11-nm〜ＤＰ1411-nmを生成する。ア
ドレスドライバ６は、これら画素データパルス群ＤＰ１
11-nm〜ＤＰ1411-nm各々を、サブフィールドＳＦ１〜Ｓ
Ｆ１４に夫々割り当て、各サブフィールド毎にこれを１
行分づつ順次列電極Ｄ1-mに印加して行く。例えば、サ
ブフィールドＳＦ１の画素データ書込行程Ｗｃでは、先
ず、上記ＤＢ１11-nmの内から第１行目に対応した分、
つまりＤＢ１11-1mを抽出し、これらＤＢ１11-1m各々の
論理レベルに対応したｍ個分の画素データパルスからな
る画素データパルス群ＤＰ１1を生成して列電極Ｄ1-mに
印加する。次に、ＤＢ１11-nmの第２行目に対応したＤ
Ｂ１21-2mを抽出し、これらＤＢ１21-2m各々の論理レベ
ルに対応したｍ個分の画素データパルスからなる画素デ
ータパルス群ＤＰ１2を生成して列電極Ｄ1-mに同時印加
する。以下、同様にして、サブフィールドＳＦ１の画素
データ書込行程Ｗｃでは、１行分毎の画素データパルス
群ＤＰ１3〜ＤＰ１nを順次列電極Ｄ1-mに印加して行く
のである。尚、アドレスドライバ６は、ＤＢ１の論理レ
ベルが例えば"１"である場合には高電圧の画素データパ
ルスを生成し、ＤＢ１の論理レベルが"０"である場合に
は低電圧(０ボルト)の画素データパルスを生成するもの
とする。又、サブフィールドＳＦ２の画素データ書込行
程Ｗｃでは、先ず、上記ＤＢ２11-nmの内から第１行目
に対応した分、つまりＤＢ２11-1mを抽出し、これらＤ
Ｂ２11-1m各々の論理レベルに対応したｍ個分の画素デ
ータパルスからなる画素データパルス群ＤＰ２1を生成
して列電極Ｄ1-mに印加する。次に、ＤＢ２11-nmの第２
行目に対応したＤＢ２21-2mを抽出し、これらＤＢ２
21-2m各々の論理レベルに対応したｍ個分の画素データ
パルスからなる画素データパルス群ＤＰ２2を生成して
列電極Ｄ1-mに印加する。以下、同様にして、サブフィ
ールドＳＦ２の画素データ書込行程Ｗｃでは、１行分毎
の画素データパルス群ＤＰ２3〜ＤＰ２nを順次列電極Ｄ
1-mに印加して行くのである。
【００４９】アドレスドライバ６は、サブフィールドＳ
Ｆ３〜ＳＦ１４各々の画素データ書込行程Ｗｃにおいて
も前述した方法と同様に、ＤＢ３11-nm〜ＤＢ1411-nm各
々から画素データパルス群ＤＰ３1-n〜ＤＰ１４1-nを生
成し、これらを１行分毎に順次列電極Ｄ1-mに印加して
行く。ここで、第２サスティンドライバ８は、上述した
如き画素データパルス群ＤＰの各印加タイミングと同一
タイミングにて、図１９に示されるが如き負極性の走査
パルスＳＰを発生してこれを行電極Ｙ1〜Ｙnへと順次印
加して行く。この際、走査パルスＳＰが印加された"行"
と、高電圧の画素データパルスが印加された"列"との交
差部の放電セルにのみ放電（選択消去放電）が生じ、そ
の放電セル内に残存していた壁電荷が選択的に消去され
る。かかる選択消去放電により、上記一斉リセット行程
Ｒｃにて"発光セル"の状態に初期化された放電セル
は、"非発光セル"に推移する。尚、低電圧の画素データ
パルスが印加された"列"に形成されている放電セルでは
放電が生起されず、上記一斉リセット行程Ｒｃにて初期
化された状態、つまり"発光セル"の状態が維持される。
【００５０】次に、各サブフィールドでの発光維持行程
Ｉｃにおいては、第１サスティンドライバ７及び第２サ
スティンドライバ８は、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに
対して、交互に正極性の維持パルスＩＰX及びＩＰYを印
加する。尚、各サブフィールド内の発光維持行程Ｉcに
おいて、これら維持パルスＩＰX及びＩＰYが印加される
回数(期間)は、サブフィールドＳＦ毎に設定されてい
る。すなわち、図１８に示されるように、サブフィール
ドＳＦ１での発光回数を"４"とした場合、 ＳＦ１：４ ＳＦ２：１２ ＳＦ３：２０ ＳＦ４：３２ ＳＦ５：４０ ＳＦ６：５２ ＳＦ７：６４ ＳＦ８：７６ ＳＦ９：８８ ＳＦ10：１００ ＳＦ11：１１２ ＳＦ12：１２８ ＳＦ13：１４０ ＳＦ14：１５６ なる回数(期間)の分だけ、各サブフィールド内の発光維
持行程Ｉcにおいて、維持パルスＩＰX及びＩＰYを印加
するのである。かかる維持パルスＩＰの印加により、上
記画素データ書込行程Ｗｃにて壁電荷が残留したままと
なっている放電セル、すなわち"発光セル"は、維持パル
スＩＰX及びＩＰYが印加される度に維持放電し、各サブ
フィールド毎に割り当てられた回数(期間)分だけその放
電発光状態を維持する。よって、サブフィールドＳＦ１
の発光維持行程Ｉcによれば、入力映像信号の低輝度成
分に対する発光表示が為され、一方、サブフィールドＳ
Ｆ１４の発光維持行程Ｉcによれば、高輝度成分に対す
る発光表示が為されるのである。
【００５１】又、図１９に示されるが如く、最後尾のサ
ブフィールドＳＦ１４においてのみで実施する消去行程
Ｅでは、アドレスドライバ６が、消去パルスＡＰを発生
してこれを列電極Ｄ1-mの各々に印加する。第２サステ
ィンドライバ８は、かかる消去パルスＡＰの印加タイミ
ングと同時に消去パルスＥＰを発生してこれを行電極Ｙ
1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥＰ
の同時印加により、ＰＤＰ１０における全放電セル内に
おいて消去放電が生起され、全ての放電セル内に残存し
ている壁電荷が消滅する。すなわち、かかる消去放電に
より、ＰＤＰ１０における全ての放電セルが"非発光セ
ル"になるのである。
【００５２】以上の如き１フィールドの動作を実行する
ことにより、図１７に示されが如き全１５パターンから
なる変換画素データＨＤの各々に応じた１５段階の中間
調輝度を表現し得る発光駆動が為される。図２０は、変
換画素データＨＤの各々に応じて実行される１フィール
ド表示期間内での発光駆動の全パターンを示す図であ
る。
【００５３】図２０中に示される黒丸は、そのサブフィ
ールドでの画素データ書込行程Ｗｃにおいて選択消去放
電を実施することを示す。すなわち、先頭のサブフィー
ルドＳＦ１での一斉リセット行程ＲｃによってＰＤＰ１
０の全放電セル内に形成された壁電荷は、上記選択消去
放電が実施されるまでの間残留しつづけ、その間に存在
するサブフィールド各々での発光維持行程Ｉｃにおい
て、発光を伴う維持放電が生起されるのである(白丸に
て示す)。このように、各放電セルは、１フィールド内
において上記選択消去放電が為されるまでの間、"発光
セル"となり、その間に存在するサブフィールド各々で
の発光維持行程Ｉｃにおいて、各サブフィールドに対応
した回数の分だけ発光を繰り返すのである。
【００５４】よって、図２０に示されるが如き発光駆動
パターンによれば、発光輝度比が、｛0、4、16、36、68、10
8、160、224、300、388、488、600、728、868、1024｝となる１５
段階の階調駆動が実施される。ところが、上記Ａ／Ｄ変
換器１から供給される画素データＤは、８ビット、すな
わち、２５６段階の中間調を表現しているものである。
そこで、このような１５段階の階調駆動においても２５
６段階に近い中間調の輝度表示を実現させるべく、上記
多階調化処理回路３３により、誤差拡散及びディザの如
き多階調化処理を行っているのである。
【００５５】ここで、図８に示されるプラズマディスプ
レイ装置においては、前述したように、入力映像信号中
の垂直同期信号にジッタが生じていない場合には図１８
(ａ)、存在する場合には図１８(ｂ)に示される発光駆動
フォーマットを用いている。すなわち、入力映像信号中
の垂直同期信号にジッタが生じている場合には、図１９
に示されるが如き走査パルスＳＰの印加周期Ｔｓ及び／
又はパルス幅Ｗiを短くすることにより、各サブフィー
ルド毎の画素データ書込行程Ｗcに費やす実行時間Ｔb
を、ジッタが生じていない場合での実行時間Ｔaよりも
短く調整して、１フィールド表示に費やす駆動時間を短
縮するのである。尚、画素データパルスＤＰの印加周期
及びパルス幅も、垂直同期信号のジッタに応じて走査パ
ルスＳＰの場合と同様に制御される。
【００５６】従って、例え、入力映像信号中の垂直同期
信号にジッタが存在し、それ故に１フィールドの表示期
間が短くなってしまっても、これに追従して駆動時間を
図１８(ａ)から図１８(ｂ)への如く、短縮する方向へと
調整するので１フィールド表示期間内にサブフィールド
ＳＦ１〜ＳＦ１４なる駆動動作を全て実行することが可
能となる。
【００５７】尚、上記実施例においては、ジッタに応じ
て、各サブフィールドの画素データ書込行程Ｗcの実行
時間を調整するようにしているが、この画素データ書込
行程Ｗcに代わり発光維持行程Ｉcの実行時間を調整する
ようにしても良い。図２１は、かかる点に鑑みて為され
た発光駆動フォーマットの他の例を示す図である。
【００５８】図２１(ｂ)に示されるように、入力映像信
号中の垂直同期信号にジッタが生じている場合には、各
サブフィールドの発光維持行程Ｉcにおいて実行する発
光回数、すなわち維持パルスＩＰx及びＩＰYの印加回数
を、図２１(ａ)に示されるが如きジッタが生じていない
場合よりも少なくすることにより、１フィールドの駆動
期間を短縮している。
【００５９】尚、図２１に示す実施例においては、各発
光維持行程Ｉｃにおいて実行する発光回数を調整するよ
うにしているが、発光回数に代えて維持パルスの印加周
期Ｔｉ及び／又はパルス幅Ｗiを調整するようにしても
良い。すなわち、垂直同期信号にジッタが生じている場
合には、ジッタが生じていない場合よりも、図１９に示
されるように、維持パルスの印加周期Ｔｉ及び／又はパ
ルス幅Ｗｉを短くすることにより、各発光維持行程Ｉｃ
の実行時間を調整するのである。
【００６０】又、１フィールドの駆動期間を短縮すべ
く、低輝度成分に対する発光を担うサブフィールドによ
る駆動動作を省くようにしても良い。図２２は、かかる
点に鑑みて為された発光駆動フォーマットの他の例を示
す図である。図２２(ｂ)に示されるように、入力映像信
号中の垂直同期信号にジッタが生じている場合には、低
輝度成分に対する表示を担うサブフィールドＳＦ１及び
ＳＦ２各々による駆動動作を省くことにより、１フィー
ルドの駆動期間を、図２２(ａ)に示されるが如きジッタ
が生じていない場合よりも短縮している。
【００６１】又、上述の各実施例では、書込行程の実行
時間、発光維持行程の実行時間、１フィールドの表示期
間内に実行するサブフィールドの数のいずれか１つを調
整する構成を示したが、これらの構成を適宜組み合せて
用いるようにしても良い。この場合、１フィールド表示
に費やす駆動時間がより一層短縮される。又、図２０に
示される駆動では、サブフィールドＳＦ１〜ＳＦ１４の
内のいずれか１の画素データ書込行程Ｗｃで選択消去放
電を生起させるようにしているが、放電セル内に残留す
る荷電粒子の量が少ないと、例え走査パルスＳＰ及び高
電圧の画素データパルスが同時に印加されても選択消去
放電が正常に生起されない場合がある。
【００６２】そこで、図２０に示される発光駆動パター
ンに代わり、図２３に示されるが如き発光駆動パターン
を採用することにより、選択消去放電を確実に生起させ
るようにしても良い。図２３に示される発光駆動では、
少なくとも互いに連続した２つのサブフィールド各々の
画素データ書込行程Ｗｃにおいて、連続して選択消去放
電を実施するようにしている(黒丸にて示す)。かかる動
作によれば、例え、１回目の選択消去放電で放電セル内
の壁電荷を正常に消滅させることが出来なくても、２回
目の選択消去放電により壁電荷の消滅が正常に行われる
ようになる。
【００６３】尚、図２３中の三角印に示されるように、
これら２回分の選択消去放電が終了した後のいずれかの
サブフィールドにおいて、再び第３、第４回目の選択消
去放電を行うことにより、より確実に壁電荷の消滅が為
されるようになる。
【００６４】
【発明の効果】以上詳述した如く、本発明においては、
入力映像信号中の垂直同期信号のジッタに応じて、サブ
フィールド各々での書込行程の実行時間、発光維持行程
の実行時間、及び１フィールドの表示期間中に実行する
サブフィールドの数、の内の少なくとも１つを調整する
ようにしている。
【００６５】よって、例え、垂直同期信号にジッタがの
っている映像信号が入力されたが故に、１フィールドの
表示期間が短くなってしまっても、これに追従して駆動
時間も短縮されるので、１フィールド表示期間内に全て
のサブフィールドを実行することが可能となり、所望の
階調輝度を有する良好な画像表示が為されるようにな
る。
【図面の簡単な説明】
【図１】本発明による駆動方法に基づいてＰＤＰ１０を
発光駆動するプラズマディスプレイ装置の概略構成を示
す図である。
【図２】本発明による駆動方法に基づく発光駆動フォー
マットの一例を示す図である。
【図３】１サブフィールド内においてＰＤＰ１０に印加
される各種駆動パルスの印加タイミングを示す図であ
る。
【図４】図１に示されるプラズマディスプレイ装置にお
ける発光駆動動作を説明する為の図である。
【図５】本発明による駆動方法に基づく発光駆動フォー
マットの他の一例を示す図である。
【図６】本発明による駆動方法に基づく発光駆動フォー
マットの他の一例を示す図である。
【図７】１フィールド期間中にリセット行程Ｒcを１回
だけ実施するようにした階調駆動時における発光駆動フ
ォーマットを示す図である。
【図８】本発明による駆動方法に基づいてＰＤＰ１０を
発光駆動するプラズマディスプレイ装置の他の構成を示
す図である。
【図９】データ変換回路３０の内部構成を示す図であ
る。
【図１０】第１データ変換回路３２における変換特性を
示す図である。
【図１１】第１データ変換回路３２における変換テーブ
ルの一例を示す図である。
【図１２】第１データ変換回路３２における変換テーブ
ルの一例を示す図である。
【図１３】多階調化処理回路３３の内部構成を示す図で
ある。
【図１４】誤差拡散処理回路３３０の動作を説明する為
の図である。
【図１５】ディザ処理回路３５０の内部構成を示す図で
ある。
【図１６】ディザ処理回路３５０の動作を説明する為の
図である。
【図１７】図７に示される発光駆動フォーマットに基づ
いて実施される発光駆動の全パターンを示す図である。
【図１８】図８に示されるプラズマディスプレイ装置で
用いる発光駆動フォーマットの一例を示す図である。
【図１９】図８に示されるプラズマディスプレイ装置の
ＰＤＰ１０に印加される各種駆動パルスの印加タイミン
グを示す図である。
【図２０】図１８に示される発光駆動フォーマットに基
づいて実施する発光駆動の全パターンを示す図である。
【図２１】図８に示されるプラズマディスプレイ装置で
用いる発光駆動フォーマットの他の一例を示す図であ
る。
【図２２】図８に示されるプラズマディスプレイ装置で
用いる発光駆動フォーマットの他の一例を示す図であ
る。
【図２３】図１８に示される発光駆動フォーマットに基
づいて実施する発光駆動の全パターンの他の一例を示す
図である。
【主要部分の符号の説明】
２ 駆動制御回路 ５ ジッタ検出回路 ６ アドレスドライバ ７ 第１サスティンドライバ ８ 第２サスティンドライバ １０ ＰＤＰ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 走査ライン毎に配列された複数の行電極
    と前記行電極に交叉して配列された複数の列電極との各
    交点にて１画素に対応した放電セルを形成しているプラ
    ズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間を複数のサブフィールドに分割
    し、 前記サブフィールドの各々において、入力映像信号に基
    づく画素データに応じて前記放電セルの各々を発光セル
    又は非発光セルのいずれか一方に設定する画素データ書
    込行程と、前記発光セルのみを前記サブフィールドの重
    み付けに対応した回数分だけ発光せしめる発光維持行程
    とを実行し、 前記入力映像信号中の垂直同期信号のジッタに応じて、
    前記サブフィールド各々での前記画素データ書込行程の
    実行時間、前記サブフィールド各々での前記発光維持行
    程の実行時間、及び前記１フィールドの表示期間中に実
    行するサブフィールドの数、の内の少なくとも１つを調
    整することを特徴とするプラズマディスプレイパネルの
    駆動方法。
  2. 【請求項２】 前記画素データ書込行程では、前記放電
    セルの各々を発光セル又は非発光セルのいずれか一方に
    設定すべき放電を生起させる走査パルスを前記行電極各
    々に順次印加し、 前記垂直同期信号に前記ジッタが生じている場合には前
    記ジッタが生じていない場合に比して前記走査パルスの
    印加周期を短くすることにより前記画素データ書込行程
    の実行時間の調整を為すことを特徴とする請求項１記載
    のプラズマディスプレイパネルの駆動方法。
  3. 【請求項３】 前記発光維持行程では、前記発光セルの
    みに放電を生起させる維持パルスを前記サブフィールド
    の重み付けに対応した回数分だけ前記行電極各々に印加
    し、 前記垂直同期信号に前記ジッタが生じている場合には前
    記ジッタが生じていない場合に比して前記維持パルスの
    印加回数を少なくすることにより前記発光維持行程の実
    行時間の調整を為すことを特徴とする請求項１記載のプ
    ラズマディスプレイパネルの駆動方法。
  4. 【請求項４】 前記垂直同期信号に前記ジッタが生じて
    いる場合には前記ジッタが生じていない場合に比して前
    記１フィールドの表示期間中に実行するサブフィールド
    の数を減らすことを特徴とする請求項１記載のプラズマ
    ディスプレイパネルの駆動方法。
  5. 【請求項５】 走査ライン毎に配列された複数の行電極
    と前記行電極に交叉して配列された複数の列電極との各
    交点にて１画素に対応した放電セルを形成しているプラ
    ズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間を複数のサブフィールドに分割
    し、 前記１フィールドの表示期間における先頭部の前記サブ
    フィールドにおいてのみで全ての前記放電セルを発光セ
    ル又は非発光セルのいずれか一方の状態に初期化するリ
    セット行程を実行し、 前記サブフィールドの各々において、入力映像信号に基
    づく画素データに応じて前記放電セルの各々を前記非発
    光セル又は前記発光セルの一方に設定する画素データ書
    込行程と、前記発光セルのみを前記サブフィールドの重
    み付けに対応した回数分だけ発光せしめる発光維持行程
    とを実行し、 前記入力映像信号中の垂直同期信号のジッタに応じて、
    前記サブフィールド各々での前記画素データ書込行程の
    実行時間、前記サブフィールド各々での前記発光維持行
    程の実行時間、及び前記１フィールドの表示期間中に実
    行するサブフィールドの数、の内の少なくとも１つを調
    整することを特徴とするプラズマディスプレイパネルの
    駆動方法。
  6. 【請求項６】 前記画素データ書込行程では、前記放電
    セルの各々を発光セル又は非発光セルのいずれか一方に
    設定すべき放電を生起させる走査パルスを前記行電極各
    々に順次印加し、 前記垂直同期信号に前記ジッタが生じている場合には前
    記ジッタが生じていない場合に比して前記走査パルスの
    印加周期を短くすることにより前記画素データ書込行程
    の実行時間の調整を為すことを特徴とする請求項５記載
    のプラズマディスプレイパネルの駆動方法。
  7. 【請求項７】 前記発光維持行程では、前記発光セルの
    みに放電を生起させる維持パルスを前記サブフィールド
    の重み付けに対応した回数分だけ前記行電極各々に印加
    し、 前記垂直同期信号に前記ジッタが生じている場合には前
    記ジッタが生じていない場合に比して前記維持パルスの
    印加回数を少なくすることにより前記発光維持行程の実
    行時間の調整を為すことを特徴とする請求項５記載のプ
    ラズマディスプレイパネルの駆動方法。
  8. 【請求項８】 前記垂直同期信号に前記ジッタが生じて
    いる場合には前記ジッタが生じていない場合に比して前
    記１フィールドの表示期間中に実行するサブフィールド
    の数を減らすことを特徴とする請求項５記載のプラズマ
    ディスプレイパネルの駆動方法。
  9. 【請求項９】 複数の前記サブフィールドの内のいずれ
    か１のサブフィールドでの前記画素データ書込行程にお
    いて、前記放電セルを前記画素データに応じて前記発光
    セル又は前記非発光セルのどちらか一方の状態に設定す
    べき放電を生起させ、 前記１のサブフィールドよりも後に存在する少なくとも
    １のサブフィールドでの前記画素データ書込行程におい
    て、前記放電セルを再び前記一方の状態に設定すべき放
    電を生起させることを特徴とする請求項５記載のプラズ
    マディスプレイパネルの駆動方法。
  10. 【請求項１０】 複数の前記サブフィールドの内のいず
    れか１のサブフィールドでの前記画素データ書込行程に
    おいて、前記放電セルを前記画素データに応じて前記発
    光セル又は前記非発光セルのどちらか一方の状態に設定
    すべき放電を生起させ、 前記１のサブフィールドの直後に存在するサブフィール
    ドでの前記画素データ書込行程において、前記放電セル
    を再び前記一方の状態に設定すべき放電を生起させるこ
    とを特徴とする請求項５記載のプラズマディスプレイパ
    ネルの駆動方法。
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