JP2000276102A - プラズマディスプレイパネルの駆動方法 - Google Patents
プラズマディスプレイパネルの駆動方法Info
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Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【課題】 表示品質を向上させつつも階調表現力を向上
させることができるプラズマディスプレイパネルの駆動
方法を提供することを目的とする。 【解決手段】 １フィールドの表示期間をＮ個のサブフ
ィールドに分割し、各サブフィールドにおいて、放電セ
ルを画素データに応じて非発光セル又は発光セルの一方
に設定する画素データ書込行程と、上記発光セルのみを
サブフィールド各々の重み付けに対応した発光期間だけ
発光させる維持発光行程とを実行するにあたり、各サブ
フィールドにおける維持発光行程での発光期間をフィー
ルド又はフレーム毎に変更する。
させることができるプラズマディスプレイパネルの駆動
方法を提供することを目的とする。 【解決手段】 １フィールドの表示期間をＮ個のサブフ
ィールドに分割し、各サブフィールドにおいて、放電セ
ルを画素データに応じて非発光セル又は発光セルの一方
に設定する画素データ書込行程と、上記発光セルのみを
サブフィールド各々の重み付けに対応した発光期間だけ
発光させる維持発光行程とを実行するにあたり、各サブ
フィールドにおける維持発光行程での発光期間をフィー
ルド又はフレーム毎に変更する。
Description
【０００１】
【発明が属する技術分野】本発明は、マトリクス表示方
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。
【０００２】
【従来の技術】かかるマトリクス表示方式のＰＤＰの一
つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、
これら列電極と直交して配列されておりかつ一対にて１
走査ラインを形成する複数の行電極対とを備えている。
これら各行電極対及び列電極は、放電空間に対して誘電
体層で被覆されており、行電極対と列電極との交点にて
１画素に対応した放電セルが形成される構造となってい
る。
つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、
これら列電極と直交して配列されておりかつ一対にて１
走査ラインを形成する複数の行電極対とを備えている。
これら各行電極対及び列電極は、放電空間に対して誘電
体層で被覆されており、行電極対と列電極との交点にて
１画素に対応した放電セルが形成される構造となってい
る。
【０００３】この際、ＰＤＰは放電現象を利用している
為、上記放電セルは、"発光"及び"非発光"の２つの状態
しかもたない。そこで、かかるＰＤＰにより中間調の輝
度表示を実現させる為にサブフィールド法を用いる。サ
ブフィールド法では、１フィールドの表示期間をＮ個の
サブフィールドに分割し、各サブフィールド毎に、画素
データ(Ｎビット)の各ビット桁の重み付けに対応した期
間長を有する発光期間を夫々割り当てて発光駆動を行
う。
為、上記放電セルは、"発光"及び"非発光"の２つの状態
しかもたない。そこで、かかるＰＤＰにより中間調の輝
度表示を実現させる為にサブフィールド法を用いる。サ
ブフィールド法では、１フィールドの表示期間をＮ個の
サブフィールドに分割し、各サブフィールド毎に、画素
データ(Ｎビット)の各ビット桁の重み付けに対応した期
間長を有する発光期間を夫々割り当てて発光駆動を行
う。
【０００４】例えば、図１に示されるように１フィール
ド期間を６個のサブフィールドＳＦ１〜ＳＦ６に分割し
た場合には、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ ＳＦ５：１６ ＳＦ６：３２ なる発光期間比にて発光駆動を実施する。
ド期間を６個のサブフィールドＳＦ１〜ＳＦ６に分割し
た場合には、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ ＳＦ５：１６ ＳＦ６：３２ なる発光期間比にて発光駆動を実施する。
【０００５】例えば、図１に示されるように、放電セル
を輝度"３２"で発光させる場合には、サブフィールドＳ
Ｆ１〜ＳＦ６の内のＳＦ６のみで発光を実施させる。
又、輝度"３１"で発光させる場合には、サブフィールド
ＳＦ６を除く他のサブフィールドＳＦ１〜ＳＦ５におい
て発光を実施させるのである。これにより、６４段階で
の中間調の輝度表現が可能となる。
を輝度"３２"で発光させる場合には、サブフィールドＳ
Ｆ１〜ＳＦ６の内のＳＦ６のみで発光を実施させる。
又、輝度"３１"で発光させる場合には、サブフィールド
ＳＦ６を除く他のサブフィールドＳＦ１〜ＳＦ５におい
て発光を実施させるのである。これにより、６４段階で
の中間調の輝度表現が可能となる。
【０００６】図１のシーケンスから明らかなように階調
数を増加するためにはサブフィールド数を増やせばよ
い。しかしながら、１つのサブフィールドには、発光セ
ルを選択するための画素データ書込み行程が必要となる
ため、サブフィールド数を増やすことは１フィールド内
の画素データ書込み行程を増大させることになり、よっ
て、相対的に発光期間（維持発光行程の長さ）が短くな
り輝度を低下させる。
数を増加するためにはサブフィールド数を増やせばよ
い。しかしながら、１つのサブフィールドには、発光セ
ルを選択するための画素データ書込み行程が必要となる
ため、サブフィールド数を増やすことは１フィールド内
の画素データ書込み行程を増大させることになり、よっ
て、相対的に発光期間（維持発光行程の長さ）が短くな
り輝度を低下させる。
【０００７】このようなＰＤＰに対してテレビジョン画
像を表示するためには、多階調化を図る何らかの画像処
理が必要となる。多階調化の手法として例えば誤差拡散
処理が知られている。誤差拡散処理は、ある画素（放電
セル）に対する画素データとしきい値との誤差を周辺画
素の画素データに加算することで擬似的に階調を増やす
方法である。
像を表示するためには、多階調化を図る何らかの画像処
理が必要となる。多階調化の手法として例えば誤差拡散
処理が知られている。誤差拡散処理は、ある画素（放電
セル）に対する画素データとしきい値との誤差を周辺画
素の画素データに加算することで擬似的に階調を増やす
方法である。
【０００８】しかしながら、元の階調数が少ないと、誤
差拡散のパターンが目立つようになり、Ｓ／Ｎが劣化す
るという問題があった。
差拡散のパターンが目立つようになり、Ｓ／Ｎが劣化す
るという問題があった。
【０００９】
【発明が解決しようとする課題】本発明は、上記の問題
を解決するためになされたものであり、表示品質を向上
させつつも階調表現力を向上させることができるプラズ
マディスプレイパネルの駆動方法を提供することを目的
とする。
を解決するためになされたものであり、表示品質を向上
させつつも階調表現力を向上させることができるプラズ
マディスプレイパネルの駆動方法を提供することを目的
とする。
【００１０】
【課題を解決するための手段】本発明によるプラズマデ
ィスプレイパネルの駆動方法は、走査ライン毎に配列さ
れた複数の行電極と前記行電極に交叉して配列された複
数の列電極との各交点にて１画素に対応した放電セルを
形成しているプラズマディスプレイパネルの駆動方法で
あって、１フィールドの表示期間をＮ個のサブフィール
ドに分割し、前記サブフィールドの各々において、前記
放電セルを画素データに応じて非発光セル又は発光セル
の一方に設定する画素データ書込行程と、前記発光セル
のみを前記サブフィールド各々の重み付けに対応した発
光期間だけ発光させる維持発光行程と、を実行し、前記
サブフィールド各々の前記維持発光行程での前記発光期
間をフィールド又はフレーム毎に変更する。
ィスプレイパネルの駆動方法は、走査ライン毎に配列さ
れた複数の行電極と前記行電極に交叉して配列された複
数の列電極との各交点にて１画素に対応した放電セルを
形成しているプラズマディスプレイパネルの駆動方法で
あって、１フィールドの表示期間をＮ個のサブフィール
ドに分割し、前記サブフィールドの各々において、前記
放電セルを画素データに応じて非発光セル又は発光セル
の一方に設定する画素データ書込行程と、前記発光セル
のみを前記サブフィールド各々の重み付けに対応した発
光期間だけ発光させる維持発光行程と、を実行し、前記
サブフィールド各々の前記維持発光行程での前記発光期
間をフィールド又はフレーム毎に変更する。
【００１１】
【発明の実施の形態】以下、本発明の実施例を図を参照
しつつ説明する。図２は、本発明による駆動方法に基づ
いてプラズマディスプレイパネル（以下、ＰＤＰと称す
る）を発光駆動するプラズマディスプレイ装置の概略構
成を示す図である。
しつつ説明する。図２は、本発明による駆動方法に基づ
いてプラズマディスプレイパネル（以下、ＰＤＰと称す
る）を発光駆動するプラズマディスプレイ装置の概略構
成を示す図である。
【００１２】図２において、Ａ／Ｄ変換器１は、駆動制
御回路２から供給されるクロック信号に応じて、アナロ
グの入力映像信号をサンプリングしてこれを１画素毎に
例えば８ビットの画素データ(入力画素データ)Ｄに変換
し、これをデータ変換回路３０に供給する。駆動制御回
路２は、上記入力映像信号中の水平及び垂直同期信号に
同期して、上記Ａ／Ｄ変換器１に対するクロック信号、
及びメモリ４に対する書込・読出信号を発生する。更
に、駆動制御回路２は、かかる水平及び垂直同期信号に
同期して、アドレスドライバ６、第１サスティンドライ
バ７及び第２サスティンドライバ８各々を駆動制御すべ
き各種タイミング信号を発生する。
御回路２から供給されるクロック信号に応じて、アナロ
グの入力映像信号をサンプリングしてこれを１画素毎に
例えば８ビットの画素データ(入力画素データ)Ｄに変換
し、これをデータ変換回路３０に供給する。駆動制御回
路２は、上記入力映像信号中の水平及び垂直同期信号に
同期して、上記Ａ／Ｄ変換器１に対するクロック信号、
及びメモリ４に対する書込・読出信号を発生する。更
に、駆動制御回路２は、かかる水平及び垂直同期信号に
同期して、アドレスドライバ６、第１サスティンドライ
バ７及び第２サスティンドライバ８各々を駆動制御すべ
き各種タイミング信号を発生する。
【００１３】データ変換回路３０は、かかる８ビットの
画素データＤを、８ビットの変換画素データ(表示画素
データ)ＨＤに変換し、これをメモリ４に供給する。
尚、かかるデータ変換回路３０の変換動作については、
後述する。メモリ４は、駆動制御回路２から供給されて
くる書込信号に従って上記変換画素データＨＤを順次書
き込む。かかる書込動作により１画面（ｎ行、ｍ列）分
の書き込みが終了すると、メモリ４は、この１画面分の
変換画素データＨＤ11-nmを、各ビット桁毎に分割して
読み出し、これを１行分毎に順次アドレスドライバ６に
供給する。
画素データＤを、８ビットの変換画素データ(表示画素
データ)ＨＤに変換し、これをメモリ４に供給する。
尚、かかるデータ変換回路３０の変換動作については、
後述する。メモリ４は、駆動制御回路２から供給されて
くる書込信号に従って上記変換画素データＨＤを順次書
き込む。かかる書込動作により１画面（ｎ行、ｍ列）分
の書き込みが終了すると、メモリ４は、この１画面分の
変換画素データＨＤ11-nmを、各ビット桁毎に分割して
読み出し、これを１行分毎に順次アドレスドライバ６に
供給する。
【００１４】アドレスドライバ６は、駆動制御回路２か
ら供給されたタイミング信号に応じて、かかるメモリ４
から読み出された１行分の変換画素データビット各々の
論理レベルに対応した電圧を有するｍ個の画素データパ
ルスを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに
夫々印加する。ＰＤＰ１０は、アドレス電極としての上
記列電極Ｄ1〜Ｄmと、これら列電極と直交して配列され
ている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えてい
る。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一
対にて１行分に対応した行電極を形成している。すなわ
ち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ
1及びＹ1であり、第ｎ行目の行電極対は行電極Ｘn及び
Ｙnである。上記行電極対及び列電極は放電空間に対し
て誘電体層で被覆されており、各行電極対と列電極との
交点にて１画素に対応した放電セルが形成される構造と
なっている。
ら供給されたタイミング信号に応じて、かかるメモリ４
から読み出された１行分の変換画素データビット各々の
論理レベルに対応した電圧を有するｍ個の画素データパ
ルスを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに
夫々印加する。ＰＤＰ１０は、アドレス電極としての上
記列電極Ｄ1〜Ｄmと、これら列電極と直交して配列され
ている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えてい
る。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一
対にて１行分に対応した行電極を形成している。すなわ
ち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ
1及びＹ1であり、第ｎ行目の行電極対は行電極Ｘn及び
Ｙnである。上記行電極対及び列電極は放電空間に対し
て誘電体層で被覆されており、各行電極対と列電極との
交点にて１画素に対応した放電セルが形成される構造と
なっている。
【００１５】第１サスティンドライバ７及び第２サステ
ィンドライバ８各々は、駆動制御回路２から供給された
タイミング信号に応じて、以下に説明するが如き各種駆
動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ1〜
Ｘn及びＹ1〜Ｙnに印加する。図３は、上記アドレスド
ライバ６、第１サスティンドライバ７及び第２サスティ
ンドライバ８各々がＰＤＰ１０の列電極Ｄ1〜Ｄm、行電
極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する各種駆動パルスの印
加タイミングを示す図である。
ィンドライバ８各々は、駆動制御回路２から供給された
タイミング信号に応じて、以下に説明するが如き各種駆
動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ1〜
Ｘn及びＹ1〜Ｙnに印加する。図３は、上記アドレスド
ライバ６、第１サスティンドライバ７及び第２サスティ
ンドライバ８各々がＰＤＰ１０の列電極Ｄ1〜Ｄm、行電
極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する各種駆動パルスの印
加タイミングを示す図である。
【００１６】図３に示される例では、１フィールドの表
示期間を８個のサブフィールドＳＦ１〜ＳＦ８に分割し
てＰＤＰ１０に対する駆動を行う。各サブフィールド内
では、ＰＤＰ１０の各放電セルに対して画素データの書
き込みを行って発光セル及び非発光セルの設定を行う画
素データ書込行程Ｗｃと、上記発光セルのみを各サブフ
ィールドの重み付けに対応した期間(回数)だけ発光維持
させる維持発光行程Ｉｃとを実施する。又、先頭のサブ
フィールドＳＦ１のみで、ＰＤＰ１０の全放電セルを初
期化せしめる一斉リセット行程Ｒｃを実行し、最後尾の
サブフィールドＳＦ８のみで、消去行程Ｅを実行する。
示期間を８個のサブフィールドＳＦ１〜ＳＦ８に分割し
てＰＤＰ１０に対する駆動を行う。各サブフィールド内
では、ＰＤＰ１０の各放電セルに対して画素データの書
き込みを行って発光セル及び非発光セルの設定を行う画
素データ書込行程Ｗｃと、上記発光セルのみを各サブフ
ィールドの重み付けに対応した期間(回数)だけ発光維持
させる維持発光行程Ｉｃとを実施する。又、先頭のサブ
フィールドＳＦ１のみで、ＰＤＰ１０の全放電セルを初
期化せしめる一斉リセット行程Ｒｃを実行し、最後尾の
サブフィールドＳＦ８のみで、消去行程Ｅを実行する。
【００１７】先ず、上記一斉リセット行程Ｒｃでは、第
１サスティンドライバ７及び第２サスティンドライバ８
が、ＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に対
して図３に示されるが如きリセットパルスＲＰx及びＲ
ＰYを同時に印加する。これらリセットパルスＲＰx及び
ＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セル
がリセット放電して、各放電セル内には一様に所定の壁
電荷が形成される。これにより、全放電セルは上記発光
セルに設定される。
１サスティンドライバ７及び第２サスティンドライバ８
が、ＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に対
して図３に示されるが如きリセットパルスＲＰx及びＲ
ＰYを同時に印加する。これらリセットパルスＲＰx及び
ＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セル
がリセット放電して、各放電セル内には一様に所定の壁
電荷が形成される。これにより、全放電セルは上記発光
セルに設定される。
【００１８】次に、図３の画素データ書込行程Ｗｃで
は、アドレスドライバ６が、各行毎の画素データパルス
群ＤＰ１1-n、ＤＰ２1-n、ＤＰ３1-n、・・・・、ＤＰ８1-n
を図３に示されるように、順次列電極Ｄ1〜Ｄmに印加し
て行く。つまり、アドレスドライバ６は、サブフィール
ドＳＦ１内では、上記変換画素データＨＤ11-nm各々の
第１ビット目に基づいて生成した第１行〜第ｎ行各々に
対応した画素データパルス群ＤＰ１1-nを、図３に示さ
れるが如く１行分毎に順次列電極Ｄ1〜Ｄmに印加して行
く。又、サブフィールドＳＦ２内では、上記変換画素デ
ータＨＤ11-nm各々の第２ビット目に基づいて生成した
画素データパルス群ＤＰ２1-nを、図３に示されるが如
く１行分毎に順次列電極Ｄ1〜Ｄmに印加して行くのであ
る。この際、アドレスドライバ６は、変換画素データの
ビット論理が例えば論理レベル"１"である場合に限り高
電圧の画素データパルスを発生して列電極Ｄに印加す
る。かかる各画素データパルス群ＤＰの印加タイミング
と同一タイミングにて、第２サスティンドライバ８は、
図３に示されるが如き走査パルスＳＰを発生してこれを
行電極Ｙ1〜Ｙnへと順次印加して行く。ここで、上記走
査パルスＳＰが印加された"行"と、高電圧の画素データ
パルスが印加された"列"との交差部の放電セルにのみ放
電（選択消去放電）が生じ、その放電セル内に残存して
いた壁電荷が選択的に消去される。かかる選択消去放電
により、上記一斉リセット行程Ｒｃにて発光セルの状態
に初期化された放電セルは、非発光セルに推移する。
尚、上記高電圧の画素データパルスが印加されなかっ
た"列"に形成されている放電セルには放電が生起され
ず、上記一斉リセット行程Ｒｃにて初期化された状態、
つまり発光セルの状態を維持する。
は、アドレスドライバ６が、各行毎の画素データパルス
群ＤＰ１1-n、ＤＰ２1-n、ＤＰ３1-n、・・・・、ＤＰ８1-n
を図３に示されるように、順次列電極Ｄ1〜Ｄmに印加し
て行く。つまり、アドレスドライバ６は、サブフィール
ドＳＦ１内では、上記変換画素データＨＤ11-nm各々の
第１ビット目に基づいて生成した第１行〜第ｎ行各々に
対応した画素データパルス群ＤＰ１1-nを、図３に示さ
れるが如く１行分毎に順次列電極Ｄ1〜Ｄmに印加して行
く。又、サブフィールドＳＦ２内では、上記変換画素デ
ータＨＤ11-nm各々の第２ビット目に基づいて生成した
画素データパルス群ＤＰ２1-nを、図３に示されるが如
く１行分毎に順次列電極Ｄ1〜Ｄmに印加して行くのであ
る。この際、アドレスドライバ６は、変換画素データの
ビット論理が例えば論理レベル"１"である場合に限り高
電圧の画素データパルスを発生して列電極Ｄに印加す
る。かかる各画素データパルス群ＤＰの印加タイミング
と同一タイミングにて、第２サスティンドライバ８は、
図３に示されるが如き走査パルスＳＰを発生してこれを
行電極Ｙ1〜Ｙnへと順次印加して行く。ここで、上記走
査パルスＳＰが印加された"行"と、高電圧の画素データ
パルスが印加された"列"との交差部の放電セルにのみ放
電（選択消去放電）が生じ、その放電セル内に残存して
いた壁電荷が選択的に消去される。かかる選択消去放電
により、上記一斉リセット行程Ｒｃにて発光セルの状態
に初期化された放電セルは、非発光セルに推移する。
尚、上記高電圧の画素データパルスが印加されなかっ
た"列"に形成されている放電セルには放電が生起され
ず、上記一斉リセット行程Ｒｃにて初期化された状態、
つまり発光セルの状態を維持する。
【００１９】すなわち、画素データ書込行程Ｗｃの実行
によれば、後述する維持発光行程において発光状態が維
持される発光セルと、消灯状態のままの非発光セルとが
画素データに応じて択一的に設定され、いわゆる画素デ
ータの書き込みが為されるのである。又、図３に示され
る維持発光行程Ｉｃでは、第１サスティンドライバ７及
び第２サスティンドライバ８が、行電極Ｘ1〜Ｘn及びＹ
1〜Ｙnに対して図３に示されるように交互に維持パルス
ＩＰX及びＩＰYを印加する。この際、上記画素データ書
込行程Ｗｃによって壁電荷が残留したままとなっている
放電セル、すなわち発光セルは、かかる維持パルスＩＰ
X及びＩＰYが交互に印加されている期間中、放電発光を
繰り返しその発光状態を維持する。その発光維持期間
(回数)は、各サブフィールドの重み付けに対応して設定
されている。
によれば、後述する維持発光行程において発光状態が維
持される発光セルと、消灯状態のままの非発光セルとが
画素データに応じて択一的に設定され、いわゆる画素デ
ータの書き込みが為されるのである。又、図３に示され
る維持発光行程Ｉｃでは、第１サスティンドライバ７及
び第２サスティンドライバ８が、行電極Ｘ1〜Ｘn及びＹ
1〜Ｙnに対して図３に示されるように交互に維持パルス
ＩＰX及びＩＰYを印加する。この際、上記画素データ書
込行程Ｗｃによって壁電荷が残留したままとなっている
放電セル、すなわち発光セルは、かかる維持パルスＩＰ
X及びＩＰYが交互に印加されている期間中、放電発光を
繰り返しその発光状態を維持する。その発光維持期間
(回数)は、各サブフィールドの重み付けに対応して設定
されている。
【００２０】図４は、各サブフィールド毎の発光維持期
間(回数)が記述されている発光駆動フォーマットを示す
図である。尚、図４の駆動モード(Ａ)は、例えば偶数フ
ィールド(又は偶数フレーム)、駆動モード(Ｂ)は、奇数
フィールド(又は奇数フレーム)での発光駆動時に用い
る。すなわち、偶数フィールドの表示期間中において
は、各サブフィールドＳＦ１〜８毎の維持発光行程Ｉｃ
での発光期間は、駆動モード(Ａ)に示されるように、 ＳＦ１：３ ＳＦ２：１１ ＳＦ３：２０ ＳＦ４：３０ ＳＦ５：４０ ＳＦ６：５１ ＳＦ７：６３ ＳＦ８：３７ に設定されており、奇数フィールドの表示期間中におい
ては、各サブフィールドＳＦ１〜８毎の維持発光行程Ｉ
ｃでの発光期間は、駆動モード(Ｂ)に示されるように、 ＳＦ１：１ ＳＦ２：６ ＳＦ３：１６ ＳＦ４：２４ ＳＦ５：３５ ＳＦ６：４６ ＳＦ７：５７ ＳＦ８：７０ に設定されている。
間(回数)が記述されている発光駆動フォーマットを示す
図である。尚、図４の駆動モード(Ａ)は、例えば偶数フ
ィールド(又は偶数フレーム)、駆動モード(Ｂ)は、奇数
フィールド(又は奇数フレーム)での発光駆動時に用い
る。すなわち、偶数フィールドの表示期間中において
は、各サブフィールドＳＦ１〜８毎の維持発光行程Ｉｃ
での発光期間は、駆動モード(Ａ)に示されるように、 ＳＦ１：３ ＳＦ２：１１ ＳＦ３：２０ ＳＦ４：３０ ＳＦ５：４０ ＳＦ６：５１ ＳＦ７：６３ ＳＦ８：３７ に設定されており、奇数フィールドの表示期間中におい
ては、各サブフィールドＳＦ１〜８毎の維持発光行程Ｉ
ｃでの発光期間は、駆動モード(Ｂ)に示されるように、 ＳＦ１：１ ＳＦ２：６ ＳＦ３：１６ ＳＦ４：２４ ＳＦ５：３５ ＳＦ６：４６ ＳＦ７：５７ ＳＦ８：７０ に設定されている。
【００２１】この際、サブフィールドＳＦ１〜ＳＦ８各
々での発光期間比は、非線形（すなわち、逆ガンマ比
率、Ｙ＝Ｘ2.2）であり、これにより入力画素データＤ
の非線形特性（ガンマ特性）を補正するようにしてい
る。すなわち、各維持発光行程Ｉｃでは、その直前に実
行された画素データ書込行程Ｗｃにて発光セルに設定さ
れた放電セルのみが、偶数フィールドの表示期間中は駆
動モード(Ａ)、奇数フィールドの表示期間中は駆動モー
ド(Ｂ)に示される発光期間に亘り発光するのである。
々での発光期間比は、非線形（すなわち、逆ガンマ比
率、Ｙ＝Ｘ2.2）であり、これにより入力画素データＤ
の非線形特性（ガンマ特性）を補正するようにしてい
る。すなわち、各維持発光行程Ｉｃでは、その直前に実
行された画素データ書込行程Ｗｃにて発光セルに設定さ
れた放電セルのみが、偶数フィールドの表示期間中は駆
動モード(Ａ)、奇数フィールドの表示期間中は駆動モー
ド(Ｂ)に示される発光期間に亘り発光するのである。
【００２２】又、図３に示される消去行程Ｅでは、アド
レスドライバ６が、消去パルスＡＰを発生してこれを列
電極Ｄ1-mの各々に印加する。更に、第２サスティンド
ライバ８が、かかる消去パルスＡＰの印加タイミングと
同時に消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn
各々に印加する。これら消去パルスＡＰ及びＥＰの同時
印加により、ＰＤＰ１０における全放電セル内において
消去放電が生起され、全ての放電セル内に残存している
壁電荷が消滅する。
レスドライバ６が、消去パルスＡＰを発生してこれを列
電極Ｄ1-mの各々に印加する。更に、第２サスティンド
ライバ８が、かかる消去パルスＡＰの印加タイミングと
同時に消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn
各々に印加する。これら消去パルスＡＰ及びＥＰの同時
印加により、ＰＤＰ１０における全放電セル内において
消去放電が生起され、全ての放電セル内に残存している
壁電荷が消滅する。
【００２３】すなわち、かかる消去行程Ｅの実行によ
り、ＰＤＰ１０における全ての放電セルが非発光セルと
なるのである。図５は、図４に示されるが如き発光駆動
フォーマットに基づいて実施される発光駆動の全パター
ンを示す図である。図５に示されるように、サブフィー
ルドＳＦ１〜ＳＦ８の内の１つのサブフィールドでの画
素データ書込行程Ｗｃにおいてのみで、各放電セルに対
して選択消去放電を実施する(黒丸にて示す)。すなわ
ち、一斉リセット行程Ｒｃの実行によってＰＤＰ１０の
全放電セル内に形成された壁電荷は、上記選択消去放電
が実施されるまでの間残留し、その間に存在するサブフ
ィールドＳＦ各々での維持発光行程Ｉｃにおいて放電発
光を促す(白丸にて示す)。よって、各放電セルは、図５
の黒丸に示されるサブフィールドにおいて上記選択消去
放電が為されるまでの間、発光セルとなり、その間に存
在するサブフィールド各々での維持発光行程Ｉｃにおい
て、図４に示されるが如き発光期間比にて発光を行うの
である。
り、ＰＤＰ１０における全ての放電セルが非発光セルと
なるのである。図５は、図４に示されるが如き発光駆動
フォーマットに基づいて実施される発光駆動の全パター
ンを示す図である。図５に示されるように、サブフィー
ルドＳＦ１〜ＳＦ８の内の１つのサブフィールドでの画
素データ書込行程Ｗｃにおいてのみで、各放電セルに対
して選択消去放電を実施する(黒丸にて示す)。すなわ
ち、一斉リセット行程Ｒｃの実行によってＰＤＰ１０の
全放電セル内に形成された壁電荷は、上記選択消去放電
が実施されるまでの間残留し、その間に存在するサブフ
ィールドＳＦ各々での維持発光行程Ｉｃにおいて放電発
光を促す(白丸にて示す)。よって、各放電セルは、図５
の黒丸に示されるサブフィールドにおいて上記選択消去
放電が為されるまでの間、発光セルとなり、その間に存
在するサブフィールド各々での維持発光行程Ｉｃにおい
て、図４に示されるが如き発光期間比にて発光を行うの
である。
【００２４】この際、図５に示されるように、各放電セ
ルが発光セルから非発光セルへと推移する回数は、１フ
ィールド期間内において必ず１回以下となるようにして
いる。すなわち、１フィールド期間内において一旦、非
発光セルに設定した放電セルを再び発光セルに復帰させ
るような発光駆動パターンを禁止したのである。よっ
て、画像表示に関与していないにも拘わらず強い発光を
伴う上記一斉リセット動作を図３及び図４に示されるよ
うに１フィールド期間内において１回だけ実施しておけ
ば良いので、コントラストの低下を抑えることが出来
る。
ルが発光セルから非発光セルへと推移する回数は、１フ
ィールド期間内において必ず１回以下となるようにして
いる。すなわち、１フィールド期間内において一旦、非
発光セルに設定した放電セルを再び発光セルに復帰させ
るような発光駆動パターンを禁止したのである。よっ
て、画像表示に関与していないにも拘わらず強い発光を
伴う上記一斉リセット動作を図３及び図４に示されるよ
うに１フィールド期間内において１回だけ実施しておけ
ば良いので、コントラストの低下を抑えることが出来
る。
【００２５】又、１フィールド期間内において実施する
選択消去放電は、図５の黒丸にて示されるように最高で
も１回なので、その消費電力を抑えることが可能となる
のである。更に、図５に示されるように、１フィールド
期間内において、放電セルが発光状態にある期間(白丸
にて示す)と、非発光状態にある期間とが互いに反転す
る発光パターンは存在しないので、偽輪郭を防止するこ
とが出来る。
選択消去放電は、図５の黒丸にて示されるように最高で
も１回なので、その消費電力を抑えることが可能となる
のである。更に、図５に示されるように、１フィールド
期間内において、放電セルが発光状態にある期間(白丸
にて示す)と、非発光状態にある期間とが互いに反転す
る発光パターンは存在しないので、偽輪郭を防止するこ
とが出来る。
【００２６】この際、図５に示される発光駆動パターン
によると、偶数フィールドの表示期間では、図中の発光
輝度(Ａ)に示されるが如き、 ｛0：3：14：34：64：104：155：218：255｝ なる発光輝度比からなる９階調の輝度を表現し得る発光
駆動が為され、奇数フィールドの表示期間では、図中の
発光輝度(Ｂ)に示されるが如き、 ｛0：1：7：23：47：82：128：185：255｝ なる発光輝度比からなる９階調の輝度を表現し得る発光
駆動が為される。
によると、偶数フィールドの表示期間では、図中の発光
輝度(Ａ)に示されるが如き、 ｛0：3：14：34：64：104：155：218：255｝ なる発光輝度比からなる９階調の輝度を表現し得る発光
駆動が為され、奇数フィールドの表示期間では、図中の
発光輝度(Ｂ)に示されるが如き、 ｛0：1：7：23：47：82：128：185：255｝ なる発光輝度比からなる９階調の輝度を表現し得る発光
駆動が為される。
【００２７】すなわち、各サブフィールドで実施すべき
発光期間が互いに異なる２種類の９階調の発光駆動をフ
ィールド(フレーム)毎に交互に実施するのである。かか
る駆動によれば、視覚上における表示階調数は時間方向
に積分すると９階調よりも増加する。従って、後述する
多階調化処理によるディザ及び誤差拡散のパターンが目
立ちにくくなりＳ／Ｎ感が向上する。
発光期間が互いに異なる２種類の９階調の発光駆動をフ
ィールド(フレーム)毎に交互に実施するのである。かか
る駆動によれば、視覚上における表示階調数は時間方向
に積分すると９階調よりも増加する。従って、後述する
多階調化処理によるディザ及び誤差拡散のパターンが目
立ちにくくなりＳ／Ｎ感が向上する。
【００２８】図６は、図２に示されるデータ変換回路３
０の内部構成を示す図である。図６に示されるように、
データ変換回路３０は、ＡＢＬ回路３１、第１データ変
換回路３２、多階調化処理回路３３及び第２データ変換
回路３４で構成される。ＡＢＬ(自動輝度制御)回路３１
は、ＰＤＰ１０の画面上に表示される画像の平均輝度が
所定の輝度範囲内に収まるように、Ａ／Ｄ変換器１から
順次供給されてくる各画素毎の画素データＤに対して輝
度レベルの調整を行い、この際得られた輝度調整画素デ
ータＤBLを第１データ変換回路３２に供給する。
０の内部構成を示す図である。図６に示されるように、
データ変換回路３０は、ＡＢＬ回路３１、第１データ変
換回路３２、多階調化処理回路３３及び第２データ変換
回路３４で構成される。ＡＢＬ(自動輝度制御)回路３１
は、ＰＤＰ１０の画面上に表示される画像の平均輝度が
所定の輝度範囲内に収まるように、Ａ／Ｄ変換器１から
順次供給されてくる各画素毎の画素データＤに対して輝
度レベルの調整を行い、この際得られた輝度調整画素デ
ータＤBLを第１データ変換回路３２に供給する。
【００２９】かかる輝度レベルの調整は、上述の如くサ
ブフィールドの発光回数の比を非線形に設定して逆ガン
マ補正を行う前に行われる。つまり、ＡＢＬ回路３１
は、画素データＤ（入力画素データ）に逆ガンマ補正を
施して得られた逆ガンマ変換画素データの平均輝度に応
じて、上記画素データＤの輝度レベルを自動調整する。
これにより、輝度調整による表示品質の劣化を防止する
のである。
ブフィールドの発光回数の比を非線形に設定して逆ガン
マ補正を行う前に行われる。つまり、ＡＢＬ回路３１
は、画素データＤ（入力画素データ）に逆ガンマ補正を
施して得られた逆ガンマ変換画素データの平均輝度に応
じて、上記画素データＤの輝度レベルを自動調整する。
これにより、輝度調整による表示品質の劣化を防止する
のである。
【００３０】図７は、かかるＡＢＬ回路３１の内部構成
を示す図である。図７において、レベル調整回路３１０
は、後述する平均輝度検出回路３１１によって求められ
た平均輝度に応じて画素データＤのレベルを調整して得
られた輝度調整画素データＤBLを出力する。データ変換
回路３１２は、かかる輝度調整画素データＤBLを図８に
示されるが如き非線形特性からなる逆ガンマ特性(Y=X
2.2）に変換したものを逆ガンマ変換画素データＤｒと
して平均輝度レベル検出回路３１１に供給する。すなわ
ち、輝度調整画素データＤBLに逆ガンマ補正処理を施す
ことにより、ガンマ補正の解除された元の映像信号に対
応した画素データ（逆ガンマ変換画素データＤｒ）を復
元するのである。平均輝度検出回路３１１は、かかる逆
ガンマ変換画素データＤｒの平均輝度を求め、これを上
記レベル調整回路３１０に供給するのである。
を示す図である。図７において、レベル調整回路３１０
は、後述する平均輝度検出回路３１１によって求められ
た平均輝度に応じて画素データＤのレベルを調整して得
られた輝度調整画素データＤBLを出力する。データ変換
回路３１２は、かかる輝度調整画素データＤBLを図８に
示されるが如き非線形特性からなる逆ガンマ特性(Y=X
2.2）に変換したものを逆ガンマ変換画素データＤｒと
して平均輝度レベル検出回路３１１に供給する。すなわ
ち、輝度調整画素データＤBLに逆ガンマ補正処理を施す
ことにより、ガンマ補正の解除された元の映像信号に対
応した画素データ（逆ガンマ変換画素データＤｒ）を復
元するのである。平均輝度検出回路３１１は、かかる逆
ガンマ変換画素データＤｒの平均輝度を求め、これを上
記レベル調整回路３１０に供給するのである。
【００３１】更に、平均輝度検出回路３１１は、例えば
図９に示されるが如き輝度モード１〜４の中から、上記
平均輝度に応じた平均輝度にてＰＤＰ１０を発光駆動し
得る輝度モードを選択し、この選択した輝度モードを示
す輝度モード信号ＬＣを駆動制御回路２に供給する。
尚、平均輝度検出回路３１１は、偶数フィールドに対す
る駆動表示を行う場合には図９の駆動モード(Ａ)、奇数
フィールドに対する駆動表示を行う場合には図９の駆動
モード(Ｂ)を用いて、上述した如き輝度モードの選択を
行う。ここで、駆動制御回路２は、かかる図９に示され
るが如き輝度モード信号ＬＣにしたがって、図４に示さ
れるサブフィールドＳＦ１〜ＳＦ８各々の維持発光行程
Ｉｃにおいて発光維持すべき期間(すなわち維持パルス
ＩＰの印加回数)を設定する。
図９に示されるが如き輝度モード１〜４の中から、上記
平均輝度に応じた平均輝度にてＰＤＰ１０を発光駆動し
得る輝度モードを選択し、この選択した輝度モードを示
す輝度モード信号ＬＣを駆動制御回路２に供給する。
尚、平均輝度検出回路３１１は、偶数フィールドに対す
る駆動表示を行う場合には図９の駆動モード(Ａ)、奇数
フィールドに対する駆動表示を行う場合には図９の駆動
モード(Ｂ)を用いて、上述した如き輝度モードの選択を
行う。ここで、駆動制御回路２は、かかる図９に示され
るが如き輝度モード信号ＬＣにしたがって、図４に示さ
れるサブフィールドＳＦ１〜ＳＦ８各々の維持発光行程
Ｉｃにおいて発光維持すべき期間(すなわち維持パルス
ＩＰの印加回数)を設定する。
【００３２】この際、図４に示されている各サブフィー
ルドでの発光期間は、輝度モード１が設定された際にお
ける発光期間を示すものであり、仮に輝度モード２が設
定された場合には、偶数フィールド時には、 ＳＦ１：６ ＳＦ２：２２ ＳＦ３：４０ ＳＦ４：６０ ＳＦ５：８０ ＳＦ６：１０２ ＳＦ７：１２６ ＳＦ８：７４ 奇数フィールド時には、 ＳＦ１：２ ＳＦ２：１２ ＳＦ３：３２ ＳＦ４：４８ ＳＦ５：７０ ＳＦ６：９２ ＳＦ７：１１４ ＳＦ８：１４０ なる発光期間にて各サブフィールドでの発光駆動が実施
される。
ルドでの発光期間は、輝度モード１が設定された際にお
ける発光期間を示すものであり、仮に輝度モード２が設
定された場合には、偶数フィールド時には、 ＳＦ１：６ ＳＦ２：２２ ＳＦ３：４０ ＳＦ４：６０ ＳＦ５：８０ ＳＦ６：１０２ ＳＦ７：１２６ ＳＦ８：７４ 奇数フィールド時には、 ＳＦ１：２ ＳＦ２：１２ ＳＦ３：３２ ＳＦ４：４８ ＳＦ５：７０ ＳＦ６：９２ ＳＦ７：１１４ ＳＦ８：１４０ なる発光期間にて各サブフィールドでの発光駆動が実施
される。
【００３３】尚、かかる発光駆動においても、各サブフ
ィールドＳＦ１〜ＳＦ８各々での発光回数の比が非線形
(すなわち、逆ガンマ比率、Ｙ＝Ｘ2.2)に設定されてお
り、これにより入力画素データＤの非線形特性（ガンマ
特性）が補正される。図６における第１データ変換回路
３２は、上記ＡＢＬ回路３１から供給された８ビット
（０〜２５５）で２５６階調の輝度調整画素データＤBL
を、８ビット（０〜１２８）の変換画素データＨＤpに
変換して多階調処理回路３３に供給する。
ィールドＳＦ１〜ＳＦ８各々での発光回数の比が非線形
(すなわち、逆ガンマ比率、Ｙ＝Ｘ2.2)に設定されてお
り、これにより入力画素データＤの非線形特性（ガンマ
特性）が補正される。図６における第１データ変換回路
３２は、上記ＡＢＬ回路３１から供給された８ビット
（０〜２５５）で２５６階調の輝度調整画素データＤBL
を、８ビット（０〜１２８）の変換画素データＨＤpに
変換して多階調処理回路３３に供給する。
【００３４】図１０は、 かかる第１データ変換回路３
２の内部構成を示す図である。図１０において、データ
変換回路３２１は、上記輝度調整画素データＤBLを図１
１に示されるが如き変換特性に基づいて８ビット（０〜
１２８）の変換画素データＡに変換してこれをセレクタ
３２２に供給する。データ変換回路３２３は、上記輝度
調整画素データＤBLを図１２に示されるが如き変換特性
に基づいて８ビット（０〜１２８）の変換画素データＢ
に変換してこれをセレクタ３２２に供給する。尚、具体
的には、データ変換回路３２１及び３２３各々は、上記
図１１及び図１２に示される変換特性に基づく図１３及
び図１４に示されるが如き変換テーブルに従って、輝度
調整画素データＤBLを変換画素データＡ及びＢに変換す
る。セレクタ３２２は、これら変換画素データＡ及びＢ
の内から、変換特性選択信号の論理レベルに応じた方を
択一的に選択し、これを変換画素データＨＤpとして出
力する。かかる変換特性選択信号は、図２に示される駆
動制御回路２から供給されるもので、入力画素データＤ
の垂直同期タイミングに応じて論理レベル"１"から"
０"、又は"０"から"１"へと推移する信号である。ここ
で、図１１の変換特性と図４の駆動モード（Ｂ）、図１
２の変換特性と図４の駆動モード（Ａ）は、対となって
いる。つまり、セレクタ３２２は、図４の駆動モード
（Ａ）が設定されるフィールド（偶数フィールド）で
は、変換画素データＢを選択し、図４の駆動モード
（Ｂ）が設定されるフィールド（奇数フィールド）で
は、変換画素データＡを選択し、これを変換画素データ
ＨＤPとして出力するのである。尚、上記変換特性は、
入力画素データのビット数 、後述する多階調化による
圧縮ビット数及び表示階調数に応じて設定される。この
ように、後述する多階調化処理回路３３の前段に第１デ
ータ変換回路３２を設けて、表示階調数、多階調化によ
る圧縮ビット数に合わせた変換を施し、これにより輝度
調整画素データＤBLを上位ビット群（多階調化画素デー
タに対応）と下位ビット群（切り捨てられるデータ：誤
差データ）をビット境界で切り分け、この信号に基づい
て多階調化処理を行うようになっている。これにより、
多階調化処理による輝度飽和の発生及び表示階調がビッ
ト境界にない場合に生じる表示特性の平坦部の発生（す
なわち、階調歪みの発生）を防止する。
２の内部構成を示す図である。図１０において、データ
変換回路３２１は、上記輝度調整画素データＤBLを図１
１に示されるが如き変換特性に基づいて８ビット（０〜
１２８）の変換画素データＡに変換してこれをセレクタ
３２２に供給する。データ変換回路３２３は、上記輝度
調整画素データＤBLを図１２に示されるが如き変換特性
に基づいて８ビット（０〜１２８）の変換画素データＢ
に変換してこれをセレクタ３２２に供給する。尚、具体
的には、データ変換回路３２１及び３２３各々は、上記
図１１及び図１２に示される変換特性に基づく図１３及
び図１４に示されるが如き変換テーブルに従って、輝度
調整画素データＤBLを変換画素データＡ及びＢに変換す
る。セレクタ３２２は、これら変換画素データＡ及びＢ
の内から、変換特性選択信号の論理レベルに応じた方を
択一的に選択し、これを変換画素データＨＤpとして出
力する。かかる変換特性選択信号は、図２に示される駆
動制御回路２から供給されるもので、入力画素データＤ
の垂直同期タイミングに応じて論理レベル"１"から"
０"、又は"０"から"１"へと推移する信号である。ここ
で、図１１の変換特性と図４の駆動モード（Ｂ）、図１
２の変換特性と図４の駆動モード（Ａ）は、対となって
いる。つまり、セレクタ３２２は、図４の駆動モード
（Ａ）が設定されるフィールド（偶数フィールド）で
は、変換画素データＢを選択し、図４の駆動モード
（Ｂ）が設定されるフィールド（奇数フィールド）で
は、変換画素データＡを選択し、これを変換画素データ
ＨＤPとして出力するのである。尚、上記変換特性は、
入力画素データのビット数 、後述する多階調化による
圧縮ビット数及び表示階調数に応じて設定される。この
ように、後述する多階調化処理回路３３の前段に第１デ
ータ変換回路３２を設けて、表示階調数、多階調化によ
る圧縮ビット数に合わせた変換を施し、これにより輝度
調整画素データＤBLを上位ビット群（多階調化画素デー
タに対応）と下位ビット群（切り捨てられるデータ：誤
差データ）をビット境界で切り分け、この信号に基づい
て多階調化処理を行うようになっている。これにより、
多階調化処理による輝度飽和の発生及び表示階調がビッ
ト境界にない場合に生じる表示特性の平坦部の発生（す
なわち、階調歪みの発生）を防止する。
【００３５】かかる図１０に示される構成により、第１
データ変換回路３２は、上記ＡＢＬ回路３１から供給さ
れた８ビット（０〜２５５）の輝度調整画素データＤBL
を、１フィールド(フレーム)毎にその変換特性(図１
１、図１２)を切り換えつつ８ビット（０〜１２８）の
変換画素データＨＤpに変換して多階調化処理回路３３
に供給する。
データ変換回路３２は、上記ＡＢＬ回路３１から供給さ
れた８ビット（０〜２５５）の輝度調整画素データＤBL
を、１フィールド(フレーム)毎にその変換特性(図１
１、図１２)を切り換えつつ８ビット（０〜１２８）の
変換画素データＨＤpに変換して多階調化処理回路３３
に供給する。
【００３６】図１５は、かかる多階調処理回路３３の内
部構成を示す図である。図１５に示されるが如く、多階
調処理回路３３は、誤差拡散処理回路３３０及びディザ
処理回路３５０から構成される。先ず、誤差拡散処理回
路３３０におけるデータ分離回路３３１は、上記第１デ
ータ変換回路３２から供給された８ビットの変換画素デ
ータＨＤP中の下位２ビット分を誤差データ、上位６ビ
ット分を表示データとして分離する。加算器３３２は、
かかる誤差データとしての変換画素データＨＤP中の下
位２ビット分と、遅延回路３３４からの遅延出力と、係
数乗算器３３５の乗算出力とを加算して得た加算値を遅
延回路３３６に供給する。遅延回路３３６は、加算器３
３２から供給された加算値を、画素データのクロック周
期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを
遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅
延回路３３７に夫々供給する。係数乗算器３３５は、上
記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")
を乗算して得られた乗算結果を上記加算器３３２に供給
する。遅延回路３３７は、上記遅延加算信号ＡＤ1を更
に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だ
け遅延させたものを遅延加算信号ＡＤ2として遅延回路
３３８に供給する。遅延回路３３８は、かかる遅延加算
信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを
遅延加算信号ＡＤ3として係数乗算器３３９に供給す
る。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2
を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたも
のを遅延加算信号ＡＤ4として係数乗算器３４０に供給
する。更に、遅延回路３３８は、かかる遅延加算信号Ａ
Ｄ2を上記遅延時間Ｄ×３なる時間分だけ遅延させたも
のを遅延加算信号ＡＤ5として係数乗算器３４１に供給
する。係数乗算器３３９は、上記遅延加算信号ＡＤ3に
所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗
算結果を加算器３４２に供給する。係数乗算器３４０
は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"
5/16")を乗算して得られた乗算結果を加算器３４２に供
給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5
に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた
乗算結果を加算器３４２に供給する。加算器３４２は、
上記係数乗算器３３９、３４０及び３４１各々から供給
された乗算結果を加算して得られた加算信号を上記遅延
回路３３４に供給する。遅延回路３３４は、かかる加算
信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加
算器３３２に供給する。加算器３３２は、上記誤差デー
タ(変換画素データＨＤP中の下位２ビット分)と、遅延
回路３３４からの遅延出力と、係数乗算器３３５の乗算
出力とを加算し、この際、桁上げがない場合には論理レ
ベル"０"、桁上げがある場合には論理レベル"1"のキャ
リアウト信号ＣOを発生して加算器３３３に供給する。
加算器３３３は、上記表示データ(変換画素データＨＤP
中の上位６ビット分)に、上記キャリアウト信号ＣOを加
算したものを６ビットの誤差拡散処理画素データＥＤと
して出力する。
部構成を示す図である。図１５に示されるが如く、多階
調処理回路３３は、誤差拡散処理回路３３０及びディザ
処理回路３５０から構成される。先ず、誤差拡散処理回
路３３０におけるデータ分離回路３３１は、上記第１デ
ータ変換回路３２から供給された８ビットの変換画素デ
ータＨＤP中の下位２ビット分を誤差データ、上位６ビ
ット分を表示データとして分離する。加算器３３２は、
かかる誤差データとしての変換画素データＨＤP中の下
位２ビット分と、遅延回路３３４からの遅延出力と、係
数乗算器３３５の乗算出力とを加算して得た加算値を遅
延回路３３６に供給する。遅延回路３３６は、加算器３
３２から供給された加算値を、画素データのクロック周
期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを
遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅
延回路３３７に夫々供給する。係数乗算器３３５は、上
記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")
を乗算して得られた乗算結果を上記加算器３３２に供給
する。遅延回路３３７は、上記遅延加算信号ＡＤ1を更
に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だ
け遅延させたものを遅延加算信号ＡＤ2として遅延回路
３３８に供給する。遅延回路３３８は、かかる遅延加算
信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを
遅延加算信号ＡＤ3として係数乗算器３３９に供給す
る。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2
を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたも
のを遅延加算信号ＡＤ4として係数乗算器３４０に供給
する。更に、遅延回路３３８は、かかる遅延加算信号Ａ
Ｄ2を上記遅延時間Ｄ×３なる時間分だけ遅延させたも
のを遅延加算信号ＡＤ5として係数乗算器３４１に供給
する。係数乗算器３３９は、上記遅延加算信号ＡＤ3に
所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗
算結果を加算器３４２に供給する。係数乗算器３４０
は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"
5/16")を乗算して得られた乗算結果を加算器３４２に供
給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5
に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた
乗算結果を加算器３４２に供給する。加算器３４２は、
上記係数乗算器３３９、３４０及び３４１各々から供給
された乗算結果を加算して得られた加算信号を上記遅延
回路３３４に供給する。遅延回路３３４は、かかる加算
信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加
算器３３２に供給する。加算器３３２は、上記誤差デー
タ(変換画素データＨＤP中の下位２ビット分)と、遅延
回路３３４からの遅延出力と、係数乗算器３３５の乗算
出力とを加算し、この際、桁上げがない場合には論理レ
ベル"０"、桁上げがある場合には論理レベル"1"のキャ
リアウト信号ＣOを発生して加算器３３３に供給する。
加算器３３３は、上記表示データ(変換画素データＨＤP
中の上位６ビット分)に、上記キャリアウト信号ＣOを加
算したものを６ビットの誤差拡散処理画素データＥＤと
して出力する。
【００３７】以下に、かかる構成からなる誤差拡散処理
回路３３０の動作について説明する。例えば、図１６に
示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤
差拡散処理画素データＥＤを求める場合、先ず、かかる
画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ
(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素
Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、 画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ1 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ3 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ4 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ5 各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重
み付け加算する。次に、この加算結果に、変換画素デー
タＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応
した誤差データを加算し、この際得られた１ビット分の
キャリアウト信号ＣOを変換画素データＨＤP中の上位６
ビット分、すなわち画素Ｇ(j,k)に対応した表示データ
に加算したものを誤差拡散処理画素データＥＤとする。
回路３３０の動作について説明する。例えば、図１６に
示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤
差拡散処理画素データＥＤを求める場合、先ず、かかる
画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ
(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素
Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、 画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ1 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ3 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ4 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ5 各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重
み付け加算する。次に、この加算結果に、変換画素デー
タＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応
した誤差データを加算し、この際得られた１ビット分の
キャリアウト信号ＣOを変換画素データＨＤP中の上位６
ビット分、すなわち画素Ｇ(j,k)に対応した表示データ
に加算したものを誤差拡散処理画素データＥＤとする。
【００３８】誤差拡散処理回路３３０は、かかる構成に
より、変換画素データＨＤP中の上位６ビット分を表示
データ、残りの下位２ビット分を誤差データとして捉
え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、
Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算した
ものを、上記表示データに反映させるようにしている。
この動作により、原画素｛Ｇ(j,k)｝における下位２ビ
ット分の輝度が上記周辺画素により擬似的に表現され、
それ故に８ビットよりも少ないビット数、すなわち６ビ
ット分の表示データにて、上記８ビット分の画素データ
と同等の輝度階調表現が可能になるのである。
より、変換画素データＨＤP中の上位６ビット分を表示
データ、残りの下位２ビット分を誤差データとして捉
え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、
Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算した
ものを、上記表示データに反映させるようにしている。
この動作により、原画素｛Ｇ(j,k)｝における下位２ビ
ット分の輝度が上記周辺画素により擬似的に表現され、
それ故に８ビットよりも少ないビット数、すなわち６ビ
ット分の表示データにて、上記８ビット分の画素データ
と同等の輝度階調表現が可能になるのである。
【００３９】尚、この誤差拡散の係数値が各画素に対し
て一定に加算されていると、誤差拡散パターンによるノ
イズが視覚的に確認される場合があり画質を損なってし
まう。そこで、後述するディザ係数の場合と同様に４つ
の画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を
１フィールド毎に変更するようにしても良い。ディザ処
理回路３５０は、かかる誤差拡散処理回路３３０から供
給された誤差拡散処理画素データＥＤにディザ処理を施
すことにより、６ビットの誤差拡散処理画素データＥＤ
と同等な輝度階調レベルを維持しつつもビット数を更に
４ビットに減らした多階調化処理画素データＤSを生成
する。尚、かかるディザ処理では、隣接する複数個の画
素により１つの中間表示レベルを表現するものである。
例えば、８ビットの画素データの内の上位６ビットの画
素データを用いて８ビット相当の階調表示を行う場合、
左右、上下に互いに隣接する４つの画素を１組とし、こ
の１組の各画素に対応した画素データ各々に、互いに異
なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り
当てて加算する。かかるディザ処理によれば、４画素で
４つの異なる中間表示レベルの組み合わせが発生するこ
とになる。よって、例え画素データのビット数が６ビッ
トであっても、表現出来る輝度階調レベルは４倍、すな
わち、８ビット相当の中間調表示が可能となるのであ
る。
て一定に加算されていると、誤差拡散パターンによるノ
イズが視覚的に確認される場合があり画質を損なってし
まう。そこで、後述するディザ係数の場合と同様に４つ
の画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を
１フィールド毎に変更するようにしても良い。ディザ処
理回路３５０は、かかる誤差拡散処理回路３３０から供
給された誤差拡散処理画素データＥＤにディザ処理を施
すことにより、６ビットの誤差拡散処理画素データＥＤ
と同等な輝度階調レベルを維持しつつもビット数を更に
４ビットに減らした多階調化処理画素データＤSを生成
する。尚、かかるディザ処理では、隣接する複数個の画
素により１つの中間表示レベルを表現するものである。
例えば、８ビットの画素データの内の上位６ビットの画
素データを用いて８ビット相当の階調表示を行う場合、
左右、上下に互いに隣接する４つの画素を１組とし、こ
の１組の各画素に対応した画素データ各々に、互いに異
なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り
当てて加算する。かかるディザ処理によれば、４画素で
４つの異なる中間表示レベルの組み合わせが発生するこ
とになる。よって、例え画素データのビット数が６ビッ
トであっても、表現出来る輝度階調レベルは４倍、すな
わち、８ビット相当の中間調表示が可能となるのであ
る。
【００４０】しかしながら、ディザ係数ａ〜ｄなるディ
ザパターンが各画素に対して一定に加算されていると、
このディザパターンによるノイズが視覚的に確認される
場合があり画質を損なってしまう。そこで、ディザ処理
回路３５０においては、４つの画素各々に割り当てるべ
き上記ディザ係数ａ〜ｄを１フィールド毎に変更するよ
うにしている。
ザパターンが各画素に対して一定に加算されていると、
このディザパターンによるノイズが視覚的に確認される
場合があり画質を損なってしまう。そこで、ディザ処理
回路３５０においては、４つの画素各々に割り当てるべ
き上記ディザ係数ａ〜ｄを１フィールド毎に変更するよ
うにしている。
【００４１】図１７は、かかるディザ処理回路３５０の
内部構成を示す図である。図１７において、ディザ係数
発生回路３５２は、互いに隣接する４つの画素毎に４つ
のディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加
算器３５１に供給する。例えば、図１８に示されるよう
に、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、
第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,
k+1)なる４つの画素各々に対応した４つのディザ係数
ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回
路３５２は、これら４つの画素各々に割り当てるべき上
記ディザ係数ａ〜ｄを図１８に示されるように１フィー
ルド毎に変更して行く。
内部構成を示す図である。図１７において、ディザ係数
発生回路３５２は、互いに隣接する４つの画素毎に４つ
のディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加
算器３５１に供給する。例えば、図１８に示されるよう
に、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、
第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,
k+1)なる４つの画素各々に対応した４つのディザ係数
ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回
路３５２は、これら４つの画素各々に割り当てるべき上
記ディザ係数ａ〜ｄを図１８に示されるように１フィー
ルド毎に変更して行く。
【００４２】すなわち、最初の第１フィールドにおいて
は、 画素Ｇ(j,k) ：ディザ係数ａ 画素Ｇ(j,k+1) ：ディザ係数ｂ 画素Ｇ(j+1,k) ：ディザ係数ｃ 画素Ｇ(j+1,k+1)：ディザ係数ｄ 次の第２フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｂ 画素Ｇ(j,k+1) ：ディザ係数ａ 画素Ｇ(j+1,k) ：ディザ係数ｄ 画素Ｇ(j+1,k+1)：ディザ係数ｃ 次の第３フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｄ 画素Ｇ(j,k+1) ：ディザ係数ｃ 画素Ｇ(j+1,k) ：ディザ係数ｂ 画素Ｇ(j+1,k+1)：ディザ係数ａ そして、第４フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｃ 画素Ｇ(j,k+1) ：ディザ係数ｄ 画素Ｇ(j+1,k) ：ディザ係数ａ 画素Ｇ(j+1,k+1)：ディザ係数ｂ の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返
し発生し、これを加算器３５１に供給する。ディザ係数
発生回路３５２は、上述した如き第１フィールド〜第４
フィールドの動作を繰り返し実行する。すなわち、かか
る第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。加算器３５１は、上記誤差
拡散処理回路３３０から供給されてくる上記画素Ｇ(j,
k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k
+1)各々に対応した誤差拡散処理画素データＥＤ各々
に、上述の如く各フィールド毎に割り当てられたディザ
係数ａ〜ｄを夫々加算し、この際得られたディザ加算画
素データを上位ビット抽出回路３５３に供給する。
は、 画素Ｇ(j,k) ：ディザ係数ａ 画素Ｇ(j,k+1) ：ディザ係数ｂ 画素Ｇ(j+1,k) ：ディザ係数ｃ 画素Ｇ(j+1,k+1)：ディザ係数ｄ 次の第２フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｂ 画素Ｇ(j,k+1) ：ディザ係数ａ 画素Ｇ(j+1,k) ：ディザ係数ｄ 画素Ｇ(j+1,k+1)：ディザ係数ｃ 次の第３フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｄ 画素Ｇ(j,k+1) ：ディザ係数ｃ 画素Ｇ(j+1,k) ：ディザ係数ｂ 画素Ｇ(j+1,k+1)：ディザ係数ａ そして、第４フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｃ 画素Ｇ(j,k+1) ：ディザ係数ｄ 画素Ｇ(j+1,k) ：ディザ係数ａ 画素Ｇ(j+1,k+1)：ディザ係数ｂ の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返
し発生し、これを加算器３５１に供給する。ディザ係数
発生回路３５２は、上述した如き第１フィールド〜第４
フィールドの動作を繰り返し実行する。すなわち、かか
る第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。加算器３５１は、上記誤差
拡散処理回路３３０から供給されてくる上記画素Ｇ(j,
k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k
+1)各々に対応した誤差拡散処理画素データＥＤ各々
に、上述の如く各フィールド毎に割り当てられたディザ
係数ａ〜ｄを夫々加算し、この際得られたディザ加算画
素データを上位ビット抽出回路３５３に供給する。
【００４３】例えば、図１８に示される第１フィールド
においては、 画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋
ディザ係数ａ、 画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｂ、 画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｃ、 画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥ
Ｄ＋ディザ係数ｄ の各々をディザ加算画素データとして上位ビット抽出回
路３５３に順次供給して行くのである。上位ビット抽出
回路３５３は、かかるディザ加算画素データの上位４ビ
ット分までを抽出し、これを多階調化画素データＤSと
して出力する。
においては、 画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋
ディザ係数ａ、 画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｂ、 画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｃ、 画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥ
Ｄ＋ディザ係数ｄ の各々をディザ加算画素データとして上位ビット抽出回
路３５３に順次供給して行くのである。上位ビット抽出
回路３５３は、かかるディザ加算画素データの上位４ビ
ット分までを抽出し、これを多階調化画素データＤSと
して出力する。
【００４４】このように、図１７に示されるディザ処理
回路３５０は、４つの画素各々に対応させて割り当てる
べき上記ディザ係数ａ〜ｄを１フィールド毎に変更して
行くことにより、ディザパターンによる視覚的ノイズを
低減させつつも視覚的に多階調化した４ビット(０〜７)
の多階調化画素データＤSを求め、これを第２データ変
換回路３４に供給するのである。
回路３５０は、４つの画素各々に対応させて割り当てる
べき上記ディザ係数ａ〜ｄを１フィールド毎に変更して
行くことにより、ディザパターンによる視覚的ノイズを
低減させつつも視覚的に多階調化した４ビット(０〜７)
の多階調化画素データＤSを求め、これを第２データ変
換回路３４に供給するのである。
【００４５】第２データ変換回路３４は、かかる多階調
化画素データＤSを図１９に示されるが如き変換テーブ
ルに従って図４のサブフィールドＳＦ１〜ＳＦ８各々に
対応した第１〜第８ビットからなる変換画素データ(表
示画素データ)ＨＤに変換する。尚、図１９において、
変換画素データＨＤにおける第１〜第８ビットの内の論
理レベル"１"のビットは、そのビットに対応したサブフ
ィールドＳＦでの画素データ書込行程Ｗｃにおいて選択
消去放電を実施させることを示すものである(黒丸にて
示す)。
化画素データＤSを図１９に示されるが如き変換テーブ
ルに従って図４のサブフィールドＳＦ１〜ＳＦ８各々に
対応した第１〜第８ビットからなる変換画素データ(表
示画素データ)ＨＤに変換する。尚、図１９において、
変換画素データＨＤにおける第１〜第８ビットの内の論
理レベル"１"のビットは、そのビットに対応したサブフ
ィールドＳＦでの画素データ書込行程Ｗｃにおいて選択
消去放電を実施させることを示すものである(黒丸にて
示す)。
【００４６】かかる変換画素データＨＤは、図２に示さ
れるように、メモリ４を介してアドレスドライバ６に供
給される。この際、変換画素データＨＤの形態は、図１
９に示されるが如き９パターンの内のいずれか１つとな
る。アドレスドライバ６は、上記変換画素データＨＤ中
の第１〜第８ビット各々をサブフィールドＳＦ１〜８各
々に割り当て、そのビット論理が論理レベル"１"である
場合に限り、該当するサブフィールドでの画素データ書
込行程Ｗｃにおいて高電圧の画素データパルスを発生
し、これをＰＤＰ１０の列電極Ｄに印加する。これによ
り、上記選択消去放電が生起されるのである。よって、
各放電セルは、図１９の黒丸に示されるサブフィールド
において上記選択消去放電が為されるまでの間、発光セ
ルとなり、その間に存在する連続したサブフィールド各
々での維持発光行程Ｉｃにおいて、図４に示されるが如
き発光期間比にて発光を行う。
れるように、メモリ４を介してアドレスドライバ６に供
給される。この際、変換画素データＨＤの形態は、図１
９に示されるが如き９パターンの内のいずれか１つとな
る。アドレスドライバ６は、上記変換画素データＨＤ中
の第１〜第８ビット各々をサブフィールドＳＦ１〜８各
々に割り当て、そのビット論理が論理レベル"１"である
場合に限り、該当するサブフィールドでの画素データ書
込行程Ｗｃにおいて高電圧の画素データパルスを発生
し、これをＰＤＰ１０の列電極Ｄに印加する。これによ
り、上記選択消去放電が生起されるのである。よって、
各放電セルは、図１９の黒丸に示されるサブフィールド
において上記選択消去放電が為されるまでの間、発光セ
ルとなり、その間に存在する連続したサブフィールド各
々での維持発光行程Ｉｃにおいて、図４に示されるが如
き発光期間比にて発光を行う。
【００４７】これにより、偶数フィールド(フレーム)表
示期間中は、図１９の発光輝度(Ａ)に示されるように、 ｛0：3：14：34：64：104：155：218：255｝ なる９階調の発光駆動が為され、奇数フィールド(フレ
ーム)表示期間中は、図１９の発光輝度(Ｂ)に示される
ように、 ｛0：1：7：23：47：82：128：185：255｝ なる９階調の発光駆動が為されるのである。
示期間中は、図１９の発光輝度(Ａ)に示されるように、 ｛0：3：14：34：64：104：155：218：255｝ なる９階調の発光駆動が為され、奇数フィールド(フレ
ーム)表示期間中は、図１９の発光輝度(Ｂ)に示される
ように、 ｛0：1：7：23：47：82：128：185：255｝ なる９階調の発光駆動が為されるのである。
【００４８】上述の２種類の９階調の発光輝度（表示輝
度レベル）と入力画素データＤとの関係を図示すると図
２０のようになる。図２０において、−■−は駆動モー
ド（Ａ）、−◆−は駆動モード（Ｂ）の場合各々での入
力画素データＤと表示輝度レベルの関係を示す。この図
から、１フィールド（フレーム）毎に駆動パターン、す
なわち、各サブフィールドの維持発光行程Ｉcにおける
発光回数（維持パルスの数）を変更することにより、一
方の駆動モードで表現される階調レベルの間に他方の駆
動モードで表現される階調レベルが入るように設定され
ることがわかる。従って、時間方向の積分効果により、
視覚上における表示階調数は９階調よりも増加し、階調
表現力が向上する。
度レベル）と入力画素データＤとの関係を図示すると図
２０のようになる。図２０において、−■−は駆動モー
ド（Ａ）、−◆−は駆動モード（Ｂ）の場合各々での入
力画素データＤと表示輝度レベルの関係を示す。この図
から、１フィールド（フレーム）毎に駆動パターン、す
なわち、各サブフィールドの維持発光行程Ｉcにおける
発光回数（維持パルスの数）を変更することにより、一
方の駆動モードで表現される階調レベルの間に他方の駆
動モードで表現される階調レベルが入るように設定され
ることがわかる。従って、時間方向の積分効果により、
視覚上における表示階調数は９階調よりも増加し、階調
表現力が向上する。
【００４９】また、隣り合う階調レベルの間の値、例え
ば、駆動モード（Ａ）における発光輝度”３”と発光輝
度”１４”の間の値（入力画素データＤの下位４ビット
分に相当するレベル）は、上述の誤差拡散処理、ディザ
処理等の多階調化処理により表現される。尚、誤差拡散
処理、ディザ処理等の多階調化処理を行う場合、元の表
示階調数が少ないと、多階調化処理のパターンが目立
ち、Ｓ／Ｎ感が劣化するが、上述のように発光駆動パタ
ーンを１フィールド（フレーム）毎に変更することによ
り、視覚上における表示階調数が増加するため多階調化
処理のパターンが目立ちにくくなり、Ｓ／Ｎ感が向上す
る。
ば、駆動モード（Ａ）における発光輝度”３”と発光輝
度”１４”の間の値（入力画素データＤの下位４ビット
分に相当するレベル）は、上述の誤差拡散処理、ディザ
処理等の多階調化処理により表現される。尚、誤差拡散
処理、ディザ処理等の多階調化処理を行う場合、元の表
示階調数が少ないと、多階調化処理のパターンが目立
ち、Ｓ／Ｎ感が劣化するが、上述のように発光駆動パタ
ーンを１フィールド（フレーム）毎に変更することによ
り、視覚上における表示階調数が増加するため多階調化
処理のパターンが目立ちにくくなり、Ｓ／Ｎ感が向上す
る。
【００５０】また、図２０から、各サブフィールドの維
持発光行程Ｉcにおける発光回数比を逆ガンマ比率に設
定することにより、入力画素データＤが逆ガンマ補正さ
れることがわかる。以上のように、駆動モード（Ａ）及
び駆動モード（Ｂ）の階調数は、上述した如く９階調で
あるものの、上述の如き１フィールド（フレーム）毎に
発光駆動パターンを変更する手法と多階調化処理との組
合せにより、視覚上における階調表現は、２５６階調相
当になる。
持発光行程Ｉcにおける発光回数比を逆ガンマ比率に設
定することにより、入力画素データＤが逆ガンマ補正さ
れることがわかる。以上のように、駆動モード（Ａ）及
び駆動モード（Ｂ）の階調数は、上述した如く９階調で
あるものの、上述の如き１フィールド（フレーム）毎に
発光駆動パターンを変更する手法と多階調化処理との組
合せにより、視覚上における階調表現は、２５６階調相
当になる。
【００５１】この際、図１９に示されるように、１フィ
ールド期間内において放電セルが発光セルから非発光セ
ルへと推移する回数は必ず１回以下となるようにしてい
る。よって、画像表示に関与していないにも拘わらず強
い発光を伴う上記一斉リセット動作を図４に示されるよ
うに１フィールド期間内において１回だけ実施しておけ
ば良いので、コントラストの低下、及び消費電力を抑え
ることが出来る。
ールド期間内において放電セルが発光セルから非発光セ
ルへと推移する回数は必ず１回以下となるようにしてい
る。よって、画像表示に関与していないにも拘わらず強
い発光を伴う上記一斉リセット動作を図４に示されるよ
うに１フィールド期間内において１回だけ実施しておけ
ば良いので、コントラストの低下、及び消費電力を抑え
ることが出来る。
【００５２】更に、図１９に示されるように、１フィー
ルド期間内において、発光状態にある期間(白丸にて示
す)と、非発光状態にある期間とが互いに反転する発光
パターンは存在しないので、偽輪郭を防止することが出
来る。尚、上記実施例においては、画素データの書込方
法として、１フィールドの先頭において予め各放電セル
に壁電荷を形成させて全放電セルを発光セルに設定して
おき、画素データに応じて選択的にその壁電荷を消去す
ることにより画素データの書込を為す、いわゆる選択消
去アドレス法を採用した場合について述べた。
ルド期間内において、発光状態にある期間(白丸にて示
す)と、非発光状態にある期間とが互いに反転する発光
パターンは存在しないので、偽輪郭を防止することが出
来る。尚、上記実施例においては、画素データの書込方
法として、１フィールドの先頭において予め各放電セル
に壁電荷を形成させて全放電セルを発光セルに設定して
おき、画素データに応じて選択的にその壁電荷を消去す
ることにより画素データの書込を為す、いわゆる選択消
去アドレス法を採用した場合について述べた。
【００５３】しかしながら、本発明は、画素データの書
込方法として、画素データに応じて選択的に壁電荷を形
成するようにした、いわゆる選択書込アドレス法を採用
した場合についても同様に適用可能である。図２１は、
この選択書込アドレス法を採用した場合における発光駆
動フォーマットを示す図である。
込方法として、画素データに応じて選択的に壁電荷を形
成するようにした、いわゆる選択書込アドレス法を採用
した場合についても同様に適用可能である。図２１は、
この選択書込アドレス法を採用した場合における発光駆
動フォーマットを示す図である。
【００５４】又、図２２は、かかる図２１に示される発
光駆動フォーマットに基づいてＰＤＰ１０の列電極Ｄ1
〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加される各種
駆動パルスの印加タイミングを示す図である。更に、図
２３は、かかる選択書込アドレス法を採用した場合に第
２データ変換回路３４において用いられる変換テーブ
ル、及び１フィールド期間内で実施される発光駆動の全
パターンを示す図である。
光駆動フォーマットに基づいてＰＤＰ１０の列電極Ｄ1
〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加される各種
駆動パルスの印加タイミングを示す図である。更に、図
２３は、かかる選択書込アドレス法を採用した場合に第
２データ変換回路３４において用いられる変換テーブ
ル、及び１フィールド期間内で実施される発光駆動の全
パターンを示す図である。
【００５５】図２２に示されるように、上記選択書込ア
ドレス法を採用した場合には、先ず、先頭のサブフィー
ルドＳＦ８での一斉リセット行程Ｒｃにおいて、第１サ
スティンドライバ７及び第２サスティンドライバ８は、
ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰ
x及びＲＰYを同時に印加する。これにより、ＰＤＰ１０
中の全ての放電セルをリセット放電せしめ、各放電セル
内に強制的に壁電荷を形成させる（Ｒ1）。その直後
に、第１サスティンドライバ７は、消去パルスＥＰをＰ
ＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加することによ
り、全放電セル内に形成された上記壁電荷を消去させる
（Ｒ2）。すなわち、図２２に示される一斉リセット行
程Ｒｃの実行によれば、ＰＤＰ１０における全ての放電
セルは非発光セルの状態に初期化されるのである。
ドレス法を採用した場合には、先ず、先頭のサブフィー
ルドＳＦ８での一斉リセット行程Ｒｃにおいて、第１サ
スティンドライバ７及び第２サスティンドライバ８は、
ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰ
x及びＲＰYを同時に印加する。これにより、ＰＤＰ１０
中の全ての放電セルをリセット放電せしめ、各放電セル
内に強制的に壁電荷を形成させる（Ｒ1）。その直後
に、第１サスティンドライバ７は、消去パルスＥＰをＰ
ＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加することによ
り、全放電セル内に形成された上記壁電荷を消去させる
（Ｒ2）。すなわち、図２２に示される一斉リセット行
程Ｒｃの実行によれば、ＰＤＰ１０における全ての放電
セルは非発光セルの状態に初期化されるのである。
【００５６】画素データ書込行程Ｗｃでは、走査パルス
ＳＰが印加された"行"と、高電圧の画素データパルスが
印加された"列"との交差部の放電セルにのみ放電(選択
書込放電)が生じ、その放電セル内に選択的に壁電荷が
形成される。かかる選択書込放電により、上記一斉リセ
ット行程Ｒｃにて非発光セルの状態に初期化された放電
セルは、発光セルに推移する。尚、上記高電圧の画素デ
ータパルスが印加されなかった"列"に形成されている放
電セルには放電が生起されず、上記一斉リセット行程Ｒ
ｃにて初期化された状態、つまり非発光セルの状態を維
持する。
ＳＰが印加された"行"と、高電圧の画素データパルスが
印加された"列"との交差部の放電セルにのみ放電(選択
書込放電)が生じ、その放電セル内に選択的に壁電荷が
形成される。かかる選択書込放電により、上記一斉リセ
ット行程Ｒｃにて非発光セルの状態に初期化された放電
セルは、発光セルに推移する。尚、上記高電圧の画素デ
ータパルスが印加されなかった"列"に形成されている放
電セルには放電が生起されず、上記一斉リセット行程Ｒ
ｃにて初期化された状態、つまり非発光セルの状態を維
持する。
【００５７】すなわち、画素データ書込行程Ｗｃの実行
により、後述する維持発光行程において発光状態が維持
される発光セルと、消灯状態のままの非発光セルとが、
画素データに応じて択一的に設定され、いわゆる各放電
セルに対する画素データの書き込みが為されるのであ
る。ここで、かかる選択書込アドレス法による発光駆動
を実施する場合には、図２３に示されるように、変換画
素データＨＤにおける論理レベル"１"のビットに対応し
たサブフィールドＳＦにおいてのみ選択書込放電が実施
される（黒丸にて示す）。この際、先頭のサブフィール
ドＳＦ８からこの選択書込放電が実施されるまでの間に
存在するサブフィールドでは非発光状態が維持され、こ
の選択書込放電が実施されたサブフィールドＳＦ(黒丸
にて示す)及びそれ以降に存在するサブフィールドＳＦ
(白丸にて示す)において発光状態が維持される。
により、後述する維持発光行程において発光状態が維持
される発光セルと、消灯状態のままの非発光セルとが、
画素データに応じて択一的に設定され、いわゆる各放電
セルに対する画素データの書き込みが為されるのであ
る。ここで、かかる選択書込アドレス法による発光駆動
を実施する場合には、図２３に示されるように、変換画
素データＨＤにおける論理レベル"１"のビットに対応し
たサブフィールドＳＦにおいてのみ選択書込放電が実施
される（黒丸にて示す）。この際、先頭のサブフィール
ドＳＦ８からこの選択書込放電が実施されるまでの間に
存在するサブフィールドでは非発光状態が維持され、こ
の選択書込放電が実施されたサブフィールドＳＦ(黒丸
にて示す)及びそれ以降に存在するサブフィールドＳＦ
(白丸にて示す)において発光状態が維持される。
【００５８】以上の如く、図３〜図２３に示される駆動
方法では、１フィールド期間内における先頭のサブフィ
ールドにおいてのみで全ての放電セルを発光セル又は非
発光セルのいずれか一方の状態に初期化し、いずれか１
のサブフィールドにおいてのみで、画素データに応じて
各放電セルを非発光セル又は発光セルに設定する画素デ
ータ書込を行う。かかる駆動方法により、選択消去アド
レス法の場合には、表示すべき輝度の増加につれて１フ
ィールドの先頭のサブフィールドから順に発光状態とな
り、一方、選択書込アドレス法の場合には、表示すべき
輝度の増加につれて１フィールドの最後尾のサブフィー
ルドから順に発光状態となる。この際、本発明において
は、各サブフィールドでの発光期間(回数)が互いに異な
る例えば図４に示される駆動モード(Ａ)及び駆動モード
(Ｂ)に示されるが如き２系統の発光駆動を、１フィール
ド(フレーム)毎に交互に実施することにより、視覚上で
の輝度階調数を増加させているのである。
方法では、１フィールド期間内における先頭のサブフィ
ールドにおいてのみで全ての放電セルを発光セル又は非
発光セルのいずれか一方の状態に初期化し、いずれか１
のサブフィールドにおいてのみで、画素データに応じて
各放電セルを非発光セル又は発光セルに設定する画素デ
ータ書込を行う。かかる駆動方法により、選択消去アド
レス法の場合には、表示すべき輝度の増加につれて１フ
ィールドの先頭のサブフィールドから順に発光状態とな
り、一方、選択書込アドレス法の場合には、表示すべき
輝度の増加につれて１フィールドの最後尾のサブフィー
ルドから順に発光状態となる。この際、本発明において
は、各サブフィールドでの発光期間(回数)が互いに異な
る例えば図４に示される駆動モード(Ａ)及び駆動モード
(Ｂ)に示されるが如き２系統の発光駆動を、１フィール
ド(フレーム)毎に交互に実施することにより、視覚上で
の輝度階調数を増加させているのである。
【００５９】図２４は、上述の図３〜図２３に示される
駆動方法の具体的な動作を示す図である。例えば、入力
画素データが”１７８”の場合、表示輝度は逆ガンマ補
正により”１１６”程度となる。すなわち、第１フィー
ルド（奇数フィールド）では、図４（Ｂ）の駆動モード
（Ｂ）、図１１の変換特性が選択され、多階調化処理に
より、例えば、画素Ｇ（ｊ，ｋ）が５個のサブフィール
ドＳＦ１〜ＳＦ５が発光状態である表示輝度”８２”、
画素Ｇ（ｊ，ｋ＋１）が６個のサブフィールドＳＦ１〜
ＳＦ６が発光状態である表示輝度”１２８”、画素Ｇ
（ｊ＋１，ｋ）が６個のサブフィールドＳＦ１〜ＳＦ６
が発光状態である表示輝度”１２８”、画素Ｇ（ｊ＋
１，ｋ＋１）が６個のサブフィールドＳＦ１〜ＳＦ６が
発光状態である表示輝度”１２８”となり、上下、左右
に隣合う４つの画素の平均輝度により、表示輝度”１１
６”が表現される。
駆動方法の具体的な動作を示す図である。例えば、入力
画素データが”１７８”の場合、表示輝度は逆ガンマ補
正により”１１６”程度となる。すなわち、第１フィー
ルド（奇数フィールド）では、図４（Ｂ）の駆動モード
（Ｂ）、図１１の変換特性が選択され、多階調化処理に
より、例えば、画素Ｇ（ｊ，ｋ）が５個のサブフィール
ドＳＦ１〜ＳＦ５が発光状態である表示輝度”８２”、
画素Ｇ（ｊ，ｋ＋１）が６個のサブフィールドＳＦ１〜
ＳＦ６が発光状態である表示輝度”１２８”、画素Ｇ
（ｊ＋１，ｋ）が６個のサブフィールドＳＦ１〜ＳＦ６
が発光状態である表示輝度”１２８”、画素Ｇ（ｊ＋
１，ｋ＋１）が６個のサブフィールドＳＦ１〜ＳＦ６が
発光状態である表示輝度”１２８”となり、上下、左右
に隣合う４つの画素の平均輝度により、表示輝度”１１
６”が表現される。
【００６０】次に、第２フィールド（偶数フィールド）
では、図４（Ａ）の駆動モード（Ａ）、図１２の変換特
性が選択され、多階調処理により、例えば、画素Ｇ
（ｊ，ｋ）が６個のサブフィールドＳＦ１〜ＳＦ６が発
光状態である表示輝度”１５５”、画素Ｇ（ｊ，ｋ＋
１）が５個のサブフィールドＳＦ１〜ＳＦ５が発光状態
である表示輝度”１０４”、画素Ｇ（ｊ＋１，ｋ）が５
個のサブフィールドＳＦ１〜ＳＦ５が発光状態である表
示輝度”１０４”、画素Ｇ（ｊ＋１，ｋ＋１）が５個の
サブフィールドＳＦ１〜ＳＦ５が発光状態である表示輝
度”１０４”、となり、上下、左右に隣合う４つの画素
の平均輝度により、表示輝度”１１６”が表現される。
では、図４（Ａ）の駆動モード（Ａ）、図１２の変換特
性が選択され、多階調処理により、例えば、画素Ｇ
（ｊ，ｋ）が６個のサブフィールドＳＦ１〜ＳＦ６が発
光状態である表示輝度”１５５”、画素Ｇ（ｊ，ｋ＋
１）が５個のサブフィールドＳＦ１〜ＳＦ５が発光状態
である表示輝度”１０４”、画素Ｇ（ｊ＋１，ｋ）が５
個のサブフィールドＳＦ１〜ＳＦ５が発光状態である表
示輝度”１０４”、画素Ｇ（ｊ＋１，ｋ＋１）が５個の
サブフィールドＳＦ１〜ＳＦ５が発光状態である表示輝
度”１０４”、となり、上下、左右に隣合う４つの画素
の平均輝度により、表示輝度”１１６”が表現される。
【００６１】そして、奇数フィールドである、第１、第
３、第５、第７フィールドでは、図４（Ｂ）の駆動モー
ド（Ｂ）、図１１の変換特性が選択されると共に、４つ
の画素に各々に割り当てられる誤差拡散又はディザの係
数値を各フィールドで変更することにより、各画素の表
示輝度が図２４に示されるように変化する。同様に、偶
数フィールドである第２、第４、第６、第８フィールド
では、図４（Ａ）の駆動モード（Ａ）、図１２の変換特
性が選択されると共に、４つの画素各々に割り当てられ
る誤差拡散又はディザの係数値を各フィールドで変更す
ることにより、各画素の表示輝度が図２４に示されるよ
うに変化する。
３、第５、第７フィールドでは、図４（Ｂ）の駆動モー
ド（Ｂ）、図１１の変換特性が選択されると共に、４つ
の画素に各々に割り当てられる誤差拡散又はディザの係
数値を各フィールドで変更することにより、各画素の表
示輝度が図２４に示されるように変化する。同様に、偶
数フィールドである第２、第４、第６、第８フィールド
では、図４（Ａ）の駆動モード（Ａ）、図１２の変換特
性が選択されると共に、４つの画素各々に割り当てられ
る誤差拡散又はディザの係数値を各フィールドで変更す
ることにより、各画素の表示輝度が図２４に示されるよ
うに変化する。
【００６２】以上のような１フィールド（フレーム）毎
に発光駆動パターンを変更する手法と多階調化処理との
組合せにより、視覚上における階調表現能力の向上と表
示品質の向上が図られる。しかしながら、上述の如く互
いに発光期間の異なる２種類の発光駆動をフィールド
(フレーム)毎に交互に実施すると、１フィールド期間内
での発光の重心位置が互いにずれている為、フリッカが
生じる場合がある。
に発光駆動パターンを変更する手法と多階調化処理との
組合せにより、視覚上における階調表現能力の向上と表
示品質の向上が図られる。しかしながら、上述の如く互
いに発光期間の異なる２種類の発光駆動をフィールド
(フレーム)毎に交互に実施すると、１フィールド期間内
での発光の重心位置が互いにずれている為、フリッカが
生じる場合がある。
【００６３】これは、図４に示されるように駆動モード
（Ａ）と駆動モード（Ｂ）の各サブフィールドの維持発
光行程における発光期間（発光回数）が異なる値に設定
されていることに起因し、図４に示される駆動モード
（Ａ）と駆動モード（Ｂ）の場合には、同一入力画素デ
ータＤに対し、常に、駆動モード（Ｂ）による発光の重
心位置の方が駆動モード（Ａ）の場合よりも後側にな
る。
（Ａ）と駆動モード（Ｂ）の各サブフィールドの維持発
光行程における発光期間（発光回数）が異なる値に設定
されていることに起因し、図４に示される駆動モード
（Ａ）と駆動モード（Ｂ）の場合には、同一入力画素デ
ータＤに対し、常に、駆動モード（Ｂ）による発光の重
心位置の方が駆動モード（Ａ）の場合よりも後側にな
る。
【００６４】ここで、発光の重心位置は、１フィールド
期間内で発光状態となるサブフィールドの画素データ書
込行程の長さ、維持発光行程の長さ及び発光期間の重み
に基づいて決定される。図２５は、図２４の偶数フィー
ルドと奇数フィールドにおける発光の重心位置のずれを
模式的に示す図である。
期間内で発光状態となるサブフィールドの画素データ書
込行程の長さ、維持発光行程の長さ及び発光期間の重み
に基づいて決定される。図２５は、図２４の偶数フィー
ルドと奇数フィールドにおける発光の重心位置のずれを
模式的に示す図である。
【００６５】例えば、図２４の偶数フィールド（駆動モ
ード（Ａ））では、図２５の（Ａ）に示すように、複数
画素の輝度が平均化されて視覚上、駆動モード（Ａ）に
おけるサブフィールドＳＦ１〜ＳＦ５の維持発光行程の
全期間とサブフィールドＳＦ６の維持発光行程の略１／
４の期間が発光状態となり、発光の重心位置がＴ1とな
る。
ード（Ａ））では、図２５の（Ａ）に示すように、複数
画素の輝度が平均化されて視覚上、駆動モード（Ａ）に
おけるサブフィールドＳＦ１〜ＳＦ５の維持発光行程の
全期間とサブフィールドＳＦ６の維持発光行程の略１／
４の期間が発光状態となり、発光の重心位置がＴ1とな
る。
【００６６】また、図２４の奇数フィールド（駆動モー
ド（Ｂ））では、図２５の（Ｂ）に示すように、複数画
素の輝度が平均化されて視覚上、駆動モード（Ｂ）にお
けるサブフィールドＳＦ１〜ＳＦ５の維持発光行程の全
期間とサブフィールドＳＦ６の維持発光行程の略３／４
の期間が発光状態となり、発光の重心位置がＴ2とな
る。
ド（Ｂ））では、図２５の（Ｂ）に示すように、複数画
素の輝度が平均化されて視覚上、駆動モード（Ｂ）にお
けるサブフィールドＳＦ１〜ＳＦ５の維持発光行程の全
期間とサブフィールドＳＦ６の維持発光行程の略３／４
の期間が発光状態となり、発光の重心位置がＴ2とな
る。
【００６７】このように、駆動モード（Ａ）の偶数フィ
ールドと駆動モード（Ｂ）の奇数フィールド共に平均表
示輝度は略同じであるが、発光の重心位置のズレにより
フリッカが発生する。図２６及び図２７各々は、このよ
うなフリッカを防止すべく為された発光駆動フォーマッ
トの一例を示す図である。
ールドと駆動モード（Ｂ）の奇数フィールド共に平均表
示輝度は略同じであるが、発光の重心位置のズレにより
フリッカが発生する。図２６及び図２７各々は、このよ
うなフリッカを防止すべく為された発光駆動フォーマッ
トの一例を示す図である。
【００６８】先ず、図２６に示される発光駆動フォーマ
ットでは、駆動モード(Ａ)に示されている発光駆動の開
始タイミングを、駆動モード(Ｂ)に示されている発光駆
動の開始タイミングよりも所定期間ΔＴだけ遅らせるよ
うにしたものである。これにより、両者の発光重心位置
Ｔ1及びＴ2間のズレを少なくして、フリッカを低減させ
るのである。
ットでは、駆動モード(Ａ)に示されている発光駆動の開
始タイミングを、駆動モード(Ｂ)に示されている発光駆
動の開始タイミングよりも所定期間ΔＴだけ遅らせるよ
うにしたものである。これにより、両者の発光重心位置
Ｔ1及びＴ2間のズレを少なくして、フリッカを低減させ
るのである。
【００６９】ここで、フリッカは、表示輝度レベルが高
い程目立つため、上述の所定期間ΔＴは、最大表示輝度
レベル”２５５”で駆動モード（Ａ）における発光の重
心位置Ｔ1と駆動モード（Ｂ）における発光の重心位置
Ｔ2とが一致するように一定の値に設定されている。
尚、駆動モード（Ａ）における発光の重心位置Ｔ1と駆
動モード（Ｂ）における発光の重心位置Ｔ2とのズレ量
は、表示輝度レベルに応じて変化し、最大表示輝度レベ
ルでズレ量は最大となり、表示輝度レベルが小さくなる
に従ってズレ量が小さくなる。この表示輝度レベルによ
るズレ量の変化は小さく、また、フリッカは表示輝度レ
ベルが低いと目立ちにくいため、上述の所定期間ΔＴを
上述のように一定の値に設定してもフリッカの抑制の効
果は十分ある。しかしながら、さらにフリッカを抑制す
るために発光の重心位置が常に一致するように、表示輝
度レベルに応じて上述の所定期間ΔＴを変化させても良
い。
い程目立つため、上述の所定期間ΔＴは、最大表示輝度
レベル”２５５”で駆動モード（Ａ）における発光の重
心位置Ｔ1と駆動モード（Ｂ）における発光の重心位置
Ｔ2とが一致するように一定の値に設定されている。
尚、駆動モード（Ａ）における発光の重心位置Ｔ1と駆
動モード（Ｂ）における発光の重心位置Ｔ2とのズレ量
は、表示輝度レベルに応じて変化し、最大表示輝度レベ
ルでズレ量は最大となり、表示輝度レベルが小さくなる
に従ってズレ量が小さくなる。この表示輝度レベルによ
るズレ量の変化は小さく、また、フリッカは表示輝度レ
ベルが低いと目立ちにくいため、上述の所定期間ΔＴを
上述のように一定の値に設定してもフリッカの抑制の効
果は十分ある。しかしながら、さらにフリッカを抑制す
るために発光の重心位置が常に一致するように、表示輝
度レベルに応じて上述の所定期間ΔＴを変化させても良
い。
【００７０】一方、図２７に示される発光駆動フォーマ
ットでは、駆動モード(Ａ)のサブフィールドＳＦ１〜Ｓ
Ｆ４各々の画素データ書込行程Ｗｃの実行期間Ｔａを、
駆動モード(Ｂ)の画素データ書込行程Ｗｃの実行期間Ｔ
ｂに比して長くすることにより、発光重心位置Ｔ1及び
Ｔ2間のズレを少なくして、フリッカを低減させてい
る。例えば、駆動モード(Ａ)のサブフィールドＳＦ１〜
ＳＦ４各々の画素データ書込行程ＷｃにおいてＰＤＰ１
０の行電極に印加する走査パルスＳＰのパルス幅を広げ
ることにより、実行期間Ｔａを実行期間Ｔｂよりも長く
するのである。
ットでは、駆動モード(Ａ)のサブフィールドＳＦ１〜Ｓ
Ｆ４各々の画素データ書込行程Ｗｃの実行期間Ｔａを、
駆動モード(Ｂ)の画素データ書込行程Ｗｃの実行期間Ｔ
ｂに比して長くすることにより、発光重心位置Ｔ1及び
Ｔ2間のズレを少なくして、フリッカを低減させてい
る。例えば、駆動モード(Ａ)のサブフィールドＳＦ１〜
ＳＦ４各々の画素データ書込行程ＷｃにおいてＰＤＰ１
０の行電極に印加する走査パルスＳＰのパルス幅を広げ
ることにより、実行期間Ｔａを実行期間Ｔｂよりも長く
するのである。
【００７１】尚、上記実施例においては、上記駆動モー
ド(Ａ)及び駆動モード(Ｂ)に示されるが如き、互いに各
サブフィールドでの発光期間が異なる２種類の発光駆動
を１フィールド(フレーム)毎に交互に切り換えるように
しているが、ＰＤＰ１０の１行毎に切り換えて実施する
ようにしても良い。図２８は、かかる点に鑑みて為され
た発光駆動フォーマットの一例を示す図である。
ド(Ａ)及び駆動モード(Ｂ)に示されるが如き、互いに各
サブフィールドでの発光期間が異なる２種類の発光駆動
を１フィールド(フレーム)毎に交互に切り換えるように
しているが、ＰＤＰ１０の１行毎に切り換えて実施する
ようにしても良い。図２８は、かかる点に鑑みて為され
た発光駆動フォーマットの一例を示す図である。
【００７２】図２８において、画素データ書込行程ＷAC
では、ＰＤＰ１０の全ての行に対して選択消去放電が実
施される。一方、画素データ書込行程Ｗ1Cでは、ＰＤＰ
１０の偶数行に対してのみ選択消去放電が実施され、画
素データ書込行程Ｗ2Cでは、奇数行に対してのみ選択消
去放電が実施される。すなわち、ＰＤＰ１０の第１〜第
ｎ行各々に形成されている放電セルの内の偶数行の放電
セルでは、図２８の駆動モード(Ａ)に基づき、 ＳＦ１：１ ＳＦ２：６ ＳＦ３：１６ ＳＦ４：２４ ＳＦ５：３５ ＳＦ６：４６ ＳＦ７：５７ ＳＦ８：７０ なる発光期間比にて各サブフィールドでの発光駆動が実
施され、奇数行の放電セルでは、図２８の駆動モード
(Ｂ)に基づき、 ＳＦ１：３ ＳＦ２：１１ ＳＦ３：２０ ＳＦ４：３０ ＳＦ５：４０ ＳＦ６：５１ ＳＦ７：６３ ＳＦ８：３７ なる発光期間比にて各サブフィールドでの発光駆動が実
施されるのである。
では、ＰＤＰ１０の全ての行に対して選択消去放電が実
施される。一方、画素データ書込行程Ｗ1Cでは、ＰＤＰ
１０の偶数行に対してのみ選択消去放電が実施され、画
素データ書込行程Ｗ2Cでは、奇数行に対してのみ選択消
去放電が実施される。すなわち、ＰＤＰ１０の第１〜第
ｎ行各々に形成されている放電セルの内の偶数行の放電
セルでは、図２８の駆動モード(Ａ)に基づき、 ＳＦ１：１ ＳＦ２：６ ＳＦ３：１６ ＳＦ４：２４ ＳＦ５：３５ ＳＦ６：４６ ＳＦ７：５７ ＳＦ８：７０ なる発光期間比にて各サブフィールドでの発光駆動が実
施され、奇数行の放電セルでは、図２８の駆動モード
(Ｂ)に基づき、 ＳＦ１：３ ＳＦ２：１１ ＳＦ３：２０ ＳＦ４：３０ ＳＦ５：４０ ＳＦ６：５１ ＳＦ７：６３ ＳＦ８：３７ なる発光期間比にて各サブフィールドでの発光駆動が実
施されるのである。
【００７３】更に、これら図２８の駆動モード(Ａ)及び
(Ｂ)に示されるが如き、各サブフィールドでの発光期間
が互いに異なる２種類の発光駆動を、１フィールド(フ
レーム)毎、かつＰＤＰ１０の１行毎に交互に切り換え
て実施するようにしても良い。この際、図２８に示され
る画素データ書込行程Ｗ1Cでは、奇数フレームの表示期
間中はＰＤＰ１０の偶数行の放電セルに対してのみ選択
消去放電を実施し、偶数フレームの表示期間中は奇数行
の放電セルに対してのみ選択消去放電を実施する。一
方、画素データ書込行程Ｗ2Cでは、奇数フレームの表示
期間中はＰＤＰ１０の奇数行の放電セルに対してのみ選
択消去放電を実施し、偶数フレームの表示期間中は偶数
行の放電セルに対してのみ選択消去放電を実施する。
(Ｂ)に示されるが如き、各サブフィールドでの発光期間
が互いに異なる２種類の発光駆動を、１フィールド(フ
レーム)毎、かつＰＤＰ１０の１行毎に交互に切り換え
て実施するようにしても良い。この際、図２８に示され
る画素データ書込行程Ｗ1Cでは、奇数フレームの表示期
間中はＰＤＰ１０の偶数行の放電セルに対してのみ選択
消去放電を実施し、偶数フレームの表示期間中は奇数行
の放電セルに対してのみ選択消去放電を実施する。一
方、画素データ書込行程Ｗ2Cでは、奇数フレームの表示
期間中はＰＤＰ１０の奇数行の放電セルに対してのみ選
択消去放電を実施し、偶数フレームの表示期間中は偶数
行の放電セルに対してのみ選択消去放電を実施する。
【００７４】図２９は、かかる駆動によって実施される
発光駆動の形態を示す図である。図２９に示されるよう
に、奇数フレームの表示期間中は、ＰＤＰ１０の偶数行
の放電セルに対しては図２５の駆動モード(Ａ)、奇数行
の放電セルに対しては図２５の駆動モード(Ｂ)に基づく
発光駆動を実施する。又、偶数フレームの表示期間中
は、ＰＤＰ１０の偶数行の放電セルに対しては図２５の
駆動モード(Ｂ)、奇数行の放電セルに対しては図２５の
駆動モード(Ａ)に基づく発光駆動を実施するのである。
かかる駆動によれば、互いに発光期間の異なる駆動モー
ド(Ａ)及び(Ｂ)の如き２種類の発光駆動をフィールド
(フレーム)毎に交互に実施したことにより生じるフリッ
カを防止することが出来る。
発光駆動の形態を示す図である。図２９に示されるよう
に、奇数フレームの表示期間中は、ＰＤＰ１０の偶数行
の放電セルに対しては図２５の駆動モード(Ａ)、奇数行
の放電セルに対しては図２５の駆動モード(Ｂ)に基づく
発光駆動を実施する。又、偶数フレームの表示期間中
は、ＰＤＰ１０の偶数行の放電セルに対しては図２５の
駆動モード(Ｂ)、奇数行の放電セルに対しては図２５の
駆動モード(Ａ)に基づく発光駆動を実施するのである。
かかる駆動によれば、互いに発光期間の異なる駆動モー
ド(Ａ)及び(Ｂ)の如き２種類の発光駆動をフィールド
(フレーム)毎に交互に実施したことにより生じるフリッ
カを防止することが出来る。
【００７５】尚、１フィールド(フレーム)毎又は行毎に
変更する駆動モードは、上述した如き２種類に限定され
るものではない。要するに、各サブフィールドでの発光
期間が夫々異なる３種類以上の駆動モードを用意し、こ
れらを１フィールド(フレーム)毎又は行毎に順次切り換
えて発光駆動を実施して行けば良いのである。又、上述
した実施例においては、サブフィールドＳＦ１〜ＳＦ８
の内のいずれか１の画素データ書込行程Ｗｃにおいて、
走査パルスＳＰと高電圧の画素データパルスとの同時印
加により選択消去(書込)放電を生起させるようにしてい
る。
変更する駆動モードは、上述した如き２種類に限定され
るものではない。要するに、各サブフィールドでの発光
期間が夫々異なる３種類以上の駆動モードを用意し、こ
れらを１フィールド(フレーム)毎又は行毎に順次切り換
えて発光駆動を実施して行けば良いのである。又、上述
した実施例においては、サブフィールドＳＦ１〜ＳＦ８
の内のいずれか１の画素データ書込行程Ｗｃにおいて、
走査パルスＳＰと高電圧の画素データパルスとの同時印
加により選択消去(書込)放電を生起させるようにしてい
る。
【００７６】しかしながら、放電セル内に残留する荷電
粒子の量が少ないと、これら走査パルスＳＰと高電圧の
画素データパルスとが同時に印加されても選択消去(書
込)放電が正常に生起されず、放電セル内の壁電荷を正
常に消去(形成)できない場合がある。この際、例えＡ／
Ｄ変換後の画素データＤが低輝度を示すデータであって
も、最高輝度に対応した発光が為されてしまい、画像品
質を著しく低下させるという問題が生じる。例えば、画
素データ書込法として選択消去アドレス法を採用した際
に、変換画素データＨＤが、［０１００００００］であ
る場合には、図１９の黒丸にて示されるように、サブフ
ィールドＳＦ２においてのみで選択消去放電が実施さ
れ、この際、放電セルは非発光セルに推移する。これに
より、サブフィールドＳＦ１〜ＳＦ８の内のＳＦ１にお
いてのみで維持発光が実施されるはずである。ところ
が、かかるサブフィールドＳＦ２での選択消去が失敗し
てかかる放電セル内に壁電荷が残留したままとなると、
サブフィールドＳＦ１のみならず、それ以降のサブフィ
ールドＳＦ２〜ＳＦ８においても維持発光が実施され、
結果として最高輝度表示が為されてしまうのである。
粒子の量が少ないと、これら走査パルスＳＰと高電圧の
画素データパルスとが同時に印加されても選択消去(書
込)放電が正常に生起されず、放電セル内の壁電荷を正
常に消去(形成)できない場合がある。この際、例えＡ／
Ｄ変換後の画素データＤが低輝度を示すデータであって
も、最高輝度に対応した発光が為されてしまい、画像品
質を著しく低下させるという問題が生じる。例えば、画
素データ書込法として選択消去アドレス法を採用した際
に、変換画素データＨＤが、［０１００００００］であ
る場合には、図１９の黒丸にて示されるように、サブフ
ィールドＳＦ２においてのみで選択消去放電が実施さ
れ、この際、放電セルは非発光セルに推移する。これに
より、サブフィールドＳＦ１〜ＳＦ８の内のＳＦ１にお
いてのみで維持発光が実施されるはずである。ところ
が、かかるサブフィールドＳＦ２での選択消去が失敗し
てかかる放電セル内に壁電荷が残留したままとなると、
サブフィールドＳＦ１のみならず、それ以降のサブフィ
ールドＳＦ２〜ＳＦ８においても維持発光が実施され、
結果として最高輝度表示が為されてしまうのである。
【００７７】そこで、図３０及び図３１に示されるが如
き発光駆動パターンを採用することにより、このような
誤った発光動作を防止する。尚、図３０は、選択消去ア
ドレス法を採用した際の発光駆動フォーマット、図３１
は、選択書込アドレス法を採用した際の発光駆動フォー
マットを夫々示している。図３０及び図３１に示されて
いる"＊"は、論理レベル"１"又は"０"のいずれでも良い
ことを示し、三角印は、かかる"＊"が論理レベル"１"で
ある場合に限り選択消去(書込)放電を行うことを示して
いる。
き発光駆動パターンを採用することにより、このような
誤った発光動作を防止する。尚、図３０は、選択消去ア
ドレス法を採用した際の発光駆動フォーマット、図３１
は、選択書込アドレス法を採用した際の発光駆動フォー
マットを夫々示している。図３０及び図３１に示されて
いる"＊"は、論理レベル"１"又は"０"のいずれでも良い
ことを示し、三角印は、かかる"＊"が論理レベル"１"で
ある場合に限り選択消去(書込)放電を行うことを示して
いる。
【００７８】要するに、初回の選択消去(書込)放電では
画素データの書込を失敗する恐れがあるので、それ以降
に存在するサブフィールドの内の少なくとも１つで、再
度、選択消去(書込)放電を行うことにより、画素データ
の書込を確実にし、誤った発光動作を防止しているので
ある。
画素データの書込を失敗する恐れがあるので、それ以降
に存在するサブフィールドの内の少なくとも１つで、再
度、選択消去(書込)放電を行うことにより、画素データ
の書込を確実にし、誤った発光動作を防止しているので
ある。
【００７９】
【発明の効果】以上詳述した如く、本発明によるプラズ
マディスプレイパネルの駆動方法によれば、表示品質を
向上させつつも階調表現力を向上させることができる。
また、偽輪郭及び消費電力を抑制しつつもコントラスト
の向上を図ることができる。
マディスプレイパネルの駆動方法によれば、表示品質を
向上させつつも階調表現力を向上させることができる。
また、偽輪郭及び消費電力を抑制しつつもコントラスト
の向上を図ることができる。
【図１】６４階調の中間調表示を実施する為の従来の発
光駆動フォーマットを示す図である。
光駆動フォーマットを示す図である。
【図２】本発明による駆動方法に従ってプラズマディス
プレイパネルを駆動するプラズマディスプレイ装置の概
略構成を示す図である。
プレイパネルを駆動するプラズマディスプレイ装置の概
略構成を示す図である。
【図３】ＰＤＰ１０に印加される各種駆動パルスの印加
タイミングの一例を示す図である。
タイミングの一例を示す図である。
【図４】本発明の駆動方法に基づく発光駆動フォーマッ
トを示す図である。
トを示す図である。
【図５】図４に示される発光駆動フォーマットに基づい
て実施される発光駆動のパターンの一例を示す図であ
る。
て実施される発光駆動のパターンの一例を示す図であ
る。
【図６】データ変換回路３０の内部構成を示す図であ
る。
る。
【図７】ＡＢＬ回路３１の内部構成を示す図である。
【図８】データ変換回路３１２における変換特性を示す
図である。
図である。
【図９】輝度モードと各サブフィールドにて実施される
発光期間との対応関係を示す図である。
発光期間との対応関係を示す図である。
【図１０】第１データ変換回路３２の内部構成を示す図
である。
である。
【図１１】第１データ変換回路３２における第１の変換
特性を示す図である。
特性を示す図である。
【図１２】第１データ変換回路３２における第２の変換
特性を示す図である。
特性を示す図である。
【図１３】図１１及び図１２に示される変換特性に基づ
く変換テーブルを示す図である。
く変換テーブルを示す図である。
【図１４】図１１及び図１２に示される変換特性に基づ
く変換テーブルを示す図である。
く変換テーブルを示す図である。
【図１５】多階調処理回路３３の内部構成を示す図であ
る。
る。
【図１６】誤差拡散処理回路３３０の動作を説明する為
の図である。
の図である。
【図１７】ディザ処理回路３５０の内部構成を示す図で
ある。
ある。
【図１８】ディザ処理回路３５０の動作を説明する為の
図である。
図である。
【図１９】図４に示される発光駆動フォーマットに基づ
いて実施される発光駆動の全パターン、及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの一例を示す図である。
いて実施される発光駆動の全パターン、及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの一例を示す図である。
【図２０】２種類の９階調の発光輝度（表示輝度レベ
ル）と入力画素データＤとの関係を示す図である。
ル）と入力画素データＤとの関係を示す図である。
【図２１】選択書込アドレス法を採用した場合の発光駆
動フォーマットを示す図である。
動フォーマットを示す図である。
【図２２】選択書込アドレス法を採用した際にＰＤＰ１
０に印加される各種駆動パルスの印加タイミングを示す
図である。
０に印加される各種駆動パルスの印加タイミングを示す
図である。
【図２３】選択書込アドレス法を採用した場合における
発光駆動の全パターン、及びこの発光駆動を実施する際
に第２データ変換回路３４で用いられる変換テーブルの
一例を示す図である。
発光駆動の全パターン、及びこの発光駆動を実施する際
に第２データ変換回路３４で用いられる変換テーブルの
一例を示す図である。
【図２４】図３〜図２３に示される駆動方法の具体的な
動作を示す図である。
動作を示す図である。
【図２５】駆動モード(Ａ)及び(Ｂ)各々による発光駆動
にて生じる発光重心位置のズレを説明する為の図であ
る。
にて生じる発光重心位置のズレを説明する為の図であ
る。
【図２６】駆動モード(Ａ)及び(Ｂ)各々による発光駆動
にて生じる発光重心位置のズレに起因するフリッカを防
止する発光駆動フォーマットの一例を示す図である。
にて生じる発光重心位置のズレに起因するフリッカを防
止する発光駆動フォーマットの一例を示す図である。
【図２７】駆動モード(Ａ)及び(Ｂ)各々による発光駆動
にて生じる発光重心位置のズレに起因するフリッカを防
止する発光駆動フォーマットの他の一例を示す図であ
る。
にて生じる発光重心位置のズレに起因するフリッカを防
止する発光駆動フォーマットの他の一例を示す図であ
る。
【図２８】駆動モード(Ａ)及び(Ｂ)を各行毎に、又は各
行毎かつフィールド(フレーム)毎に切り換えて発光駆動
を行う際に用いる発光駆動フォーマットを示す図であ
る。
行毎かつフィールド(フレーム)毎に切り換えて発光駆動
を行う際に用いる発光駆動フォーマットを示す図であ
る。
【図２９】駆動モード(Ａ)及び(Ｂ)を各行毎かつフィー
ルド(フレーム)毎に切り換えて発光駆動を行った際の動
作を説明する為の図である。
ルド(フレーム)毎に切り換えて発光駆動を行った際の動
作を説明する為の図である。
【図３０】選択消去アドレス法を採用した場合における
発光駆動パターンの他の一例を示す図である。
発光駆動パターンの他の一例を示す図である。
【図３１】選択書込アドレス法を採用した場合における
発光駆動パターンの他の一例を示す図である。
発光駆動パターンの他の一例を示す図である。
２ 駆動制御回路 ６ アドレスドライバ ７ 第１サスティンドライバ ８ 第２サスティンドライバ １０ ＰＤＰ ３０ データ変換回路 ３１ ＡＢＬ回路 ３２ 第１データ変換回路 ３３ 多階調処理回路 ３４ 第２データ変換回路 330 誤差拡散処理回路 350 ディザ処理回路
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ｑ ６４１Ｈ ６４１Ｒ (72)発明者 鈴木 雅博 山梨県中巨摩郡田富町西花輪2680番地パイ オニア株式会社ディスプレイセンター内 Ｆターム(参考） 5C080 AA05 BB05 DD01 DD30 EE29 FF12 GG12 HH02 HH04 JJ02 JJ04 JJ05
Claims (18)
- 【請求項１】 走査ライン毎に配列された複数の行電極
と前記行電極に交叉して配列された複数の列電極との各
交点にて１画素に対応した放電セルを形成しているプラ
ズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間をＮ個のサブフィールドに分割
し前記サブフィールドの各々において、 前記放電セルを画素データに応じて非発光セル又は発光
セルの一方に設定する画素データ書込行程と、 前記発光セルのみを前記サブフィールド各々の重み付け
に対応した発光期間だけ発光させる維持発光行程と、を
実行し、 前記サブフィールド各々の前記維持発光行程での前記発
光期間をフィールド又はフレーム毎に変更することを特
徴とするプラズマディスプレイパネルの駆動方法。 - 【請求項２】 前記サブフィールド各々の前記維持発光
行程での前記発光期間を前記プラズマディスプレイパネ
ルの行毎に変更することを特徴とする請求項１記載のプ
ラズマディスプレイパネルの駆動方法。 - 【請求項３】 前記１フィールドの表示期間における先
頭部の前記サブフィールドにおいてのみで全ての前記放
電セルを発光セル又は非発光セルのいずれか一方の状態
に初期化するリセット行程を実行し、 前記サブフィールドの内のいずれか１の前記画素データ
書込行程においてのみで前記放電セルを画素データに応
じて非発光セル又は発光セルの一方に設定することを特
徴とする請求項１記載のプラズマディスプレイパネルの
駆動方法。 - 【請求項４】 前記１フィールドの表示期間における先
頭部の前記サブフィールドにおいてのみで全ての前記放
電セルを発光セル又は非発光セルのいずれか一方の状態
に初期化するリセット行程を実行し、 前記サブフィールドの内のいずれか１のサブフィールド
での前記画素データ書込行程において前記放電セルを前
記非発光セル又は前記発光セルの一方に設定する放電を
生起させる第１の画素データパルスを前記列電極に印加
し、その直後に存在する前記サブフィールドでの前記画
素データ書込行程において前記画素データパルスと同一
の第２の画素データパルスを前記列電極に印加すること
を特徴とする請求項１記載のプラズマディスプレイパネ
ルの駆動方法。 - 【請求項５】 前記１フィールドの表示期間における最
後尾の前記サブフィールドにおいてのみで全ての前記放
電セルを非発光セルの状態にする消去行程を設けたこと
を特徴とする請求項１記載のプラズマディスプレイパネ
ルの駆動方法。 - 【請求項６】 前記リセット行程では全ての前記放電セ
ルを前記発光セルの状態に初期化し、 前記画素データ書込行程では前記画素データに応じて前
記放電セルを選択的に消去放電せしめることにより前記
放電セルを前記非発光セルに設定することを特徴とする
請求項３又は４記載のプラズマディスプレイパネルの駆
動方法。 - 【請求項７】 前記リセット行程では全ての前記放電セ
ルを前記非発光セルの状態に初期化し、 前記画素データ書込行程では前記画素データに応じて前
記放電セルを選択的に書込放電せしめることにより前記
放電セルを前記発光セルに設定することを特徴とする請
求項３又は４記載のプラズマディスプレイパネルの駆動
方法。 - 【請求項８】 前記１フィールドの表示期間の先頭から
連続したｎ個（ｎは０〜Ｎ）の前記サブフィールド各々
での前記維持発光行程においてのみで前記発光セルを発
光せしめることによりＮ＋１階調駆動を行うことを特徴
とする請求項１又は６記載のプラズマディスプレイパネ
ルの駆動方法。 - 【請求項９】 前記１フィールドの表示期間の最後尾か
ら連続したｎ個（ｎは０〜Ｎ）の前記サブフィールド各
々での前記維持発光行程においてのみで前記発光セルを
発光せしめることによりＮ＋１階調駆動を行うことを特
徴とする請求項１又は７記載のプラズマディスプレイパ
ネルの駆動方法。 - 【請求項10】 前記サブフィールド各々の前記維持発光
行程での前記発光期間の比を非線形に設定することによ
り、入力画素データの非線形表示特性を補正することを
特徴とする請求項１記載のプラズマディスプレイパネル
の駆動方法。 - 【請求項11】 前記非線形表示特性は、ガンマ特性であ
ることを特徴とする請求項１０記載のプラズマディスプ
レイパネルの駆動方法。 - 【請求項12】 前記入力画素データに多階調処理を施す
ことを特徴とする請求項１記載のプラズマディスプレイ
パネルの駆動方法。 - 【請求項13】 前記多階調化処理とは、誤差拡散処理及
び／又はディザ処理であることを特徴とする請求項１２
記載のプラズマディスプレイパネルの駆動方法。 - 【請求項14】 前記多階調化処理を施す前に前記入力画
素データを変換して前記多階調化処理に必要な上位ビッ
ト群と下位ビット群をビット境界で分離することを特徴
とする請求項１２記載のプラズマディスプレイパネルの
駆動方法。 - 【請求項15】 前記１フィールド内に配列された前記サ
ブフィールド各々の内、低輝度発光を担うサブフィール
ドの数が高輝度発光を担うサブフィールドの数よりも多
いことを特徴とする請求項８又は９記載のプラズマディ
スプレイパネルの駆動方法。 - 【請求項16】 前記１フィールド内における発光駆動の
開始タイミングを、前記サブフィールド各々の前記維持
発光工程での前記発光期間が異なるフィールドにおいて
異ならせたことを特徴とする請求項１記載のプラズマデ
ィスプレイパネルの駆動方法。 - 【請求項17】 前記サブフィールドの前記画素データ書
込行程の時間長を、前記サブフィールド各々の前記維持
発光行程での前記発光期間が異なるフィールドにおいて
異ならせたことを特徴とする請求項１記載のプラズマデ
ィスプレイパネルの駆動方法。 - 【請求項18】 走査ライン毎に配列された複数の行電極
と前記行電極に交叉して配列された複数の列電極との各
交点にて１画素に対応した放電セルを形成しているプラ
ズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間をＮ個のサブフィールドに分割
し、前記サブフィールドの各々において、 前記放電セルを画素データに応じて非発光セル又は発光
セルの一方に設定する画素データ書込行程と、 前記発光セルのみを前記サブフィールド各々の重み付け
に対応した発光期間だけ発光させる維持発光行程と、を
実行し、 前記サブフィールド各々の前記維持発光行程での前記発
光期間を前記プラズマディスプレイパネルの行毎に変更
することを特徴とするプラズマディスプレイパネルの駆
動方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06667999A JP3608713B2 (ja) | 1999-01-18 | 1999-03-12 | プラズマディスプレイパネルの駆動方法 |
| EP00100160A EP1022714A3 (en) | 1999-01-18 | 2000-01-11 | Method for driving a plasma display panel |
| US09/482,925 US6646625B1 (en) | 1999-01-18 | 2000-01-14 | Method for driving a plasma display panel |
| CNB001005030A CN1203460C (zh) | 1999-01-18 | 2000-01-18 | 驱动等离子显示面板的方法 |
| US10/625,750 US20050078060A1 (en) | 1999-01-18 | 2003-07-24 | Method for driving a plasma display panel |
| US10/625,572 US7042424B2 (en) | 1999-01-18 | 2003-07-24 | Method for driving a plasma display panel |
| US10/625,547 US6967636B2 (en) | 1999-01-18 | 2003-07-24 | Method for driving a plasma display panel |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-9932 | 1999-01-18 | ||
| JP993299 | 1999-01-18 | ||
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|---|---|---|---|
| JP2004263650A Division JP3913241B2 (ja) | 1999-01-18 | 2004-09-10 | プラズマディスプレイパネルの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000276102A true JP2000276102A (ja) | 2000-10-06 |
| JP3608713B2 JP3608713B2 (ja) | 2005-01-12 |
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|---|---|---|---|
| JP06667999A Expired - Fee Related JP3608713B2 (ja) | 1999-01-18 | 1999-03-12 | プラズマディスプレイパネルの駆動方法 |
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| JP (1) | JP3608713B2 (ja) |
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-
1999
- 1999-03-12 JP JP06667999A patent/JP3608713B2/ja not_active Expired - Fee Related
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