JP2000259490A - 応答信号生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 制御部から被制御部に対して誤って有効アド
レス値以外のアドレス値にアクセスを行った場合であっ
ても、一連の制御動作を正常に完了させることを可能と
する応答信号制御回路を提供すること。 【解決手段】 選択信号集線回路３１は、選択信号ＣＳ
１〜ｎの倫理和を演算する。立上り検出回路３２は、選
択信号集線回路３１の出力信号ｂの”Ｌｏ”から”Ｈ
ｉ”への変化を検出しパルス信号を出力する。パルス遅
延回路３３は、パルス信号ｃを任意のクロック数遅延さ
せる。有効アドレスアクセス時には、処理中に処理状態
信号が”Ｌｏ”とされ、無効アドレス領域検出回路３４
は、”Ｌｏ”を出力する。これに対して、無効アドレス
アクセス時には、処理状態信号が”Ｈｉ”とされ、無効
アドレス領域検出回路３４は、パルス信号ｄを警報信号
ＡＬＭとして出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、被制御対象が応答
可能であることを示すための応答信号を生成する応答信
号生成回路に関する。

【０００２】

【従来の技術】従来、例えば記憶装置にデータの書き込
みや読み出しを行う場合、この記憶装置を駆動制御する
制御部は、被制御部である記憶装置側からの応答信号を
受信することにより、制御動作（書き込み／読み出し動
作）が完了したことを認識するものとなっており、この
応答信号を生成するための応答信号生成回路がある。

【０００３】記憶装置を駆動制御する制御部は、アドレ
ス信号、データ信号、および制御信号を用いて書き込み
動作や読み出し動作の制御を行うものとなっており、複
数の記憶装置を制御対象とするのが通例である。この場
合、各記憶装置は、必ずしも特性が同一とは限らず、ア
クセスするアドレス領域によって記憶装置側での書き込
み動作や読み出し動作の処理完了時間が異なる。

【０００４】そこで、応答信号生成回路により、各記憶
装置の処理完了を示す応答信号を生成して制御部に与え
ることによって、制御部は、処理完了時間が異なる各記
憶装置を一元的に制御することが可能となる。すなわ
ち、応答信号生成回路は、記憶装置をアクセスする際
に、アドレス領域によって記憶装置側での書き込み動作
や読み出し動作の処理完了時間が異なる場合のインタフ
ェースとして用いられている。

【０００５】図７（ａ）に、記憶装置を被制御部とした
場合の従来の応答信号生成回路の適用例を示す。この図
において、制御部１００と被制御部２００−１〜２００
−ｎ（ｎ：自然数）は、選択信号ＣＳ１〜ＣＳｎ、アド
レス信号ａｄｄｒｅｓｓ、データ信号ｄａｔａ、および
書き込み／読み出し指示信号ＷＲを介して接続される。
また、各被制御部からの処理状態信号ＲＤＹ１〜ＲＤＹ
ｎは、応答信号生成回路３００に入力され、これを入力
する応答信号生成回路３００は、制御部１００に応答信
号ＲＥＰを出力するものとなっている。

【０００６】図８に、被制御部２００−１〜２００−ｎ
におけるアドレス構成を示す。この図に示すように、被
制御部２００−１〜２００−ｎは、ｑビットのアドレス
信号で特定されるアドレス空間を有しており、この例で
は、番地「０」〜「ｐ」が有効アドレス領域であり、番
地「ｐ＋１」〜「２^q」が無効アドレス領域となってい
る。即ち、ｑビットで表現されるアドレス空間のうち、
番地「０」〜「ｐ」がアクセス可能な有効アドレス領域
となっており、同じｑビットのアドレス信号であって
も、番地「ｐ＋１」〜「２^q」については、アクセス不
能な無効アドレス領域となっている。

【０００７】ここで、説明を図７に戻す。制御部１００
は、選択信号ＣＳ１〜ｎによって被制御部２００−１〜
２００−ｎのうちのいずれか一つを選択し、ｑビットの
アドレス信号ａｄｄｒｅｓｓで特定されるアドレス領域
にアクセスを行う。被制御部２００−１〜２００−ｎ
は、応答信号生成回路３００を介して制御部１００に応
答信号ＲＥＰを出力することによりアクセス動作が完了
したことを通知する。

【０００８】図７（ｂ）に、従来の応答信号生成回路３
００の構成を示す。応答信号生成回路３００は、処理状
態信号集線回路３０１と立上り検出回路３０２を有し、
各被制御部２００−１〜２００−ｎから出力された処理
状態信号ＲＤＹ１〜ｎを応答信号ＲＥＰに変換して出力
する。

【０００９】次に、図７に示す回路系の動作を説明す
る。先ず、図９に示す波形図を参照して、制御部１００
が被制御部２００−１〜２００−ｎに対して書き込み要
求を行った場合の動作を説明する。制御部１００は、選
択信号ＣＳｘ（ｘは１〜ｎのいずれか一つ）を”Ｈｉ”
とし被制御部２００−ｘを選択する。また、同時に書き
込み／読み出し指示信号ＷＲを”Ｌｏ”として書き込み
要求を行う。すなわち、被制御部２００−１〜２００−
ｎのなかの被制御部２００−ｘがデータの格納先として
選ばれる。

【００１０】選択信号ＣＳｘにより選択された被制御部
２００−ｘはアドレス信号ａｄｄｒｅｓｓが有効アドレ
ス領域の値である場合、データ信号ｄａｔａとして入力
された値を該当アドレスのレジスタに書き込む。この
時、被制御部２００−ｘは、入力されたアドレス信号ａ
ｄｄｒｅｓｓが有効アドレスと判定されてから、書き込
み動作が終了するまで処理状態信号ＲＤＹｘを”Ｌｏ”
に保持する。

【００１１】応答信号生成回路３００は、処理状態信号
集線回路３０１によって入力された処理状態信号ＲＤＹ
１〜ｎの論理積を演算する。立上り検出回路３０２は、
処理状態信号集線回路３０１の出力の”Ｌｏ”から”Ｈ
ｉ”への変化をクロック信号ＣＬＫに同期して検出し１
クロック幅のパルス信号として応答信号ＲＥＰを出力す
る。制御部１００は、応答信号生成回路３００からのＲ
ＥＰとして”Ｈｉ”パルスが入力されたことを確認し、
選択信号ＣＳｘを”Ｌｏ”に戻して書き込み動作要求を
終了する。

【００１２】次に、図１０に示す波形図を参照して、制
御部１００が被制御部２００−１〜２００−ｎに対して
読み出し要求を行った場合の動作を説明する。制御部１
００は、選択信号ＣＳｘを”Ｈｉ”とし被制御部２００
−ｘを選択する。選択信号ＣＳｘにより選択された被制
御部２００−ｘはアドレス信号ａｄｄｒｅｓｓが有効ア
ドレス領域の値である場合、該当アドレスのレジスタに
保持されている値をデータ信号ｄａｔａとして出力す
る。この時、被制御部２００−ｘは入力されたアドレス
信号ａｄｄｒｅｓｓが有効アドレス値と判定されてか
ら、保持していた値をデータ信号ｄａｔａとして出力す
るまで処理状態信号ＲＤＹｘを”Ｌｏ”に保持する。

【００１３】応答信号生成回路３００は、書き込み動作
時と同様に処理状態信号ＲＤＹｘの”Ｌｏ”から”Ｈ
ｉ”の変化を検出して１クロック幅のパルス信号として
応答信号ＲＥＰを出力する。制御部１００は、応答信号
生成回路３００からの応答信号ＲＥＰとして”Ｈｉ”パ
ルスが入力されたことを確認し、データｄａｔａの値を
取得すると共に、選択信号ＣＳｘを”Ｌｏ”に戻して読
み出し動作要求を終了する。

【００１４】これにより、制御部１００は、アクセスす
るアドレス領域によって書き込み動作や読み出し動作の
処理完了時間が異なる被制御部２００−１〜２００−ｎ
との間でインタフェースをとって、各被制御部をアクセ
スする。

【００１５】

【発明が解決しようとする課題】ところで、この従来技
術によれば、制御部１００から出力されたアドレス信号
の値が、被制御部２００−１〜２００−ｎにおける有効
アドレス領域以外の値である場合、被制御部２００−１
〜２００−ｎから出力される処理状態信号ＲＤＹ１〜Ｒ
ＤＹｎが変化しないため、処理完了を示す応答信号ＲＥ
Ｐが応答信号生成回路３００から出力されない。従っ
て、制御部１００は、書き込み／読み出し動作の完了を
確認することができず、そのまま応答信号の待ち受け状
態で動作を停止してしまうという問題がある。

【００１６】本発明は、上記事情に鑑みてなされたもの
であって、制御部から被制御部に対して誤って有効アド
レス値以外のアドレス値にアクセスを行った場合であっ
ても、被制御部に対する制御部による一連の制御動作を
正常に完了させることを可能とする応答信号制御回路を
提供することを目的とする。

【００１７】

【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。請求項１にかかる
発明は、被制御対象の制御に必要とされる制御信号（例
えば後記する選択信号ＣＳ１〜ＣＳｎに相当）を出力す
る制御部（例えば後記する制御部１に相当）と、前記制
御信号に基づき動作すると共に動作状態を示す状態信号
（例えば後記する処理状態信号ＲＤＹ１〜ＲＤＹｎに相
当）を出力する被制御部（例えば後記する被制御部２−
１〜２−ｎに相当）とを含む制御系に設けられ、前記状
態信号に基づき前記被制御部の動作の完了を検出して前
記制御部に応答信号を出力する応答信号生成回路（例え
ば後記する応答信号生成回路３に相当）であって、前記
制御部からの制御信号と前記被制御部からの状態信号と
に基づき前記制御部による制御の無効を検出する無効検
出手段（例えば後記する選択信号集線回路３１、立上り
検出回路３２、パルス遅延回路３３、無効アドレス領域
検出回路３４、信号合成回路３７、処理状態信号集線回
路３０１に相当）を備えたことを特徴とする。

【００１８】請求項２にかかる発明は、前記無効検出手
段の検出結果を前記応答信号に反映させたことを特徴と
する。請求項３にかかる発明は、前記無効検出手段は、
前記被制御部からの状態信号を入力する第１の入力回路
（例えば後記する処理状態信号集線回路３０１に相当）
と、前記制御部からの制御信号を入力する第２の入力回
路（例えば後記する選択信号集線回路３１に相当）と、
前記第２の入力回路に入力された制御信号の遷移を検出
してパルス信号を出力する遷移検出回路（例えば後記す
る立上り検出回路３２に相当）と、前記パルス信号を遅
延させて、前記状態信号が有意となる所定の期間内に位
置する遅延パルス信号を得る遅延回路（例えば後記する
パルス遅延回路３３に相当と、前記遅延パルス信号で規
定される期間にわたって前記状態信号が反映された警報
信号を出力する出力回路（例えば後記する無効アドレス
領域検出回路３４に相当）と、を備えたことを特徴とす
る。

【００１９】すなわち、本発明による応答信号生成回路
は、誤って無効アドレスのアクセスが行われた場合も、
無効アドレスに対するアクセスを検出して警報信号や応
答信号を制御部に出力することにより、制御部での書き
込み／読み出し動作要求を完了させるように構成され
る。

【００２０】

【発明の実施の形態】本発明の上記および他の目的、特
徴および利点を明確にすべく、以下添付した図面を参照
しながら、本発明の実施の形態につき詳細に説明する。
図１に、この発明の実施の形態にかかる応答信号生成回
路の適用例を示す。この図において、制御部１と被制御
部２−１〜２−ｎは、選択信号ＣＳ１〜ＣＳｎ、アドレ
ス信号ａｄｄｒｅｓｓ、データ信号ｄａｔａ、書き込み
／読み出し指示信号ＷＲを介して接続され、制御系を構
成する。

【００２１】また、被制御部２−１〜２−ｎは、前述の
従来技術にかかる被制御部２００−１〜２００−ｎと同
様に記憶装置であって、各被制御部２−１〜２−ｎは、
処理期間中、処理状態信号ＲＤＹ１〜ＲＤＹｎを出力す
る。応答信号生成回路３は、この発明の特徴部をなすも
のであり、制御部１と被制御部２−１〜２−ｎからなる
制御系に設けられ、各被制御部２−１〜２−ｎから処理
状態信号ＲＤＹ１〜ＲＤＹｎを入力して応答信号ＲＥＰ
および警報信号ＡＬＭを制御部１に出力する。

【００２２】図２に、応答信号生成回路３の詳細な構成
を示す。図２において図７（ｂ）と同じ参照数字の付い
た構成要素は、従来例と同一であることを示す。応答信
号生成回路３は、処理状態信号集線回路３０１および立
上り検出回路３０２に加えて、選択信号ＣＳ１〜ＣＳｎ
を集線する選択信号集線回路３１と、集線された信号ｂ
の変化をクロック信号ＣＬＫに同期して検出してパルス
信号ｃを生成する立上り検出回路３２と、クロック信号
ＣＬＫに同期してパルス信号ｃを一定時間遅延させて遅
延パルス信号ｄを得るパルス遅延回路３３と、処理状態
信号集線回路３０１の出力信号ｅと前記の遅延パルス信
号ｄとの論理積を演算して警報信号ＡＬＭを出力する無
効アドレス領域検出回路３４とをさらに備えて構成され
る。

【００２３】次に、本発明の実施の形態の動作を説明す
る。制御部１における動作は、従来例にかかる制御部１
００と同様である。ただし、この発明にかかる応答信号
生成回路３から警報信号ＡＬＭを入力して活用可能なよ
うに構成されている点が異なる。また、被制御部２−１
〜２−ｎにおける動作は従来例と同一である。さらに、
応答信号生成回路３において、処理状態信号集線回路３
０１及び立上り検出回路３０２における動作についても
従来例と同一である。

【００２４】以下、この発明の特徴部である応答信号生
成回路３に着目して説明する。選択信号集線回路３１
は、入力された選択信号ＣＳ１〜ＣＳｎの論理積を演算
して、この演算結果として信号ｂを出力する。選択信号
が活性化されていない通常状態では、各選択信号は、”
Ｈｉ”となっており、信号ｂは”Ｌｏ”となっている。
すなわち、信号ｂは、何れかの選択信号が活性化された
場合に”Ｌｏ”から”Ｈｉ”に遷移するものとなってい
る。

【００２５】立上り検出回路３２は、クロック信号ＣＬ
Ｋに同期して動作し、選択信号集線回路３１の出力の”
Ｌｏ”から”Ｈｉ”への変化を検出して１クロック幅の
パルス信号ｃを出力する。パルス遅延回路３３は、前記
パルス信号ｃを任意のクロック数だけ遅延させて遅延パ
ルス信号ｄを生成する。

【００２６】ここで、パルス遅延回路３３が遅延させる
クロック数は、被制御部２１〜２ｎが制御部１から有効
アドレスを入力てから処理状態信号ＲＤＹ１〜ＲＤＹｎ
を出力するまでのクロック数に１クロックを加算したも
のとする。つまり、遅延パルス信号ｄのパルス位置は、
処理状態信号ＲＤＹ１〜ＲＤＹｎが有意となる所定の期
間内に位置するものとなる。

【００２７】無効アドレス領域検出回路３４は、パルス
遅延回路３３から出力された遅延パルス信号ｄと処理状
態信号集線回路３０１の出力信号ｅとの論理積（ＡＮ
Ｄ）を演算して警報信号ＡＬＭを生成し、これを出力す
る。一方、立上り検出回路３０２からは、従来例と同様
に処理の終了を示す応答信号ＲＥＰが出力される。

【００２８】図３に、応答信号生成回路３における各信
号ＣＬＫ，ｂ〜ｅ，ＡＬＭ，ＲＥＰの波形を示す。この
図に示す波形は、図１に示す制御部１が被制御部２−ｘ
（ｘは１〜ｎのいずれか一つ）の有効アドレスに対して
アクセスした場合のものである。制御部１が被制御部２
−ｘの有効アドレスに対してアクセスした場合、被制御
部２−ｘはこれを検出して有効に動作し、書き込み／読
み出し処理の期間中、処理状態信号ＲＤＹｘを”Ｌｏ”
に保持する。この場合、無効アドレス領域検出回路３４
は、図３に示すように、パルス遅延回路３３から出力さ
れる遅延パルス信号ｄとは無関係に、警報信号ＡＬＭ
を”Ｌｏ”に保持する。

【００２９】被制御部２−ｘは、書き込み／読み出しの
処理終了後、処理状態信号ＲＤＹｘを”Ｈｉ”に戻す。
立上り検出回路３０２は、処理状態信号集線回路３０１
の出力信号ｅの”Ｌｏ”から”Ｈｉ”への変化を検出し
て、応答信号ＲＥＰを出力する。制御部１は、従来例の
場合と同様にこの応答信号ＲＥＰを受信し、書き込み／
読み出し動作要求を終了させる。

【００３０】図４に、制御部１が被制御部２−ｘ（ｘは
１〜ｎのいずれか一つ）の有効アドレス以外に対してア
クセスした場合の応答信号生成回路３における各信号Ｃ
ＬＫ，ｂ〜ｅ，ＡＬＭ，ＲＥＰの波形を示す。

【００３１】制御部１が被制御部２−ｘの有効アドレス
以外にアクセスした場合、被制御部２−ｘは、有効な動
作を行うことができず、処理状態信号ＲＤＹｘを”Ｈ
ｉ”のまま保持する。この結果、無効アドレス領域検出
回路３４は、図４に示すように、パルス遅延回路３３か
ら出力される１クロック幅の遅延パルス信号ｄを警報信
号ＡＬＭとして出力する。

【００３２】また、この場合、処理状態信号ＲＤＹｘは
変化しないため、立上り検出回路３０２から出力される
応答信号ＲＥＰは”Ｌｏ”に保持される。よって、応答
信号生成回路３は、無効アドレス領域検出回路３４から
の警報信号ＡＬＭのみを出力する。これにより、制御部
１は、書き込み／読み出し動作要求が無効であったこと
を認識し、この動作要求を終了させる。すなわち、有効
アドレス領域以外にアクセスした場合も制御部１は動作
要求を終了させることが可能となる。

【００３３】実施の形態２．図５に、この発明の実施の
形態２にかかる応答信号生成回路の構成を示す。この応
答信号生成回路は、上述の実施の形態１にかかる図２に
示す構成において、信号合成回路３７をさらに備えて構
成され、無効アドレス領域検出回路３４からの警報信号
ＡＬＭと、立上り検出回路３０２からの応答信号との論
理和を演算して、この演算結果を応答信号ＲＥＰとして
出力する。

【００３４】図６に、制御部１が被制御部２−ｘ（ｘは
１〜ｎのいずれか一つ）の有効アドレス以外に対してア
クセスした場合の応答信号生成回路３における各ノード
信号の波形を示す。図６において、信号ｆおよび信号ｇ
は、図４に示す警報信号ＡＬＭおよび応答信号ＲＥＰに
対応する信号である。この例では、信号合成回路３７に
より信号ｆと信号ｇとの論理和の演算結果として生成さ
れる応答信号ＲＥＰは、信号ｆと同一波形となる。つま
り、制御部１が被制御部２−ｘの有効アドレス以外に対
してアクセスした場合、応答信号ＲＥＰは、上述の実施
の形態１にかかる警報信号ＡＬＭと同一波形となる。

【００３５】また、特に図示しないが、制御部１が被制
御部２−ｘ（ｘは１〜ｎのいずれか一つ）の有効アドレ
スに対してアクセスした場合、信号ｆおよび信号ｇは、
図３に示す警報信号ＡＬＭおよび応答信号ＲＥＰと同一
波形となる。つまり、制御部１が被制御部２−ｘの有効
アドレスに対してアクセスした場合、図６に示す応答信
号ＲＥＰは、上述の実施の形態１にかかる応答信号ＲＥ
Ｐと同一波形となる。

【００３６】以上のように、この実施の形態２によれ
ば、制御部１が有効アドレスに対してアクセスした場合
と無効アドレスにアクセスした場合とでは、応答信号Ｒ
ＥＰのパルス位置が異なったものとなる。従って、制御
部１は、いずれの場合でも応答信号ＲＥＰにより被制御
対象の動作の終了を認識することが可能となり、しかも
アクセスが有効であったか、無効であったかを判別する
ことが可能となる。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
制御部からの制御信号と被制御部からの状態信号とに基
づき前記制御部による制御の無効を検出する無効検出手
段を備えたので、制御部から被制御部に対して誤って有
効アドレス値以外のアドレス値にアクセスを行った場合
であっても、被制御部に対する制御部による一連の動作
（書き込み／読み出し処理要求など）を正常に終了させ
ることが可能となる。しかも、有効アドレス以外にアク
セスされたことを外部に警報として出力することが可能
となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１にかかる応答信号生
成回路の適用例を示すブロック図である。

【図２】 この発明の実施の形態１にかかる応答信号生
成回路の構成を示すブロック図である。

【図３】 この発明の実施の形態１にかかる応答信号生
成回路の動作（有効アドレスをアクセスした場合）を説
明するための波形図である。

【図４】 この発明の実施の形態１にかかる応答信号生
成回路の動作（無効アドレスをアクセスした場合）を説
明するための波形図である。

【図５】 この発明の実施の形態２にかかる応答信号生
成回路の構成を示すブロック図である。

【図６】 この発明の実施の形態２にかかる応答信号生
成回路の動作（無効アドレスをアクセスした場合）を説
明するための波形図である。

【図７】 従来技術にかかる応答信号生成回路の適用例
および構成例を示すブロック図である。

【図８】 アドレス空間における有効アドレス領域と無
効アドレス領域を説明するための説明図である。

【図９】 従来技術にかかる応答信号生成回路の動作
（書き込み要求時）を説明するための波形図である。

【図１０】 従来技術にかかる応答信号生成回路の動作
（読み出し要求時）を説明するための波形図である。

【符号の説明】

１： 制御部 ２−１〜２−ｎ： 被制御部 ３１： 選択信号集線回路 ３２，３０２： 立上り検出回路 ３３： パルス遅延回路 ３４： 無効アドレス領域検出回路 ３７： 信号合成回路 ３０１： 処理状態信号集線回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 被制御対象の制御に必要とされる制御信
   号を出力する制御部と、前記制御信号に基づき動作する
   と共に動作状態を示す状態信号を出力する被制御部とを
   含む制御系に設けられ、前記状態信号に基づき前記被制
   御部の動作の完了を検出して前記制御部に応答信号を出
   力する応答信号生成回路であって、 前記制御部からの制御信号と前記被制御部からの状態信
   号とに基づき前記制御部による制御の無効を検出する無
   効検出手段を備えたことを特徴とする応答信号生成回
   路。
2. 【請求項２】 前記無効検出手段の検出結果を前記応答
   信号に反映させたことを特徴とする請求項１に記載され
   た応答信号生成回路。
3. 【請求項３】 前記無効検出手段は、 前記被制御部からの状態信号を入力する第１の入力回路
   と、 前記制御部からの制御信号を入力する第２の入力回路
   と、 前記第２の入力回路に入力された制御信号の遷移を検出
   してパルス信号を出力する遷移検出回路と、 前記パルス信号を遅延させて、前記状態信号が有意とな
   る所定の期間内に位置する遅延パルス信号を得る遅延回
   路と、 前記遅延パルス信号で規定される期間にわたって前記状
   態信号が反映された警報信号を出力する出力回路と、 を備えたことを特徴とする請求項１に記載された応答信
   号生成回路。