JP2000266815A - 自己診断機能付き電子システム及び電子システムのシミュレーション装置 - Google Patents

Abstract

(57)【要約】 【課題】 被テスト回路３によるｍ回の論理演算の演算
結果を評価する場合、少なくとも（１＋ｎ）×ｍのクロ
ックサイクルが必要になり、その演算結果の評価に長時
間を要する課題があった。 【解決手段】 疑似乱数パターンを構成するデータのシ
リアル出力を開始する際、その疑似乱数パターンが１ビ
ット分シフトされた疑似乱数パターンを記憶し、スキャ
ンパス回路１３が被テスト回路１４の演算結果をパラレ
ル入力すると、その疑似乱数パターンを構成するデータ
をスキャンパス回路１３にシリアル出力する乱数発生手
段を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、被テスト回路の
演算結果を評価することができる自己診断機能付き電子
システムと、その電子システムの動作をシミュレーショ
ンすることができる電子システムのシミュレーション装
置に関するものである。

【０００２】

【従来の技術】図２３は従来の自己診断機能付き電子シ
ステムを示す構成図であり、図において、１は疑似乱数
パターンを構成するデータをシリアル出力する疑似乱数
パターン発生回路、２は疑似乱数パターン発生回路１が
シリアル出力するデータをシリアル入力して疑似乱数パ
ターンを獲得すると、その疑似乱数パターンを被テスト
回路３にパラレル出力して、その被テスト回路３の演算
結果をパラレル入力し、その演算結果を構成するデータ
をシリアル出力するスキャンパス回路、３はスキャンパ
ス回路２から疑似乱数パターンをパラレル入力すると、
その疑似乱数パターンにしたがって所定の論理演算を実
行し、その演算結果をスキャンパス回路２にパラレル出
力する被テスト回路、４はスキャンパス回路２がシリア
ル出力するデータをシリアル入力して、その演算結果を
圧縮するシグネチャレジスタ、５は疑似乱数パターン発
生回路１，スキャンパス回路２及びシグネチャレジスタ
４を制御するコントローラである。

【０００３】図２４は疑似乱数パターン発生回路１を示
す構成図であり、図において、ＸＯＲは排他的論理和回
路、Ｇ０〜Ｇ４はホールド機能付きのフリップフロップ
であり、ＨＯＬＤＧ＝１のときデータのホールド動作を
実行し、ＨＯＬＤＧ＝０のときデータのシフト動作を実
行する。なお、図２４の疑似乱数パターン発生回路１は
ＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆ
ｔ Ｒｅｇｉｓｔｅｒ）型の回路である。

【０００４】図２５はスキャンパス回路２を示す構成図
であり、図において、ＳＦＦ０〜ＳＦＦｎ−１はスキャ
ンフリップフロップであり、ＳＭ＝１のときシリアル・
シフト動作を実行し、ＳＭ＝０のときＤ端子からパラレ
ル入力動作を実行する。なお、スキャンフリップフロッ
プＳＦＦ０〜ＳＦＦｎ−１はセレクタとフリップフロッ
プから構成されている。

【０００５】図２６はシグネチャレジスタ４を示す構成
図であり、図において、ＸＯＲＦ，ＸＯＲ３は排他的論
理和回路、Ｓ０〜Ｓ３はホールド機能付きのフリップフ
ロップであり、ＨＯＬＤＳ＝１のときデータのホールド
動作を実行し、ＨＯＬＤＳ＝０のときデータのシフト動
作を実行する。なお、図２６のシグネチャレジスタ４
は、ＦＳＲ（Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉ
ｓｔｅｒ）型の回路である。

【０００６】次に動作について説明する。自己診断機能
付き電子システムは、被テスト回路３の動作を評価する
場合、大きく分けて次の４つの処理を実行することによ
り行う。

【０００７】（１）疑似乱数パターン発生回路１，スキ
ャンパス回路２及びシグネチャレジスタ４に初期パター
ンを設定する。即ち、電子システムの不定動作を防止す
るため、最初に、疑似乱数パターン発生回路１のフリッ
プフロップＧ０〜Ｇ４，スキャンパス回路２のスキャン
フリップフロップＳＦＦ０〜ＳＦＦｎ−１及びシグネチ
ャレジスタ４のフリップフロップＳ０〜Ｓ３に初期値を
設定する処理を実行する。なお、初期値の設定は、コン
トローラ５又は図示せぬ初期化手段が実行する。

【０００８】（２）スキャンパス回路２が疑似乱数パタ
ーンを被テスト回路３にパラレル出力し（初回は初期パ
ターンを疑似乱数パターンとして出力するが、初期パタ
ーンは疑似乱数パターンでなくてもよい）、その被テス
ト回路３から演算結果をパラレル入力する。即ち、スキ
ャンパス回路２は、疑似乱数パターンが設定された状態
で、スキャンフリップフロップＳＦＦ０〜ＳＦＦｎ−１
が保持している格納値をＱ端子から被テスト回路３に出
力する。これにより、被テスト回路３はスキャンパス回
路２から疑似乱数パターンをパラレル入力するので、そ
の疑似乱数パターンを条件とする論理演算を実行し、そ
の演算結果をスキャンパス回路２にパラレル出力する。

【０００９】このとき、コントローラ５はＳＭを“０”
に設定するので、スキャンパス回路２は、被テスト回路
３が出力する演算結果をＤ端子からパラレル入力し、そ
の演算結果を構成するデータをスキャンフリップフロッ
プＳＦＦ０〜ＳＦＦｎ−１に格納する。なお、この段階
では、コントローラ５はＨＯＬＤＧ及びＨＯＬＤＳを
“１”に設定するので、疑似乱数パターン発生回路１及
びシグネチャレジスタ４は、データのシフト動作を実行
せず、データのホールド動作を実行する。

【００１０】（３）疑似乱数パターン発生回路１，スキ
ャンパス回路２及びシグネチャレジスタ４がｎ回シフト
動作を実行する（ｎはスキャンパス回路２の段数）。即
ち、疑似乱数パターン発生回路１は、疑似乱数パターン
を構成するデータをＳＯＧ端子からスキャンパス回路２
にシリアル出力する。具体的には、疑似乱数パターン発
生回路１のフリップフロップＧ０〜Ｇ４が初期設定され
た後、コントローラ５がＨＯＬＤＧを“０”に設定し
て、クロックの供給を受けると、そのクロックに同期し
てシフト動作を実行する。例えば、フリップフロップＧ
０〜Ｇ４に“１１１１１”が初期設定されると（図２７
のＳＴＡＴＥ０を参照）、図２７に示すように、フリッ
プフロップＧ０〜Ｇ４の格納値が変化する。なお、フリ
ップフロップＧ０の格納値がクロックの供給を受ける毎
に、スキャンパス回路２にシリアル出力される。

【００１１】スキャンパス回路２は、この状態では、コ
ントローラ５がＳＭを“１”に設定するので、クロック
の供給を受けると、疑似乱数パターン発生回路１が出力
する疑似乱数パターンを構成するデータ（フリップフロ
ップＧ０の格納値）をＳＩ端子からシリアル入力し、ス
キャンフリップフロップＳＦＦｎ−１が当該データを格
納する。その際、スキャンフリップフロップＳＦＦ０〜
ＳＦＦｎ−１は、シフト動作を実行するので、各スキャ
ンフリップフロップが保持していたデータが図中右隣の
スキャンフリップフロップに移動し、その結果、スキャ
ンフリップフロップＳＦＦ０が保持していたデータがク
ロックの供給を受ける毎に、シグネチャレジスタ４にシ
リアル出力される。

【００１２】なお、かかるシフト動作は、スキャンパス
回路２の段数分だけ実行するので、被テスト回路３から
演算結果のパラレル入力によって（処理（２）の動
作）、スキャンフリップフロップＳＦＦｎ−１に取り込
まれたデータがシグネチャレジスタ４に出力された時点
で終了する。このシフト動作が終了すると、被テスト回
路３の演算結果の出力が完了すると同時に、スキャンフ
リップフロップＳＦＦ０〜ＳＦＦｎ−１に対して疑似乱
数パターンを構成するデータの格納が完了する。

【００１３】シグネチャレジスタ４は、この状態では、
コントローラ５がＨＯＬＤＳを“０”に設定するので、
クロックの供給を受けると、スキャンパス回路２が出力
する被テスト回路３の演算結果を構成するデータ（スキ
ャンフリップフロップＳＦＦ０の格納値）をＳＩＳ端子
からシリアル入力する。そして、シグネチャレジスタ４
は、その演算結果を構成するデータを受けると、クロッ
クに同期してシフト動作を実行することにより、データ
の圧縮処理を実行し、ｎビットで示される演算結果が４
ビットで表されることになる。即ち、ｎ回のシフト動作
が完了した時点のフリップフロップＳ０〜Ｓ３の格納値
が演算結果になる。

【００１４】（４）処理（２）と処理（３）の動作をｍ
−１回繰り返す。即ち、初期パターンに続けて、ｍ−１
個の疑似乱数パターンを被テスト回路３にパラレル出力
して、被テスト回路３の演算結果をｍ−１回パラレル入
力し、合計ｍ回の演算結果（初期パターンに基づく論理
演算を含む）の圧縮結果をシグネチャレジスタ４のフリ
ップフロップＳ０〜Ｓ３に格納する。なお、電子システ
ムの良否判定は、外部のテスト装置等が、シグネチャレ
ジスタ４のフリップフロップＳ０〜Ｓ３の格納値と期待
値を比較することにより行う。

【００１５】

【発明が解決しようとする課題】従来の自己診断機能付
き電子システムは以上のように構成されているので、被
テスト回路３によるｍ回の論理演算の演算結果を評価す
る場合（以下、論理シミュレーションと称する）、処理
（２）〜（４）のステップを実行するために、（１＋
ｎ）×ｍのクロックサイクルが必要になり、その演算結
果の評価に長時間を要する課題があった。なお、故障検
出率を算出するため故障シミュレーションを実行する場
合、上記の論理シミュレーションを複数回（例えば、ｋ
回）繰り返す必要があり、（１＋ｎ）×ｍ×ｋのクロッ
クサイクルが必要になる。現状の技術では、論理シミュ
レーションに要するコスト（計算機費用等）は非常に高
額になる。

【００１６】この発明は上記のような課題を解決するた
めになされたもので、被テスト回路の論理演算を評価す
るために実回路を起動しなくても、少ないクロックサイ
クルで論理シミュレーションを実行することができるシ
ミュレーション装置を代用して、被テスト回路の論理演
算を評価することができる自己診断機能付き電子システ
ムを得ることを目的とする。また、この発明は、電子シ
ステムに搭載された被テスト回路の論理演算を短時間で
評価することができる電子システムのシミュレーション
装置を得ることを目的とする。

【００１７】

【課題を解決するための手段】この発明に係る自己診断
機能付き電子システムは、疑似乱数パターンを構成する
データのシリアル出力を開始する際、その疑似乱数パタ
ーンが１ビット分シフトされた疑似乱数パターンを記憶
し、スキャンパス回路が被テスト回路の演算結果をパラ
レル入力すると、その１ビット分シフトされた疑似乱数
パターンを構成するデータをスキャンパス回路にシリア
ル出力する乱数発生手段を設けたものである。

【００１８】この発明に係る自己診断機能付き電子シス
テムは、データ圧縮回路により圧縮された演算結果を期
待値と比較する比較手段を設けたものである。

【００１９】この発明に係る自己診断機能付き電子シス
テムは、データ圧縮回路を排他的論理和回路と直列シフ
トレジスタから構成し、その直列シフトレジスタの最終
段のシフトレジスタが出力するデータとスキャンパス回
路がシリアル出力するデータをその排他的論理和回路が
入力し、その排他的論理和回路が出力するデータをその
直列シフトレジスタの初段のシフトレジスタが入力する
ようにしたものである。

【００２０】この発明に係る自己診断機能付き電子シス
テムは、演算結果を出力する被テスト回路の出力端子の
個数がスキャンパス回路を構成するフリップフロップの
段数より少ない場合、その被テスト回路の出力端子と接
続されないフリップフロップは、その被テスト回路の演
算結果をパラレル入力する際、固定値を取り込むように
したものである。

【００２１】この発明に係る自己診断機能付き電子シス
テムは、演算結果を出力する被テスト回路の出力端子の
個数がスキャンパス回路を構成するフリップフロップの
段数より少ない場合、そのスキャンパス回路とデータ圧
縮回路の間にゲート回路を挿入して、そのゲート回路を
制御するようにしたものである。

【００２２】この発明に係る電子システムのシミュレー
ション装置は、疑似乱数パターンを被テスト回路にパラ
レル出力する毎に、その疑似乱数パターンを１ビット分
シフトする仮想スキャンパス回路と、被テスト回路が演
算結果を出力すると、その演算結果を構成する各データ
間の論理演算を実行する論理回路と、その論理回路の論
理結果をパラレル入力して、被テスト回路の演算結果を
圧縮する仮想データ圧縮回路とを設けたものである。

【００２３】この発明に係る電子システムのシミュレー
ション装置は、スキャンパス回路の段数がデータ圧縮回
路の段数の整数倍＋１である場合又は整数倍−１である
場合、そのデータ圧縮回路の段数と同一個数の排他的論
理和回路とシフトレジスタを交互に直列に接続して仮想
データ圧縮回路を構成し、各排他的論理和回路は論理回
路を構成する各排他的論理和回路が出力するデータと前
段又は最終段のシフトレジスタが出力するデータを入力
して、その論理結果を後段のシフトレジスタに出力する
ようにしたものである。

【００２４】この発明に係る電子システムのシミュレー
ション装置は、スキャンパス回路の段数がデータ圧縮回
路の段数の整数倍である場合、仮想データ圧縮回路は、
論理回路を構成する任意の排他的論理和回路が出力する
データと後段のレジスタが出力するデータを入力して、
その論理結果をそのレジスタに出力する排他的論理和回
路を、データ圧縮回路の段数分有するようにしたもので
ある。

【００２５】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による自
己診断機能付き電子システムを示す構成図であり、図に
おいて、１１は疑似乱数パターンを構成するデータをシ
リアル出力する疑似乱数パターン発生回路（乱数発生手
段）、１２は疑似乱数パターン発生回路１１が疑似乱数
パターンを構成するデータのシリアル出力を開始する
際、その疑似乱数パターンが１ビット分シフトされた疑
似乱数パターンを記憶するテンポラリレジスタ（乱数発
生手段）、１３は疑似乱数パターン発生回路１１がシリ
アル出力するデータをシリアル入力して疑似乱数パター
ンを獲得すると、その疑似乱数パターンを被テスト回路
１４にパラレル出力して、その被テスト回路１４の演算
結果をパラレル入力し、その演算結果を構成するデータ
をシリアル出力するスキャンパス回路であり、従来のス
キャンパス回路２と同様の回路である。

【００２６】１４はスキャンパス回路１３から疑似乱数
パターンをパラレル入力すると、その疑似乱数パターン
にしたがって所定の論理演算を実行し、その演算結果を
スキャンパス回路１３にパラレル出力する被テスト回
路、１５はスキャンパス回路１３がシリアル出力するデ
ータをシリアル入力して、その演算結果を圧縮するシグ
ネチャレジスタ（データ圧縮回路）、１６はシグネチャ
レジスタ１５により圧縮された演算結果を期待値と比較
して、その演算結果の良否を判定する比較回路（比較手
段）、１７は疑似乱数パターン発生回路１１，テンポラ
リレジスタ１２，スキャンパス回路１３，シグネチャレ
ジスタ１５及び比較回路１６を制御するコントローラで
ある。

【００２７】図２は疑似乱数パターン発生回路１１を示
す構成図であり、図において、ＸＯＲは排他的論理和回
路、ＳＬ０〜ＳＬ４はデータの入力先を切り替えるセレ
クタ、Ｇ０〜Ｇ４はホールド機能付きのフリップフロッ
プであり、ＨＯＬＤＧ＝１のときデータのホールド動作
を実行し、ＨＯＬＤＧ＝０のときデータのシフト動作を
実行する。なお、図２の疑似乱数パターン発生回路１１
はＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉ
ｆｔ Ｒｅｇｉｓｔｅｒ）型の回路である。図３はテン
ポラリレジスタ１２を示す構成図であり、図において、
ＳＴ０〜ＳＴ４はデータの入力先を切り替えるセレク
タ、Ｔ０〜Ｔ４はホールド機能付きのフリップフロップ
である。

【００２８】図４はシグネチャレジスタ１５を示す構成
図であり、図において、ＸＯＲ３は排他的論理和回路、
Ｓ０〜Ｓ３はホールド機能付きのフリップフロップであ
り、ＨＯＬＤＳ＝１のときデータのホールド動作を実行
し、ＨＯＬＤＳ＝０のときデータのシフト動作を実行す
る。なお、図４のシグネチャレジスタ１５は、ＦＳＲ
（Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）
型の回路である。

【００２９】次に動作について説明する。自己診断機能
付き電子システムは、被テスト回路１４の動作を評価す
る場合、大きく分けて次の９つの処理を実行することに
より行う。

【００３０】（１）疑似乱数パターン発生回路１１及び
シグネチャレジスタ１５に初期パターンを設定する。即
ち、電子システムの不定動作を防止するため、最初に、
疑似乱数パターン発生回路１１のフリップフロップＧ０
〜Ｇ４及びシグネチャレジスタ１５のフリップフロップ
Ｓ０〜Ｓ３に初期値を設定する処理を実行する。例え
ば、｛Ｇ０，Ｇ１，Ｇ２，Ｇ３，Ｇ４｝＝｛１，０，
１，０，１｝、｛Ｓ０，Ｓ１，Ｓ２，Ｓ３｝＝｛０，
０，０，０｝に設定する。なお、初期値の設定は、コン
トローラ１７又は図示せぬ初期化手段が実行する。

【００３１】（２）疑似乱数パターン発生回路１１が疑
似乱数パターンを１回シフト動作する。即ち、疑似乱数
パターン発生回路１１のフリップフロップＧ０〜Ｇ４に
初期値が設定されると、コントローラ１７がＨＯＬＤＧ
及びＬＯＡＤＧを“０”に設定するので、シフト動作を
１回実行する。これにより、フリップフロップＧ０〜Ｇ
４の格納値は、｛Ｇ０，Ｇ１，Ｇ２，Ｇ３，Ｇ４｝＝
｛０，１，０，１，０｝に変わり、疑似乱数パターンを
構成するデータとしてフリップフロップＧ０の格納値で
ある“０”をＳＯＧ端子からスキャンパス回路１３にシ
リアル出力する。

【００３２】このとき、コントローラ１７はＳＭを
“１”に設定するので、スキャンパス回路１３は、疑似
乱数パターン発生回路１１がシリアル出力するデータを
ＳＩＰ端子からシリアル入力して、スキャンフリップフ
ロップＳＦＦｎ−１に格納するとともに、スキャンフリ
ップフロップＳＦＦ０〜ＳＦＦｎ−１の格納値をシフト
する。また、コントローラ１７はＬＯＡＤＴ及びＨＯＬ
ＤＳを“０”に設定するので、テンポラリレジスタ１２
はフリップフロップＴ０〜Ｔ４の格納値を保持し、シグ
ネチャレジスタ１５はフリップフロップＳ０〜Ｓ３の格
納値を保持する。

【００３３】（３）疑似乱数パターン発生回路１１が疑
似乱数パターンを１回シフト動作するとともに、初期設
定された疑似乱数パターンより１ビット分シフトされた
疑似乱数パターンをテンポラリレジスタ１２にパラレル
出力する。即ち、コントローラ１７がＨＯＬＤＧ及びＬ
ＯＡＤＧを“０”に設定するので、疑似乱数パターン発
生回路１１は、処理（２）と同様に、１回シフト動作す
るが、コントローラ１７がＬＯＡＤＴを“１”に設定す
るので、テンポラリレジスタ１２が、処理（２）が終了
した時点における疑似乱数パターン発生回路１１のフリ
ップフロップＧ０〜Ｇ４の格納値｛０，１，０，１，
０｝をパラレル入力して、フリップフロップＴ０〜Ｔ４
に格納する。スキャンパス回路１３は、コントローラ１
７がＳＭを“１”に設定するので、処理（２）と同様
に、疑似乱数パターンを構成するデータ、即ち、疑似乱
数パターン発生回路１１のフリップフロップＧ０の格納
値をＳＩＰ端子からシリアル入力して、スキャンフリッ
プフロップＳＦＦｎ−１に格納するとともに、スキャン
フリップフロップＳＦＦ０〜ＳＦＦｎ−１の格納値をシ
フトする。また、シグネチャレジスタ１５もコントロー
ラ１７がＨＯＬＤＳを“１”に設定するので、処理
（２）と同様に、フリップフロップＳ０〜Ｓ３の格納値
を保持する。

【００３４】（４）疑似乱数パターン発生回路１１及び
スキャンパス回路１３がｎ−２回シフト動作を実行する
（ｎはスキャンパス回路１３の段数）。即ち、コントロ
ーラ１７がＨＯＬＤＧ及びＬＯＡＤＧを“０”に設定す
るので、疑似乱数パターン発生回路１１がクロックに同
期して、ｎ−２回シフト動作する。また、コントローラ
１７がＳＭを“１”に設定するので、スキャンパス回路
１３がクロックに同期して、疑似乱数パターン発生回路
１１がシリアル出力するデータをＳＩＰ端子からシリア
ル入力しながら、スキャンフリップフロップＳＦＦ０〜
ＳＦＦｎ−１の格納値をシフトする。これにより、スキ
ャンパス回路１３のスキャンフリップフロップＳＦＦ０
〜ＳＦＦｎ−１に対する疑似乱数パターン（初期パター
ン）の設定が完了する。

【００３５】このとき、コントローラ１７はＬＯＡＤＴ
及びＨＯＬＤＳを“０”に設定するので、処理（２）と
同様に、テンポラリレジスタ１２はフリップフロップＴ
０〜Ｔ４の格納値を保持し、シグネチャレジスタ１５は
フリップフロップＳ０〜Ｓ３の格納値を保持する。

【００３６】（５）スキャンパス回路１３が疑似乱数パ
ターン（初回は初期パターン）を被テスト回路１４にパ
ラレル出力し、その被テスト回路１４から演算結果をパ
ラレル入力する。即ち、スキャンパス回路１３は、スキ
ャンフリップフロップＳＦＦ０〜ＳＦＦｎ−１が保持し
ている格納値をＱ端子から被テスト回路１４に出力す
る。これにより、被テスト回路１４はスキャンパス回路
１３から疑似乱数パターンをパラレル入力するので、そ
の疑似乱数パターンを条件とする論理演算を実行し、そ
の演算結果をスキャンパス回路１３にパラレル出力す
る。

【００３７】このとき、コントローラ１７はＳＭを
“０”に設定するので、スキャンパス回路１３は、被テ
スト回路１４が出力する演算結果をＤ端子からパラレル
入力し、その演算結果を構成するデータをスキャンフリ
ップフロップＳＦＦ０〜ＳＦＦｎ−１に格納する。ま
た、コントローラ１７は、次の疑似乱数パターンを疑似
乱数パターン発生回路１１に設定するため、ＬＯＡＤＧ
を“１”に設定し、疑似乱数パターン発生回路１１がテ
ンポラリレジスタ１２のフリップフロップＴ０〜Ｔ４に
保持されている格納値（初期の疑似乱数パターンが１ビ
ット分シフトされた疑似乱数パターン）をパラレル入力
して、フリップフロップＧ０〜Ｇ４に格納する。さら
に、コントローラ１７はＨＯＬＤＳを“１”に設定する
ので、シグネチャレジスタ１５は、データのシフト動作
を実行せず、データのホールド動作を実行する。

【００３８】（６）疑似乱数パターン発生回路１１，ス
キャンパス回路１３及びシグネチャレジスタ１５が１回
シフト動作を実行する。即ち、疑似乱数パターン発生回
路１１は、疑似乱数パターンを構成するデータをＳＯＧ
端子からスキャンパス回路１３にシリアル出力する。具
体的には、疑似乱数パターン発生回路１１のフリップフ
ロップＧ０〜Ｇ４に次の疑似乱数パターンが設定された
後、コントローラ１７がＨＯＬＤＧを“０”に設定し
て、クロックの供給を受けると、そのクロックに同期し
てシフト動作を１回実行する。

【００３９】また、コントローラ１７はＳＭを“１”に
設定するので、スキャンパス回路１３は、疑似乱数パタ
ーン発生回路１１がシリアル出力するデータをＳＩＰ端
子からシリアル入力して、スキャンフリップフロップＳ
ＦＦｎ−１に格納するとともに、スキャンフリップフロ
ップＳＦＦ０〜ＳＦＦｎ−１の格納値をシフトする。さ
らに、コントローラ１７はＨＯＬＤＳを“０”に設定す
るので、シグネチャレジスタ１５は、スキャンパス回路
１３がシリアル出力するデータ（スキャンフリップフロ
ップＳＦＦ０の格納値）をＸＯＲ３に入力して、そのＸ
ＯＲ３の論理結果をフリップフロップＳ０に格納すると
ともに、フリップフロップＳ０〜Ｓ３の格納値をシフト
する。

【００４０】（７）疑似乱数パターン発生回路１１，ス
キャンパス回路１３及びシグネチャレジスタ１５が１回
シフト動作をするとともに、その疑似乱数パターンより
１ビット分シフトされた疑似乱数パターンをテンポラリ
レジスタ１２にパラレル出力する。即ち、コントローラ
１７がＨＯＬＤＧ及びＬＯＡＤＧを“０”に設定するの
で、疑似乱数パターン発生回路１１は、処理（６）と同
様に、１回シフト動作するが、コントローラ１７がＬＯ
ＡＤＴを“１”に設定するので、テンポラリレジスタ１
２が、処理（６）が終了した時点における疑似乱数パタ
ーン発生回路１１のフリップフロップＧ０〜Ｇ４の格納
値をパラレル入力して、フリップフロップＴ０〜Ｔ４に
格納する。

【００４１】スキャンパス回路１３は、コントローラ１
７がＳＭを“１”に設定するので、処理（６）と同様
に、疑似乱数パターン発生回路１１がシリアル出力する
データをＳＩＰ端子からシリアル入力して、スキャンフ
リップフロップＳＦＦｎ−１に格納するとともに、スキ
ャンフリップフロップＳＦＦ０〜ＳＦＦｎ−１の格納値
をシフトする。また、シグネチャレジスタ１５は、コン
トローラ１７がＨＯＬＤＳを“０”に設定するので、処
理（６）と同様に、スキャンパス回路１３がシリアル出
力するデータ（スキャンフリップフロップＳＦＦ０の格
納値）をＸＯＲ３に入力して、そのＸＯＲ３の論理結果
をフリップフロップＳ０に格納するとともに、フリップ
フロップＳ０〜Ｓ３の格納値をシフトする。

【００４２】（８）疑似乱数パターン発生回路１１，ス
キャンパス回路１３及びシグネチャレジスタ１５がｎ−
２回シフト動作を実行する（ｎはスキャンパス回路１３
の段数）。即ち、コントローラ１７がＨＯＬＤＧ及びＬ
ＯＡＤＧを“０”に設定するので、疑似乱数パターン発
生回路１１がクロックに同期して、ｎ−２回シフト動作
する。また、コントローラ１７がＳＭを“１”に設定す
るので、スキャンパス回路１３がクロックに同期して、
疑似乱数パターン発生回路１１がシリアル出力するデー
タをＳＩＰ端子からシリアル入力しながら、スキャンフ
リップフロップＳＦＦ０〜ＳＦＦｎ−１の格納値をシフ
トする。このシフト動作が終了すると、被テスト回路１
４の演算結果のシリアル出力が完了すると同時に、スキ
ャンフリップフロップＳＦＦ０〜ＳＦＦｎ−１に対して
次回の疑似乱数パターンを構成するデータの格納が完了
する。

【００４３】また、コントローラ１７はＨＯＬＤＳを
“０”に設定するので、シグネチャレジスタ１５はクロ
ックの供給を受けると、スキャンパス回路１３が出力す
る被テスト回路１４の演算結果を構成するデータ（スキ
ャンフリップフロップＳＦＦ０の格納値）をＳＩＳ端子
からシリアル入力する。そして、シグネチャレジスタ１
５は、その演算結果を構成するデータを受けると、クロ
ックに同期してシフト動作を実行することにより、デー
タの圧縮処理を実行し、ｎビットで示される演算結果が
４ビットで表されることになる。即ち、ｎ回のシフト動
作が完了した時点のフリップフロップＳ０〜Ｓ３の格納
値が演算結果になる。なお、コントローラ１７はＬＯＡ
ＤＴを“０”に設定するので、テンポラリレジスタ１２
はフリップフロップＴ０〜Ｔ４の格納値を保持する。

【００４４】（９）処理（５）〜処理（８）の動作をｍ
−１回繰り返す。即ち、ｍ−１個の疑似乱数パターンを
被テスト回路１４にパラレル出力して、被テスト回路１
４の演算結果をｍ−１回パラレル入力し、合計ｍ回の演
算結果の圧縮結果をシグネチャレジスタ１５のフリップ
フロップＳ０〜Ｓ３に格納する。なお、図５はシグネチ
ャレジスタ１５のフリップフロップＳ０〜Ｓ３の格納値
を示すが、例えば、１２回シフトした時点のフリップフ
ロップＳ０には、Ｒ０とＩ（０）とＩ（４）とＩ（８）
が相互に排他的論理和された結果が格納される。ここ
で、Ｒ０は初期値、Ｉ（ｔ）はｔ回目のシフトに伴うス
キャンパス回路１３からのシリアルデータである。

【００４５】そして、電子システムの良否判定は、比較
回路１６が、シグネチャレジスタ１５のフリップフロッ
プＳ０〜Ｓ３の格納値と期待値を比較することにより行
う。ただし、比較回路１６が付属されていない場合に
は、外部のテスト装置等が比較処理を実行する。

【００４６】ここで、図６は図１の電子システムの具体
例であり、図６では疑似乱数パターン発生回路１１の段
数が５段、スキャンパス回路１３の段数が９段、シグネ
チャレジスタ１５の段数が４段である。図６の場合、９
ビットのデータで示される演算結果が４ビットのデータ
に圧縮されるが、例えば、シグネチャレジスタ１５のフ
リップフロップＳ３には、図７の太線に囲まれたデータ
（Ｉ０（０），Ｉ４（０），…）が排他的論理和された
結果が格納され、フリップフロップＳ２には、図７の点
線に囲まれたデータ（Ｉ１（０），Ｉ０（１），…）が
排他的論理和された結果が格納され、フリップフロップ
Ｓ１には、図７の細線に囲まれたデータ（Ｉ２（０），
Ｉ１（１），…）が排他的論理和された結果が格納さ
れ、フリップフロップＳ０には、図７で線に囲まれてい
ないデータ（Ｉ３（０），Ｉ２（１），…）が排他的論
理和された結果が格納される。ただし、フリップフロッ
プＳ０〜Ｓ３と４個のデータ群（論理結果）の関係は、
繰り返し回数ｍの値により異なる。

【００４７】電子回路を図６のように構成する場合、処
理（５）〜処理（８）のステップを実行するためには、
（１＋ｎ）×ｍのクロックサイクルが必要であるため、
従来の電子回路（図２３を参照）が必要とするクロック
サイクルと同様である。したがって、被テスト回路１４
の論理演算を評価するために図６の実回路を起動して、
論理シミュレーションを実行する場合には、従来の電子
回路と同様に、その評価を完了するまでに長時間を要す
ることになる。しかし、この実施の形態１における電子
回路は、今回出力する疑似乱数パターンと比べて、１ビ
ット分シフトされた疑似乱数パターンを記憶するテンポ
ラリレジスタ１２を設けるとともに、シグネチャレジス
タ１５を図４に示すように、フィードバック系に排他的
論理和回路（例えば、ＸＯＲＦ）を接続しない構成にし
たので、後述するシミュレーション装置（図８を参照）
を起動することにより、被テスト回路１４の論理演算を
評価することができるようになり、その結果、少ないク
ロックサイクルで論理シミュレーションを実行すること
ができる効果を奏する。

【００４８】図８はこの発明の実施の形態１による電子
システムのシミュレーション装置を示す構成図であり、
図において、２１は疑似乱数パターンを構成するデータ
をシリアル出力する仮想疑似乱数パターン発生回路、２
２は図１のスキャンパス回路１３と同一段数の直列シフ
トレジスタから構成され、その直列シフトレジスタに疑
似乱数パターンが設定されると、その疑似乱数パターン
を被テスト回路１４にパラレル出力する毎に、その疑似
乱数パターンをシフトするシフトレジスタである仮想ス
キャンパス回路、２５は図１のシグネチャレジスタ１５
の段数と同一個数の排他的論理和回路（ＸＯＲ０〜ＸＯ
Ｒ３）から構成され、仮想スキャンパス回路２２が疑似
乱数パターンを被テスト回路１４にパラレル出力して、
被テスト回路１４が演算結果を出力すると、その演算結
果を構成する各データ間の排他的論理和を演算する論理
回路、２６は論理回路２５の論理結果をパラレル入力し
て、被テスト回路１４の演算結果を圧縮する仮想シグネ
チャレジスタ（仮想データ圧縮回路）である。

【００４９】次に動作について説明する。シミュレーシ
ョン装置は、被テスト回路１４の動作を評価する場合、
大きく分けて次の４つの処理を実行することにより行
う。

【００５０】（１）仮想疑似乱数パターン発生回路２１
及び仮想シグネチャレジスタ２６に初期パターンを設定
する。即ち、シミュレーション装置の不定動作を防止す
るため、最初に、仮想疑似乱数パターン発生回路２１及
び仮想シグネチャレジスタ２６のフリップフロップＳＳ
０〜ＳＳ３に初期値を設定する処理を実行する。例え
ば、｛ＳＳ０，ＳＳ１，ＳＳ２，ＳＳ３｝＝｛０，０，
０，０｝に設定する。

【００５１】（２）仮想疑似乱数パターン発生回路２１
及び仮想スキャンパス回路２２がｎ回シフト動作を実行
する（ｎは仮想スキャンパス回路２２の段数であるた
め、図８の例では、９回シフト動作する）。即ち、ＨＯ
ＬＤＧ及びＬＯＡＤＧが“０”に設定されると、仮想疑
似乱数パターン発生回路２１が疑似乱数パターンを構成
する９ビットのデータを順番に仮想スキャンパス回路２
２にシリアル出力し、仮想スキャンパス回路２２が仮想
疑似乱数パターン発生回路２１から９ビットのデータを
シリアル入力して、シフト動作を９回実行する。これに
より、仮想スキャンパス回路２２の直列シフトレジスタ
に疑似乱数パターンを設定する。

【００５２】（３）仮想スキャンパス回路２２が疑似乱
数パターンをパラレル出力して、論理回路２５が被テス
ト回路１４の演算結果を構成する各データ間の排他的論
理和を演算する。即ち、仮想スキャンパス回路２２の直
列シフトレジスタに疑似乱数パターンが設定されると、
仮想スキャンパス回路２２が疑似乱数パターンを被テス
ト回路１４にパラレル出力する。これにより、被テスト
回路１４が疑似乱数パターンを入力条件とする論理演算
を実行するので、論理回路２５が被テスト回路１４の演
算結果を構成する各データ間の排他的論理和を演算す
る。

【００５３】図８の場合、論理回路２５のＸＯＲ３は、
Ｉ０（ｔ），Ｉ４（ｔ），Ｉ８（ｔ）を入力して、これ
らの排他的論理和を演算し、ＸＯＲ２は、Ｉ３（ｔ），
Ｉ７（ｔ）を入力して、これらの排他的論理和を演算
し、ＸＯＲ１は、Ｉ２（ｔ），Ｉ６（ｔ）を入力して、
これらの排他的論理和を演算し、ＸＯＲ０は、Ｉ１
（ｔ），Ｉ５（ｔ）を入力して、これらの排他的論理和
を演算する。なお、ＸＯＲ０〜ＸＯＲ３に入力されるデ
ータは、図７の太線，点線又は細線に囲まれたデータ
群、あるいは、線に囲まれていないデータ群の何れかに
対応している。

【００５４】仮想シグネチャレジスタ２６は、論理回路
２５のＸＯＲ０〜ＸＯＲ３が論理結果を出力すると、こ
れらの論理結果をＸＯＲＫ０〜ＸＯＲＫ３に入力して、
ＸＯＲＫ０〜ＸＯＲＫ３の論理結果をそれぞれシフトレ
ジスタであるフリップフロップＳＳ０〜ＳＳ３へクロッ
クに同期して格納する。なお、このクロックに同期して
仮想疑似乱数パターン発生回路２１及び仮想スキャンパ
ス回路２２が１回だけシフト動作を実行し、次回の疑似
乱数パターンを仮想スキャンパス回路２２の直列シフト
レジスタに設定する。

【００５５】（４）処理（３）の動作をｍ−１回繰り返
す。即ち、仮想スキャンパス回路２２の直列シフトレジ
スタに次回の疑似乱数パターンが設定されると、ｍ−１
回の疑似乱数パターンを被テスト回路１４にパラレル出
力して、被テスト回路１４の演算結果を示すデータをｍ
−１回圧縮する処理を実行する。

【００５６】これにより、仮想シグネチャレジスタ２６
のシフトレジスタＳＳ０〜ＳＳ３には、図１のシグネチ
ャレジスタ１５のフリップフロップＳ０〜Ｓ３と同様の
値が格納されることになる。なお、処理（３），処理
（４）のステップを実行するためのクロックサイクルは
ｍである（仮想スキャンパス回路２２は、一旦、疑似乱
数パターンが設定されると、１回シフト動作するだけ
で、次の疑似乱数パターンを設定することができる
為）。

【００５７】以上で明らかなように、この実施の形態１
のシミュレーション装置によれば、疑似乱数パターンを
被テスト回路１４にパラレル出力する毎に、その疑似乱
数パターンを１ビット分シフトする仮想スキャンパス回
路２２と、被テスト回路１４が演算結果を出力すると、
その演算結果を構成する各データ間の論理演算を実行す
る論理回路２５と、その論理回路２５の論理結果をパラ
レル入力して、被テスト回路１４の演算結果を圧縮する
仮想データ圧縮回路２６とを設けるように構成したの
で、図１の電子システムに搭載された被テスト回路１４
の論理演算を短時間で評価することができる効果を奏す
る。

【００５８】実施の形態２．上記実施の形態１では、被
テスト回路１４の出力端子の個数がスキャンパス回路１
３を構成するスキャンフリップフロップＳＦＦ０〜ＳＦ
Ｆ８の段数と一致するものについて示したが、図９に示
すように、被テスト回路１４の出力端子の個数がスキャ
ンパス回路１３を構成するフリップフロップの段数より
少ない場合、スキャンパス回路１３の構成を次のように
すればよい。

【００５９】即ち、被テスト回路１４の出力端子と接続
されないフリップフロップＲＦＦ６〜ＲＦＦ８について
は、被テスト回路１４の演算結果をパラレル入力する
際、“０”値（固定値）を取り込むようにすればよい
（ＳＭ＝０の場合、フリップフロップＲＦＦ６〜ＲＦＦ
８を構成するＡＮＤ回路は、常に“０”値を出力す
る）。これにより、図９の電子システムに対応するシミ
ュレーション装置は、図１０に示す通りとなる。図１０
のシミュレーション装置の動作は、図８のシミュレーシ
ョン装置の動作と同様であるため説明を省略する。

【００６０】実施の形態３．上記実施の形態２では、被
テスト回路１４の出力端子と接続されないフリップフロ
ップＲＦＦ６〜ＲＦＦ８がスキャンパス回路１３の前段
に設けてあるものについて示したが、図１１に示すよう
に、被テスト回路１４の出力端子と接続されないフリッ
プフロップＲＦＦ０〜ＲＦＦ２をスキャンパス回路１３
の後段に設けてもよい。

【００６１】なお、被テスト回路１４の出力端子と接続
されないフリップフロップＲＦＦ０〜ＲＦＦ２は、上記
実施の形態２のフリップフロップＲＦＦ６〜ＲＦＦ８と
同様に、被テスト回路１４の演算結果をパラレル入力す
る際、“０”値（固定値）を取り込むようにする（ＳＭ
＝０の場合、フリップフロップＲＦＦ０〜ＲＦＦ２を構
成するＡＮＤ回路は、常に“０”値を出力する）。これ
により、図１１の電子システムに対応するシミュレーシ
ョン装置は、図１２に示す通りとなる。図１２のシミュ
レーション装置の動作は、図８のシミュレーション装置
の動作と同様であるため説明を省略する。

【００６２】実施の形態４．上記実施の形態２，３で
は、被テスト回路１４の出力端子の個数がスキャンパス
回路１３を構成するフリップフロップの段数より少ない
場合、被テスト回路１４の出力端子と接続されないフリ
ップフロップについては、被テスト回路１４の演算結果
をパラレル入力する際、“０”値（固定値）を取り込む
ようにするものについて示したが、図１３に示すよう
に、被テスト回路１４の出力端子と接続されないフリッ
プフロップを削除するとともに、スキャンパス回路１３
とシグネチャレジスタ１５の間にＡＮＤ（ゲート回路）
３２を挿入して、そのＡＮＤ３２を制御するようにして
もよい。

【００６３】この場合、コントローラ３１がＳＩＳＦＩ
Ｘの信号レベルを制御することにより、ＡＮＤ３２が出
力するデータを制御する。即ち、データＩ６（ｔ）＝Ｉ
７（ｔ）＝Ｉ８（ｔ）＝０になるように制御する。これ
により、上記実施の形態２の電子システムと等価な回路
となる（ただし、スキャンパス回路１３の段数は６であ
るが、段数を９として動作させる）。なお、図１３の電
子システムに対応するシミュレーション装置は、図１４
に示す通りとなる。図１４のシミュレーション装置の動
作は、図８のシミュレーション装置の動作と同様である
ため説明を省略する。

【００６４】実施の形態５．上記実施の形態１では、ス
キャンパス回路１３の段数がシグネチャレジスタ１５の
段数の整数倍＋１である場合について示したが（例え
ば、スキャンパス回路１３の段数が９段、シグネチャレ
ジスタ１５の段数が４段）、図１５に示すように、スキ
ャンパス回路の段数がデータ圧縮回路の段数の整数倍で
あってもよく（図１５の場合、スキャンパス回路１３の
段数が８段、シグネチャレジスタ１５の段数が４段）、
上記実施の形態１と同様の効果を奏する。

【００６５】この場合、８ビットのデータで示される演
算結果が４ビットのデータに圧縮されるが、例えば、シ
グネチャレジスタ１５のフリップフロップＳ３には、図
１６の太線に囲まれたデータ（Ｉ０（０），Ｉ４
（０），Ｉ０（１），Ｉ４（１），…）が排他的論理和
された結果が格納され、フリップフロップＳ２には、図
１６の点線に囲まれたデータ（Ｉ１（０），Ｉ５
（０），Ｉ１（１），Ｉ５（１），…）が排他的論理和
された結果が格納され、フリップフロップＳ１には、図
１６の細線に囲まれたデータ（Ｉ２（０），Ｉ６
（０），Ｉ２（１），Ｉ６（１），…）が排他的論理和
された結果が格納され、フリップフロップＳ０には、図
１６で線に囲まれていないデータ（Ｉ３（０），Ｉ７
（０），Ｉ３（１），Ｉ７（１），…）が排他的論理和
された結果が格納される。ただし、フリップフロップＳ
０〜Ｓ３と４個のデータ群（論理結果）の関係は、繰り
返し回数ｍの値により異なる。

【００６６】なお、図１５の電子システムに対応するシ
ミュレーション装置は、図１７に示す通りとなるが、仮
想シグネチャレジスタ（仮想データ圧縮回路）３３のＸ
ＯＲＫ０〜ＸＯＲＫ３が、論理回路２５のＸＯＲ０〜Ｘ
ＯＲ３が出力するデータと、後段のレジスタＳＳ０〜Ｓ
Ｓ３が出力するデータをそれぞれ入力して、その論理結
果をそのレジスタＳＳ０〜ＳＳ３に出力するように接続
する必要がある。

【００６７】実施の形態６．上記実施の形態１では、ス
キャンパス回路１３の段数がシグネチャレジスタ１５の
段数の整数倍＋１である場合について示したが（例え
ば、スキャンパス回路１３の段数が９段、シグネチャレ
ジスタ１５の段数が４段）、図１８に示すように、スキ
ャンパス回路の段数がデータ圧縮回路の段数の整数倍−
１であってもよく（図１８の場合、スキャンパス回路１
３の段数が１１段、シグネチャレジスタ１５の段数が４
段）、上記実施の形態１と同様の効果を奏する。

【００６８】この場合、１１ビットのデータで示される
演算結果が４ビットのデータに圧縮されるが、例えば、
シグネチャレジスタ１５のフリップフロップＳ３には、
図１９の太線に囲まれたデータ（Ｉ０（０），Ｉ４
（０），Ｉ８（０），Ｉ１（１），…）が排他的論理和
された結果が格納され、フリップフロップＳ２には、図
１９の点線に囲まれたデータ（Ｉ１（０），Ｉ５
（０），Ｉ９（０），Ｉ２（１），…）が排他的論理和
された結果が格納され、フリップフロップＳ１には、図
１９の細線に囲まれたデータ（Ｉ２（０），Ｉ６
（０），Ｉ１０（０），Ｉ３（１），…）が排他的論理
和された結果が格納され、フリップフロップＳ０には、
図１９で線に囲まれていないデータ（Ｉ３（０），Ｉ７
（０），Ｉ０（１），Ｉ４（１），…）が排他的論理和
された結果が格納される。ただし、フリップフロップＳ
０〜Ｓ３と４個のデータ群（論理結果）の関係は、繰り
返し回数ｍの値により異なる。

【００６９】なお、図１８の電子システムに対応するシ
ミュレーション装置は、図２０に示す通りとなるが、仮
想シグネチャレジスタ（仮想データ圧縮回路）３４のＸ
ＯＲＫ０〜ＸＯＲＫ３の接続関係を、図８における仮想
シグネチャレジスタ２６のＸＯＲＫ０〜ＸＯＲＫ３の接
続関係と逆向きにする必要がある。即ち、ＸＯＲＫ０を
仮想シグネチャレジスタ３４の前段側に設け、ＸＯＲＫ
３を仮想シグネチャレジスタ３４の後段側に設ける必要
がある。

【００７０】実施の形態７．上記実施の形態１では、ス
キャンパス回路１３の段数がシグネチャレジスタ１５の
段数の整数倍＋１である場合について示し、上記実施の
形態５では、スキャンパス回路１３の段数がシグネチャ
レジスタ１５の段数の整数倍である場合について示し、
上記実施の形態６では、スキャンパス回路１３の段数が
シグネチャレジスタ１５の段数の整数倍−１である場合
について示したが、図２１に示すように、スキャンパス
回路１３の段数を変更できるようにしてもよい。

【００７１】即ち、スキャンパス回路１３の段数がシグ
ネチャレジスタ１５の段数の整数倍＋１とする場合に
は、コントローラがＭＯＤＥ０及びＭＯＤＥ１を“０”
に設定することにより、ＲＦＦ８がＲＦＦ７にデータを
シフトし、ＲＦＦ７がＲＦＦ６にデータをシフトするよ
うにする。これにより、スキャンパス回路１３の回路構
成が図９のスキャンパス回路１３と等価になる。

【００７２】次に、スキャンパス回路１３の段数がシグ
ネチャレジスタ１５の段数の整数倍とする場合には、コ
ントローラがＭＯＤＥ０を“１”に設定し、ＭＯＤＥ１
を“０”に設定することにより、疑似乱数パターン発生
回路１１のフリップフロップＧ０がＲＦＦ７にデータを
シフトし、ＲＦＦ７がＲＦＦ６にデータをシフトするよ
うにする。これにより、スキャンパス回路１３の回路構
成が図１５のスキャンパス回路１３と等価になる。

【００７３】次に、スキャンパス回路１３の段数がシグ
ネチャレジスタ１５の段数の整数倍−１とする場合に
は、コントローラがＭＯＤＥ０及びＭＯＤＥ１を“１”
に設定することにより、疑似乱数パターン発生回路１１
のフリップフロップＧ０がＲＦＦ６にデータをシフトす
るようにする。

【００７４】このように、３つの動作モードを適宜変更
できるようにすると、シグネチャレジスタ１５のフリッ
プフロップＳ０〜Ｓ３の格納値である排他的論理和の結
果、即ち、排他的論理和されるデータの組合せを変更す
ることができるので、例えば、第１モードのテストでは
検出されない故障を（各データの排他的論理和を実行す
る関係上、故障箇所が奇数箇所であれば、故障を検出す
ることができるが、故障箇所が偶数箇所になると、故障
を検出することができないことがある）、第２モードの
テストによって検出できる場合もあり、故障検出率が向
上する効果を奏する。

【００７５】実施の形態８．上記実施の形態７では、コ
ントローラ３５がＭＯＤＥ０，１の信号レベルを制御す
ることにより、３つの動作モードを適宜変更するものに
ついて示したが、図２２に示すように、コントローラ３
６がＳＩＳＦＩＸの信号レベルを制御することにより、
ＡＮＤ３２の出力信号を制御して、３つの動作モードを
適宜変更するようにしてもよく、上記実施の形態７と同
様の効果を奏する。

【００７６】例えば、スキャンパス回路１３の段数がｎ
＝６の場合で、シグネチャレジスタ１５の段数がｊ＝４
の場合に、仮想スキャンパス回路２２の段数が９である
として動作させる場合には（スキャンパス回路１３の段
数がシグネチャレジスタ１５の段数の整数倍＋１とする
場合）、データＩ６（ｔ）＝Ｉ７（ｔ）＝Ｉ８（ｔ）＝
０になるようにＳＩＳＦＩＸの信号レベルを制御する
（実施の形態４を参照）。

【００７７】実施の形態９．上記実施の形態１から実施
の形態８では、シミュレーション装置がシグネチャレジ
スタ１５等を含むものについて示したが、被テスト回路
１４がパラレル出力する演算結果であるＩｘ（ｔ）信号
（ｘ＝０，１，２，３，…）をソフトウエアにより論理
演算して、期待値（例えば、ＳＳ０，ＳＳ１，ＳＳ２，
ＳＳ３）を求めるものであれば、シミュレーション装置
から論理回路２５及びシグネチャレジスタ１５を削除し
てもよい。

【００７８】

【発明の効果】以上のように、この発明によれば、疑似
乱数パターンを構成するデータのシリアル出力を開始す
る際、その疑似乱数パターンが１ビット分シフトされた
疑似乱数パターンを記憶し、スキャンパス回路が被テス
ト回路の演算結果をパラレル入力すると、その１ビット
分シフトされた疑似乱数パターンを構成するデータをス
キャンパス回路にシリアル出力する乱数発生手段を設け
るように構成したので、電子システムを起動せず、シミ
ュレーション装置を起動することにより、被テスト回路
の論理演算を評価することができるようになり、その結
果、少ないクロックサイクルで論理シミュレーションを
実行することができる効果がある。

【００７９】この発明によれば、データ圧縮回路により
圧縮された演算結果を期待値と比較する比較手段を設け
るように構成したので、外部にテスト装置を接続するこ
となく、被テスト回路の良否を判定することができる効
果がある。

【００８０】この発明によれば、データ圧縮回路を排他
的論理和回路と直列シフトレジスタから構成し、その直
列シフトレジスタの最終段のシフトレジスタが出力する
データとスキャンパス回路がシリアル出力するデータを
その排他的論理和回路が入力し、その排他的論理和回路
が出力するデータをその直列シフトレジスタの初段のシ
フトレジスタが入力するように構成したので、シミュレ
ーション装置を用いて被テスト回路の論理演算を評価す
ることができる効果がある。

【００８１】この発明によれば、演算結果を出力する被
テスト回路の出力端子の個数がスキャンパス回路を構成
するフリップフロップの段数より少ない場合、その被テ
スト回路の出力端子と接続されないフリップフロップ
は、その被テスト回路の演算結果をパラレル入力する
際、固定値を取り込むように構成したので、被テスト回
路の出力端子の個数がスキャンパス回路を構成するフリ
ップフロップの段数より少ない場合でも対処することが
できる効果がある。

【００８２】この発明によれば、演算結果を出力する被
テスト回路の出力端子の個数がスキャンパス回路を構成
するフリップフロップの段数より少ない場合、そのスキ
ャンパス回路とデータ圧縮回路の間にゲート回路を挿入
して、そのゲート回路を制御するように構成したので、
被テスト回路の出力端子の個数がスキャンパス回路を構
成するフリップフロップの段数より少ない場合でも対処
することができる効果がある。

【００８３】この発明によれば、疑似乱数パターンを被
テスト回路にパラレル出力する毎に、その疑似乱数パタ
ーンを１ビット分シフトする仮想スキャンパス回路と、
被テスト回路が演算結果を出力すると、その演算結果を
構成する各データ間の論理演算を実行する論理回路と、
その論理回路の論理結果をパラレル入力して、被テスト
回路の演算結果を圧縮する仮想データ圧縮回路とを設け
るように構成したので、電子システムに搭載された被テ
スト回路の論理演算を短時間で評価することができる効
果がある。

【００８４】この発明によれば、スキャンパス回路の段
数がデータ圧縮回路の段数の整数倍＋１である場合又は
整数倍−１である場合、そのデータ圧縮回路の段数と同
一個数の排他的論理和回路とシフトレジスタを交互に直
列に接続して仮想データ圧縮回路を構成し、各排他的論
理和回路は論理回路を構成する各排他的論理和回路が出
力するデータと前段又は最終段のシフトレジスタが出力
するデータを入力して、その論理結果を後段のシフトレ
ジスタに出力するように構成したので、スキャンパス回
路の段数がデータ圧縮回路の段数の整数倍＋１である場
合又は整数倍−１である場合でも、電子システムに搭載
された被テスト回路の論理演算を短時間で評価すること
ができる効果がある。

【００８５】この発明によれば、スキャンパス回路の段
数がデータ圧縮回路の段数の整数倍である場合、仮想デ
ータ圧縮回路は、論理回路を構成する任意の排他的論理
和回路が出力するデータと後段のレジスタが出力するデ
ータを入力して、その論理結果をそのレジスタに出力す
る排他的論理和回路を、データ圧縮回路の段数分有する
ように構成したので、スキャンパス回路の段数がデータ
圧縮回路の段数の整数倍である場合でも、電子システム
に搭載された被テスト回路の論理演算を短時間で評価す
ることができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による自己診断機能
付き電子システムを示す構成図である。

【図２】 疑似乱数パターン発生回路を示す構成図であ
る。

【図３】 テンポラリレジスタを示す構成図である。

【図４】 シグネチャレジスタを示す構成図である。

【図５】 シグネチャレジスタのフリップフロップの格
納値を示す表図である。

【図６】 図１の電子システムの具体例である。

【図７】 各データの対応関係を説明する説明図であ
る。

【図８】 この発明の実施の形態１による電子システム
のシミュレーション装置を示す構成図である。

【図９】 この発明の実施の形態２による自己診断機能
付き電子システムを示す構成図である。

【図１０】 この発明の実施の形態２による電子システ
ムのシミュレーション装置を示す構成図である。

【図１１】 この発明の実施の形態３による自己診断機
能付き電子システムを示す構成図である。

【図１２】 この発明の実施の形態３による電子システ
ムのシミュレーション装置を示す構成図である。

【図１３】 この発明の実施の形態４による自己診断機
能付き電子システムを示す構成図である。

【図１４】 この発明の実施の形態４による電子システ
ムのシミュレーション装置を示す構成図である。

【図１５】 この発明の実施の形態５による自己診断機
能付き電子システムを示す構成図である。

【図１６】 各データの対応関係を説明する説明図であ
る。

【図１７】 この発明の実施の形態５による電子システ
ムのシミュレーション装置を示す構成図である。

【図１８】 この発明の実施の形態６による自己診断機
能付き電子システムを示す構成図である。

【図１９】 各データの対応関係を説明する説明図であ
る。

【図２０】 この発明の実施の形態６による電子システ
ムのシミュレーション装置を示す構成図である。

【図２１】 この発明の実施の形態７による自己診断機
能付き電子システムを示す構成図である。

【図２２】 この発明の実施の形態８による自己診断機
能付き電子システムを示す構成図である。

【図２３】 従来の自己診断機能付き電子システムを示
す構成図である。

【図２４】 疑似乱数パターン発生回路を示す構成図で
ある。

【図２５】 スキャンパス回路を示す構成図である。

【図２６】 シグネチャレジスタを示す構成図である。

【図２７】 疑似乱数パターンを示す説明図である。

【符号の説明】

１１ 疑似乱数パターン発生回路（乱数発生手段）、１
２ テンポラリレジスタ（乱数発生手段）、１３ スキ
ャンパス回路、１４ 被テスト回路、１５ シグネチャ
レジスタ（データ圧縮回路）、１６ 比較回路（比較手
段）、２２ 仮想スキャンパス回路、２５ 論理回路、
２６，３３，３４ 仮想シグネチャレジスタ（仮想デー
タ圧縮回路）、３２ ＡＮＤ（ゲート回路）。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 疑似乱数パターンを構成するデータをシ
   リアル出力する乱数発生手段と、上記乱数発生手段がシ
   リアル出力するデータをシリアル入力して疑似乱数パタ
   ーンを獲得すると、その疑似乱数パターンを被テスト回
   路にパラレル出力して、その被テスト回路の演算結果を
   パラレル入力し、その演算結果を構成するデータをシリ
   アル出力するスキャンパス回路と、上記スキャンパス回
   路がシリアル出力するデータをシリアル入力して、その
   演算結果を圧縮するデータ圧縮回路とを備えた自己診断
   機能付き電子システムにおいて、上記乱数発生手段は疑
   似乱数パターンを構成するデータのシリアル出力を開始
   する際、その疑似乱数パターンが１ビット分シフトされ
   た疑似乱数パターンを記憶し、上記スキャンパス回路が
   上記被テスト回路の演算結果をパラレル入力すると、そ
   の１ビット分シフトされた疑似乱数パターンを構成する
   データを上記スキャンパス回路にシリアル出力すること
   を特徴とする自己診断機能付き電子システム。
2. 【請求項２】 データ圧縮回路により圧縮された演算結
   果を期待値と比較する比較手段を設けたことを特徴とす
   る請求項１記載の自己診断機能付き電子システム。
3. 【請求項３】 データ圧縮回路は、排他的論理和回路と
   直列シフトレジスタから構成され、その直列シフトレジ
   スタの最終段のシフトレジスタが出力するデータとスキ
   ャンパス回路がシリアル出力するデータを上記排他的論
   理和回路が入力し、その排他的論理和回路が出力するデ
   ータを上記直列シフトレジスタの初段のシフトレジスタ
   が入力することを特徴とする請求項１記載の自己診断機
   能付き電子システム。
4. 【請求項４】 演算結果を出力する被テスト回路の出力
   端子の個数がスキャンパス回路を構成するフリップフロ
   ップの段数より少ない場合、その被テスト回路の出力端
   子と接続されないフリップフロップは、その被テスト回
   路の演算結果をパラレル入力する際、固定値を取り込む
   ことを特徴とする請求項３記載の自己診断機能付き電子
   システム。
5. 【請求項５】 演算結果を出力する被テスト回路の出力
   端子の個数がスキャンパス回路を構成するフリップフロ
   ップの段数より少ない場合、そのスキャンパス回路とデ
   ータ圧縮回路の間にゲート回路を挿入して、そのゲート
   回路を制御することを特徴とする請求項３記載の自己診
   断機能付き電子システム。
6. 【請求項６】 電子システムのスキャンパス回路と同一
   段数の直列シフトレジスタから構成され、その直列シフ
   トレジスタに疑似乱数パターンが設定されると、その疑
   似乱数パターンを被テスト回路にパラレル出力する毎
   に、その疑似乱数パターンを１ビット分シフトする仮想
   スキャンパス回路と、上記電子システムのデータ圧縮回
   路の段数と同一個数の排他的論理和回路から構成され、
   上記仮想スキャンパス回路が疑似乱数パターンを上記被
   テスト回路にパラレル出力して、上記被テスト回路が演
   算結果を出力すると、その演算結果を構成する各データ
   間の論理演算を実行する論理回路と、上記論理回路の論
   理結果をパラレル入力して、上記被テスト回路の演算結
   果を圧縮する仮想データ圧縮回路とを備えた電子システ
   ムのシミュレーション装置。
7. 【請求項７】 スキャンパス回路の段数がデータ圧縮回
   路の段数の整数倍＋１である場合又は整数倍−１である
   場合、上記データ圧縮回路の段数と同一個数の排他的論
   理和回路とシフトレジスタを交互に直列に接続して仮想
   データ圧縮回路を構成し、各排他的論理和回路は論理回
   路を構成する各排他的論理和回路が出力するデータと前
   段又は最終段のシフトレジスタが出力するデータを入力
   して、その論理結果を後段のシフトレジスタに出力する
   ことを特徴とする請求項６記載の電子システムのシミュ
   レーション装置。
8. 【請求項８】 スキャンパス回路の段数がデータ圧縮回
   路の段数の整数倍である場合、仮想データ圧縮回路は、
   論理回路を構成する任意の排他的論理和回路が出力する
   データと後段のレジスタが出力するデータを入力して、
   その論理結果をそのレジスタに出力する排他的論理和回
   路を上記データ圧縮回路の段数分有することを特徴とす
   る請求項６記載の電子システムのシミュレーション装
   置。