JPH0359541A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、表示装置、特に、薄膜トランジスタ等を使用
したアクティブ・マトリクス方式の表示装置に関する。

【従来の技術１ アクティブ・マトリクス方式の液晶表示装置は、マトリ
ックス状に配列された複数の画素電極の各々に対応して
非線形素子（スイッチング素子）を設けたものである。 各画素における液晶は理論的には常時駆動（デユーティ
比１．０）されているので、時分割駆動方式を採用して
いる、いわゆる単純マトリクス方式と比べてアクティブ
方式はココントラストが良く特にカラーでは欠かせない
技術となりつつある。スイッチング素子として代表的な
ものとしては薄膜トランジスタ（ＴＰＴ）がある。 このようなアクティブ・マトリクスの液晶表示装置或は
エレクトロルミネセント表示装置において各画素に付加
容量を設けることは良く知られており、大別すると、（
１）画素電極と隣りのゲート線との間に付加容量を形成
するものと、（２）画素電極と、ゲート線とは別の電極
との間に付加容量を形成するものがある。 （２）の方式では、付加容ｉ電極の配線をどのような配
置するかが画質を左右する重要なポイントであることが
判った。公知の技術ではこのポイントについて具体的に
触れているものは見当たらない。 なお、ＴＰＴを使用したアクティブ・マトリクス液晶表
示装置は、例えば「冗長構成を採用した工２．５型アク
ティブ・マトリクス方式カラー液晶デイスプレィ」、日
経エレクトロニクス、頁１９３〜２１０．１９８６年１
２月１５日、日経マグロウヒル社発行、で知られている
。 【発明が解決しようとする課題】 本発明の一つの目的は付加容量の配線抵抗を小さくした
表示装置を提供することである。 本発明の他の目的は付加容量の配線とゲート線との短絡
を防止できる表示装置を提供することである。 本発明の他の目的は、ＴＰＴへの入射光に起因するＴＰ
Ｔのオフ特性の劣化を低減した表示装置を提供すること
である。 本発明の他の目的は、液晶に加わる直流成分を押さえる
ことのできる液晶表示装置を提供することである。 本発明の他の目的は、点欠陥を低減できる表示装置を提
供することである。 本発明の他の目的は、高表示品質の液晶表示装置を提供
することである。 本発明の他の目的は画素番地を容易に知ることができる
表示装置を提供することである。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

【課題を解決するための手段１ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 各列の付加容量Ｃａｄｄの配線ＣＬは各列のＴＦ′ｒの
ゲート配線ＧＬと平行に配置させ、ゲート配線ＧＬの外
部接続端子ＴＯをパネルの左側に配置させるかたわら付
加容量の配線ＣＬはその反対側（右側）で共通に接続す
る。 【作用】 ゲート線ＧＬと付加容量配線ＣＬとの交差をマトリクス
の内部及びパネル周辺で共に避けることができ、両者の
短絡の確率を小さくできるか、又は同一レベルの層によ
る配線が可能となり工程数を減らすことができる。

【実施例】

以下、本発明の構成について、アクティブ・マトリクス
方式のカラー液晶表示装置に本発明を適用した実施例と
ともに説明する。 なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 （実施例１） 第１図は本発明が適用されるアクティブ・マトリクス方
式カラー液晶表示装置の一画素とその周辺を示す平面図
であり、第２Ａ図は第１図の■Ａ−ＩＩＡ切断線におけ
る断面と表示パネルのシール部付近の断面を示す図であ
り、第２Ｂ図は第１図のｎＢ−■Ｂ切断線における断面
図である。また。 数装置したときの平面図を示す。 （画素配置） 第１図に示すように、各画素は、隣接する２本の走査信
号線（ゲート信号線又は水平信号線）ＧＬと、隣接する
２本の映像信号線（ドレイン信号線又は垂直信号線）Ｄ
Ｌとの交差領域内（４本の信号線で囲まれた領域内）に
配置されている。各１面素は薄膜トランジスタＴＰＴ、
画素電極ＩＴＯＩ及び付加容１１ｃａｄｄを含む。走査
信号線ＧＬ及び付加容量配線ＣＬは、列方向に延在し、
行方向に複数本配置されている。映像信号線ＤＬは、行
方向に延在し、列方向に複数本配置されている。 （パネル断面全体構造） 第２Ａ図に示すように、液晶層ＬＣを基準に下部透明ガ
ラス基板５ＵＢｌ側には薄膜トランジスタＴＰＴ及び透
明画素電極ＩＴＯ工が形成され、上部透明ガラス基板５
ＵＢＺ側には、カラーフィルタＦＩＬ、遮光用ブラック
マトリクスパターンＢＭが形成されている。下部透明ガ
ラス基板５ＵＢＬ側は１例えば、１．１　［ｍｍ］程度
の厚さで構成されでいる。 第２Ａ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板５ＵＢＩ及び５ＵＢ２の左側縁部
分で外部引出配線の存在する部分の断面を示している６
右側は、透明ガラス基板５ＵＢＩ及び５ＵＢ２の右側縁
部分で外部引出配線の存在しない部分の断面を示してい
る。 第２Ａ図の左側、右側の夫々に示すシール材ＳＬは、液
晶ＬＣを封止するように構成されており。 液晶封入口（図示していない）を除く透明ガラス基板５
ＵＢｌ及び５ＵＢ２の線周囲全体に沿って形成されてい
る。シール材ＳＬは、例えば、エポキシ樹脂で形成され
ている。 前記上部透明ガラス基板５ＵＢＺ側の共通透明画素電極
ＩＴＯ２は、少なくとも一個所において、銀ペースト材
ＳＩＬによって、下部透明ガラス基板５ＵＢＩ側に形成
された外部引出配線に接続されている。この外部引出配
線は、ゲート電極ＧＴ。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２等と同一製造工
程で形成される。 配向膜０ＲＩＩ及び０ＲＩ２、透明画素電極工Ｔｏ、共
通透明画素電極ＩＴＯ１保８膜ＰＳＶＩ及びＰＳＶ２、
絶縁膜ＧＩの夫々の層は、シール材ＳＬの内側に形成さ
れる。偏光板ＰＯＬは、下部透明ガラス基板５Ｕ）３１
、上部透明ガラス基板５ＵＢ２の夫々の外側の表面に形
成されている。 液晶ＬＩＣは、液晶分子の向きを設定する下部配向膜○
ＲＩＩ及び上部配向膜０ＲＩ２の間に封入され、シール
部ＳＬよってシールされている。 下部配向ｇＯＲ１１は、下部透明ガラス基板５ＵＢＩ側
の保Ｓ膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、遮光膜ＢＭ、カラーフィルタＦＩＬ、保護膜ＰＳＶ
２、共通透明画素電極（ＣＯＭ）ＩｒＯ２及び上部配向
膜０ＲＩ２が順次積層して設けられている。 この液晶表示装置は、下部透明ガラス基板５ＵＢｌ側、
上部透明ガラス基板５ＵＢＺ側の夫々の層を別々に形成
し、その後、上下透明ガラス基板５ＵＢＩ及び５ＵＢ２
を重ね合せ、両者間に液晶ＬＣを封入することによって
組み立てられる。 （薄膜トランジスタＴＦＴ） 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタＴ　Ｐ　Ｔは、画素内におい
て３つ（複数）に分割され、薄膜トランジスタ（分割薄
膜トランジスタ）ＴＦＴｌ、ＴＦＴ２及びＴＦＴ３で構
成されている。薄膜トランジスタＴＰＴＩ〜Ｔ　Ｆ　Ｔ
　３の夫々は、実質的に同一サイズ（チャンネル長と幅
が同じ）で構成されている。 この分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
夫々は、主に、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ−ｉ
型（真性、１ｎｔｒｉｎｓｉｃ、導電型決定不純物がド
ープされていない）非晶質Ｓｉ半導体層ＡＳ、一対のソ
ース電極ＳＤＩ及びドレイン電極ＳＤ２で構成されてい
る。なお、ソース・ドレインは本来その間のバイアス極
性によって決まり、本表示装置の回路ではその極性は動
作中反転するので、ソース・ドレインは動作中入れ替わ
ると理解されたい、しかし以下の説明でも、便宜上一方
をソース、他方をドレインと固定して表現する。 （ゲート電極ＧＴ） ゲート電極ＧＴは、第４図（第１図の層ＩＴ○３　（Ｃ
１）　、ｇｌ、ｇ２及びＡＳのみを描いた平面図）に詳
細に示すように、走査信号ｍＧＬから垂直方向（第１図
及び第４図において上方向）に突出する形状で構成され
ている（丁字形状に分岐されている）。ゲート電極ＧＴ
は、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々の形成
領域まで突出するように構成されている。薄膜トランジ
スタＴＦＴＩ−ＴＦＴ３の夫々のゲート電極ＧＴは、一
体に（共通ゲート電極として）構成されており。 走査信号線ＧＬに連続して形成されている。ゲート電極
ＧＴは、薄膜トランジスタＴＰＴの形成領域において大
きい段差を作らないように、単層の第１導電膜ｇ１で構
成する。第Ｉ導電膜ｇ１は、例えばスパッタで形成され
たクロム（Ｃｒ）膜を用このゲート電極ＧＴは、第１図
、第２Ａ図及び第４図に示されているように、半導体層
ＡＳを完全に覆うよう（下方からみて）それより太き目
に形成される。従って、基板５ＵＢＩの下方に蛍光灯等
のバックライトＢＬを取付けた場合、この不透明のＣｒ
ゲート電極ＧＴが影となって、半導体層ＡＳにはバック
ライト光が当たらず、光照射による導電現象すなわちＴ
ＰＴのオフ特性劣化は起きにくくなる。なお、ゲート電
極ＧＴの本来の大きさは、ソース・ドレイン電極ＳＤ１
とＳＤ２間をまたがるに最低限必要な（ゲート電極とソ
ース・ドレイン電極の位置合わせ余裕分も含めて）幅を
持ち、チャンネル幅Ｗを決めるその奥行き長さはソース
・ドレイン電極間の距離（チャンネル長）Ｌとの比、即
ち相互コンダクタンスｇｍを決定するファクタＷ／Ｌを
いくつにするかによって決められる。 本実施例におけるゲート電極の大きさは勿論、上述した
本来の大きさよりも大きくされる。 だけで考えれば、ゲート電極及びその配線ＧＬは単一の
層で一体に形成しても良く、この場合不透明導電材料と
してＳｉを含有させたＡＬ純Ａｌ。 及びＰｄを含有させたＡ１等を選ぶことができる。 （走査信号線ＧＬ＞ 前記走査信号線ＧＬは、第１導電膜ｇｌ及びその上部に
設けられた第２導電膜ｇ２からなる複合膜で構成されて
いる。この走査信号線ＧＬの第工導電膜ｇｌは、前記ゲ
ート電極ＧＴの第１導電膜ｇ１と同一製造工程で形成さ
れ、かつ一体に構成されている。第２導電膜ｇ２は、例
えば、スパッタで形成されたアルミニウム（Ａ（２）膜
を用い、２０００〜４０００［Ａ］程度の膜厚で形成す
る。第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を低減
し、信号伝達速度の高速化（画素の情報の書込特性向上
）を図ることができるように構成されている。 また、走査信号線ＯＬは、彫工導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している。す
なわち、走査信号ｔｓａｒ＝は、そのなお、層ｇｌ、ｇ
２は、後述する付加容［Ｃａｄｄの透明電極ＰＬＩ　（
層ＩＴ○３、Ｃ１）の容量電極配置１ＡＣＬとしても利
用される。 （ゲート絶縁膜ＧＩ） 絶縁膜ＧＩは、薄膜トランジスタＴＦＴＩ−ＴＦ’　Ｔ
　３の夫々のゲート絶縁膜として使用される。 絶縁膜ＧＩは、ゲート電極ＧＴ及び走査信号ｇＧＬの上
層に形成されている。絶縁１１！ｊＧＩは、例えば、プ
ラズマＣＶＤで形成された窒化珪素膜を用い、　３００
０［Ａ］程度の膜厚で形成する。なお、ゲート絶縁膜Ｇ
Ｉは後述の付加容量Ｃａ　ｄ　ｄの誘電体層としても利
用される。 （半導体層ＡＳ） ｉ型半導体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＦＴＩ−ＴＦＴ３の夫々のチ
ャネル形成領域として使用される。 ｉ型半導体層ＡＳは、アモーファスシリコン膜又は多結
晶シリコン膜で形成し、約１８００［入コ程度の膜厚で
形成する。 えてＳｉ、Ｎ４ゲート絶縁膜ＧＩの形成に連続して、同
じプラズマＣＶＤ装置で、しかもその装置から外部に露
出することなく形成される。また、オーミックコンタク
ト用のＰをドープしたＮ十層ｄ。 （第２Ａ図）も同様に連続して約４００［Ａ］の厚さに
形成される。しかる後下側基板５ＵＢＩはＣＶＤ装置か
ら外に取り出され、写真処理技術により、Ｎ十層ｄｏ及
びｉ　ＭＡ　Ｓは第１図、第２Ａ図及び第４図に示すよ
うに独立した島にパターニングされる。 ｉ型半導体ＪＩＡＳは、第１図及び第４図に詳細に示す
ように、走査信号ｌ１ＡＧＬ並びに容量電極線ＣＬと、
映像信号線ＤＬとの交差部（クロスオーバ部）の両者間
にも設けられている。この交差部ｉ型半導体層ＡＳは、
交差部における走査信号線ＧＬと映像信号ｍＤＬとの短
絡並びに容′ＹＩｋ電極線ＣＬと映像信号ＭＤＬとの短
絡を低減するように構成されている。 （ソース・ドレイン電極ＳＤＩ、ＳＤ２）ＴＦＴ３の夫
々のソース電極ＳＤＩとドレイン電極ＳＤ２とは、第１
図、第２Ａ図及び第５図（第工図の層ｄｉ−ｄ３のみを
描いた平面図）で詳細に示すように、半導体層ＡＳ上に
夫々離隔して設けられている。 ソース電極ＳＤＩ、ドレイン電極５Ｉ）２の夫々は、Ｎ
＋型半導体層ｄＯに接触する下層側から。 第１導電膜ｄｉ、第２導電膜ｄ２、第３導電膜ｄ３を順
次重ね合わせて構成されている。ソース電極ＳＤＩの第
１導電膜ｄ１、第２導電膜ｄ２及び第３導電膜ｄ３は、
ドレイン電極ＳＤ２の夫々と同一製造工程で形成される
。 第１導電膜ｄ１は、スパッタで形成したクロム膜を用い
、５００〜１０００［入コの膜厚（本実施例では、６０
０［人コ程度の膜厚）で形成する。クロム膜は、膜厚を
厚く形成するとストレスが大きくなるので、２０００［
λコ程度の膜厚を越えない範囲で形成する。 クロム膜は、Ｎ生型半導体層ｄｏとの接触が良好である
。クロム膜は、後述する第２導ＩＨｉｆｆｄ２のとを防
止する、所謂バリア層を構成する。第１導電膜ｄ１とし
ては、クロム膜の他に、高融点金属（Ｍ　ｏ　ｙ　Ｔ　
ｉｔ　Ｔ　ａ　Ｔ　Ｗ　）膜、高融点金属シリサイド（
Ｍ　。 Ｓｉ、、ＴｉＳｉ、、ＴａＳｉ２．ＷＳｉ、）膜で形成
してもよい。 第１導電膜ｄ１を写真処理でバターニングした後、同じ
写真処理用マスクで或は第１導電膜ｄ１をマスクとして
Ｎ中層ｄｏが除去される。つまり、ｉ層ＡＳ上に残って
いたＮ中層ｄｏは第１導電膜ｄｉ以外の部分がセルファ
ラインで除去される。 このとき、Ｎ中層ｄｏはその厚さ分は全て除去されるよ
うエッチされるのでｉ　Ｎ　Ａ　Ｓも若干その表面部分
でエッチされるが、その程度はエッチ時間で制御すれば
良い。 しかる後第２導電膜ｄ２が、アルミニウムのスパッタリ
ングで３０００〜４０００［人コの膜厚（本実施例では
、３０００［人コ程度の膜厚）に形成される。アルミニ
ウム膜は、クロム膜に比べてストレスが小さく、厚い膜
厚に形成することが可能で、ソース電りの抵抗値を低減
するように構成されている。第２導電膜ｄ２としては、
アルミニウム膜の他に、シリコン（Ｓｉ）や銅（Ｃｕ）
を添力Ｕ物として含有させたアルミニウム膜で形成して
もよい。 第２導電膜ｄ２の写真処理技術によるパターニング後第
３導電膜ｄ３が形成される。この第３導電膜ｄ３はスパ
ッタリングで形成された透明導電膜（Ｉｎｄｕｉｍ−Ｔ
ｉｎ−Ｏｘｉｄｅ　Ｉ　Ｔ　Ｏ：ネサ膜）から成り、１
０００〜２０００［入］の膜厚（本実施例では、１２０
０［λコ程度の膜厚）で形成される。この第３導電膜ｄ
３は、ソース電極ＳＤＩ、ドレイン電極ＳＤ２及び映像
信号線ＤＬを構成すると共に、透明画素電極ＩＴ○１を
構成するようになっている。 ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１の夫々は、上層の第２導電膜ｄ２及
び第３導電膜ｄ３に比べて内側に（チャンネル領域内に
）大きく入り込んでいる。 つまり、これらの部分における第１導電膜ｄ１は、層ｄ
２、ｄ３とは熊関係に薄膜トランジスタＴＦＴのゲート
長りを規定できるように構成されている。 ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
○工に接続されている。ソース電極ＳＤＩは、ｉ型半導
体層ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ”Ｍｄ
Ｏの膜厚及びｉ型半導体層ＡＳの膜厚とを加算した膜厚
に相当する段差）に沿って構成されている。具体的には
、ソース電極ＳＤＩは、ｉ型半導体層ＡＳの段差形状に
沿って形成された第１導ｆＭ、膜ｄ工と、この第１導電
膜ｄ工の上部にそれに比べて透明画素電極ＩＴＯＩと接
続される側を小さいサイズで形成した第２導電ｆｌＪｄ
２と、この第２導電膜から露出する第１導電膜ｄｉに接
続された第３導電膜ｄ３とで構成されている。ソース電
極ＳＤＩの第２導電膜ｄ２は、第１導電膜ｄ１のクロム
膜がストレスの増大から厚く形成できず、ｉ型半導体層
ＡＳの段差形状を乗り越えられないので、このｉ型半導
体層ＡＳを乗り越えるために構成されている。つまり、
第２導電膜ｄ２は、厚く形成することでステップカバレ
ッジを向上している。第２導電膜ｄ２は、厚く形成でき
るので、ソース電極ＳＤＩの抵抗値（ドレイン電極ＳＤ
２や映像信号線ＤＬについても同様）の低減に大きく寄
与している。第３導電膜ｄ３は、第２導電膜ｄ２のｉ型
半導体層ＡＳに起因する段差形状を乗り越えることがで
きないので、第２導電膜ｄ２のサイズを小さくすること
で露出する第１導電膜ｄ１に接続するように構成されて
いる。第１導電膜ｄｉと第３導電膜ｄ３とは、接着性が
良好であるばかりか、両者間の接続部の段差形状が小さ
いので、確実に接続することができる。 （画素電極ＩＴ○１） 前記透明画素電極ＩＴ○１は、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ＩＴＯＩは、画素の複数に分割された薄膜トランジ
スタＴ　ＦＴ　１〜ＴＦＴ３の夫々に対応して３つの透
明画素電極（分割透明画素電極）Ｅｌ、Ｅ２、Ｅ３に分
割されている。透明画素電極Ｅ１〜Ｅ３は、各々、薄膜
トランジスタＴＰＴのソース電極ＳＤＩに接続されてい
る。 透明画素電極Ｅ１〜Ｅ３の夫々は、実質的に同一面積と
なるようにパターニングされている。 このように、１画素の薄膜トランジスタ”Ｉ”　Ｉ”　
Ｔを複数の薄膜トランジスタＴＰＴＩ〜ＴＦＴ３に分割
し、この複数に分割された簿膜トランジスタＴ　Ｆ　”
Ｌ’　１〜ＴＦＴ３の夫々に複数に分割した透明画素電
極Ｅ１〜Ｅ３の夫々を接続することにより、分割された
一部分（例えば、ＴＦＴ上）が点欠陥になっても、画素
全体でみれば点欠陥でなくなる（ＴＦＴ２及びＴＦＴ３
が欠陥でない）ので１点欠陥の確率を低減することがで
き、また欠陥を見にくくすることができる。 また、前記画素の分割された透明画素電極Ｅ１〜Ｅ３の
夫々を実質的に同一面積で構成することにより、透明画
素電極Ｅ１〜Ｅ３の夫々と共通透明画素電極Ｉ　ＴＯ２
とで構成される夫々の液晶容ｆｉｔ（Ｃｐｔｘ　）を均
一にすることができる。 （保護膜ＰＳＶＩ） 薄膜トランジスタＴ　Ｐ　Ｔ及び透明画素電極ＩｒＯ１
上には、保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶＩは、主に、薄膜トランジスタＴＰＴを湿
気等から保護するために形成されており、透明性が高く
しかも耐湿性の良いものを使用する。 保護膜ＰＳＶＩは、例えば、プラズマＣＶＤで形成した
酸化珪素膜や窒化珪素膜で形成されており、８０００［
Ａ］程度の膜厚で形成する。 （遮光ｗＡＢＭ） 上部基板５ＵＢＺ側には、外部光（第１図では上方から
の光）がチャネル形成領域として使用されるｉ型半導体
層ＡＳに入射されないように、遮＃ｉ膜ＢＭが設けられ
、第６図のハツチングに示すようなパターンとされてい
る。なお、第６図は第１図におけるＩＴＯ膜層ｄ３．フ
ィルタ層ＦＩＬ及び遮光膜ＢＭのみを描いた平面図であ
る。遮光膜ＢＭは、光に対する遮蔽性が高い、例えば、
アルミニウム膜やクロム膜等で形成されており、本実施
例では、クロム膜がスパッタリングで１３００［Ａ］程
度の膜厚に形成される。 従って、ＴＰＴＩ〜３の共通半導体層ＡＳは上によって
サンドイッチにされ、その部分は外部の自然光やバック
ライト光が当たらなくなる。遮光膜ＢＭは第６図のハツ
チング部分で示すように、画素の周囲に形成され、つま
り遮光膜ＢＭは格子状に形成され（ブラックマトリクス
）、この格子で１画素の有効表示領域が仕切られている
。従って、各画素の輪郭が遮光膜ＢＭによってはっきり
としコントラストが向上する。つまり遮光膜ＢＭは、半
導体層ＡＳに対する遮光とブラックマトリクスとの２つ
の機能をもつ。 なお、バックライト光 ５ＵＢＩをｗｔ察側（外部露出側）とすることもできる
。 （共通電極Ｉ　Ｔｏ　２） 共通透明画素電極ＩＴＯ２は、下部透明ガラス基板５ｔ
ＪＢｌ側に画素毎に設けられた透明画素電極Ｉ　ＴＯ１
に対向し、液晶の光学的な状態は各画素電極ＩＴＯＩと
共通電極ＩｒＯ２間の電位差（電界）に応答して変化す
る。この共通透明画素電極ＩＴＯ２には、コモン電圧Ｖ
　ｃｏｍが印加されるように構成されている。コモン電
圧Ｖｃｏｍは、映像信号線ＤＬに印加されるロウレベル
の駆動電圧Ｖｄｍ１ｎとハイレベルの駆動電圧Ｖｄｍａ
ｘとのほぼ中間電位である。 （カラーフィルタＦＩＬ） カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。 カラーフィルタＦＩＬは、画素に対向する位置に各画素
毎にドツト状に形成され（第７図）、染め分けられてい
る（第７図は第３図の第３導電膜層ｄ３とカラーフィル
タＭＦＩＬのみを描いたもので、Ｒ，Ｇ、Ｂの各フィル
ターはそれぞれ、４５″　　１３５’、クロスのハツチ
を施しである）。カラーフィルタＦＩＬは第６図に示す
ように画素電極ＩＴ○１　（Ｅｌ−Ｅ３）の全てを覆う
ように太き目に形成され、遮光膜ＢＭはカラーフィルタ
ＦＩＬ及び画素電極ＩＴＯＩのエツジ部分と重なるよう
画素電極ＩＴＯＩの周縁部より内側に形成されている。 カラーフィルタＦｉＬは、次のように形成することがで
きる。まず、上部透明ガラス基板５ＵＢ２の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後、染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタＲを
形成する。次に、同様な工程を施すことによって１、緑
色フィルタＧ、青色フィルタＢを順次形成する。 保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は、例えば、ア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。 （画素配列） 前記液晶表示部の各画素は、第３図及び第７図に示すよ
うに、走査信号線ＧＬが延在する方向と同一列方向に複
数配置され１画素列Ｙｌ、Ｙ２゜Ｙ３．Ｙ４．・・・の
夫々を構成している。各画素列Ｙ１、Ｙ２．Ｙ３．Ｙ４
．・・・の夫々の画素は、薄膜トランジスタＴ　ＦＴ　
１〜ＴＦＴ３及び透明画素電極Ｅ１−Ｅ３の配置位置を
同一に構成している。っまり、奇数画素列Ｙｌ、Ｙ３．
・・・の夫々の画素は、薄膜トランジスタＴ　Ｐ　Ｔ　
１〜ＴＦＴ３の配置位置を右側、透明画素電極Ｅ１〜Ｅ
３の配置位置を左側に構成している。奇数画素列Ｙｌ、
Ｙ３．・・・の夫々の行方向の隣りの偶数画素列Ｙ２．
Ｙ４．・・・の夫々の画素は、奇数画素列Ｙ　１．Ｙ　
３．・・・の夫々の画素を前記映像信号線ＤＬの延在方
向を基準にして線対称でひっくり返した画素で構成され
ている。すなわち１画素列Ｙ２．Ｙ４．・・・の夫々の
画素は、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の配置位
置を左側、透明画素電極Ｅｌ〜Ｅ３の配置位置を右側に
構成している。そして、画素列Ｙ２．Ｙ４．・・・の夫
々の画素は、画素列Ｙｌ、Ｙ３．・・・の夫々の画素に
対し１列方向に半画素間隔移動させて（ずらして）配置
されている。つまり、画素列Ｙの各画素間隔を１．０（
１，０ピツチ）とすると１次段の画素列Ｙは、各画素間
隔を１．０とし、前段の画素列Ｙに対して列方向に０．
５画素間隔（０，５ピツチ）ずれている。 各画素間を行方向・に延在する映像信号線ＤＬは、分）
列方向に延在するようにｕｔ或されている。 その結果、第７図に示すように、前段の画素列Ｙの所定
色フィルタが形成された画素（例えば、画素列Ｙ、の赤
色フィルタＲが形成された画素）と次段の画素列Ｙの同
一色フィルタが形成された画素（例えば１画素列Ｙ４の
赤色フィルタＲが形成された画素）とが１．５画素間隔
（１，５ピツチ）離隔され、また、ＫＧＢのカラーフィ
ルタＦＩＬは三角形配置となる。カラーフィルタＦＩＬ
のＲＧＢの三角形配置構造は、各色の混色を良くするこ
とができるので、カラー画像の解像度を向上することが
できる。 また、映像信号線ＤＬは、各画素列７間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したがって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、又映像信号線ＤＬの迂回をなくし多層配線構造を廃
止することができる。 この液晶表示部装置の等価回路を第８図に示す。 Ｘ　ｉ　Ｇ　、　Ｘ　ｉ　＋　Ｉ　Ｇ　、・・・は、緑
色フィルタＧが形成される画素に接続された映像信号線
ＤＬである。 ＸｉＢ、Ｘｉ＋ＩＢ、・・・は、青色フィルタＢが形成
される画素に接続された映像信号線ＤＬである。 Ｘ　ｉ　＋　Ｉ　Ｒ、Ｘ　ｉ　＋　２　Ｒ、−は、赤色
フィルタＲが形成される画素に接続された映像信号１＆
ＤＬである。これらの映像信号線ＤＬは、映像信号駆動
回路で選択される。Ｙｉは第３図及び第７図に示す画素
列Ｙ１を選択する走査信号線ＧＬである。 同様に、Ｙｉ＋１．Ｙｉ＋２．・・・の夫々は、画素列
Ｙ２．Ｙ３．・・・の夫々を選択する走査信号線ＧＬで
ある。これらの走査信号線ＧＬは、垂直走査回路に接続
されている。 画素マトリクス周辺部において、パネルの上辺及び下辺
にはそれぞれ映像信号駆動回路が配置され、例えば奇数
本目映像信号線は上側の回路へ。 偶数木目の映像信号線は下側回路へ接続され、水平方向
の接続端子Ｔｅ　（Ｔｏ）のピッチを水平方向の画素配
列ピッチの２倍と、十分広くとれるように工夫されてい
る。 パネルの左辺には垂直走査回路が配置され、走査信号線
ＧＬが接続されている。 （付加容量Ｃａｄｄの構造） 透明画素電極Ｅ１〜Ｅ３の夫々は、薄膜トランジスタＴ
ＰＴと接続される端部と反対側の端部において、容量電
極ＰＬＩと重なるよう、Ｌ字状に屈折して形成されてい
る。この重ね合せは、第２Ｂ図からも明らかなように、
透明画素電極Ｅｌ〜Ｅ３の夫々を一方の電極ＰＬＩとし
、隣りの走査信号線ＧＬに並行して配置された電極ＰＬ
２を他方の電極とする保持容量素子（静電容量素子）Ｃ
ａｄｄを構成する。この保持容量素子Ｃａｄｄの誘電体
膜は、薄膜トランジスタＴＰＴのゲート絶縁膜として使
用される絶縁膜ＧＩと同一層で構成されている。 保持容量Ｃａｄｄは、第４図からも明らかなように、透
明電極層ＩＴＯ３（ＣＩ）の幅を広げた部分に形成され
ている。なお、ドレイン線ＤＬと交差する部分の層Ｃ１
はドレイン線との短絡の確率を小さくするため細くされ
ている。 容量電極線ＣＬとしては前述のゲート線ｇ１及びｇ２と
同じ層の金属層が使用され、透明電極ＰＬ２　ＣＩＴＯ
３）の配線抵抗が下げられ、断線の確立も小さくされて
いる。容量電極線ＣＬは隣りの画素列のゲート線ＧＬに
平行に間近に沿って形成されており１両者が交差しない
ようレイアウトが工夫されている。容量電極線ＣＬは各
画素の凸状のゲート電極ＧＴが配置された端部と反対側
の端部に配置されており、不透明な層Ｃ２、Ｃ３が画素
の中央部を走り抜けて表示品質を落すようなことも避け
られる。各容量電極ＨｃＬは第１０図〔層Ｃ１，ｇｌ　
（０２）ｇ２　（Ｃ３）のみを示しである〕に示すよう
に、垂直走査線接続端子Ｔｇと反対側のマトリクス端部
で共通に接続され、接続端子Ｔｃに接続されており、こ
の共通接続は端子Ｔｇと反対側であるため走査線ＧＬと
交差することはない。 端子Ｔｃは直流電位源に接続、即ち交流的に接地してお
けば良く、例えば、共通電極ＣＯＭと同電位点■Ｃｏ１
１１に接続される。 （付加容量Ｃａｄｄの等価回路とその動作）第１図に示
される画素の等価回路を第９図に示す。第９図において
、Ｃｇｓは薄膜トランジスタＴＰ　Ｔのゲート電極ＧＴ
及びソース電極ＳＤＩ間に形成される寄生容量である。 寄生容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである。Ｃｐｉ
ｘは透明画素電極ＩＴＯＩ（ＰＩＸ）及び共通透明画素
電極ＩＴＯ２（ＣＯＭ）間で形成される液晶容量である
。液晶界１ｃｐｉｘの誘電体膜は液晶ＬＣ，保護膜ＰＳ
ＶＩ及び配向膜０ＲＩＩ、０ＲＩ２である。Ｖｌ、ｃは
中点電位である。 前記保持容量素子Ｃａｄｄは、ＴＦＴがスイッチングす
るとき、中点電位（画素電極電位）Ｖｉｃに対するゲー
ト電位変化ΔＶｇの影響を低減するように働く。この様
子を式で表すと ΔＶ　１ｃ＝　（（Ｃｇｓ／（Ｃｇｓ＋Ｃａｄｄ＋Ｃｐ
ｊｘ））　ＸΔＶｇとなる。ここでΔＶ］、ｃはΔＶｇ
による中点電位の変化分を表わすにの変化分Δｖ１ｃは
液晶に加わる直流成分の原因となるが、保持容量Ｃａｄ
ｄを太きくすればする程その値を小さくすることができ
る。 また、保持容量Ｃａｄｄは放電時間を長くする作用もあ
り、ＴＰＴがオフした後の映像情報を長く蓄積する。液
晶ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命
を向上し、液晶表示画面の切り替え時に前の画像が残る
所謂焼き付きを低減することができる。 前述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤ１．ＳＤ２とのオーバラップ面積が増え、従って寄
生容ｉ１ｃｇｓが大きくなり中点電位Ｖｌｃはゲート（
走査）信号Ｖｇの影響を受は易くなるという逆効果が生
じる。しかし、保持容量Ｃａｄｄを設けることによりこ
のデメリットも解消することができる。 前記保持容量索子Ｃａｄｄの保持容量は１画素の書込特
性から、液晶容量Ｃｐｉｘに対して４〜８倍（４・ｃｐ
ｉｘ＜Ｃａｄｄ＜８・Ｃｐｉｘ）、重ね合せ容量ｃｇｓ
に対して８〜３２倍（８（：ｇｓ＜Ｃａｄｄ＜３２・Ｃ
ｇｓ）程（実施例２） 第１１図は本発明の他の実施例を示す王画素とその周辺
を示す平面図であり、１２Ａ−１２Ａ切断線における断
面図を第１２Ａ図に、１２Ｂ−４２Ｂ切断線における要
部断面図を第１２Ｂ図に示す。 本実施例の前述の実施例１と異なる点は、断面構造（Ｎ
構造）でみれば、付加容量の配置１１ＡＭＣ２゜Ｃａを
ゲート配線Ｆｌｊｇｌｔ　ｇ２と別層とし、その間に絶
縁膜ＣＩを介在させた点である。従って、付加容ｆｉｔ
ｃａｄｄの誘電体層は絶縁層ＣＩ及びＧ工の２層となる
。５Ｃ２は例えばＣＰで、層Ｃ３はＡＱを使用すること
ができ、絶ｉｆｆにＩは本例ではＳｉＮである。 平面構造では、ゲート電極の下方に非晶質Ｓｉ層ＡＳよ
り太き百のバックライト光学の遮断層ＬＳを設けた点が
異なり、この遮光膜ＬＳは容量電極線ＣＬの層Ｃ２と同
じ層で形成される。この場合ゲート電極ＧＴの大きさは
前述した本来の大きさに小さくされるので、ゲート・ド
レイン間の寄生容量を小さくできる。 （実施例３） 実施例１及び２で説明した補助容量の透明電極層Ｃ１は
第１３図に示すように、各画素の番地を表わす符号、記
号等として利用され、また材質は透明材であるため画素
電極層ＩｒＯ２層に重ねて配置することができる。また
、層Ｃ１は基板５ＵＢｌの最初のパターニング加工とな
るので、以後の工程の不良解析に大変便利なものとなる
。 このような画素の番地記号は、特に、本例のように複雑
なトライアングル配置をさせた場合に大きな効果がある
。第Ｉ３図の例では緑色フィルタの配置される画素のみ
にＧ（緑）のアルファベットと水平位置番号を、並びに
垂直方向を示すＶのアルファベットと垂直位置番号を描
いている。勿論全ての画素に符号に付けることもできる
。 以上、本発明考によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨とは勿論である。 例えば１本実施例ではゲート電極形成→ゲート絶縁膜形
成→半導体層形成→ソース・ドレイン電極形成の逆スタ
ガ構造を示したが、上下関係又は作る順番がそれと逆の
スタガ構造でも本発明は有効である。 【発明の効果１ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 補助容量電極配線ＣＬを垂直走査線ＯＬ接続端子と反対
側のマトリクス周辺部で共通接続しているので、その共
通接続線が垂直信号線ＧＬと交差することはない。

【図面の簡単な説明】

第工図は、本発明の実施例１であるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図、 第２Ａ図は、前記第↓図のＩＩ　Ａ　−１１Ａ切断線で
第２Ｂ図は、第工図のＩＩＢ−ＩＩＢ切断線における断
面図、 第３図は、前記第工図に示す画素を複数配置した液晶表
示部の要部平面図、 第４図乃至第６図は、前記第１図に示す画素の所定の層
のみを描いた平面図、 第７図は、前記第３図に示す画素電極層とカラーフィル
タ層のみを描いたとを重ね合せた状態における要部平面
図、 第８図はアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図、第９図は、第１
図に記載される画素の等価回路図、 第１０図は、映像信号線、垂直走査信号線及び容量電極
線とそれらの接続端子配置を示す平面図、第１１図は本
発明の他の実施例を示す平面図、第１２Ａ図及び第１２
Ｂ図は第１１図に対応する断面図、 第１３図は本発明の更に他の実施例を示す平面図中、Ｓ
ＵＢ・・・透明ガラス基板、ＣＬ・・・容量電極線、Ｇ
Ｌ・・・走査信号線、ＤＬ・・・映像信号線、Ｇ工・・
・絶縁膜、Ｇ′ｒ・・・ゲート電極、ＡＳ・・・ｉ型半
導体層、ＳＤ・・・ソース電極又はドレイン電極、ＰＳ
■・・・保護膜、ＬＳ・・・遮光膜、ＬＣ・・・液晶、
Ｔ　ＦＴ・・・薄膜トランジスタ、ＩＴ○・・・透明電
極、ｇ、ｄ・・・導電膜、Ｃａｄｄ・・・保持容量素子
、Ｃｇｓ・・・重ね合せ容量、Ｃｐｉｘ・・・液晶容量
である（英文字の後の数字の添字は省略）。 Ｌｃ

Claims (1)

【特許請求の範囲】
1. １、画素電極と、ゲート、ソース及びドレインを有する
   薄膜トランジスタと、上記画素電極に電気的に接続され
   たコンデンサとを具備する単位画素を複数個配列して成
   り、上記ゲートの配線と上記コンデンサの配線をほぼ平
   行に配置し、各列の上記ゲートの配線に電気的に接続さ
   れる外部接続端子を表示パネルの一方の端部に配置し、
   各列の上記コンデンサの配線を上記一方の端部と反対側
   の端部で電気的に共通接続して成ることを特徴とする表
   示装置。