JP2000267989A - バス間でのデータのアラインメント - Google Patents

Abstract

(57)【要約】 【課題】 シフトと累積ユニットを含む、第１、第２バ
スをブリッジするコンピュータ・システム用のバス・ブ
リッジを提供する。 【解決手段】 シフトと累積ユニットは、一方のバスか
らバイトを受け取るために接続された入力と、受け取っ
たバイトを選択可能にシフトする出力とを有するシフタ
を含み、かつ、シフタの出力を受け取るために接続され
た入力と、シフトされたバイトを選択可能に累積するア
キュムレータを含む。このアキュムレータが、第１、第
２バスのうちの他方に渡される再アラインメントされた
バイトを提供する出力を有する。シフタとアキュムレー
タを組み合わせることにより、所望の量のシフトと選択
されたビットまたはバイトの累積とを組み合わせ、一方
のバスからのバイト・セットを再アラインして、他方の
バス用のバイト・セットを形成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・シ
ステムのバス間でのデータ転送に関する。詳細には、バ
ス間でデータを転送するためのバス・ブリッジ、バス間
でデータを転送するためのＤＭＡコントローラ、かかる
バス・ブリッジまたはＤＡＭコントローラあるいはその
両方を組み込んだコンピュータ・システム、およびバス
間でデータを転送する方法に関する。

【０００２】

【従来の技術】この文脈において、ブリッジとはバス間
でデータを転送するための機構である。最新のコンピュ
ータ・システムでは複数のバスが備えられていることは
一般的であり、バス間でデータを転送するためにブリッ
ジ機構が備えられていることも珍しくない。このブリッ
ジ機構には多くの異なる形式があり、他の機能を組み込
んでいる場合もある。たとえば、入出力バスと別のバス
の間にＤＭＡコントローラが備えられており、コンピュ
ータ・システムの一部を形成していることが知られてい
る。

【０００３】

【発明が解決しようとする課題】異なるバスに対して
は、異なるバイト・アドレス・アラインメントを有する
ことが望ましい場合がある。本発明は、それぞれのバス
上で選択可能なバス・アラインメントを使用することに
よって、バス間に効率のよい転送を提供するという問題
に対処する。

【０００４】

【課題を解決するための手段】本発明の具体的かつ好ま
しい態様は、添付の特許請求の範囲の独立項および従属
項で詳細に説明する。従属項の特徴の組み合わせを独立
項の特徴と適切に組み合わせることが可能であり、特許
請求の範囲で単に明示的に説明されているままに限らな
い。

【０００５】本発明の一態様により、コンピュータ・シ
ステムには１つのバス・ブリッジが備えられている。コ
ンピュータ・システムは第１のバスおよび第２のバスを
含むことが可能であって、その第１のバスと第２のバス
のあいだにブリッジが配置されるであろう。ブリッジ
は、第１のバスと第２のバスのいずれか１つからバイト
を受け取るために接続される入力と、受信したバイトに
選択可能にシフト（シフト）する出力とを有するシフタ
を含む。さらに、シフタの出力を受け取るために接続さ
れる入力を有し、シフトされたバイトを選択的に累積す
るアキュムレータを含む。このアキュムレータは、第１
のバスおよび第２のバスの一方から他方のバスに渡すた
めに再アラインさせさたバイトを供給する出力を有す
る。

【０００６】シフタとアキュムレータを組み合わせるこ
とにより、所望の量のシフトと選択されたバイトまたは
ビットの累積とを組み合わせ、一方のバスからのバイト
・セットを再アラインして、他方のバス用のバイト・セ
ットを形成することができる。この構造を使用すると、
効率的な方法の任意の再アラインメントによりバイトを
柔軟に転送することができる。入力バスから入力された
連続する入力バイト・セットに対して、シフタとアキュ
ムレータ・ユニットを連続サイクルで動作させることに
より、バースト転送も可能になる。

【０００７】制御論理は、受け取ったバイトに適用され
るシフトを選択するための、およびシフトされたバイト
から累積されるバイトまたはビットを選択するための制
御信号を提供する。シフタおよびアキュムレータは、サ
イクル内の連続フェーズで使用可能である。１つのサイ
クルでは、シフトされたバイトから、第１のバイト・セ
ットまたはビット・セットを１つの出力バイト・セット
用に選択することができる。別のサイクルでは、シフト
されたバイトから、第２のバイト・セットまたはビット
・セットを別の出力バイト・セット用に選択することが
できる。

【０００８】この制御論理は、一方のバスから他方のバ
スへ、バイトのバースト転送を行うために、連続するサ
イクルやフェーズに対して制御信号を決定するように構
成される。

【０００９】アキュムレータは出力レジスタを含むこと
ができる。第１のフェーズでは、シフトされた入力バイ
ト・セットから選択した部分を、出力レジスタの対応す
る部分に登録することで、再アラインメントされた出力
バイト・セットの累積を完了させることができる。第２
のフェーズでは、シフトされた入力バイト・セットの残
りの部分を、出力レジスタの対応する部分に登録するこ
とで、後続の再アラインメントされた出力バイト・セッ
トの累積を開始することができる。

【００１０】相対的バス幅ならびにシフトと累積ユニッ
トの幅に応じて、１つのバイト・セットが１つのワー
ド、またはワードの一部を形成できることに留意された
い。

【００１１】本発明の実施形態では、ブリッジはバイト
・セットをバッファリングするためのバッファをさらに
備え、このバッファは第１バスとシフタとの間を接続す
ることができる。このバッファは、バイトが第１バスか
ら第２バスへ転送される場合には第１バスとシフタとの
間を接続することが可能であり、第２バスから第１バス
へ転送される場合にはアキュムレータと第１バスとの間
を接続することが可能である。これは、第１バスと第２
バスに関するタイミングの異なる動作可能速度を考慮に
入れるために、データを柔軟にバッファリングするため
のものである。

【００１２】前述のように、バッファ・ユニットならび
にシフトおよび累積ユニットの選択順序を与えるため
に、バッファおよびシフタは入力マルチプレクサに関連
付けられることが好ましい。

【００１３】バッファ・ユニットの入力マルチプレクサ
は、第１バスからのバイトを受け取るために接続可能な
第１の入力、アキュムレータからのバイトを受け取るた
めに接続される第２の入力、ならびにバッファ・ユニッ
トのバッファへバイトを出力するために接続される出力
を含むことができる。

【００１４】シフタの入力マルチプレクサは、第２バス
からのバイトを受け取るために接続される第１の入力、
バッファ・ユニットの出力からのバイトを受け取るため
に接続される第２の入力、ならびにシフタへバイトを出
力するために接続される出力とを備えることができる。

【００１５】バス・ブリッジの一実施形態では、たとえ
ば入出力バスと別のプロセッサ・バスとの間を接続する
ためであり、たとえば適切なシステム・バス（ＳＢｕ
ｓ）プロトコルの下で使用可能なバスである、ダイレク
ト・メモリ・アクセス・コントローラを形成する。

【００１６】本発明の他の態様では、第１バスおよび第
２バスを有するコンピュータ・システム用の、ダイレク
ト・メモリ・アクセス・コントローラが用意されてい
る。ダイレクト・メモリ・アクセス・コントローラは、
第１バスと第２バスとの間に配置することができる。こ
れは、第１バスおよび第２バスのうちの１つからバイト
を受け取るために接続される入力を有するシフタと、受
け取ったバイトに選択可能にシフトさせる出力とを備え
る。さらに、シフタの出力を受け取るために接続される
入力を有し、シフトされたバイトの選択的累積を行うア
キュムレータも備え、このアキュムレータは、第１バス
および第２バスのうちの他方へ渡すために再アラインメ
ントされたバイトを供給するための出力を有する。

【００１７】本発明の他の態様により、第１バス、第２
バス、ならびに前述のような第１バスと第２バスとの間
にあるバス・ブリッジを有するコンピュータ・システム
が提供されている。

【００１８】本発明の他の態様により、コンピュータ・
システムの第１バスと第２バスとの間でデータを転送す
る方法が提供されている。この方法は、受け取ったバイ
トに対して選択可能なシフトを行うために、第１バスお
よび第２バスのうちの１つから受け取ったバイトをシフ
トするステップと、第１バスおよび第２バスのうちの他
方へ渡すために再アラインメントされたバイトを供給す
るための、シフトされたバイトの選択的累積を実行する
ステップとを含む。

【００１９】これらのステップは連続サイクルで繰り返
され、各サイクルで１つのバイト・セットが受け取られ
る。この１つのバイト・セットは、前述のようにワード
またはワードの一部である可能性がある。

【００２０】サイクルの第１フェーズでは、シフトされ
た入力バイト・セットの選択位置から出力レジスタの対
応する位置にバイトまたはビットを登録することによっ
て、再アラインメントされた出力バイト・セットの累積
を完了することが可能であって、サイクルの第２のフェ
ーズでは、シフトされた入力バイト・セットの残りの位
置から出力レジスタの対応する位置にバイトまたはビッ
トを登録することで、後続の再アラインメントされた出
力バイト・セットの累積を開始することが可能である。

【００２１】第１バスから第２バスへ転送する場合、バ
イトはシフタおよびアキュムレータによって処理される
前にバッファリングされ、第２バスから第１バスへ転送
する場合、バイトはシフタおよびアキュムレータによっ
て処理された後にバッファリングされる。

【００２２】第１バスと第２バスの間でバイトのバース
トを転送する場合、その方法は初期フェーズにおいて、
初期出力バイト・セットを形成するために、最高２サイ
クルからのシフトされたバイトの選択ビットが累積され
るステップと、中間フェーズにおいて、中間出力バイト
・セットを形成するために、２サイクルからのシフトさ
れたバイトの選択ビットが累積されるステップと、最終
フェーズにおいて、最終出力バイト・セットを形成する
ために、最高２サイクルまでのシフトされたバイトの選
択ビットを累積するステップとの中の１つまたは複数の
ステップを含む。

【００２３】第１バスと第２バスとの間でバイトのバー
ストを転送する場合、ここで効率的なブロック転送によ
って再アラインメントを達成するために、ブロック転送
は、選択されたビットの初期転送フェーズと、選択され
たバイトの初期転送フェーズと、選択されたバイト・ブ
ロックの初期転送フェーズと、ワードのサブブロックの
初期転送フェーズと、ワードのブロック転送フェーズ
と、ワードのサブブロック・ブロックの最終転送フェー
ズと、選択されたバイト・ブロックの最終転送フェーズ
と、選択されたバイトの最終転送フェーズと、選択され
たビットの最終転送フェーズとの中の、１つまたは複数
を含むことができる。

【００２４】

【発明の実施の形態】本発明の例示的な実施の形態を、
添付の図面を参照し例示的なものとしてのみ以下に示す
が、ここで参照符号などは要素などに関するものとす
る。

【００２５】本発明の実施の形態について、フォールト
・トレラント・コンピュータ・システムの一部を形成す
るのに適したコンピュータ・システムの構成例を参照し
ながら下記に記載する。ただし、本発明はこのような実
施の形態に限定されるものではなく、ＤＭＡコントロー
ラを採用したどのようなコンピュータ・システムにでも
実装可能であることに留意されたい。

【００２６】図１は、コンピュータ・システム１０の例
を示す概略図である。図１に示されたコンピュータ・シ
ステム１０は、本実施形態ではＣＰＵ １およびＣＰＵ
２である第１プロセッサ１２および第２プロセッサ１
４を含む。代替の実施形態では、たとえば一つのＣＰＵ
だけであってもよい。プロセッサ１２とプロセッサ１４
は、ＵＰＡ（Ｕｎｉｖｅｒｓａｌ Ｐｒｏｃｅｓｓｏｒ
Ａｒｃｈｉｔｅｃｔｕｒｅ）プロトコルの下で使用可
能な第１バス２２に接続されている。さらに主メモリ１
６も、メモリ・インターフェース２０を介してこの第１
バス２２に接続されている。システム入出力コントロー
ラ３０は、第１バス２２とシステム・バス（ＳＢｕｓ）
３２との間でブリッジの役目を果たす。システム・コン
トローラ１８は第１バス２２に接続され、さらに制御ラ
イン２４、２６、２８、および２９を介してプロセッサ
１２、プロセッサ１４、主メモリ１６、およびシステム
入出力コントローラ３０にもそれぞれ接続されている。

【００２７】ＳＢｕｓ ３２に別の構成要素（図示せ
ず）を接続するために、１つまたは複数のスロット（た
とえばスロット３４）を備えることができる。プロセッ
サ入出力バス・ブリッジ３６がＳＢｕｓ ３２に接続さ
れる。これにより、１つまたは複数の周辺装置５０を接
続するための周辺バス（ＰＢｕｓ）３３へ接続される。
プロセッサ入出力ブリッジ３６は、入出力バス４０を介
した１つまたは複数の周辺装置４６および４８へのプロ
セッサ入出力のアクセスを行う。

【００２８】入出力バス４０上にある周辺装置がプロセ
ッサ１０へ、具体的にはプロセッサ１０の主メモリ１６
へＤＭＡアクセスを行うために、入出力バス４０とＳＢ
ｕｓ３２との間にダイレクト・メモリ・アクセス・コン
トローラ（ＤＭＡＣ）３８も接続されている。このＤＭ
ＡＣ ３８は別のバス・ブリッジを形成する。

【００２９】フォールト・トレラント・コンピュータ・
システムの場合、入出力バスを１対のフォールト・トレ
ラント冗長バスとして構成することができる。その際、
コンピュータ・システム１０の多様なインスタンスをそ
のバスに接続する。

【００３０】図２は、ＤＭＡＣ３８をさらに詳細に例示
した図である。ＤＭＡＣ ３８は、ローダ・マシン６２
（以下ローダ６２と呼ぶ）およびムーバ・マシン６４
（以下ムーバ６４と呼ぶ）を備える。ローダ６２とムー
バ６４はそれぞれ、プロセッサ入出力インターフェース
（それぞれ６６および６８）を有し、これによってプロ
セッサ１０がローダおよびムーバを直接制御できる。

【００３１】本発明の一実施形態では、ローダ６２はロ
ーダ・コントローラ８４を備え、これによってローダ６
２が主メモリ１６からＤＭＡＣ ３８へＤＭＡコマンド
をロードできる。具体的に言えばローダ・コントローラ
８４は、プロセッサ１０の主メモリ１６からムーバ６４
内のムーバ・レジスタ７４へＤＭＡコマンドをロードす
るように動作する。

【００３２】ローダ６２はレジスタ７２も備える。具体
的にこれらは、主メモリ１６内にあるコマンド・バッフ
ァ９２をアドレス指定するためのベース・ポインタ７５
用のベース・レジスタ７６と、コマンド・バッファ９２
内にあるＤＭＡコマンド・シーケンスのテールをアドレ
ス指定するテール・ポインタ７７用のテール・ポインタ
・レジスタ７８と、コマンド・バッファ９２内にあるコ
マンド・シーケンスのヘッドをアドレス指定するヘッド
・ポインタ７９用のヘッド・ポインタ・レジスタ８０と
を含む。ローダ６２にはその他のレジスタ８２も備えら
れている。

【００３３】ムーバ６４は、バス間で大量のデータを移
動させるのに使用できる。これを実行するためのムーバ
転送機構８５を含む。ムーバ６４はムーバ・コントロー
ラ８６を備える。これはムーバ・レジスタ７４内のＤＭ
Ａコマンドに従ってＤＭＡ操作を制御するために使用可
能である。ムーバ６４用のＤＭＡコマンドは、プロセッ
サ１０によってセットアップされた１６バイト構造であ
る。ＤＭＡコマンドはムーバ６４に、入出力バス４０と
ＳＢｕｓ ＤＶＭＡ（ダイレクト仮想メモリ・アクセ
ス）アドレスとの間でどちらかの方向にデータを移動さ
せ、主メモリに中継する。このＤＭＡコマンドは、プロ
セッサ１０によってムーバ・レジスタ７４に直接書き込
むか、あるいは主メモリ１６内のコマンド・バッファに
書き込んでから、ローダ６２によってムーバ・レジスタ
７４にロードすることができる。

【００３４】ＤＭＡコマンドは、ＤＶＭＡおよびフォー
ルト・トレラント入出力バス・アクセスに任意の開始ア
ドレスを指定することができる。これは、アラインメン
トの制約なしに、所与の最大値までの任意の転送長さを
指定することができる。ＤＭＡコマンドは、 − 主メモリのＤＶＭＡアドレスと、 − 入出力バス・アドレスと、 − バイト・カウントと、 − ＤＶＭＡアクション・バイトとを含むことができ
る。

【００３５】ＤＶＭＡアクション・バイトは、（転送方
向に関する）方向インジケータ、妥当性ビット、割込み
イネーブル・ビット、およびライトバック・イネーブル
・ビットを含むコマンドおよび状況情報を備える。

【００３６】本発明の実施形態は、プロセッサ１０とＤ
ＭＡＣ ３８との間でＤＭＡコマンドを転送する際のオ
ーバヘッドを最小限に抑えるために、ＤＭＡコマンドを
効率的に転送するための特定の機構を含む。

【００３７】図３に示すように、主メモリの領域はコマ
ンド・バッファ９２として構成される。コマンド・バッ
ファ９２として構成された主メモリ１６のこの領域は、
オペレーティング・システム９０の制約およびＤＭＡコ
ントローラによる主メモリ１６の使い方により、主メモ
リ内に配置される。たとえば、現在の例では、このコマ
ンド・バッファは８Ｋバイト境界で配置された８Ｋバイ
ト・ページとして定義される。図３は、ＤＭＡＣ ３６
内に保持されているベース・レジスタ７６、テール・レ
ジスタ７８、およびヘッド・レジスタ８０も例示してい
る。プロセッサは、ミラー・ベース・レジスタ１０６、
ミラー・ヘッド・レジスタ１１０、およびミラー・テー
ル・レジスタ１０８内にそれぞれミラー・ベース・ポイ
ンタ１０５、ミラー・ヘッド・ポインタ１０９、および
ミラー・テール・ポインタ１０７を保持していることに
留意されたい。

【００３８】本発明の一実施形態では、ＤＭＡＣ ３８
のムーバ６４内にあるコマンド・バッファ・ベース・レ
ジスタ（ベース・レジスタ）７６が、主メモリ１６内に
あるコマンド・バッファ９２のベース９１のアドレス指
定を可能にする。図４は、このベース・レジスタ７６を
例示した図である。これは、ビット０〜１２が０であり
（すなわち８Ｋ境界）、ビット１３〜２９が主メモリ１
６内の個々のページをアドレス指定する３０ビット・レ
ジスタである。

【００３９】テール・ポインタ７７およびヘッド・ポイ
ンタ７９（ＤＭＡＣ ３８のテール・レジスタ７８およ
びヘッド・レジスタ８０にそれぞれ保持されている）
が、それぞれ、コマンド・バッファ９２内に保持されて
いるＤＭＡコマンド・シーケンスのテール９８およびヘ
ッド１００のアドレス指定を可能にする。ＤＭＡコマン
ド・シーケンスのヘッドは、このシーケンスの終端に関
係しており、ここでＤＭＡコマンドがコマンド・バッフ
ァに追加（格納）される。ＤＭＡコマンド・シーケンス
のテールは、このシーケンスの終端に関係しており、こ
こでＤＭＡコマンドがコマンド・バッファから取り出さ
れる（読み取られる）。以下に記載するように、コマン
ド・バッファはリング・バッファとしても構成される
（すなわち、モジュロ・アドレス指定によりアドレス指
定される）。

【００４０】ベース・レジスタ７６は、コマンド・バッ
ファ９２内のＤＭＡコマンドを見つけるためにＤＭＡＣ
３８が発行するＳＢｕｓ ＤＶＭＡアドレスを含む。

【００４１】テール・レジスタ７８内のテール・ポイン
タ７７は、現在処理されているＤＭＡコマンド（たとえ
ばＤＭＡコマンド１０２）のインデックスを提供する。
テール・レジスタ７８のテール・ポインタ７７における
それぞれの増分は、主メモリにおける１６バイト増分を
表し、これは１つのＤＭＡコマンドに対応する。テール
・ポインタ値がゼロの場合は、そのコマンドがベース・
レジスタ７６の指示するアドレスにあることを表す。

【００４２】図５は、テール・レジスタ７８を例示する
図である。ビット０〜３（すなわち１６バイト境界）が
ゼロであり、ビット４〜１２がコマンド・バッファ９２
内のインデックス値を示すことに留意されたい。

【００４３】ヘッド・レジスタ８０は最後のＤＭＡコマ
ンド（たとえばＤＭＡコマンド１０４）のインデックス
を含み、これは主メモリ１６内のコマンド・バッファ９
２で有効である。ヘッド・レジスタ８０内のヘッド・ポ
インタによって与えられるアドレス指定は、テール・レ
ジスタ７８のテール・ポインタ７７について説明したと
おりである。ヘッド・レジスタ８０を例示した図６を見
るとわかるように、これは図５に例示したテール・レジ
スタ７８と同じ形式である。

【００４４】ヘッド・ポインタ７９およびテール・ポイ
ンタ７７の制御は、コマンド・バッファ９２をリング・
バッファとして構成する（すなわちモジュロ・アドレス
指定が提供されている）ためのようなものであり、これ
によってポインタは、コマンド・バッファ９２の一方の
端から他方の端へ折り返す。すなわち、アドレスは０〜
ｎ（ここでｎは最大インデックス値に対応する）まで増
加し、その後０に戻る。もちろんこのインデックス表示
は、ｎから０という逆方向に進み、その後ｎに戻っても
同じである。

【００４５】ＤＭＡコントローラがアイドル状態であ
り、現在のコマンドについて進行中のすべてのＤＭＡを
完了した状況で、ヘッド・レジスタ８０およびテール・
レジスタ７８にあるヘッド・ポインタ７９およびテール
・ポインタ７７が、それぞれコマンド・バッファ９２内
の同じ位置を指示している場合、このコマンド・バッフ
ァには有効なＤＭＡコマンドがなく、ＤＭＡコントロー
ラはその時点で転送する必要のあるＤＭＡコマンドがな
いことを理解する。

【００４６】以下に説明するように、ヘッド・レジスタ
８０およびテール・レジスタ７８が使用される方法は異
なる。具体的には、ヘッド・レジスタ８０はプロセッサ
１０によって管理されるが、テール・レジスタ７８はＤ
ＭＡＣ ３８によって管理される。

【００４７】次に、図１に示したシステムの動作につい
て、具体的にはＤＭＡＣ ３８の動作について、一般的
に説明する。

【００４８】前述のように、ＤＭＡＣ ３８はローダ６
２およびムーバ６４を備え、プロセッサ１２、１４がＤ
ＭＡＣ ３８に対して提供するＤＭＡコマンドに応答し
て動作することができる。ＤＭＡコマンドは、アライン
メントに関する制約なしに、ＤＶＭＡおよび入出力バス
・アクセスに対して任意の開始アドレスを指定し、所与
の最大値までの任意の転送長さを指定することができ
る。ムーバ６４は、実行可能な最大幅の転送および最長
のバーストを使用して、実行可能な最高の転送を処理す
る。読取り値が好都合なアドレスで終わらない場合、実
行可能な最速のバースト転送を使用するために、ムーバ
６４によって、ＤＭＡコマンドに指定されたデータより
も多くのデータが転送のどちらかの端で読み取られてい
る可能性がある。過剰読取りになると、次の適切な境界
（たとえばＳＢｕｓでは６４バイト境界、入出力バスで
は８バイト境界）まで何も読み取らない。書込みは正確
に処理される。したがって、ムーバ６４は、予測される
データを可能な限り最速の方法で書き込むのに適した、
小規模なＳＢｕｓサイクルと入出力バス・サイクルの組
合わせであれば何でも使用する。

【００４９】必要であれば、ローダ６２は、完了状況の
主メモリ内にあるＤＭＡコマンドを更新することができ
る。ＤＭＡコマンドに指定されていれば、ムーバ６４が
ＳＢｕｓ割込みを生成することもできる。この割込みが
プロセッサ１０に達したときに、ＤＭＡコマンドは完了
しており、メモリへの書込みが要求されていることが保
証されているが、主メモリに達する完了状況とプロセッ
サに達する割込みとの間のタイミングの関係は決められ
ていない。

【００５０】ＤＭＡの実行中、プロセッサは、主メモリ
１６内にあるコマンド・バッファ９２の待ち行列にＤＭ
Ａコマンドを入れることが可能であって、単一プロセッ
サ入出力書込みを使用して、すなわち新しいヘッド・ポ
インタをヘッド・レジスタ８０に書き込むことによっ
て、その存在についての信号をローダ６２に送信するこ
とができる。ムーバ６４が１つのコマンドに対するＤＭ
Ａを完了したときに、ヘッド・ポインタ７９とテール・
ポインタ７７との間に何らかの差異があればそれを分析
することによって、ローダは即時に次のＤＭＡコマンド
をムーバ・レジスタ７４にロードし、プロセッサによる
何らかの支援を待たずに、新たにＤＭＡを開始すること
ができる。言い換えれば、ローダ６２は、ヘッド・ポイ
ンタ７９とテール・ポインタ７７との間の差異を使用し
て、ＤＭＡコマンドがコマンド・バッファ９２からダウ
ンロードされるのを待っていることを示す。

【００５１】図７Ａおよび図７Ｂは、プロセッサ１０お
よびＤＭＡＣ ３８の動作を例示した流れ図である。

【００５２】図７Ａは、プロセッサ１０が実行する各ス
テップを表す。

【００５３】ステップＳ１で、プロセッサは新しいＤＭ
Ａコマンド（たとえばＤＭＡコマンド１０３）をコマン
ド・バッファ９２に書き込む。プロセッサは、ミラー・
ヘッド・レジスタ１１０の内容（すなわちミラー・ヘッ
ド・ポインタ１０９）によって識別されるオフセット
で、ＤＭＡコマンドをコマンド・バッファ９２に書き込
む。コマンド・バッファのベースは、ミラー・ベース・
レジスタ１０６の内容（すなわちミラー・ベース・ポイ
ンタ１０５）によって識別される。

【００５４】ステップＳ２で、プロセッサはミラー・ヘ
ッド・レジスタ１１０内のミラー・ヘッド・ポインタ１
０９を増分する。コマンド・バッファ９２内の次の位置
は、ミラー・ヘッド・レジスタ１１０の内容を１６バイ
トだけ増分することによって識別されるので、現時点で
最後のＤＭＡコマンド１０４を超えて次の位置を指示す
る。

【００５５】ステップＳ３で、プロセッサはミラー・ヘ
ッド・レジスタ１１０の内容とミラー・テール・レジス
タ１０８の内容とを比較する。

【００５６】これらが同等であれば（本実施の形態の場
合はこれらが等しければ）、コマンド・バッファ内には
それ以上スペースがない可能性があることを意味する。
これを調べるには、ミラー・テール・レジスタ１０８の
内容とテール・レジスタ７８の内容とを確実に対応させ
る必要がある。したがってステップＳ４で、プロセッサ
はテール・レジスタ７８の現在の内容をミラー・テール
・レジスタ１０８にコピーする。最後にミラー・テール
・レジスタ１０８が更新されてから、ＤＭＡＣ３８がテ
ール・レジスタ７８内のテール・ポインタ７７を変更し
た場合は、ミラー・ヘッド・レジスタ１１０の内容とミ
ラー・テール・レジスタ１０８の内容が同等ではないは
ずである。ステップＳ３およびＳ４によって形成される
ループは、ステップＳ３のテストによって、ヘッド・レ
ジスタ１１０の内容とテール・レジスタ１０８の内容が
同等でないことが示されるまで繰り返される。

【００５７】ステップＳ３のテストによって、ミラー・
ヘッド・ポインタ１０９がミラー・テール・ポインタ１
０７と同等でないことが示されると、プロセッサはステ
ップＳ５で、コマンド・バッファ９２に書き込まれるＤ
ＭＡコマンドが他にもあるかどうかを判定する。他にも
ある場合は、ステップＳ１に制御が戻される。他にない
場合、プロセッサはステップＳ６で、ＤＭＡＣのヘッド
・ポインタ７９がミラー・ヘッド・ポインタ１０９に対
応するように更新するために、ミラー・ヘッド・レジス
タ１１０の内容をＤＭＡＣ ３８のヘッド・レジスタ８
０にコピーする。

【００５８】その結果、プロセッサ１０は、１つまたは
複数のＤＭＡコマンドをバッファ９２のヘッドに追加
し、ＤＭＡＣヘッド・レジスタ８０への単一書込みによ
って、ＤＭＡＣ ３８にすべてのコマンドを使用できる
ことを示すことがわかる。これによって、入出力帯域幅
要件を最小限に抑えることができる。

【００５９】プロセッサ１０は、コマンド・バッファ９
２内にスペースが存在するか否かを判定するために、各
インスタントでＤＭＡＣテール・ポインタ７７をミラー
リングする必要はない。プロセッサ１０はほとんどの場
合に、前述のステップＳ１〜Ｓ６を使用して、ミラー・
テール・レジスタ１０８内に保持されているミラー・テ
ール・ポインタ１０７を使用することができる。プロセ
ッサ１０は、ミラー・ヘッド・レジスタ１１０の内容と
ミラー・テール・レジスタ１０８の内容とを比較するこ
とで、コマンド・バッファ９２にスペースがあるか否か
を判定する。これらのミラー・レジスタ１１０および１
０８内にあるミラー・ポインタ値が同等でない場合（こ
の例では等しくない場合）、ミラー・ヘッド・レジスタ
１１０のミラー・ヘッド・ポインタが指すアドレスにあ
るコマンド・バッファ９２にはスペースがある。プロセ
ッサは、ＤＭＡＣ ３８のヘッド・レジスタ８０に書き
込む際にミラー・ヘッド・ポインタ１０９それ自体を更
新するが、通常はミラー・テール・ポインタ１０７は修
正しない。ミラー・ヘッド・ポインタ１０９とミラー・
テール・ポインタ１０７との所定の関係が検出されると
（この例では、ミラー・ヘッド・ポインタ値とミラー・
テール・ポインタ値が等しい場合）、プロセッサ１０
は、テール・ポインタ７７を最後にチェックしてからＤ
ＭＡＣ ３８がこれを更新したか否かをチェックする。
プロセッサ１０は、テール・ポインタ７７の現在値を見
つけて、これをミラー・テール・レジスタ１０８にコピ
ーするかまたは書き込むために、ＤＭＡＣ ３８にある
テール・レジスタ７８に対して単一読取りアクセスを実
行することができる。プロセッサ１０がＤＭＡ要求を生
成するのとほぼ同じ速度でＤＭＡＣ ３８が要求を処理
していれば、プロセッサ１０は、リング・バッファ９２
のローテーションが１回完了するごとにＤＭＡテール・
レジスタ７８にアクセスするだけでよい。これによっ
て、入出力帯域幅要件がさらに最小限に抑えられる。

【００６０】図７Ｂは、ＤＭＡＣ ３８が実行するステ
ップを表す。

【００６１】ステップＳ１１でローダ６２は、ヘッド・
ポインタ７９とテール・ポインタ７７とを比較すること
ができる。ヘッド・ポインタ７９とテール・ポインタ７
７が同等であれば、現在、主メモリからムーバ６４への
転送を待っているＤＭＡコマンドはないことが判定され
る。したがって、ＤＭＡＣローダ６２は、ヘッド・ポイ
ンタ７９とテール・ポインタ７７との間に差異が生じる
まで待機する。ここで同等であると言うことは、ポイン
タが、コマンド・バッファ内にある共通のＤＭＡコマン
ド格納位置を効果的に指し示しているという意味である
ことがわかる。本実施形態の場合、これは両者が同じ値
を有していることを意味する。ただし他の実施形態で
は、使用されるアドレス指定モードに応じて、互いに所
定の関係を保った値を有することができる。

【００６２】ヘッド・ポインタ７９とテール・ポインタ
７７が同等でない場合（すなわち本実施形態では異なる
値を有する場合）、ローダ６２はステップＳ１２でテー
ル・ポインタ７７を使用し、ＤＭＡの読取り操作によっ
て、コマンド・バッファ９２内にある最後のコマンドに
アクセスする。したがってＤＭＡＣローダ６２は、次の
ＤＭＡコマンド（たとえばＤＭＡコマンド１０２）を主
メモリ１６からムーバ・レジスタ７４に転送することが
できる。

【００６３】ムーバがＤＭＡコマンドに指定されたデー
タの移動を完了するステップＳ１３に続いて、ローダは
ステップＳ１４で、「実行済み」または「完了」という
指示を、ＤＭＡコマンドがそこから読み取られたばかり
のコマンド・バッファ位置に書き込むことができる。プ
ロセッサはこれを使用して、ＤＭＡＣ ３８によってど
のＤＭＡデータが首尾良く転送されたか否かを監視する
ことができる。

【００６４】ステップＳ１５で、ＤＭＡＣローダ６２
は、テール・ポインタ７７がコマンド・バッファ９２内
の新しいテールを指し示すように更新する。

【００６５】上記ステップＳ１１〜Ｓ１５は、図１のロ
ーダ・コントローラ８４が提供する機能を決めるもので
ある。

【００６６】前述のように、ヘッド・ポインタ７９およ
びテール・ポインタ７７は、モジュロ・アドレス指定を
使用して、コマンド・バッファ９２をリング・バッファ
として構成することができる。この方式では、主メモリ
からＤＭＡＣ ３８への転送を待っているコマンドの文
字列は、コマンド・バッファ用に割り振られたメモリ・
スペース内で折り返すことができる。したがって、ヘッ
ド・ポインタ７９およびテール・ポインタ７７の修正
は、コマンド・バッファ９２に割り振られたメモリ・ス
ペースに基づく「モジュロ」方式で実行されるのが効果
的である。

【００６７】前述のように、プロセッサ１０は、１つま
たは複数のＤＭＡコマンドのシーケンスをコマンド・バ
ッファ９２に書き込むのに使用することができる。この
コマンド・シーケンスは、転送されたＤＭＡコマンドの
最後のアドレスだけをＤＭＡＣ ３８のヘッド・レジス
タ８０に送信して書き込むことができる。テール・ポイ
ンタ７７は、次のコマンドのアドレスを形成するために
使用されるので、ＤＭＡコマンドごとに更新される。Ｄ
ＭＡＣローダ６２は、一連のＤＭＡコマンドをコマンド
・バッファ９２からＤＭＡＣムーバ６４に転送するのに
使用することができる。この場合、ＤＭＡコマンドのシ
ーケンスがコマンド・バッファ９２からＤＭＡＣムーバ
６４に転送され、最後のＤＭＡコマンドが完了した後
に、割込みを生成するか、または主メモリ内の最終コマ
ンドの完了状況を更新することができる。

【００６８】次に、ＤＭＡＣローダ６２およびＤＭＡＣ
ムーバ６４で提供されるその他のレジスタについて簡単
に説明する。

【００６９】ＤＭＡＣローダ６２内のその他レジスタ８
２は、現在のローダ状況を示すローダ状況レジスタを含
むことができる。ローダは２つの主要な状態、すなわち
受動状態と能動状態の間で移動する。パワーオン・リセ
ット・コマンド、同期化リセット・コマンド、任意のデ
ータ転送エラー・コマンド、あるいは直接プロセッサ・
コマンドによって、ローダを能動状態に移動させること
ができる。

【００７０】能動状態では、ローダはＤＭＡコマンドを
処理中であっても処理中でなくてもよい。すべてのコマ
ンドが完了すると、ヘッド・レジスタ８０の内容（すな
わちヘッド・ポインタ７９）はテール・レジスタ７８の
内容（すなわちテール・ポインタ７７）と同等になる。
ローダは、プロセッサ１０が新しい値をヘッド・レジス
タ８０に書き込むのを能動状態で無期限に待機し、書き
込まれた後、ローダは新しいＤＭＡコマンドを処理す
る。能動状態は、ローダにとって通常の状態である。

【００７１】ＤＭＡＣムーバ６４内にあるムーバ・レジ
スタ７４は、いくつかの異なるレジスタを備える。

【００７２】ＤＭＡＣ＿ＡＣＴＩＯＮレジスタは、現在
のムーバ動作を決める。このレジスタは、ＤＭＡＣロー
ダ６２によって自動的にロードされ、主メモリ内にある
ＤＭＡＣコマンドのアクション・バイトに依存してい
る。ＤＭＡＣ＿ＡＣＴＩＯＮレジスタは、コマンドおよ
び状況情報を含む。これは、方向インジケータ、妥当性
インジケータ、割込みイネーブル・インジケータ、およ
びライトバック・イネーブル・インジケータを含むこと
ができる。方向インジケータは転送方向を示す。妥当性
インジケータは、コマンドの妥当性をチェックすること
ができる。割込みイネーブル・インジケータは、ＤＭＡ
動作完了時にＤＭＡムーバが割込みを生成するか否かを
示す。ライトバック・イネーブル・インジケータは、コ
マンド完了後に、完了状況がコマンド・バッファに書き
戻されるか否かを示す。ＤＭＡＣムーバはアクション・
コマンドを完了すると、終了状況でＤＭＡＣ＿ＡＣＴＩ
ＯＮを更新する。書戻し（ライトバック）が許可される
と、ＤＭＡローダはＤＭＡＣ＿ＡＣＴＩＯＮレジスタ内
で、更新されたＤＭＡＣ＿ＡＣＴＩＯＮを主メモリ１６
に書き戻す。ＤＭＡＣ＿ＡＣＴＩＯＮレジスタは、その
他の状況インジケータに使用する状況ビットをさらに含
むことができる。

【００７３】ＤＭＡＣ＿ＤＶＭＡレジスタは、ＤＭＡに
使用されるＳＢｕｓＤＶＭＡアドレスを決める。このＤ
ＶＭＡアドレスは、システム入出力コントローラ３０内
にある入出力メモリ管理ユニットによって、実アドレス
に変換される。このレジスタは、ＤＭＡＣローダ６２に
よって、コマンド・バッファ９２にあるＤＭＡコマンド
から自動的にロードされる。

【００７４】ＤＭＡＣ＿ＩＯＡＤレジスタは、ＤＭＡに
使用する入出力バスＤＶＭＡアドレスを決める。このレ
ジスタも、ローダによって、コマンド・バッファ９２に
あるＤＭＡコマンドから自動的にロードされる。

【００７５】ＤＭＡＣ＿ＣＯＵＮＴレジスタは、ＤＭＡ
Ｃ転送バイトをカウントする。これは、ＤＭＡコマンド
に関して転送されるバイト数を与える。このレジスタ
も、ＤＭＡＣローダ６２によって、コマンド・バッファ
９２にあるＤＭＡコマンドから自動的にロードされる。

【００７６】前述のように、プロセッサ１０は、ミラー
・ベース・ポインタ１０５、ミラー・テール・ポインタ
１０７、およびミラー・ヘッド・ポインタ１０９を、ミ
ラー・ベース・レジスタ１０６、ミラー・テール・レジ
スタ１０８、およびミラー・ヘッド・レジスタ１１０内
でそれぞれ維持する。図３に示すように、これらのレジ
スタは主メモリ内に保持することができる。別法とし
て、これらをＣＰＵレジスタで形成することができる。

【００７７】図８は、ＤＭＡＣ ３６のその他の態様を
さらに詳細に例示した図である。具体的に言えば、図８
はＤＭＡ転送機構８５をより詳細に例示した図である。

【００７８】図８に示すように、第１のＳＢｕｓインタ
ーフェース２０２は、ＳＢｕｓ ３２からデータを受け
取るために接続されている。第２のＳＢｕｓインターフ
ェース２０４は、ＳＢｕｓ ３２にデータを転送するた
めに接続されている。これらのＳＢｕｓインターフェー
スは、ムーバ・コントローラ８６が供給するクロック信
号ＣＳによってクロックされている。図３に示すよう
に、ＳＢｕｓは単一バス３２である。ただし、ＳＢｕｓ
は制御ライン、アドレス・ライン、およびデータ・ライ
ンを備えていてもよく、ＳＢｕｓインターフェース２０
２および２０４は多重クロックト・クロック動作バッフ
ァとして構成することが可能であって、それぞれのバッ
ファが１つまたは複数の制御ライン、アドレス・ライ
ン、およびデータ・ラインに対して責任を負っている。
ＳＢｕｓインターフェース２０２の出力は、マルチプレ
クサ２１０への第１の入力を形成するために、ライン２
０６を介して供給される。このマルチプレクサ２１０へ
の第２の入力は、アキュムレータ２４０の出力に接続さ
れたパス２０８によって形成される。

【００７９】マルチプレクサ２１０への第１の入力と第
２の入力の選択は、ムーバ・コントローラ８６による多
重信号ＭＳ出力によって実行される。マルチプレクサ２
１０の出力２１１は、バッファ・ステージ２１２に供給
される。バッファ・ステージ２１２は、クロックト入力
ゲート２１４、バッファ記憶域（たとえば容量が１２８
×８バイトのランダム・アクセス・メモリ）、およびク
ロックト出力ゲート２１８を含む。クロックト入力ゲー
ト２１４およびクロックト出力ゲート２１８は、ムーバ
・コントローラ８６からのクロック信号ＣＳを受け取
る。

【００８０】バッファ・ステージ２１２の出力は、第２
のマルチプレクサ２３０への第１の入力２２６と、保持
レジスタ２２２への入力２２４となる。保持レジスタ２
２２は、ムーバ・コントローラ８６からのクロック信号
ＣＳによってクロックされる。保持レジスタ２２２の出
力は、第２のＳＢｕｓインターフェース２０４への入力
２２０を形成する。

【００８１】第２のマルチプレクサ２３０への第２の入
力２２８は、第１の入出力バス・インターフェース２５
０からの出力によって形成される。

【００８２】第２のマルチプレクサ２３０からの第１の
出力と第２の出力の選択も、ムーバ・コントローラ８６
からの多重信号（ＭＳ）によって実行される。第２のマ
ルチプレクサ２３０の出力２３２は、シフタ／ローテー
タ２３４に供給される。このシフタ／ローテータ２３４
は、選択可能なバレルシフトを行うための制御可能なバ
レル・シフタである。シフタ／ローテータ２３４は、ム
ーバ・コントローラ８６からシフト制御信号２３６を受
け取る。シフタ／ローテータ２３４からの出力２３８
は、アキュムレータ２４０に供給される。アキュムレー
タ２４０は、ムーバ・コントローラ８６からバイト・イ
ネーブル信号２４２を受け取り、ムーバ・コントローラ
８６からフェーズ信号２４４も受け取る。アキュムレー
タ２４０からの出力は、第１のマルチプレクサ２１０へ
の第２の出力２０８を形成し、第２の入出力バス・イン
ターフェース２４８への入力２４６も形成する。第１の
入出力バス・インターフェース２５０と第２の入出力バ
ス・インターフェース２４８も、ムーバ・コントローラ
８６からのクロック信号ＣＳによってクロックされる。
入出力バス・インターフェース２４８からの出力２５２
は、入出力バス４０にデータを置くことであり、第１の
入力バス・インターフェース２５０への入力２５４は、
入出力バス４０からのデータを受け取ることである。

【００８３】次に、ムーバ転送機構８５の動作について
下記に記載する。ムーバ・コントローラ８６は、ムーバ
転送機構８５の動作を制御するために、ムーバ６４のム
ーバ・レジスタ７４内にあるデータに応答して動作する
ことに留意されたい。

【００８４】図９は、シフタ／ローテータ２３４を示す
概略図である。図４に示すように、シフタ／ローテータ
２３４への入力２３２およびシフタ／ローテータ２３４
からの出力２３８は、マルチバイト出力である。ムーバ
・コントローラ８６からのシフト入力２３６は、シフト
制御信号２３６によって選択されたシフタ／ローテータ
２３４内でのバレルシフト動作を制御するために使用す
ることができる。

【００８５】図１０は、アキュムレータ２４０を例示し
た図である。シフタ／ローテータ２３４からアキュムレ
ータ２４０への入力２３８は、平行にバイト・マスク２
３９へ供給される。バイト・マスクを使用して、バイト
・イネーブル信号２４２にしたがって、その入力から１
つまたは複数のバイトを選択することができる。アキュ
ムレータ・レジスタ２４１を使用して、フェーズ信号２
４４により、バイト・マスク２３９が供給するバイトを
選択的に累積し、出力することができる。この例では、
マスキングはバイトごとに実行されるが、他の実施形態
では、例えばビットごとに選択することができることに
留意されたい。フェーズ信号はアキュムレータ・レジス
タ２４１の異なるフェーズの動作を累積し、その後累積
されたビットを出力するように制御する。バイト・イネ
ーブル信号２４２およびフェーズ信号２４４は、ムーバ
・コントローラ８６によって供給される。アキュムレー
タ・レジスタ２４１からの出力は、ライン２０８および
２４６に供給される。

【００８６】図８では、斜線で印を付けたように、すべ
ての内部データ・パス・ラインが６４ビット幅（すなわ
ち８バイト幅）である。ただし、バス３２および４０上
のデータ・ラインおよびアドレス・ラインは、別のバス
・インターフェースを使用して別々に制御できることが
可能であって、この場合、バスとインターフェースとを
結ぶラインが内部データ幅とは異なる場合があることに
留意されたい。さらにまた、この例の内部データ幅は、
可能な内部データ幅の単なる一例であって、代わりに他
の内部データ幅（たとえば３２ビットまたは１２８ビッ
ト）を使用してもよいことを理解されたい。

【００８７】図１１は、ソース・バス（ＳＢｕｓ ３２
または入出力バス４０のいずれでもよい）とそれらのバ
スの他方にある宛先との間で実行可能な転送を例示した
図である。この例では、実施形態が６４ビット幅のデー
タ・パスであるので、８バイト幅のデータ・ソースが表
示されている。ただし、上記で提案したように、他の実
施形態では他のデータ幅が採用されることがある。もち
ろんＤＭＡ転送は、ＤＭＡＣ ３８の位置に応じて、他
のバス間でも実行可能である。

【００８８】ソース情報２６０はワード０のバイト４か
ら開始していることに留意されたい。これに対して宛先
情報は、ワード１０のバイト６から開始している。した
がって、単にバイトをワードごとにソースから宛先に転
送することはできないことがわかる。ムーバ転送機構
は、ソース・アドレスから宛先アドレスへのデータの転
送を非常に効率よく実行するように構成される。

【００８９】次に、シフタ／ローテータ２３４とアキュ
ムレータ２４０の動作について、図１２を参照しながら
説明する。

【００９０】図１２で、第１列は、転送の第１期、第２
期、第３期、および第４期でのシフタ／ローテータ２３
４への入力２３２を表す。第２列は、これら４期におけ
るシフタ／ローテータ２３４の出力２３８を示す。第３
列は、第１期〜第４期について、第１フェーズおよび第
２フェーズでアキュムレータ２４０に供給されるバイト
・イネーブル信号２４２を表す。第４列は、４期の各フ
ェーズにおける、アキュムレータ・レジスタ２４１の内
容を例示する。第５列の矢印は、第１期〜第４期それぞ
れの第１フェーズ中に、アキュムレータ２４０の内容を
２４５で出力することを表す。第１列に示した１．１、
１．２、２．１などの参照番号は、第１期の第１フェー
ズ、第１期の第２フェーズ、第２期の第１フェーズなど
を表す。次に、図１２についてより詳細に説明する。

【００９１】以上のことから、第１期（１．１で示す）
では、シフタ・ローテータ２３４への入力はソース・ワ
ード０の内容（すなわち＊＊＊ＡＢＣＤＥ）である。シ
フタ／ローテータ２３４はこの情報を右へ２バイト分バ
レルシフトして、２３８の列１．１に示した信号（すな
わちＤＥ＊＊＊ＡＢＣ）を提供する。この情報は、シフ
タ／ローテータ２３４の出力で即時に使用できる。同時
に、この第１フェーズでは、２４２の行１．１に図示さ
れたバイト・イネーブル信号（０００００１１１）が、
アキュムレータ２４０のバイト・セレクタ２３９に供給
される。これによってアキュムレータ２４０に、アキュ
ムレータ・レジスタ２４１内に、バイトイネーブル信号
の「１」で識別される位置で使用可能なバイトを累積さ
せ、バイトイネーブル信号の「０」に対応するバイト位
置にある内容は選択しないようにさせる。アキュムレー
タ・レジスタ２４１の内容は、第１の宛先バイト１０
（すなわち＊＊＊＊＊ＡＢＣ）を形成するために（２４
５の行１．１に示すように）即時に出力される。

【００９２】１回の実行で３バイトが出力されるように
表示されている。これを望まないあるいはこれが不可能
な他の実施形態の場合、ムーバ・コントローラ８６は信
号を供給して、出力に３バイトが１回に１バイト選択さ
れるようにすることができる。

【００９３】行１．２に示すように、動作の第２フェー
ズでは、シフタ／ローテータ２３４への入力およびここ
からの出力はそのままである。ただし、アキュムレータ
に供給されるバイト・イネーブル信号２４２は１１００
００００に変わる。その結果、アキュムレータ２４０に
入力される最初の２バイト（ＤおよびＥ）がセレクタ２
３９によって選択され、アキュムレータ・レジスタ２４
１に累積される。ただし、これらの信号は出力されず、
代わりに動作の次のフェーズになるまでアキュムレータ
・レジスタ内に保持される。

【００９４】動作の次のフェーズは、ステップ２の第１
フェーズを形成する。行２．１に示すように、シフタ／
ローテータ２３４への入力２３２は、ソース・バスから
のワード１（すなわちＦＧＨＩＪＫＬＭ）に関する情報
に変わる。シフタ／ローテータ２３４からの出力２３８
は、この入力を右へ２バイト分バレルシフトしたもの
（すなわちＬＭＦＧＨＩＪＫ）に対応する。このフェー
ズで、図７の２４２に示すように、バイトイネーブル信
号が００１１１１１１に変わり、これによってセレクタ
２３９は、アキュムレータ・ユニット２４１で累積する
ために信号ＦＧＨＩＪＫを選択する。これで宛先への第
２のワードの供給は完了し、次いで列２．１の２４５に
矢印で示されたように、８バイトのワードとして出力さ
れる。

【００９５】図１２での考察により、このプロセスがど
のようにして２．２、３．１、３．２、および４．１の
各フェーズへと続行されるかが理解されよう。第４の宛
先バイト（バイト１３）に出力される情報は、フェーズ
４．１が終わった時点ですでにアキュムレータに格納さ
れているので、フェーズ４．２では必要ないことに留意
されたい。したがってこの例では、列４．１の２４５に
矢印で示されているように、この情報は即時に出力され
る。他の例で、１ワードが８バイトより少ないワードが
出力される場合、特定の実施形態により、１バイト、２
バイト、および／または４バイトのグループで出力する
ことができる。

【００９６】したがって、バス３２とバス４０との間で
の転送、またはバス４０とバス４２との間での転送の場
合、ソースアラインメントから宛先アラインメントに転
送するために、情報がいかに効率よくバレルシフトされ
て累積されるかが理解されよう。

【００９７】バイトの詳細な動きは、実施の形態によっ
て異なる。たとえば、どちらのバスもバースト・モード
で動作している場合、前述のようにアキュムレータ２４
０を２つのフェーズで動作させるようにすることができ
る。第１フェーズでは、シフタから入出力データ・ワー
ドｘのｎバイトを入手する。第２フェーズでは、入出力
データ・ワード（ｘ＋１）から（８−ｎ）バイトを入手
する。次いでアキュムレータの内容がバッファ２１６に
転送され、（ｘ＋１）からｎバイトを即時に入手する、
といった具合である。値ｎはシフトに関係し、ソース・
バスおよび宛先バス上にある開始アドレスのバイト・オ
フセットに依存する。

【００９８】シフト信号２３６、バイト・イネーブル信
号２４２、およびフェーズ信号２４４は、すべてムーバ
・コントローラ８６によって提供されることに留意され
たい。このムーバ・コントローラ８６を使用して、ソー
ス・アドレスおよび宛先アドレス、これらの信号を生成
するための転送方向、ならびに図８に例示した他のユニ
ットに供給されるクロック信号ＣＳおよび多重信号ＭＳ
を含む、ムーバ・レジスタ７４に格納されたデータに応
答することができる。

【００９９】図１３は、ムーバ・コントローラの動作を
まとめた構成図である。ステップＳ２１では、ムーバ・
コントローラがムーバ・レジスタ７４からソース・アド
レスおよび宛先アドレスを取り出す。Ｓ２２では、バス
３２とバス４０との間の転送方向を決定する。この情報
は、一般にムーバ・レジスタ７４のうちの１つの転送方
向指示によって決定される。ただし代わりに、関係する
バス・プロトコルを使用することができるソース・アド
レスおよび宛先アドレスから直接取り出すことも可能で
ある。

【０１００】Ｓ２３では、ムーバ・コントローラが、シ
フタ／ローテータ内で実行されるシフトおよび転送され
るブロック・シーケンスのサイズを決定する。

【０１０１】この情報は、基礎のしっかりしたアルゴリ
ズム、所与の正確なソース・アドレスおよび宛先アドレ
ス、ならびに転送方向により、容易に計算できることに
留意されたい。転送用ブロックの決定は、バス間での転
送をできる限り効率的に実行するように確定される。

【０１０２】図１４に示すように、転送は異なるブロッ
ク・サイズで実行することが可能であって、使用可能な
バス・プロトコルおよび使用可能なハードウェア設計幅
の範囲内で実行される、これらのサイズによるブロック
転送の可用性に依存する。これは自由に選択することが
できる。

【０１０３】図１４に示すように、転送ブロックは１バ
イト・サイズ、８バイト・サイズ、および６４バイト・
サイズが可能であると考えられる。他の実施形態では、
１バイトよりも量が少ない場合にビット転送も可能であ
る。図１４に概略を示したように、理論上の転送には、
以下のステップが含まれる。

【０１０４】ステップＳ３１では、「８バイト」ブロッ
ク境界に達するまで、１バイト・サイズ・ブロックでの
初期転送が実行される。

【０１０５】ステップＳ３２では、「６４バイト」ブロ
ック境界に達するまで、８バイト・ブロック・サイズで
バイトを転送することができる。

【０１０６】ステップＳ３３では、転送の終わりに近づ
き、８バイト・ブロック・サイズに戻る必要が生じるま
で、６４バイト・ブロックで転送が実行される。

【０１０７】ステップＳ３４では、残りのバイトを１バ
イト・サイズのブロックで転送する必要が生じるまで、
８バイト・ブロックが転送される。

【０１０８】ステップＳ３５では、残りのバイトが転送
される。

【０１０９】前述のように、ステップＳ３１より前に最
初のステップを設定することおよび／またはステップＳ
３５より後に最終ステップを設定することによって、ビ
ットごとの転送を行うことができる。

【０１１０】以上のことから、実行される転送のサイズ
が決まっていてソース・アドレスと宛先アドレスが正確
であり、８バイト境界および６４バイト境界を基準に分
布されていれば、上記の１つまたは複数ステージの組合
わせは、ムーバ・コントローラ８６が容易に決定するこ
とができる。好適なアラインメントがすでに実行されて
いる場合、図９に示した１つまたは複数のステップが省
略できることは明らかである。

【０１１１】図１３に戻ると、いったんステップＳ２３
が決定されると、ステップＳ２４で制御信号の詳細なシ
ーケンスを順番に生成し、ステップＳ２５で転送を実行
することができる。

【０１１２】前述のように、バス３２とバス４０との間
の転送方向を決定する必要がある。ＳＢｕｓ ３２から
入出力バス４０へ転送しても、その逆でもよい。

【０１１３】多重信号ＭＳを第１のマルチプレクサ２１
０および第２のマルチプレクサ２３０に提供することに
よって、転送方向の制御が実行される。図１５は、入出
力バス４０からＳＢｕｓ ３２へのデータ転送を示す図
である。これを実行するために、第１のマルチプレクサ
２１０を制御して、アキュムレータ２４０の出力である
第２の入力を選択する。第２のマルチプレクサ２３０を
制御して、入出力バス・インターフェース２５０から第
２の入力２２８を選択する。

【０１１４】その結果、入出力バス・インターフェース
２５０で入出力バス４０から受け取られた転送されるべ
きバイトが第２のマルチプレクサ２３０に供給され、今
度はこれがそれらのバイトをシフタ／ローテータ２３４
に供給する。図６および図７に関してすでに述べたシフ
ト／ローテーションおよび累積プロセスがシフタ／ロー
テータおよびアキュムレータで実行され、アキュムレー
タから出力されたバイトが第１のマルチプレクサ２１０
に供給される。ＳＢｕｓインターフェース２４０を介し
てＳＢｕｓ ３２へ転送するために保持レジスタ２２２
へ転送されるデータ・ブロックを形成するために、第１
のマルチプレクサ２１０からの出力がバッファ２１６で
バッファリングされる。バッファ２１２および保持レジ
スタ２２２は、異なるバス速度およびバス・アクセスの
可用性を考慮に入れるために、入出力バスとＳＢｕｓ
３２との間でのデータのバッファリングを可能にする。

【０１１５】図１５では、ライン２０１、２０６、２２
６、２４６、および２５２は破線で表示されていること
に留意されたい。これは、データが入出力バス４０から
ＳＢｕｓ ３２に転送される場合に、データがこれらの
パスに沿って転送されないことを表している。

【０１１６】図１６は、データ転送がＳＢｕｓ ３２と
入出力バス４０との間で実行される場合の、代替状況を
例示した図である。この場合、ライン２０１、２０６、
２２６、２４６、および２５２は実線で表示されてお
り、これに対してライン２５４、２２８、２０８、２２
４、２２０、および２０３は破線で表示されていること
に留意されたい。これは、ＳＢｕｓ ３２から入出力バ
ス４０へ情報が転送される際に、データは破線に沿って
流れないことを示している。

【０１１７】したがって、図１６に示された状況では、
データはＳＢｕｓ ３２からライン２０１を通ってＳＢ
ｕｓインターフェース２０２で受け取られる。ＳＢｕｓ
インターフェース２０２からのデータは、ライン２０６
を介して第１のマルチプレクサ２１０に供給される。こ
の場合、多重信号ＭＳは、第１の入力を選択するために
第１のマルチプレクサ２１０に供給される。したがっ
て、マルチプレクサ２１０の入力２０６で受け取られた
データはその出力２１１に供給され、バッファ・ユニッ
ト２１２でバッファリングされる。このデータは、シフ
タ／ローテータおよびアキュムレータ２４０を通って入
出力バス４０へ転送される一定に流れるように、バッフ
ァ・ユニット２１２から出力される。したがって、バッ
ファ・ユニット２１２から出力されるデータは、第２の
マルチプレクサ２３０の第１の入力２２６に供給され
る。多重信号ＭＳは、その第１の入力２２６を選択する
ために、第２のマルチプレクサ２３０に供給される。し
たがって、マルチプレクサ２３０の第１の入力２２６の
データは、その出力２３２に供給される。図６および図
７に関する前述のシフト／ローテーションおよび累積動
作は、シフタ／ローテータ２３４およびアキュムレータ
２４０によって実行される。そこから出力されるデータ
は、ライン２５２を介して入出力バス４０へ出力するた
めに、ライン２４５および２４６を介して入出力バス・
インターフェース２４８に供給される。

【０１１８】したがって、ソース・バスからデータを入
手し、これを宛先バスに出力するための所望のアライン
メントに再アラインメントするために、ＦＩＦＯバッフ
ァ２１６と調和して使用されるシフト／累積機構２３４
〜２４０について記述してきた。具体的な例では、２つ
のバスはＳＢｕｓ ３２と入出力バス４０である。ソー
スはこれらバスのうちのいずれか一方、宛先はこれらバ
スのうちの他方とすることができる。ただし本発明は一
般に、どのような好適なバス・プロトコルの下でも動作
可能なバスに適用可能であることを理解されよう。

【０１１９】この例では、ＳＢｕｓで使用される本来の
バイト・アラインメントは６４バイトであり、この機構
は可能であればどこでも６４バイトのバースト転送を使
用できるようにする。本実施例の入出力バスは８バイト
にアラインメントされる。本実施例では、入出力バス転
送は５１２バイト長さまで可能であり、８バイト境界上
で開始および終了する。ただし他の実施例では、サイズ
の異なるバスの転送が実行できる。第１のモード（ＤＭ
Ａ読取りモード）の場合、入出力バスがソースであり、
ＳＢｕｓは宛先である。シフタ／ローテータ２３４は、
開始ソース・アドレスおよび開始宛先アドレスの相対的
バイト・アラインメントに応じてデータをローテーショ
ンする、８バイトのバレル・シフタである。入出力バス
転送は、ソース・アドレスから読み取る際に使用するこ
とができる。図１２を参照すると、転送の始めおよび終
わりに何らかの特別なデータを読み取れることに留意さ
れたい。バイトは、宛先アドレスが８バイトにアライン
メントされるまで、アキュムレータ内で入手される。次
いでこのアキュムレータの内容が、バッファ２１６に転
送される。その後このバッファの内容は、６４バイト・
アドレス境界に達するまで、バイト転送または８バイト
転送を使用してＳＢｕｓに書き込まれるが、この時点で
６４バイトのバースト転送が使用される。

【０１２０】両方のバスがバースト・モードの場合、ア
キュムレータは２フェーズで動作する。第１フェーズで
は、シフタから入出力データ・ワードｘのｎバイトを入
手する。第２フェーズでは、入出力データ・ワード（ｘ
＋１）から（８−ｎ）バイトを入手する。次いでこのア
キュムレータの内容がＦＩＦＯバッファに転送され、即
時に（ｘ＋１）からｎバイトを入手する、といった具合
である。値ｎはシフトに関係し、ソース・バスおよび宛
先バス上にある開始アドレスのバイト・オフセットに依
存する。

【０１２１】ＤＭＡ書込みモードでの動作は、ＳＢｕｓ
がソースであり入出力バスが宛先であること以外は同じ
である。ＳＢｕｓ読取りは必ず６４バイト・バースト上
で開始する。転送の始めと終わりに何らかの特別なバイ
トが読み取られることがある。データはＦＩＦＯバッフ
ァ２１６に読み込まれ、シフタ／ローテータ２３４およ
びアキュムレータ２４０を通って進み、入出力バスに書
き込まれる。８バイト・アドレス境界に達するまで個々
のバイト（またはバイトのグループ）が入出力バスに書
き込まれ、この時点で残りが８バイト未満になるまで８
バイトのバースト転送が使用される。その後残りのバイ
トは１バイトずつ転送される。

【０１２２】ここまで、２つのバス間でバイトを転送す
るための非常に効果的で柔軟な方法について説明してき
た。バイト境界、８バイト境界、および６４バイト境界
での転送を参照しながら説明してきたが、転送はその他
の境界でも実行可能であり、バイトのサブユニット、た
とえばビットごとでも実行可能であることが理解されよ
う。

【０１２３】以上、本発明を含むコンピュータ・システ
ムの特定の例示的構成について説明してきたが、本発明
がこうした構成を有するコンピュータ・システムのみに
適用可能なものではないことを理解されよう。

【０１２４】実際、本発明の特定の実施形態について説
明してきたが、添付の特許請求の範囲に定義されている
ように、本発明の精神および範囲を逸脱しなければ、多
くの修正、追加、および／または置換が実行できること
を理解されよう。

【図面の簡単な説明】

【図１】本発明を組み込んだコンピュータ・システムの
例示的構成を示す概略構成図である。

【図２】図１のシステムのＤＭＡコントローラを示す概
略構成図である。

【図３】主メモリにおけるコマンド・バッファを示す概
略図である。

【図４】ベース・レジスタを示す図である。

【図５】テール・レジスタを示す図である。

【図６】ヘッド・レジスタを示す図である。

【図７】ＤＭＡコマンドをＤＭＡコントローラに転送す
るための、図１のコンピュータ・システムの動作を図示
した流れ図である。

【図８】図２のＤＭＡコントローラのＤＭＡ転送機構を
示す概略構成図である。

【図９】図８の機構のシフタ／ローテータを示す概略構
成図である。

【図１０】図８の機構のアキュムレータを示す概略図で
ある。

【図１１】データを転送するためのソース・バイトおよ
び宛先バイトのアラインメントを示す図である。

【図１２】シフタ／ローテータおよびアキュムレータの
動作を示す図である。

【図１３】データを転送するための制御動作を示す流れ
図である。

【図１４】可能なブロック転送動作を示す図である。

【図１５】第１バスと第２バスとの間で転送するため
の、図８の機構の構成図である。

【図１６】第１バスと第２バスとの間で転送するため
の、図３の機構の構成図である。

【符号の説明】

１０ コンピュータ・システム １２ 第１プロセッサ １４ 第２プロセッサ １６ 主メモリ １８ システム・コントローラ ２０ メモリ・インターフェース ２２ 第１バス ２４ 制御ライン ２６ 制御ライン ２８ 制御ライン ２９ 制御ライン ３０ システム入出力コントローラ ３２ システム・バス（ＳＢｕｓ） ３３ 周辺バス（ＰＢｕｓ） ３４ スロット ３６ プロセッサ入出力ブリッジ ３８ ダイレクト・メモリ・アクセス・コントローラ
（ＤＭＡＣ） ４０ 入出力バス ４６ 周辺装置 ４８ 周辺装置 ５０ 周辺装置

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ. (72)発明者 アンドリュ・クロスランド イギリス国・エイチピイ17 ８イーエック ス・バッキンガムシャー・ハデンハム・シ アーストック・118

Claims (32)

【特許請求の範囲】
1. 【請求項１】 第１バスと第２バスを含むコンピュータ
   ・システム用のブリッジであって、第１バスと第２バス
   の間に配置されるブリッジにおいて、 第１バスおよび第２バスのうちの一方からバイトを受け
   取るために接続された入力と、シフトされたバイトに受
   け取ったバイトに関して選択可能なシフトを行う出力と
   を有するシフタと、 シフタの出力を受け取るために接続された入力を有し、
   シフトされたバイトの選択的な累積を行うアキュムレー
   タとを含み、アキュムレータが第１バスおよび第２バス
   のうちの他方に渡される再アラインメントされたバイト
   を供給する出力を有するブリッジ。
2. 【請求項２】 シフタに接続され、受け取ったバイトに
   適用されるシフトを制御信号が選択する第１の制御出力
   と、アキュムレータに接続され、累積されるシフトされ
   たバイトの一部を制御信号が選択する第２の制御出力と
   を有する制御論理を含む請求項１に記載のブリッジ。
3. 【請求項３】 制御論理が、１動作サイクル中の第１フ
   ェーズおよび第２フェーズを決める動作の連続するサイ
   クル中にフェーズ信号を供給する出力をさらに有し、シ
   フタが動作サイクル中に入力バイト・セットを受け取る
   ことが可能な請求項２に記載のブリッジ。
4. 【請求項４】 アキュムレータが出力レジスタを含み、
   アキュムレータが、 第１フェーズで、シフトされた入力バイト・セット内の
   選択された位置の出力を、出力レジスタ内の対応する位
   置に登録することによって、再アラインメントされた出
   力バイト・セットの累積を完了し、 第２フェーズで、シフトされた入力バイト・セット内の
   残りの位置からの出力を、出力レジスタ内の対応する位
   置に登録することによって、後続の出力バイト・セット
   の累積を開始するように構成される請求項３に記載のブ
   リッジ。
5. 【請求項５】 １つのバイト・セットが１つのワードを
   形成する請求項４に記載のブリッジ。
6. 【請求項６】 １つのバイト・セットが１つのワードの
   一部を形成する請求項４に記載のブリッジ。
7. 【請求項７】 制御論理が、一方のバスから他方のバス
   へバイトのバースト転送を行うために、連続するサイク
   ルおよびフェーズに対して制御信号を決定するように構
   成された請求項４に記載のブリッジ。
8. 【請求項８】 バイト・セットをバッファリングするた
   めのバッファをさらに含む請求項１に記載のブリッジ。
9. 【請求項９】 バイトが第１バスから第２バスへ転送さ
   れる場合に、バッファが第１バスとシフタとの間に接続
   可能な請求項８に記載のブリッジ。
10. 【請求項１０】 バイトが第２バスから第１バスへ転送
    される場合に、バッファがアキュムレータと第１バスと
    の間に接続可能な請求項８に記載のブリッジ。
11. 【請求項１１】 第１バスからバイトを受け取るために
    接続された第１の入力と、アキュムレータからバイトを
    受け取るために接続された第２の入力と、バッファにバ
    イトを供給するために接続された出力とを有する第１の
    マルチプレクサを含む請求項８に記載のブリッジ。
12. 【請求項１２】 第２バスからバイトを受け取るために
    接続された第１の入力と、バッファの出力からバイトを
    受け取るために接続された第２の入力と、シフタにバイ
    トを供給するために接続された出力とを有する第２のマ
    ルチプレクサを含む請求項８に記載のブリッジ。
13. 【請求項１３】 ブリッジがダイレクト・メモリ・アク
    セス・コントローラを形成する請求項１に記載のブリッ
    ジ。
14. 【請求項１４】 第１バスおよび第２バスを含むコンピ
    ュータ・システムのためのブリッジであって、第１バス
    と第２バスの間に配置されるブリッジにおいて、 第１バスおよび第２バスのうちの一方からのバイトをシ
    フトする手段と、 第１バスおよび第２バスのうちの他方に渡される再アラ
    インメントされたバイトを形成するためにシフト手段に
    よってシフトされたバイトを選択的に累積する手段とを
    含むブリッジ。
15. 【請求項１５】 第１バスと第２バスを含むコンピュー
    タ・システム用のダイレクト・メモリ・アクセス・コン
    トローラであって、第１バスと第２バスとの間に配置さ
    れるダイレクト・メモリ・アクセス・コントローラにお
    いて、 第１バスおよび第２バスのうちの一方からバイトを受け
    取るために接続された入力と、受け取ったバイトに対し
    て選択可能なシフトでシフトされたバイトを提供する出
    力とを有するシフタと、 シフタの出力を受け取るために接続された入力を有し、
    シフトされたバイトを選択的に累積するアキュムレータ
    とを含み、アキュムレータが第１バスおよび第２バスの
    うちの他方に渡される再アラインメントされたバイトを
    供給する出力を有するダイレクト・メモリ・アクセス・
    コントローラ。
16. 【請求項１６】 第１バス、第２バス、ならびに第１バ
    スと第２バスとの間のブリッジを有するコンピュータ・
    システムであって、ブリッジが、 第１バスおよび第２バスのうちの一方からバイトを受け
    取るために接続された入力と、受け取ったバイトに選択
    可能なシフトを与える出力とを有するシフタと、 シフタの出力を受け取るために接続された入力を有し、
    シフトされたバイトを選択的に累積するアキュムレータ
    とを含み、アキュムレータが第１バスおよび第２バスの
    うちの他方に渡される再アラインメントされたバイトを
    供給する出力を有するコンピュータ・システム。
17. 【請求項１７】 ブリッジが、シフタに接続され、受け
    取ったバイトに適用されるシフトを選択する制御信号を
    与える第１の制御出力と、アキュムレータに接続され、
    シフタの出力の一部を選択的に累積する制御信号のため
    の第２の制御出力とを有する制御論理を含む請求項１６
    に記載のコンピュータ・システム。
18. 【請求項１８】 制御論理が、１動作サイクル中の第１
    フェーズおよび第２フェーズを決めるための動作の連続
    するサイクル中にフェーズ信号を供給する出力をさらに
    有し、シフタが動作サイクル中に入力バイト・セットを
    受け取ることが可能な請求項１７に記載のコンピュータ
    ・システム。
19. 【請求項１９】 一方のバスから他方のバスへ、バイト
    のバースト転送を行うために、連続するサイクルおよび
    フェーズに対して制御信号を決定するように制御論理が
    構成されている請求項１８に記載のコンピュータ・シス
    テム。
20. 【請求項２０】 アキュムレータが出力レジスタを含
    み、アキュムレータが、 第１フェーズで、シフタによって出力された選択可能な
    位置からの出力を、出力レジスタ内の対応する位置に登
    録することによって、再アラインメントされた出力バイ
    ト・セットの累積を完了し、 第２フェーズで、シフタの出力から、残りの位置からの
    出力を、出力レジスタ内の対応する位置に登録すること
    によって、後続の再アラインメントされた出力バイト・
    セットの累積を開始するように構成される請求項１８に
    記載のコンピュータ・システム。
21. 【請求項２１】 バス・ブリッジがバイト・セットをバ
    ッファリングするためのバッファをさらに含む請求項１
    ６に記載のコンピュータ・システム。
22. 【請求項２２】 バイトが第１バスから第２バスへ転送
    される場合に、バッファが第１バスとシフタとの間に接
    続可能な請求項２１に記載のコンピュータ・システム。
23. 【請求項２３】 バイトが第２バスから第１バスへ転送
    される場合に、バッファがアキュムレータと第１バスと
    の間に接続可能な請求項２１に記載のコンピュータ・シ
    ステム。
24. 【請求項２４】 第１バスからバイトを受け取るために
    接続された第１の入力と、アキュムレータからバイトを
    受け取るために接続された第２の入力と、バッファにバ
    イトを供給するために接続された出力とを有する第１の
    マルチプレクサを含む請求項２１に記載のコンピュータ
    ・システム。
25. 【請求項２５】 第２バスからバイトを受け取るために
    接続された第１の入力と、バッファの出力からバイトを
    受け取るために接続された第２の入力と、シフタにバイ
    トを供給するために接続された出力とを有する第２のマ
    ルチプレクサを含む請求項２１に記載のコンピュータ・
    システム。
26. 【請求項２６】 ブリッジがダイレクト・メモリ・アク
    セス・コントローラを形成する請求項１６に記載のコン
    ピュータ・システム。
27. 【請求項２７】 コンピュータ・システムにおいて第１
    バスと第２バスとの間でデータを転送する方法であっ
    て、 受け取ったバイトを選択可能にシフトするように、第１
    バスおよび第２バスのうちの一方から受け取ったバイト
    をシフトするステップと、 第１バスおよび第２バスのうちの他方へ渡される再アラ
    インメントされたバイトを供給するために、シフトされ
    たバイトの選択的累積を実行するステップとを含む方
    法。
28. 【請求項２８】 連続するサイクルで使用可能であり、
    各サイクルで１つのバイト・セットが第１バスおよび第
    ２バスのうちの一方から受け取られる請求項２７に記載
    の方法。
29. 【請求項２９】 サイクルの第１フェーズで、シフトさ
    れた入力バイト・セットの選択部分を出力レジスタの対
    応する部分に登録することによって、再アラインメント
    された出力バイト・セットの累積を完了するステップ
    と、 出力レジスタから再アラインメントされた出力バイト・
    セットを出力するステップと、 サイクルの第２フェーズで、シフトされた入力バイト・
    セットの残りの部分を、出力レジスタの対応する部分に
    登録することによって、後続の再配置された出力バイト
    ・セットの累積を開始するステップとを含む請求項２８
    に記載の方法。
30. 【請求項３０】 第１バスから第２バスに転送する場合
    は、シフトステップおよび累積ステップより前にバイト
    がバッファされ、第２バスから第１バスに転送する場合
    は、シフトステップおよび累積ステップの後にバイトが
    バッファされる請求項２７に記載の方法。
31. 【請求項３１】 第１バスと第２バスとの間でバイトの
    バーストを転送する方法であって、 初期フェーズにおいて、初期出力バイト・セットを形成
    するように、最高２サイクルだけシフトされたバイトの
    うちの少なくとも選択部分が累積され、 中間フェーズにおいて、中間出力バイト・セットを形成
    するように、２サイクルだけシフトされたバイトのうち
    の少なくとも選択部分が累積され、 最終フェーズにおいて、最終出力バイト・セットを形成
    するように、最高２サイクルだけシフトされたバイトの
    うちの少なくとも選択部分が累積される請求項２７に記
    載の方法。
32. 【請求項３２】 第１バスと第２バスとの間でバイトの
    バーストを転送する方法であって、効率的なブロック転
    送により再アラインメントを達成するために、ブロック
    転送が、 選択されたビットの初期転送フェーズと、 選択されたバイトの初期転送フェーズと、 選択されたバイト・ブロックの初期転送フェーズと、 ワードのサブブロックの初期転送フェーズと、 ワードのブロック転送フェーズと、 ワードのサブブロック・ブロックの最終転送フェーズ
    と、 選択されたバイト・ブロックの最終転送フェーズと、 選択されたバイトの最終転送フェーズと、 選択されたビットの最終転送フェーズとの中の少なくと
    も１つを含む請求項２７に記載の方法。