JP2000268571A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】プロセス的欠陥に起因する電流を削減し、セル
フリフレッシュ時の消費電力を低減することのできる半
導体記憶装置を提供すること。 【解決手段】ＤＲＡＭ３１は、複数のセルブロックBLK0
〜BLK3と、各セルブロックBLK0〜BLK3のビット線をプリ
チャージするプリチャージ信号ＰＲ０〜ＰＲ３を供給す
るブロック制御回路３３ａ〜３３ｄを備えている。各ブ
ロック制御回路３３ａ〜３３ｄは、プリチャージ信号Ｐ
Ｒ０〜ＰＲ３のレベルを、各セルブロックBLK0〜BLK3の
アクセス状態に応じてワード線のリセットレベルに制御
する。
フリフレッシュ時の消費電力を低減することのできる半
導体記憶装置を提供すること。 【解決手段】ＤＲＡＭ３１は、複数のセルブロックBLK0
〜BLK3と、各セルブロックBLK0〜BLK3のビット線をプリ
チャージするプリチャージ信号ＰＲ０〜ＰＲ３を供給す
るブロック制御回路３３ａ〜３３ｄを備えている。各ブ
ロック制御回路３３ａ〜３３ｄは、プリチャージ信号Ｐ
Ｒ０〜ＰＲ３のレベルを、各セルブロックBLK0〜BLK3の
アクセス状態に応じてワード線のリセットレベルに制御
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、詳しくはダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）のセルフリフレッシュ動作における消費電力低
減に関するものである。
り、詳しくはダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）のセルフリフレッシュ動作における消費電力低
減に関するものである。
【０００２】近年、パソコン等の携帯機器の記憶容量の
増加に対応するために、容量の大きなＤＲＡＭが用いら
れるようになってきている。ＤＲＡＭは、携帯機器に搭
載されたバッテリによってセルフリフレッシュ動作を行
い、書き込まれたデータを保持している。即ち、携帯機
器が動作していない時にも、バッテリはＤＲＡＭのデー
タを保持しておくために消費される。そして、携帯機器
が動作していない時のバッテリの消費電力の低減は、そ
の携帯機器の動作時間の増加につながることから、ＤＲ
ＡＭのセルフリフレッシュ動作時の消費電力を低減する
ことが要求されている。
増加に対応するために、容量の大きなＤＲＡＭが用いら
れるようになってきている。ＤＲＡＭは、携帯機器に搭
載されたバッテリによってセルフリフレッシュ動作を行
い、書き込まれたデータを保持している。即ち、携帯機
器が動作していない時にも、バッテリはＤＲＡＭのデー
タを保持しておくために消費される。そして、携帯機器
が動作していない時のバッテリの消費電力の低減は、そ
の携帯機器の動作時間の増加につながることから、ＤＲ
ＡＭのセルフリフレッシュ動作時の消費電力を低減する
ことが要求されている。
【０００３】
【従来の技術】図８は、従来のＤＲＡＭ１１の一部ブロ
ック回路図である。ＤＲＡＭ１１は、複数（図において
４個）のセルブロックBLK0〜BLK3を備えている。各セル
ブロックBLK0〜BLK3は、それぞれメモリセルアレイ１
２、ロウデコーダ１３、イコライザ回路１４、センスア
ンプ１５、コラムデコーダ１６を含む。尚、図８には、
セルブロックBLK0のみを詳細に示す。
ック回路図である。ＤＲＡＭ１１は、複数（図において
４個）のセルブロックBLK0〜BLK3を備えている。各セル
ブロックBLK0〜BLK3は、それぞれメモリセルアレイ１
２、ロウデコーダ１３、イコライザ回路１４、センスア
ンプ１５、コラムデコーダ１６を含む。尚、図８には、
セルブロックBLK0のみを詳細に示す。
【０００４】メモリセルアレイ１２は、複数のビット線
対BL0,バーBL0 〜BLm,バーBLm （以下、バーを／にて表
す）と複数のワード線WL0 〜WLn を含み、それらの交点
には１トランジスタと１キャパシタからなるメモリセル
Ｃ（図９参照）がそれぞれ接続されている。
対BL0,バーBL0 〜BLm,バーBLm （以下、バーを／にて表
す）と複数のワード線WL0 〜WLn を含み、それらの交点
には１トランジスタと１キャパシタからなるメモリセル
Ｃ（図９参照）がそれぞれ接続されている。
【０００５】ロウデコーダ１３には、外部アドレスEXAd
d が切換器１７を介してアドレス信号Add として入力さ
れる。ロウデコーダ１３は、アドレス信号Add に基づく
１つのワード線WLを活性化する。今、図９に示すワード
線WLi がロウデコーダ１３により活性化される。そし
て、外部から入力されるコラムアドレスに基づいて動作
するコラムデコーダ１６によりオン制御されたデータバ
ススイッチ１８を介してビット線対BLi,/BLiがデータバ
ス線対DBi,/DBiに接続される。そして、ワード線WLiと
ビット線BLiの交点に接続されたメモリセルＣに保持さ
れたセル情報がビット線BLi に読み出される。そのセル
情報はセンスアンプ１５により増幅され、データバス線
対DBi,/DBiを介して外部に出力される。
d が切換器１７を介してアドレス信号Add として入力さ
れる。ロウデコーダ１３は、アドレス信号Add に基づく
１つのワード線WLを活性化する。今、図９に示すワード
線WLi がロウデコーダ１３により活性化される。そし
て、外部から入力されるコラムアドレスに基づいて動作
するコラムデコーダ１６によりオン制御されたデータバ
ススイッチ１８を介してビット線対BLi,/BLiがデータバ
ス線対DBi,/DBiに接続される。そして、ワード線WLiと
ビット線BLiの交点に接続されたメモリセルＣに保持さ
れたセル情報がビット線BLi に読み出される。そのセル
情報はセンスアンプ１５により増幅され、データバス線
対DBi,/DBiを介して外部に出力される。
【０００６】次に、リフレッシュ動作について説明す
る。ロウ系制御回路２１にはロウ制御信号/RAS及びコラ
ム制御信号/CASが入力される。ロウ系制御回路２１は、
両信号/RAS,/CAS に基づいて、図１０に示すようにコラ
ム制御信号/CASの立ち下がりがロウ制御信号/RASのそれ
よりも早い、所謂ＣＢＲ(CAS before RAS)を検出する
と、ＣＢＲリフレッシュモードにエントリーし、そのＣ
ＢＲリフレッシュ動作を制御するための制御信号Ｍ１を
切換器１７に出力する。
る。ロウ系制御回路２１にはロウ制御信号/RAS及びコラ
ム制御信号/CASが入力される。ロウ系制御回路２１は、
両信号/RAS,/CAS に基づいて、図１０に示すようにコラ
ム制御信号/CASの立ち下がりがロウ制御信号/RASのそれ
よりも早い、所謂ＣＢＲ(CAS before RAS)を検出する
と、ＣＢＲリフレッシュモードにエントリーし、そのＣ
ＢＲリフレッシュ動作を制御するための制御信号Ｍ１を
切換器１７に出力する。
【０００７】そのモードにおいて、ロウ系制御回路２１
は、リフレッシュのためのクロック信号ＲＣＬＫをリフ
レッシュアドレスカウンタ２２に出力する。リフレッシ
ュアドレスカウンタ２２は、クロック信号ＲＣＬＫをカ
ウントして生成したリフレッシュアドレス信号IAddを切
換器１７に出力する。切換器１７は、制御信号Ｍ１に基
づいて、リフレッシュ動作時にリフレッシュアドレスカ
ウンタ２２から入力されるリフレッシュアドレス信号IA
ddを各セルブロックBLK0〜BLK3のロウデコーダ１３に出
力する。セルブロックBLK0のロウデコーダ１３は、リフ
レッシュアドレス信号IAddに基づいて、最初のワード
線、即ち、ワード線WL0 を活性化する。この活性化され
たワード線WL0 に接続されたメモリセルＣがリフレッシ
ュされる。
は、リフレッシュのためのクロック信号ＲＣＬＫをリフ
レッシュアドレスカウンタ２２に出力する。リフレッシ
ュアドレスカウンタ２２は、クロック信号ＲＣＬＫをカ
ウントして生成したリフレッシュアドレス信号IAddを切
換器１７に出力する。切換器１７は、制御信号Ｍ１に基
づいて、リフレッシュ動作時にリフレッシュアドレスカ
ウンタ２２から入力されるリフレッシュアドレス信号IA
ddを各セルブロックBLK0〜BLK3のロウデコーダ１３に出
力する。セルブロックBLK0のロウデコーダ１３は、リフ
レッシュアドレス信号IAddに基づいて、最初のワード
線、即ち、ワード線WL0 を活性化する。この活性化され
たワード線WL0 に接続されたメモリセルＣがリフレッシ
ュされる。
【０００８】即ち、図９に示すように、セルブロックBL
K0のセンスアンプ１５は、Ｈレベルの電源ＰＳＡとＬレ
ベルの電源ＮＳＡが供給されて活性化し、ビット線に読
み出された信号を増幅する。この様にして、活性化され
たワード線WL0 に接続されたメモリセルＣをリフレッシ
ュする。
K0のセンスアンプ１５は、Ｈレベルの電源ＰＳＡとＬレ
ベルの電源ＮＳＡが供給されて活性化し、ビット線に読
み出された信号を増幅する。この様にして、活性化され
たワード線WL0 に接続されたメモリセルＣをリフレッシ
ュする。
【０００９】そのワード線WL0 に接続されたメモリセル
Ｃがリフレッシュされると、自動的にリセット動作に入
り、ビット線のプリチャージが行われる。即ち、ロウ系
制御回路２１は、Ｈレベルのイコライズ信号ＥＱをイコ
ライザ回路１４に出力する。イコライザ回路１４には、
ビット線プリチャージ回路２３から所定電位（例えば１
／２Ｖdd）のプリチャージ信号ＰＲが供給される。尚、
電源Ｖddは、各回路の動作電源である。
Ｃがリフレッシュされると、自動的にリセット動作に入
り、ビット線のプリチャージが行われる。即ち、ロウ系
制御回路２１は、Ｈレベルのイコライズ信号ＥＱをイコ
ライザ回路１４に出力する。イコライザ回路１４には、
ビット線プリチャージ回路２３から所定電位（例えば１
／２Ｖdd）のプリチャージ信号ＰＲが供給される。尚、
電源Ｖddは、各回路の動作電源である。
【００１０】図９に示すように、イコライザ回路１４
は、ビット線対BLi,/BLi間に直列接続されたＮチャネル
ＭＯＳトランジスタを備え、それらトランジスタのゲー
トにはイコライズ信号ＥＱが印加され、両トランジスタ
間のノードにはプリチャージ信号ＰＲが供給される。従
って、イコライザ回路１４は、Ｈレベルのイコライズ信
号ＥＱに応答してビット線対BLi,/BLiの電位をプリチャ
ージ信号ＰＲの電位（１／２Ｖdd）にプリチャージす
る。
は、ビット線対BLi,/BLi間に直列接続されたＮチャネル
ＭＯＳトランジスタを備え、それらトランジスタのゲー
トにはイコライズ信号ＥＱが印加され、両トランジスタ
間のノードにはプリチャージ信号ＰＲが供給される。従
って、イコライザ回路１４は、Ｈレベルのイコライズ信
号ＥＱに応答してビット線対BLi,/BLiの電位をプリチャ
ージ信号ＰＲの電位（１／２Ｖdd）にプリチャージす
る。
【００１１】ＣＢＲリフレッシュモードにエントリーし
てセルブロックBLK0の最初のワード線WL0 に接続された
メモリセルＣをリフレッシュした後、所定時間経過後に
セルフリフレッシュモードにエントリーする。このセル
フリフレッシュでは、先にリフレッシュされたワード線
の次のワード線に接続されたメモリセル、即ち、図１０
に示すように、セルブロックBLK0の２番目のワード線WL
1 に接続されたメモリセルＣが同様にリフレッシュされ
る。そして、セルブロックBLK0の最後のワード線WLn に
接続されたメモリセルＣが同様にリフレッシュされる
と、そのセルブロックBLK0の全てのメモリセルＣのリフ
レッシュが完了する。
てセルブロックBLK0の最初のワード線WL0 に接続された
メモリセルＣをリフレッシュした後、所定時間経過後に
セルフリフレッシュモードにエントリーする。このセル
フリフレッシュでは、先にリフレッシュされたワード線
の次のワード線に接続されたメモリセル、即ち、図１０
に示すように、セルブロックBLK0の２番目のワード線WL
1 に接続されたメモリセルＣが同様にリフレッシュされ
る。そして、セルブロックBLK0の最後のワード線WLn に
接続されたメモリセルＣが同様にリフレッシュされる
と、そのセルブロックBLK0の全てのメモリセルＣのリフ
レッシュが完了する。
【００１２】次に、セルブロックBLK1のワード線が順次
活性化されてそれに接続されたメモリセルＣがリフレッ
シュされる。同様に、セルブロックBLK2，BLK3のメモリ
セルＣがリフレッシュされる。そして、セルブロックBL
K3の最後のワード線に接続されたメモリセルＣのリフレ
ッシュが終了すると、図８のリフレッシュアドレスカウ
ンタ２２のカウント値がリセットされ、最初のリフレッ
シュアドレス、即ち、セルブロックBLK0のワード線WL0
のリフレッシュアドレス信号IAddが出力される。
活性化されてそれに接続されたメモリセルＣがリフレッ
シュされる。同様に、セルブロックBLK2，BLK3のメモリ
セルＣがリフレッシュされる。そして、セルブロックBL
K3の最後のワード線に接続されたメモリセルＣのリフレ
ッシュが終了すると、図８のリフレッシュアドレスカウ
ンタ２２のカウント値がリセットされ、最初のリフレッ
シュアドレス、即ち、セルブロックBLK0のワード線WL0
のリフレッシュアドレス信号IAddが出力される。
【００１３】次に、メモリセルＣの欠陥救済について説
明する。図８に示すように、ＤＲＡＭ１１は、冗長判定
回路２４を備え、メモリセルアレイ１２は冗長ワード線
RWL を含み、その冗長ワード線RWL はロウデコーダ１３
に設けられた冗長ワード線駆動回路２５に接続されてい
る。
明する。図８に示すように、ＤＲＡＭ１１は、冗長判定
回路２４を備え、メモリセルアレイ１２は冗長ワード線
RWL を含み、その冗長ワード線RWL はロウデコーダ１３
に設けられた冗長ワード線駆動回路２５に接続されてい
る。
【００１４】冗長判定回路２４には、予め試験により検
出された欠陥アドレスが記憶される。冗長判定回路２４
は、切換器１７から入力されるアドレスAdd が記憶した
欠陥アドレスと一致するか否かを判定し、その判定結果
に基づくレベルの冗長制御信号ＲＯＭをロウデコーダ１
３に出力する。例えば、冗長判定回路２４は、欠陥アド
レスとアドレスAdd が一致する場合にＨレベルの冗長制
御信号ＲＯＭを出力する。
出された欠陥アドレスが記憶される。冗長判定回路２４
は、切換器１７から入力されるアドレスAdd が記憶した
欠陥アドレスと一致するか否かを判定し、その判定結果
に基づくレベルの冗長制御信号ＲＯＭをロウデコーダ１
３に出力する。例えば、冗長判定回路２４は、欠陥アド
レスとアドレスAdd が一致する場合にＨレベルの冗長制
御信号ＲＯＭを出力する。
【００１５】ロウデコーダ１３は、Ｈレベルの冗長制御
信号ＲＯＭに応答してアドレスAddに基づくワード線の
活性化を行わない。そして、冗長ワード線駆動回路２５
は、その冗長制御信号ＲＯＭに応答して冗長ワード線RW
L を活性化する。従って、読み書きのアクセス及びリフ
レッシュは、欠陥アドレスのワード線に接続されたメモ
リセルＣに代えて、冗長ワード線RWL に接続されたメモ
リセルＣに対して行われる。
信号ＲＯＭに応答してアドレスAddに基づくワード線の
活性化を行わない。そして、冗長ワード線駆動回路２５
は、その冗長制御信号ＲＯＭに応答して冗長ワード線RW
L を活性化する。従って、読み書きのアクセス及びリフ
レッシュは、欠陥アドレスのワード線に接続されたメモ
リセルＣに代えて、冗長ワード線RWL に接続されたメモ
リセルＣに対して行われる。
【００１６】上記のようなリフレッシュ動作の時に消費
する電流（リフレッシュ電流）は、図１１に示すよう
に、定常的に消費するＤＣ電流成分とメモリセルのリフ
レッシュ動作時に消費するＡＣ電流成分から成り立って
いる。ＤＣ電流成分は、図８のビット線プリチャージ回
路２３、リフレッシュアドレスカウンタ２２、等におけ
る消費電流であり、ＡＣ電流成分は、ワード線WLi の駆
動に要する電流やセンスアンプ１５の動作電流である。
する電流（リフレッシュ電流）は、図１１に示すよう
に、定常的に消費するＤＣ電流成分とメモリセルのリフ
レッシュ動作時に消費するＡＣ電流成分から成り立って
いる。ＤＣ電流成分は、図８のビット線プリチャージ回
路２３、リフレッシュアドレスカウンタ２２、等におけ
る消費電流であり、ＡＣ電流成分は、ワード線WLi の駆
動に要する電流やセンスアンプ１５の動作電流である。
【００１７】
【発明が解決しようとする課題】しかしながら、不良個
所をアドレスによって読み出しと書き込みの正常な冗長
メモリセルに振り替えても、欠陥場所の物理的な電気的
欠陥特性を除去する訳ではない。そのため、欠陥部分に
流れる電流が定常的な消費電流となり、上記のＤＣ電流
成分を増加させる。
所をアドレスによって読み出しと書き込みの正常な冗長
メモリセルに振り替えても、欠陥場所の物理的な電気的
欠陥特性を除去する訳ではない。そのため、欠陥部分に
流れる電流が定常的な消費電流となり、上記のＤＣ電流
成分を増加させる。
【００１８】今、図１２に示すように、ワード線WLとビ
ット線BLがショートしている。このビット線BLが接続さ
れるセンスアンプ１５には、ビット線プリチャージ回路
２３からプリチャージ信号ＰＲが供給され、これにより
ビット線BLは１／２Ｖddにプリチャージされる。一方、
ワード線WLはロウデコーダ１３に含まれるワード線駆動
回路２６に接続され、非活性時に低電位電源Ｖss（例え
ばグランド）に設定される。これにより、図の矢印のよ
うに、ビット線BLからワード線WLに向かって定常的なリ
ーク電流が流れる。
ット線BLがショートしている。このビット線BLが接続さ
れるセンスアンプ１５には、ビット線プリチャージ回路
２３からプリチャージ信号ＰＲが供給され、これにより
ビット線BLは１／２Ｖddにプリチャージされる。一方、
ワード線WLはロウデコーダ１３に含まれるワード線駆動
回路２６に接続され、非活性時に低電位電源Ｖss（例え
ばグランド）に設定される。これにより、図の矢印のよ
うに、ビット線BLからワード線WLに向かって定常的なリ
ーク電流が流れる。
【００１９】欠陥部位はランダムに発生し、その個所も
メモリセルの集積度が増して微細プロセスになる毎に増
えていく。その結果、セルフリフレッシュ時の消費電力
は定常的な欠陥電流分だけ増加し、低消費電力を図る上
で大きな阻害要因となっている。
メモリセルの集積度が増して微細プロセスになる毎に増
えていく。その結果、セルフリフレッシュ時の消費電力
は定常的な欠陥電流分だけ増加し、低消費電力を図る上
で大きな阻害要因となっている。
【００２０】このような欠陥部の欠陥電流を低減するた
めに、特開平５−１２８８５８号公報に開示され方法が
ある。この方法は、読み出しの直前だけ、ビット線電位
を読み出し初期レベルの１／２Ｖddレベルにプリチャー
ジし、それ以外は、接地電位にして欠陥電流を低減して
いる。しかしながら、この方法では、良品／欠陥を含む
メモリセルアレイの全てのワード線のリフレッシュ時に
おいても、全てのビット線をプリチャージ時に接地電位
にする制御を実行している。従って、欠陥のない正常な
アドレスのリフレッシュに対しても、プリチャージ→接
地電位（ディスチャージ）が行われることになり、この
無駄な動作がＡＣ成分の電流増加となり、逆に消費電力
の増大を招く。更に、ビット線対を通常の電位にプリチ
ャージするプリチャージ回路に加えて、接地電位に設定
する接地電位設定回路及びその回路に接続された接地電
位ラインをメモリアレイ内に配置することは、チップ面
積の増加が著しい。
めに、特開平５−１２８８５８号公報に開示され方法が
ある。この方法は、読み出しの直前だけ、ビット線電位
を読み出し初期レベルの１／２Ｖddレベルにプリチャー
ジし、それ以外は、接地電位にして欠陥電流を低減して
いる。しかしながら、この方法では、良品／欠陥を含む
メモリセルアレイの全てのワード線のリフレッシュ時に
おいても、全てのビット線をプリチャージ時に接地電位
にする制御を実行している。従って、欠陥のない正常な
アドレスのリフレッシュに対しても、プリチャージ→接
地電位（ディスチャージ）が行われることになり、この
無駄な動作がＡＣ成分の電流増加となり、逆に消費電力
の増大を招く。更に、ビット線対を通常の電位にプリチ
ャージするプリチャージ回路に加えて、接地電位に設定
する接地電位設定回路及びその回路に接続された接地電
位ラインをメモリアレイ内に配置することは、チップ面
積の増加が著しい。
【００２１】また、特開平８−２０３２６８公報に開示
された方法がある。この方法は、メモリセルの非アクセ
ス期間にビット線をフローティング状態にし、ワード線
と、ビット線のクロスライン欠陥によるリーク電流パス
を無くしている。この方法は、ビット線をフローティン
グとすることにより、ビット線に残留した電荷を再びプ
リチャージレベルに復帰させる時に有効利用できるた
め、良品・欠陥を問わず、全てのアドレスに同じ制御を
行っても、前記公報のようにＡＣ成分の電流増加を招く
という消費電力の問題を解消することができる。
された方法がある。この方法は、メモリセルの非アクセ
ス期間にビット線をフローティング状態にし、ワード線
と、ビット線のクロスライン欠陥によるリーク電流パス
を無くしている。この方法は、ビット線をフローティン
グとすることにより、ビット線に残留した電荷を再びプ
リチャージレベルに復帰させる時に有効利用できるた
め、良品・欠陥を問わず、全てのアドレスに同じ制御を
行っても、前記公報のようにＡＣ成分の電流増加を招く
という消費電力の問題を解消することができる。
【００２２】しかしながら、この方法は、現実的ではな
い。特にＤＲＡＭでは、メモリセルの情報として限りな
く面積を小さくしたキャパシタに蓄積した微少な電荷量
をビット線に伝え、そのビット線の微少振幅を差動増幅
するといった動作を行っている。そのため、ビット線が
フローティングになると、基板やメモリセルの対抗電極
等の特に大容量性の素子ノイズなどによって、微少容量
のビット線が簡単にカップリングで思わぬ値になること
もあり、最悪の場合は、セルのストレージキャパシタの
内容を変化してしまう、所謂情報破壊を招く虞がある。
い。特にＤＲＡＭでは、メモリセルの情報として限りな
く面積を小さくしたキャパシタに蓄積した微少な電荷量
をビット線に伝え、そのビット線の微少振幅を差動増幅
するといった動作を行っている。そのため、ビット線が
フローティングになると、基板やメモリセルの対抗電極
等の特に大容量性の素子ノイズなどによって、微少容量
のビット線が簡単にカップリングで思わぬ値になること
もあり、最悪の場合は、セルのストレージキャパシタの
内容を変化してしまう、所謂情報破壊を招く虞がある。
【００２３】上記方法に対して、欠陥のあるビット線の
みをプリチャージレベルから接地電位に制御する、又は
フローティングにする方法が考えられる。しかし、この
ようにビット線を制御するためには、全てのビット線に
対して制御信号を供給する配線を設ける、又はフューズ
等を用いて切り離し可能とする必要があり、これらの対
策はチップ面積の著しい増大を招くという問題がある。
みをプリチャージレベルから接地電位に制御する、又は
フローティングにする方法が考えられる。しかし、この
ようにビット線を制御するためには、全てのビット線に
対して制御信号を供給する配線を設ける、又はフューズ
等を用いて切り離し可能とする必要があり、これらの対
策はチップ面積の著しい増大を招くという問題がある。
【００２４】本発明は上記問題点を解決するためになさ
れたものであって、その目的はプロセス的欠陥に起因す
る電流を削減し、セルフリフレッシュ時の消費電力を低
減することのできる半導体記憶装置を提供することにあ
る。
れたものであって、その目的はプロセス的欠陥に起因す
る電流を削減し、セルフリフレッシュ時の消費電力を低
減することのできる半導体記憶装置を提供することにあ
る。
【００２５】
【課題を解決するための手段】従って、請求項１に記載
の発明によれば、半導体記憶装置は複数のセルブロック
と、各セルブロックのビット線をプリチャージするプリ
チャージ信号をそれぞれに供給する複数のブロック制御
回路を備え、各セルブロックのうちの予め指定された欠
陥ブロックに対応するブロック制御回路は、供給するプ
リチャージ信号のレベルを、セルブロックのアクセス状
態に応じてビット線のプリチャージレベル又はワード線
のリセットレベルに制御する。これにより、欠陥ブロッ
クにおける消費電流が少なくなる。
の発明によれば、半導体記憶装置は複数のセルブロック
と、各セルブロックのビット線をプリチャージするプリ
チャージ信号をそれぞれに供給する複数のブロック制御
回路を備え、各セルブロックのうちの予め指定された欠
陥ブロックに対応するブロック制御回路は、供給するプ
リチャージ信号のレベルを、セルブロックのアクセス状
態に応じてビット線のプリチャージレベル又はワード線
のリセットレベルに制御する。これにより、欠陥ブロッ
クにおける消費電流が少なくなる。
【００２６】各ブロック制御回路は、請求項２に記載の
発明のように、欠陥ブロックが活性化するタイミングに
応じてプリチャージ信号をプリチャージレベルに制御
し、欠陥ブロックが非活性化するタイミングでプリチャ
ージ信号をリセットレベルに制御する。
発明のように、欠陥ブロックが活性化するタイミングに
応じてプリチャージ信号をプリチャージレベルに制御
し、欠陥ブロックが非活性化するタイミングでプリチャ
ージ信号をリセットレベルに制御する。
【００２７】また、ブロック制御回路は、請求項３に記
載の発明のように、リフレッシュアドレスカウンタから
出力されるリフレッシュアドレス信号を監視し、リセッ
トレベルのプリチャージ信号を、欠陥ブロックが活性化
される以前にプリチャージレベルに制御する。
載の発明のように、リフレッシュアドレスカウンタから
出力されるリフレッシュアドレス信号を監視し、リセッ
トレベルのプリチャージ信号を、欠陥ブロックが活性化
される以前にプリチャージレベルに制御する。
【００２８】また、ブロック制御回路は、請求項４に記
載の発明のように、欠陥ブロックより前に活性化してい
るセルブロックの最終ワード線を活性化するリフレッシ
ュアドレス信号に応答してプリチャージ信号をプリチャ
ージレベルに制御する。
載の発明のように、欠陥ブロックより前に活性化してい
るセルブロックの最終ワード線を活性化するリフレッシ
ュアドレス信号に応答してプリチャージ信号をプリチャ
ージレベルに制御する。
【００２９】これらのようなタイミングでプリチャージ
信号をプリチャージレベルに制御することで、欠陥ブロ
ックが活性化する時にはビット線がプリチャージされて
いるため、速やかにリフレッシュが実施される。
信号をプリチャージレベルに制御することで、欠陥ブロ
ックが活性化する時にはビット線がプリチャージされて
いるため、速やかにリフレッシュが実施される。
【００３０】各ブロック制御回路には、請求項５に記載
の発明のように、リフレッシュアドレス信号に基づくア
ドレス判定信号を出力するアドレス判定回路と、アドレ
ス判定信号に基づいてプリチャージ信号のレベルを制御
するプリチャージ制御回路と、が備えられる。
の発明のように、リフレッシュアドレス信号に基づくア
ドレス判定信号を出力するアドレス判定回路と、アドレ
ス判定信号に基づいてプリチャージ信号のレベルを制御
するプリチャージ制御回路と、が備えられる。
【００３１】各ブロック制御回路には、請求項６に記載
の発明のように、欠陥ブロックに対応するブロック選択
情報を記憶し、該情報に基づいて制御信号を出力するブ
ロック選択回路が備えられ、プリチャージ制御回路は、
制御信号とアドレス判定信号に基づいてプリチャージ信
号のレベルを制御する。
の発明のように、欠陥ブロックに対応するブロック選択
情報を記憶し、該情報に基づいて制御信号を出力するブ
ロック選択回路が備えられ、プリチャージ制御回路は、
制御信号とアドレス判定信号に基づいてプリチャージ信
号のレベルを制御する。
【００３２】ブロック選択回路は、請求項７に記載の発
明のように、該回路の起動時にブロック選択情報に基づ
く制御信号のレベルを確定する。半導体記憶装置は、請
求項８に記載の発明のように、入力されるアドレス信号
に基づいてセルブロックの欠陥アドレスのワード線を冗
長ワード線に代替するための冗長判定信号を出力する冗
長判定回路を備え、プリチャージ制御回路は、冗長判定
回路内のブロック冗長判定信号に基づいてプリチャージ
信号のレベルを制御する。
明のように、該回路の起動時にブロック選択情報に基づ
く制御信号のレベルを確定する。半導体記憶装置は、請
求項８に記載の発明のように、入力されるアドレス信号
に基づいてセルブロックの欠陥アドレスのワード線を冗
長ワード線に代替するための冗長判定信号を出力する冗
長判定回路を備え、プリチャージ制御回路は、冗長判定
回路内のブロック冗長判定信号に基づいてプリチャージ
信号のレベルを制御する。
【００３３】各ブロック制御回路は、請求項９に記載の
発明のように、欠陥ブロックを検出する調査試験に用い
られるテスト信号を受け付け可能に構成され、これによ
り欠陥ブロックの検出が容易になる。
発明のように、欠陥ブロックを検出する調査試験に用い
られるテスト信号を受け付け可能に構成され、これによ
り欠陥ブロックの検出が容易になる。
【００３４】各ブロック制御回路は、請求項１０に記載
の発明のように、欠陥ブロック以外のセルブロックに供
給するプリチャージ信号のレベルをプリチャージレベル
に保持する。これにより、欠陥ブロック以外のセルブロ
ックにおけるチャージ／ディスチャージが行われないた
め、消費電流の増加が抑えられる。
の発明のように、欠陥ブロック以外のセルブロックに供
給するプリチャージ信号のレベルをプリチャージレベル
に保持する。これにより、欠陥ブロック以外のセルブロ
ックにおけるチャージ／ディスチャージが行われないた
め、消費電流の増加が抑えられる。
【００３５】欠陥ブロックは、請求項１１に記載の発明
のように、各セルブロックに内在する欠陥アドレス数及
び欠陥電流値の少なくとも何れか一方に基づいて予め設
定される。これにより、欠陥アドレス数，欠陥電流値に
応じてプリチャージ信号、即ちビット線のレベルが制御
される。
のように、各セルブロックに内在する欠陥アドレス数及
び欠陥電流値の少なくとも何れか一方に基づいて予め設
定される。これにより、欠陥アドレス数，欠陥電流値に
応じてプリチャージ信号、即ちビット線のレベルが制御
される。
【００３６】欠陥アドレス又は欠陥電流は、請求項１２
に記載の発明のように、セルブロックのビット線とワー
ド線がショートしたクロスライン欠陥が存在するアドレ
ス又はそこに流れる電流である。
に記載の発明のように、セルブロックのビット線とワー
ド線がショートしたクロスライン欠陥が存在するアドレ
ス又はそこに流れる電流である。
【００３７】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図７に従って説明する。尚、説明の便宜
上、従来技術と同様の構成については同一の符号を付し
てその説明を一部省略する。
の形態を図１〜図７に従って説明する。尚、説明の便宜
上、従来技術と同様の構成については同一の符号を付し
てその説明を一部省略する。
【００３８】図１は、一実施の形態のダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）３１の一部ブロック回
路図であり、ロウアドレス系統のブロック回路図であ
る。このＤＲＡＭ３１は、４つのセルブロックBLK0〜BL
K3を備えている。各セルブロックBLK0〜BLK3は、メモリ
セルアレイ１２とそれをアクセスするための制御回路を
含んで構成され、制御回路はロウデコーダ１３、イコラ
イザ回路１４、センスアンプ１５、コラムデコーダ１６
を含む（図８参照）。
ダムアクセスメモリ（ＤＲＡＭ）３１の一部ブロック回
路図であり、ロウアドレス系統のブロック回路図であ
る。このＤＲＡＭ３１は、４つのセルブロックBLK0〜BL
K3を備えている。各セルブロックBLK0〜BLK3は、メモリ
セルアレイ１２とそれをアクセスするための制御回路を
含んで構成され、制御回路はロウデコーダ１３、イコラ
イザ回路１４、センスアンプ１５、コラムデコーダ１６
を含む（図８参照）。
【００３９】尚、本実施形態のＤＲＡＭ３１は、ロウア
ドレスの本数が８本に設定されている。即ち、このＤＲ
ＡＭ３１には、外部からロウアドレス信号RAが入力され
る。このロウアドレス信号RAは、ロウアドレスバッファ
３２を介してアドレス信号Add （A7〜A0）として各セル
ブロックBLK0〜BLK3に供給される。
ドレスの本数が８本に設定されている。即ち、このＤＲ
ＡＭ３１には、外部からロウアドレス信号RAが入力され
る。このロウアドレス信号RAは、ロウアドレスバッファ
３２を介してアドレス信号Add （A7〜A0）として各セル
ブロックBLK0〜BLK3に供給される。
【００４０】各セルブロックBLK0〜BLK3は、それぞれ６
４本のワード線WL0 〜WLn （ｎ＝６４）と冗長ワード線
RWL を備えている。従って、各セルブロックBLK0〜BLK3
のうちの１つがアドレス信号A7,A6 により選択され、そ
の選択されたセルブロックBLK0〜BLK3に備えられるワー
ド線WL0 〜WLn のうちの１本がアドレス信号A5〜A0によ
り選択される。そして、選択された１本のワード線WL
と、図９に示すコラムアドレスに基づいて選択されるビ
ット線対BLi,/BLiとの交点に接続されたメモリセルＣに
対して通常動作時における読み出し／書き込みが行われ
る。
４本のワード線WL0 〜WLn （ｎ＝６４）と冗長ワード線
RWL を備えている。従って、各セルブロックBLK0〜BLK3
のうちの１つがアドレス信号A7,A6 により選択され、そ
の選択されたセルブロックBLK0〜BLK3に備えられるワー
ド線WL0 〜WLn のうちの１本がアドレス信号A5〜A0によ
り選択される。そして、選択された１本のワード線WL
と、図９に示すコラムアドレスに基づいて選択されるビ
ット線対BLi,/BLiとの交点に接続されたメモリセルＣに
対して通常動作時における読み出し／書き込みが行われ
る。
【００４１】また、各セルブロックBLK0〜BLK3には、リ
フレッシュアドレスカウンタ２２からリフレッシュ用の
アドレス信号IAddが供給される。尚、このアドレス信号
IAddは、各セルブロックBLK0〜BLK3に対して外部から供
給されるアドレス信号RAと同様に作用するため、同じア
ドレス信号A7〜A0を用いて説明する。
フレッシュアドレスカウンタ２２からリフレッシュ用の
アドレス信号IAddが供給される。尚、このアドレス信号
IAddは、各セルブロックBLK0〜BLK3に対して外部から供
給されるアドレス信号RAと同様に作用するため、同じア
ドレス信号A7〜A0を用いて説明する。
【００４２】そして、通常動作時と同様に、アドレス信
号A7,A6 によりセルブロックBLK0〜BLK3のうちの１つが
選択され、更にアドレス信号A5〜A0により複数のワード
線WL0 〜WLn のうちの１本、又は冗長ワード線RWL が活
性化される。このワード線WL0 〜WLn ，冗長ワード線RW
L の選択は、冗長判定回路２４からロウデコーダ１３
（冗長ワード線駆動回路２５）に供給される冗長制御信
号ＲＯＭに基づいて行われる。
号A7,A6 によりセルブロックBLK0〜BLK3のうちの１つが
選択され、更にアドレス信号A5〜A0により複数のワード
線WL0 〜WLn のうちの１本、又は冗長ワード線RWL が活
性化される。このワード線WL0 〜WLn ，冗長ワード線RW
L の選択は、冗長判定回路２４からロウデコーダ１３
（冗長ワード線駆動回路２５）に供給される冗長制御信
号ＲＯＭに基づいて行われる。
【００４３】冗長判定回路２４には、予め試験により検
出された欠陥アドレスが記憶される。冗長判定回路２４
は、アドレス信号Add が欠陥アドレスと一致するか否か
を判定し、その判定結果に基づく冗長制御信号ＲＯＭを
ロウデコーダ１３に出力する。例えば、冗長判定回路２
４は、アドレス信号Add が欠陥アドレスと一致する場合
にＨレベルの冗長制御信号ＲＯＭを出力する。
出された欠陥アドレスが記憶される。冗長判定回路２４
は、アドレス信号Add が欠陥アドレスと一致するか否か
を判定し、その判定結果に基づく冗長制御信号ＲＯＭを
ロウデコーダ１３に出力する。例えば、冗長判定回路２
４は、アドレス信号Add が欠陥アドレスと一致する場合
にＨレベルの冗長制御信号ＲＯＭを出力する。
【００４４】ロウデコーダ１３は、Ｈレベルの冗長制御
信号ＲＯＭに応答して冗長ワード線RWL を活性化し、Ｌ
レベルの冗長制御信号ＲＯＭに応答してアドレス信号Ad
d に基づくワード線WLi を活性化する。そして、活性化
されたワード線WLi （又は冗長ワード線RWL ）に接続さ
れた複数のメモリセルＣがリフレッシュされる。
信号ＲＯＭに応答して冗長ワード線RWL を活性化し、Ｌ
レベルの冗長制御信号ＲＯＭに応答してアドレス信号Ad
d に基づくワード線WLi を活性化する。そして、活性化
されたワード線WLi （又は冗長ワード線RWL ）に接続さ
れた複数のメモリセルＣがリフレッシュされる。
【００４５】ＤＲＡＭ３１は、各セルブロックBLK0〜BL
K3に対応するブロック制御回路３３ａ〜３３ｄを備え
る。ブロック制御回路３３ａ〜３３ｄは、各セルブロッ
クBLK0〜BLK3に所定レベル（本実施形態では動作電源Ｖ
ddの１／２のレベル）のプリチャージ信号ＰＲ０〜ＰＲ
３を供給する機能を持つ。
K3に対応するブロック制御回路３３ａ〜３３ｄを備え
る。ブロック制御回路３３ａ〜３３ｄは、各セルブロッ
クBLK0〜BLK3に所定レベル（本実施形態では動作電源Ｖ
ddの１／２のレベル）のプリチャージ信号ＰＲ０〜ＰＲ
３を供給する機能を持つ。
【００４６】また、ブロック制御回路３３ａ〜３３ｄに
は、リフレッシュアドレスカウンタ２２からリフレッシ
ュ用のアドレス信号IAddが入力される。ブロック制御回
路３３ａ〜３３ｄには、各セルブロックBLK0〜BLK3のブ
ロック選択情報が記憶される。ブロック制御回路３３ａ
〜３３ｄは、アドレス信号IAddとブロック選択情報に基
づいて、各セルブロックBLK0〜BLK3に供給するプリチャ
ージ信号ＰＲ０〜ＰＲ３のレベルを制御する機能を持
つ。
は、リフレッシュアドレスカウンタ２２からリフレッシ
ュ用のアドレス信号IAddが入力される。ブロック制御回
路３３ａ〜３３ｄには、各セルブロックBLK0〜BLK3のブ
ロック選択情報が記憶される。ブロック制御回路３３ａ
〜３３ｄは、アドレス信号IAddとブロック選択情報に基
づいて、各セルブロックBLK0〜BLK3に供給するプリチャ
ージ信号ＰＲ０〜ＰＲ３のレベルを制御する機能を持
つ。
【００４７】詳述すると、予め試験により求められた欠
陥アドレスを内在する各セルブロックBLK0〜BLK3には、
「制御」のブロック選択情報が設定される。欠陥アドレ
スはビット線とワード線がショートしたクロスライン欠
陥が存在するアドレスであり、この欠陥アドレスを内在
するセルブロックは、それを内在しないセルブロックに
比べて消費電流が大きい。
陥アドレスを内在する各セルブロックBLK0〜BLK3には、
「制御」のブロック選択情報が設定される。欠陥アドレ
スはビット線とワード線がショートしたクロスライン欠
陥が存在するアドレスであり、この欠陥アドレスを内在
するセルブロックは、それを内在しないセルブロックに
比べて消費電流が大きい。
【００４８】従って、ブロック制御回路３３ａ〜３３ｄ
は、ブロック選択情報に基づいて欠陥アドレスを内在す
るセルブロックBLKi（Ｉ＝０〜３）に供給するプリチャ
ージ信号ＰＲｉのレベルを制御する。より詳しくは、ブ
ロック制御回路３３ａ〜３３ｄは、プリチャージ信号Ｐ
Ｒｉのレベルをワード線WLi のリセットレベルと同じに
する。これにより、ビット線対BL,/BLとワード線WLi が
ショートしたクロスライン欠陥における電流値が０（ゼ
ロ）になるため、それの分消費電力が少なくなる。
は、ブロック選択情報に基づいて欠陥アドレスを内在す
るセルブロックBLKi（Ｉ＝０〜３）に供給するプリチャ
ージ信号ＰＲｉのレベルを制御する。より詳しくは、ブ
ロック制御回路３３ａ〜３３ｄは、プリチャージ信号Ｐ
Ｒｉのレベルをワード線WLi のリセットレベルと同じに
する。これにより、ビット線対BL,/BLとワード線WLi が
ショートしたクロスライン欠陥における電流値が０（ゼ
ロ）になるため、それの分消費電力が少なくなる。
【００４９】一方、ブロック制御回路３３ａ〜３３ｄに
は、欠陥アドレスを内在しないセルブロックBLKiに対応
する「非制御」のブロック選択情報が設定される。この
ブロック選択情報が設定されたセルブロックBLKiに対し
て、ブロック制御回路３３ａ〜３３ｄは、一定レベル
（Ｖdd／２レベル）のプリチャージ制御信号ＰＲｉを供
給する。これにより、従来のごとく全てのビット線プリ
チャージ信号を制御する場合に比べてチャージ／ディス
チャージを行わない分だけ消費電力が少なくなる。
は、欠陥アドレスを内在しないセルブロックBLKiに対応
する「非制御」のブロック選択情報が設定される。この
ブロック選択情報が設定されたセルブロックBLKiに対し
て、ブロック制御回路３３ａ〜３３ｄは、一定レベル
（Ｖdd／２レベル）のプリチャージ制御信号ＰＲｉを供
給する。これにより、従来のごとく全てのビット線プリ
チャージ信号を制御する場合に比べてチャージ／ディス
チャージを行わない分だけ消費電力が少なくなる。
【００５０】尚、ブロック制御回路３３ａ〜３３ｄに欠
陥アドレスを内在するセルブロックBLKiに対応して「制
御」のブロック選択情報を設定したが、欠陥アドレスを
内在するセルブロックが複数存在する場合、それらのセ
ルブロックの全てあるいは一部に「制御」情報を設定し
ても良い。一部に設定する場合には、各セルブロックに
内在する欠陥アドレスの数に基づいて、その数が多いセ
ルブロックに対して設定する。或いは、試験により求め
られた欠陥電流の値（欠陥アドレスを内在しないセルブ
ロックにおける消費電流と、内在するセルブロックにお
けるそれとの差）に基づいて、その消費電流量が多いセ
ルブロックに対して「制御」情報を設定しても良い。
陥アドレスを内在するセルブロックBLKiに対応して「制
御」のブロック選択情報を設定したが、欠陥アドレスを
内在するセルブロックが複数存在する場合、それらのセ
ルブロックの全てあるいは一部に「制御」情報を設定し
ても良い。一部に設定する場合には、各セルブロックに
内在する欠陥アドレスの数に基づいて、その数が多いセ
ルブロックに対して設定する。或いは、試験により求め
られた欠陥電流の値（欠陥アドレスを内在しないセルブ
ロックにおける消費電流と、内在するセルブロックにお
けるそれとの差）に基づいて、その消費電流量が多いセ
ルブロックに対して「制御」情報を設定しても良い。
【００５１】ブロック制御回路３３ａ〜３３ｄは、クラ
ンプアドレス判定回路３４ａ〜３４ｄ、プリチャージ制
御回路３５ａ〜３５ｄ、ブロック選択回路３６ａ〜３６
ｄをそれぞれ備えている。
ンプアドレス判定回路３４ａ〜３４ｄ、プリチャージ制
御回路３５ａ〜３５ｄ、ブロック選択回路３６ａ〜３６
ｄをそれぞれ備えている。
【００５２】各クランプアドレス判定回路３４ａ〜３４
ｄは、入力されるリフレッシュ用のアドレス信号IAddに
基づいて、各セルブロックBLK0〜BLK3の活性化状態に応
じたタイミングのアドレス判定信号CLMPAddi（ｉ＝０〜
３）をプリチャージ制御回路３５ａ〜３５ｄにそれぞれ
出力する。各プリチャージ制御回路３５ａ〜３５ｄは、
Ｌレベルのアドレス判定信号CLMPAddiに応答してセンス
アンプ１５の読み出し基準レベルを持つのプリチャージ
信号ＰＲ０〜ＰＲ３をそれぞれ出力し、Ｈレベルのアド
レス判定信号CLMPAddiに応答してワード線WLi のリセッ
トレベル（本実施形態では接地（グランド）レベル）の
プリチャージ信号ＰＲ０〜ＰＲ３を出力する。尚、本実
施形態では、読み出し基準レベルを電源電圧Ｖddに対し
て約１／２の電圧レベル（１／２Ｖddレベル）に設定し
ているが、設計しそうによりそれ以外の電圧に設定して
も差し支えない。
ｄは、入力されるリフレッシュ用のアドレス信号IAddに
基づいて、各セルブロックBLK0〜BLK3の活性化状態に応
じたタイミングのアドレス判定信号CLMPAddi（ｉ＝０〜
３）をプリチャージ制御回路３５ａ〜３５ｄにそれぞれ
出力する。各プリチャージ制御回路３５ａ〜３５ｄは、
Ｌレベルのアドレス判定信号CLMPAddiに応答してセンス
アンプ１５の読み出し基準レベルを持つのプリチャージ
信号ＰＲ０〜ＰＲ３をそれぞれ出力し、Ｈレベルのアド
レス判定信号CLMPAddiに応答してワード線WLi のリセッ
トレベル（本実施形態では接地（グランド）レベル）の
プリチャージ信号ＰＲ０〜ＰＲ３を出力する。尚、本実
施形態では、読み出し基準レベルを電源電圧Ｖddに対し
て約１／２の電圧レベル（１／２Ｖddレベル）に設定し
ているが、設計しそうによりそれ以外の電圧に設定して
も差し支えない。
【００５３】詳述すると、図２に示すように、クランプ
アドレス判定回路３４ａは、対応するセルブロックBLK0
よりも前に活性化しているセルブロックBLK3の最終ワー
ド線WLn が活性化される時にＬレベルのアドレス判定信
号CLMPAdd0を出力する。同様に、各クランプアドレス判
定回路３４ｂ，３４ｃ，３４ｄは、対応するセルブロッ
クBLK1,BLK2,BLK3よりも前に活性化しているセルブロッ
クBLK0,BLK1,BLK2の最終ワード線WLn が活性化される時
にＬレベルのアドレス判定信号CLMPAdd1,CLMPAdd2,CLMP
Add3を出力する。
アドレス判定回路３４ａは、対応するセルブロックBLK0
よりも前に活性化しているセルブロックBLK3の最終ワー
ド線WLn が活性化される時にＬレベルのアドレス判定信
号CLMPAdd0を出力する。同様に、各クランプアドレス判
定回路３４ｂ，３４ｃ，３４ｄは、対応するセルブロッ
クBLK1,BLK2,BLK3よりも前に活性化しているセルブロッ
クBLK0,BLK1,BLK2の最終ワード線WLn が活性化される時
にＬレベルのアドレス判定信号CLMPAdd1,CLMPAdd2,CLMP
Add3を出力する。
【００５４】また、クランプアドレス判定回路３４ａ
は、対応するセルブロックBLK0が非活性化する時にＨレ
ベルのアドレス判定信号CLMPAdd0を出力する。同様に、
クランプアドレス判定回路３４ｂ，３４ｃ，３４ｄは、
対応するセルブロックBLK1,BLK2,BLK3が非活性化する時
にＨレベルのアドレス判定信号CLMPAdd1,CLMPAdd2,CLMP
Add3を出力する。
は、対応するセルブロックBLK0が非活性化する時にＨレ
ベルのアドレス判定信号CLMPAdd0を出力する。同様に、
クランプアドレス判定回路３４ｂ，３４ｃ，３４ｄは、
対応するセルブロックBLK1,BLK2,BLK3が非活性化する時
にＨレベルのアドレス判定信号CLMPAdd1,CLMPAdd2,CLMP
Add3を出力する。
【００５５】このようなタイミングでプリチャージ信号
ＰＲ０〜ＰＲ３のレベルを制御することで、メモリセル
Ｃのプリチャージ動作を遅らせることなく消費電流を低
減する。即ち、活性化したセルブロックBLK0〜BLK3のメ
モリセルＣは、１／２Ｖddレベルのプリチャージ信号Ｐ
Ｒ０〜ＰＲ３に基づいてリフレッシュされる。従って、
１／２Ｖddレベルのプリチャージ信号ＰＲ０〜ＰＲ３を
各セルブロックBLK0〜BLK3が活性化するよりも前に供給
することで、速やかなリフレッシュが行われるからであ
る。そして、このプリチャージ信号ＰＲ０〜ＰＲ３の供
給が早すぎると、その分だけクロスライン欠陥の部分に
電流が流れ、消費電流が増加するからである。
ＰＲ０〜ＰＲ３のレベルを制御することで、メモリセル
Ｃのプリチャージ動作を遅らせることなく消費電流を低
減する。即ち、活性化したセルブロックBLK0〜BLK3のメ
モリセルＣは、１／２Ｖddレベルのプリチャージ信号Ｐ
Ｒ０〜ＰＲ３に基づいてリフレッシュされる。従って、
１／２Ｖddレベルのプリチャージ信号ＰＲ０〜ＰＲ３を
各セルブロックBLK0〜BLK3が活性化するよりも前に供給
することで、速やかなリフレッシュが行われるからであ
る。そして、このプリチャージ信号ＰＲ０〜ＰＲ３の供
給が早すぎると、その分だけクロスライン欠陥の部分に
電流が流れ、消費電流が増加するからである。
【００５６】各ブロック選択回路３６ａ〜３６ｄは、そ
れぞれ設定されたブロック選択情報に応じたレベルを持
つ制御信号BLKCLMPi（ｉ＝０〜３）をプリチャージ制御
回路３５ａ〜３５ｄに出力する。各プリチャージ制御回
路３５ａ〜３５ｄは、Ｈレベルの制御信号BLKCLMPiに応
答してプリチャージ信号ＰＲ０〜ＰＲ３のレベルを制御
する。
れぞれ設定されたブロック選択情報に応じたレベルを持
つ制御信号BLKCLMPi（ｉ＝０〜３）をプリチャージ制御
回路３５ａ〜３５ｄに出力する。各プリチャージ制御回
路３５ａ〜３５ｄは、Ｈレベルの制御信号BLKCLMPiに応
答してプリチャージ信号ＰＲ０〜ＰＲ３のレベルを制御
する。
【００５７】また、各ブロック選択回路３６ａ〜３６ｄ
には、テスト信号TESTi （ｉ＝０〜３）が入力される。
このテスト信号TESTi は試験時に外部から入力される信
号であり、ブロック選択情報を設定するセルブロックBL
K0〜BLK3を決定するために用いられる。各ブロック選択
回路３６ａ〜３６ｄは、テスト信号TESTi に基づくレベ
ルを持つ制御信号BLKCLMPiを出力する。そして、プリチ
ャージ制御回路３５ａ〜３５ｄは、制御信号BLKCLMPiの
レベルに応じてプリチャージ信号ＰＲ０〜ＰＲ３を制御
する。従って、試験時にテスト信号TESTi のレベルを適
宜設定することで、各セルブロックBLK0〜BLK3に含まれ
るビット線対BL,/BLのプリチャージレベルを強制的に制
御し、そのビット線対BL,/BLとワード線WLがショートし
たクロスライン欠陥による消費電流（欠陥電流）の値を
計測することができる。
には、テスト信号TESTi （ｉ＝０〜３）が入力される。
このテスト信号TESTi は試験時に外部から入力される信
号であり、ブロック選択情報を設定するセルブロックBL
K0〜BLK3を決定するために用いられる。各ブロック選択
回路３６ａ〜３６ｄは、テスト信号TESTi に基づくレベ
ルを持つ制御信号BLKCLMPiを出力する。そして、プリチ
ャージ制御回路３５ａ〜３５ｄは、制御信号BLKCLMPiの
レベルに応じてプリチャージ信号ＰＲ０〜ＰＲ３を制御
する。従って、試験時にテスト信号TESTi のレベルを適
宜設定することで、各セルブロックBLK0〜BLK3に含まれ
るビット線対BL,/BLのプリチャージレベルを強制的に制
御し、そのビット線対BL,/BLとワード線WLがショートし
たクロスライン欠陥による消費電流（欠陥電流）の値を
計測することができる。
【００５８】図２は、リフレッシュ動作のタイミング図
である。今、セルブロックBLK1に欠陥アドレスが内在
し、それに対応してブロック選択回路３６ｂに「制御」
のブロック選択情報が記録され、その他のブロック選択
回路３６ａ，３６ｃ，３６ｄに「非制御」のブロック選
択情報が記録されている。
である。今、セルブロックBLK1に欠陥アドレスが内在
し、それに対応してブロック選択回路３６ｂに「制御」
のブロック選択情報が記録され、その他のブロック選択
回路３６ａ，３６ｃ，３６ｄに「非制御」のブロック選
択情報が記録されている。
【００５９】図１のロウ系制御回路２１は、ロウ制御信
号/RAS及びコラム制御信号/CASに基づいて、コラム制御
信号/CASの立ち下がりがロウ制御信号/RASのそれよりも
早い、所謂ＣＢＲ(CAS before RAS)を検出すると、ＣＢ
Ｒリフレッシュモードにエントリーする。そのモードに
おいて、ロウ系制御回路２１は、リフレッシュのための
クロック信号ＲＣＬＫをリフレッシュアドレスカウンタ
２２に出力する。リフレッシュアドレスカウンタ２２
は、クロック信号ＲＣＬＫをカウントして生成したリフ
レッシュ用のアドレス信号IAddを各セルブロックBLK0〜
BLK3のロウデコーダ１３に出力する。セルブロックBLK0
のロウデコーダ１３は、リフレッシュ用のアドレス信号
IAddに基づいて、最初のワード線、即ち、ワード線WL0
を活性化する。
号/RAS及びコラム制御信号/CASに基づいて、コラム制御
信号/CASの立ち下がりがロウ制御信号/RASのそれよりも
早い、所謂ＣＢＲ(CAS before RAS)を検出すると、ＣＢ
Ｒリフレッシュモードにエントリーする。そのモードに
おいて、ロウ系制御回路２１は、リフレッシュのための
クロック信号ＲＣＬＫをリフレッシュアドレスカウンタ
２２に出力する。リフレッシュアドレスカウンタ２２
は、クロック信号ＲＣＬＫをカウントして生成したリフ
レッシュ用のアドレス信号IAddを各セルブロックBLK0〜
BLK3のロウデコーダ１３に出力する。セルブロックBLK0
のロウデコーダ１３は、リフレッシュ用のアドレス信号
IAddに基づいて、最初のワード線、即ち、ワード線WL0
を活性化する。
【００６０】セルブロックBLK0のセンスアンプ１５は、
電源Ｖddレベルの電源ＰＳＡと低電位電源Ｖｓｓレベル
の電源ＮＳＡが供給されて活性化し、ビット線に読み出
された信号を増幅する。この増幅信号が再びメモリセル
Ｃに書き込まれることで、活性化されたワード線WL0 に
接続されたメモリセルＣがリフレッシュされる。
電源Ｖddレベルの電源ＰＳＡと低電位電源Ｖｓｓレベル
の電源ＮＳＡが供給されて活性化し、ビット線に読み出
された信号を増幅する。この増幅信号が再びメモリセル
Ｃに書き込まれることで、活性化されたワード線WL0 に
接続されたメモリセルＣがリフレッシュされる。
【００６１】１本目のワード線WL0 に接続されたメモリ
セルＣがリフレッシュされると、自動的にリセット動作
に入り、ビット線のプリチャージが行われる。即ち、図
８，９を参照して説明すると、ロウ系制御回路２１は、
Ｈレベルのイコライズ信号ＥＱをイコライザ回路１４に
出力する。図１のプリチャージ制御回路３５ａは、ブロ
ック選択回路３６ａから供給される制御信号BLKCLMP0に
応答して１／２Ｖddレベルのプリチャージ信号ＰＲ０を
イコライザ回路１４に供給する。これにより、イコライ
ザ回路１４は、ビット線対BL,/BLを１／２Ｖddレベルに
プリチャージする。
セルＣがリフレッシュされると、自動的にリセット動作
に入り、ビット線のプリチャージが行われる。即ち、図
８，９を参照して説明すると、ロウ系制御回路２１は、
Ｈレベルのイコライズ信号ＥＱをイコライザ回路１４に
出力する。図１のプリチャージ制御回路３５ａは、ブロ
ック選択回路３６ａから供給される制御信号BLKCLMP0に
応答して１／２Ｖddレベルのプリチャージ信号ＰＲ０を
イコライザ回路１４に供給する。これにより、イコライ
ザ回路１４は、ビット線対BL,/BLを１／２Ｖddレベルに
プリチャージする。
【００６２】ＣＢＲリフレッシュモードにエントリーし
てセルブロックBLK0の最初のワード線WL0 に接続された
メモリセルＣをリフレッシュした後、所定時間経過後に
セルフリフレッシュモードにエントリーする。このセル
フリフレッシュでは、先にリフレッシュされたワード線
の次のワード線に接続されたメモリセル、即ち、図１０
に示すように、セルブロックBLK0の２番目のワード線WL
1 に接続されたメモリセルＣが同様にリフレッシュされ
る。そして、セルブロックBLK0の最後のワード線WLn に
接続されたメモリセルＣが同様にリフレッシュされる
と、そのセルブロックBLK0の全てのメモリセルＣのリフ
レッシュが完了する。
てセルブロックBLK0の最初のワード線WL0 に接続された
メモリセルＣをリフレッシュした後、所定時間経過後に
セルフリフレッシュモードにエントリーする。このセル
フリフレッシュでは、先にリフレッシュされたワード線
の次のワード線に接続されたメモリセル、即ち、図１０
に示すように、セルブロックBLK0の２番目のワード線WL
1 に接続されたメモリセルＣが同様にリフレッシュされ
る。そして、セルブロックBLK0の最後のワード線WLn に
接続されたメモリセルＣが同様にリフレッシュされる
と、そのセルブロックBLK0の全てのメモリセルＣのリフ
レッシュが完了する。
【００６３】このセルブロックBLK0に対してリフレッシ
ュ動作が行われているとき、次のセルブロックBLK1に対
応するプリチャージ制御回路３５ｂは、ブロック選択回
路３６ｂから入力されるＨレベルの制御信号BLKCLMP1
と、クランプアドレス判定回路３４ｂから入力されるＨ
レベルのアドレス判定信号CLMPAdd1に基づいてグランド
レベルのプリチャージ信号ＰＲ１を出力する。このプリ
チャージ信号ＰＲ１はセルブロックBLK1のイコライザ回
路１４に与えられる。このイコライザ回路１４には、Ｈ
レベルのイコライズ信号ＥＱがロウ系制御回路２１から
与えられているため、セルブロックBLK1のビット線対B
L,/BLの電位は、グランドレベルに制御され、このレベ
ルはワード線WL0 〜WLn のリセット電位と一致してい
る。従って、セルブロックBLK0に内在するクロスライン
欠陥には電流が流れないため、それによる消費電流はゼ
ロとなる。
ュ動作が行われているとき、次のセルブロックBLK1に対
応するプリチャージ制御回路３５ｂは、ブロック選択回
路３６ｂから入力されるＨレベルの制御信号BLKCLMP1
と、クランプアドレス判定回路３４ｂから入力されるＨ
レベルのアドレス判定信号CLMPAdd1に基づいてグランド
レベルのプリチャージ信号ＰＲ１を出力する。このプリ
チャージ信号ＰＲ１はセルブロックBLK1のイコライザ回
路１４に与えられる。このイコライザ回路１４には、Ｈ
レベルのイコライズ信号ＥＱがロウ系制御回路２１から
与えられているため、セルブロックBLK1のビット線対B
L,/BLの電位は、グランドレベルに制御され、このレベ
ルはワード線WL0 〜WLn のリセット電位と一致してい
る。従って、セルブロックBLK0に内在するクロスライン
欠陥には電流が流れないため、それによる消費電流はゼ
ロとなる。
【００６４】そして、セルブロックBLK0の最後のワード
線WLn が活性化されるとき、次のセルブロックBLK1に対
応するプリチャージ制御回路３５ｂには、クランプアド
レス判定回路３４ｂからＬレベルのアドレス判定信号CL
MPAdd1が与えられる。このプリチャージ制御回路３５ｂ
は、それに応答して１／２Ｖddレベルのプリチャージ信
号ＰＲ１をセルブロックBLK1に供給する。これにより、
セルブロックBLK1のビット線対BL,/BLは、基準リセット
レベルにプリチャージされる。
線WLn が活性化されるとき、次のセルブロックBLK1に対
応するプリチャージ制御回路３５ｂには、クランプアド
レス判定回路３４ｂからＬレベルのアドレス判定信号CL
MPAdd1が与えられる。このプリチャージ制御回路３５ｂ
は、それに応答して１／２Ｖddレベルのプリチャージ信
号ＰＲ１をセルブロックBLK1に供給する。これにより、
セルブロックBLK1のビット線対BL,/BLは、基準リセット
レベルにプリチャージされる。
【００６５】次に、セルブロックBLK1のワード線が順次
活性化されてそれに接続されたメモリセルＣがリフレッ
シュされる。そして、セルブロックBLK1の最終アドレス
に対応するワード線BLn に接続されたメモリセルＣに対
するリフレッシュが終了すると、セルブロックBLK1は非
活性化する。この時、クランプアドレス判定回路３４ｂ
はＨレベルのアドレス判定信号CLMPAdd1を出力する。こ
れに応答してプリチャージ制御回路３５ｂは、グランド
レベルのプリチャージ信号ＰＲ１をセルブロックBLK1に
供給する。これにより、セルブロックBLK1が非活性化す
ると、ビット線対BL,/BLの電位がワード線WLの電位と同
一に制御され、そのセルブロックBLK1に内在するクロス
ライン欠陥による消費電流がゼロになる。
活性化されてそれに接続されたメモリセルＣがリフレッ
シュされる。そして、セルブロックBLK1の最終アドレス
に対応するワード線BLn に接続されたメモリセルＣに対
するリフレッシュが終了すると、セルブロックBLK1は非
活性化する。この時、クランプアドレス判定回路３４ｂ
はＨレベルのアドレス判定信号CLMPAdd1を出力する。こ
れに応答してプリチャージ制御回路３５ｂは、グランド
レベルのプリチャージ信号ＰＲ１をセルブロックBLK1に
供給する。これにより、セルブロックBLK1が非活性化す
ると、ビット線対BL,/BLの電位がワード線WLの電位と同
一に制御され、そのセルブロックBLK1に内在するクロス
ライン欠陥による消費電流がゼロになる。
【００６６】同様に、セルブロックBLK2，BLK3が順次活
性化されてそれに含まれるメモリセルＣがリフレッシュ
される。そして、セルブロックBLK3の最後のワード線に
接続されたメモリセルＣのリフレッシュが終了すると、
図８のリフレッシュアドレスカウンタ２２のカウント値
がリセットされ、最初のリフレッシュアドレス、即ち、
セルブロックBLK0のワード線WL0 のリフレッシュ用のア
ドレス信号IAddが出力される。
性化されてそれに含まれるメモリセルＣがリフレッシュ
される。そして、セルブロックBLK3の最後のワード線に
接続されたメモリセルＣのリフレッシュが終了すると、
図８のリフレッシュアドレスカウンタ２２のカウント値
がリセットされ、最初のリフレッシュアドレス、即ち、
セルブロックBLK0のワード線WL0 のリフレッシュ用のア
ドレス信号IAddが出力される。
【００６７】次に、クランプアドレス判定回路３４ａ〜
３４ｄの構成を、図３に従って詳述する。セルブロック
BLK0に対応するクランプアドレス判定回路３４ａは、ナ
ンド回路４１ａ，４２ａ，４３ａ、インバータ回路４４
ａを備える。ナンド回路４１ａの出力端子とナンド回路
４２ａの出力端子はナンド回路４３ａの２つの入力端子
にそれぞれ接続され、ナンド回路４３ａの出力端子はイ
ンバータ回路４４ａの入力端子に接続される。各セルブ
ロックBLK1〜BLK3にそれぞれ対応するクランプアドレス
判定回路３４ｂ〜３４ｄは、判定回路３４ａと同様に接
続されたナンド回路４１ｂ〜４３ｂ、インバータ回路４
４ｂ、ナンド回路４１ｃ〜４３ｃ、インバータ回路４４
ｃ、ナンド回路４１ｄ〜４３ｄ、インバータ回路４４ｄ
を備える。
３４ｄの構成を、図３に従って詳述する。セルブロック
BLK0に対応するクランプアドレス判定回路３４ａは、ナ
ンド回路４１ａ，４２ａ，４３ａ、インバータ回路４４
ａを備える。ナンド回路４１ａの出力端子とナンド回路
４２ａの出力端子はナンド回路４３ａの２つの入力端子
にそれぞれ接続され、ナンド回路４３ａの出力端子はイ
ンバータ回路４４ａの入力端子に接続される。各セルブ
ロックBLK1〜BLK3にそれぞれ対応するクランプアドレス
判定回路３４ｂ〜３４ｄは、判定回路３４ａと同様に接
続されたナンド回路４１ｂ〜４３ｂ、インバータ回路４
４ｂ、ナンド回路４１ｃ〜４３ｃ、インバータ回路４４
ｃ、ナンド回路４１ｄ〜４３ｄ、インバータ回路４４ｄ
を備える。
【００６８】ナンド回路４１ａ〜４１ｄには、アドレス
信号A5〜A0が共通に入力されると共に、各セルブロック
BLK0〜BLK3の活性状態に対応して非反転又は反転アドレ
ス信号A7,A6,/A7,/A6 が入力される。ナンド回路４２ａ
〜４２ｄには、各セルブロックBLK0〜BLK3の活性状態に
対応して非反転又は反転アドレス信号A7,A6 が入力され
る。
信号A5〜A0が共通に入力されると共に、各セルブロック
BLK0〜BLK3の活性状態に対応して非反転又は反転アドレ
ス信号A7,A6,/A7,/A6 が入力される。ナンド回路４２ａ
〜４２ｄには、各セルブロックBLK0〜BLK3の活性状態に
対応して非反転又は反転アドレス信号A7,A6 が入力され
る。
【００６９】今、セルブロックBLK0に着目して説明する
と、セルブロックBLK0に対応する判定回路３４ａのナン
ド回路４１ａには、アドレス信号A5〜A0と非反転アドレ
ス信号A7,A6 が入力される。アドレス信号A5〜A0は、各
セルブロックBLK0〜BLK3の最終ワード線WLn を活性化さ
せるアドレスに相当し、非反転アドレス信号A7,A6 はセ
ルブロックBLK0よりも１つ前に活性化されるセルブロッ
クBLK3のアドレスに相当する。そして、ナンド回路４２
ａに入力される反転アドレス信号/A7,/A6 は、セルブロ
ックBLK0が活性化されるアドレスに相当する。従って、
この判定回路３４ａは、図４に示すように、アドレス信
号A7〜A0に基づいて、セルブロックBLK0が活性化される
よりも前からセルブロックBLK0が活性化されている間中
Ｌレベルのアドレス判定信号CLMPAdd0を出力する。
と、セルブロックBLK0に対応する判定回路３４ａのナン
ド回路４１ａには、アドレス信号A5〜A0と非反転アドレ
ス信号A7,A6 が入力される。アドレス信号A5〜A0は、各
セルブロックBLK0〜BLK3の最終ワード線WLn を活性化さ
せるアドレスに相当し、非反転アドレス信号A7,A6 はセ
ルブロックBLK0よりも１つ前に活性化されるセルブロッ
クBLK3のアドレスに相当する。そして、ナンド回路４２
ａに入力される反転アドレス信号/A7,/A6 は、セルブロ
ックBLK0が活性化されるアドレスに相当する。従って、
この判定回路３４ａは、図４に示すように、アドレス信
号A7〜A0に基づいて、セルブロックBLK0が活性化される
よりも前からセルブロックBLK0が活性化されている間中
Ｌレベルのアドレス判定信号CLMPAdd0を出力する。
【００７０】同様に、セルブロックBLK1〜BLK3に対応す
る判定回路３４ｂ〜３４ｄは、図４に示すように、それ
ぞれアドレス信号A7〜A0に基づいて、各セルブロックBL
K1〜BLK3が活性化されるよりも前からそのセルブロック
BLK1〜BLK3が活性化されている間中Ｌレベルのアドレス
判定信号CLMPAdd1〜CLMPAdd3を出力する。
る判定回路３４ｂ〜３４ｄは、図４に示すように、それ
ぞれアドレス信号A7〜A0に基づいて、各セルブロックBL
K1〜BLK3が活性化されるよりも前からそのセルブロック
BLK1〜BLK3が活性化されている間中Ｌレベルのアドレス
判定信号CLMPAdd1〜CLMPAdd3を出力する。
【００７１】次に、ブロック選択回路３６ａ〜３６ｄの
構成を、図５に従って詳述する。尚、図５には、上記し
たように、レベルを制御するプリチャージ信号ＰＲ１に
対応するブロック選択回路３６ｂの構成を詳細に示し、
他のブロック選択回路３６ａ，３６ｃ，３６ｄはブロッ
ク選択回路３６ｂと同様に構成されているため、図面及
び説明を省略する。
構成を、図５に従って詳述する。尚、図５には、上記し
たように、レベルを制御するプリチャージ信号ＰＲ１に
対応するブロック選択回路３６ｂの構成を詳細に示し、
他のブロック選択回路３６ａ，３６ｃ，３６ｄはブロッ
ク選択回路３６ｂと同様に構成されているため、図面及
び説明を省略する。
【００７２】ブロック選択回路３６ｂは、第１，第２フ
ューズＦ１，Ｆ２、抵抗Ｒ１、トランジスタＴ１、ラッ
チ回路５１を備える。第１，第２フューズＦ１，Ｆ２、
抵抗Ｒ１及びトランジスタＴ１は高電位電源Ｖddとグラ
ンドとの間に直列接続されている。トランジスタＴ１は
ＮチャネルＭＯＳトランジスタよりなり、そのゲートに
はコールドスタート信号ＣＳＴが印加される。この信号
ＣＳＴは、ＤＲＡＭ３１の起動時に所定期間Ｈレベルと
なる信号であり、図示しないリセット回路などにより生
成され供給される。
ューズＦ１，Ｆ２、抵抗Ｒ１、トランジスタＴ１、ラッ
チ回路５１を備える。第１，第２フューズＦ１，Ｆ２、
抵抗Ｒ１及びトランジスタＴ１は高電位電源Ｖddとグラ
ンドとの間に直列接続されている。トランジスタＴ１は
ＮチャネルＭＯＳトランジスタよりなり、そのゲートに
はコールドスタート信号ＣＳＴが印加される。この信号
ＣＳＴは、ＤＲＡＭ３１の起動時に所定期間Ｈレベルと
なる信号であり、図示しないリセット回路などにより生
成され供給される。
【００７３】ラッチ回路５１はナンド回路５２とインバ
ータ回路５３から構成され、インバータ回路５３の出力
端子はナンド回路５２の一方の入力端子と第１，第２フ
ューズＦ１，Ｆ２間のノードに接続され、ナンド回路５
２の出力端子から制御信号BLKCLMP1が出力される。
ータ回路５３から構成され、インバータ回路５３の出力
端子はナンド回路５２の一方の入力端子と第１，第２フ
ューズＦ１，Ｆ２間のノードに接続され、ナンド回路５
２の出力端子から制御信号BLKCLMP1が出力される。
【００７４】また、ナンド回路５２の他方の入力端子は
外部入力端子Ｐａｄに接続されている。その外部入力端
子Ｐａｄは、ＤＲＡＭ３１内部に備えられた抵抗により
プルアップされ、外部の試験装置に接続される。試験装
置は、ＤＲＡＭ３１の動作試験を行うものであり、この
試験装置から外部接続端子Ｐａｄを介してラッチ回路５
１にテスト信号TEST1 が供給され、それにより各セルブ
ロックBLK0〜BLK3における欠陥電流の測定が実施され
る。
外部入力端子Ｐａｄに接続されている。その外部入力端
子Ｐａｄは、ＤＲＡＭ３１内部に備えられた抵抗により
プルアップされ、外部の試験装置に接続される。試験装
置は、ＤＲＡＭ３１の動作試験を行うものであり、この
試験装置から外部接続端子Ｐａｄを介してラッチ回路５
１にテスト信号TEST1 が供給され、それにより各セルブ
ロックBLK0〜BLK3における欠陥電流の測定が実施され
る。
【００７５】尚、外部入力端子Ｐａｄ及びプルアップ抵
抗は、実際にはブロック選択回路３６ａ〜３６ｄ毎に設
けられ、各回路３６ａ〜３６ｄに対してそれぞれテスト
信号TEST0 〜TEST3 が試験装置から供給される。尚、各
テスト信号TEST0 〜TEST3 をＤＲＡＭ３１の内部にて生
成して供給する構成としても良い。
抗は、実際にはブロック選択回路３６ａ〜３６ｄ毎に設
けられ、各回路３６ａ〜３６ｄに対してそれぞれテスト
信号TEST0 〜TEST3 が試験装置から供給される。尚、各
テスト信号TEST0 〜TEST3 をＤＲＡＭ３１の内部にて生
成して供給する構成としても良い。
【００７６】第１，第２フューズＦ１，Ｆ２は、このブ
ロック選択回路３６ｂに記憶されるブロック選択情報に
応じて何れか一方が切断される。このブロック選択回路
３６ｂでは、プリチャージ信号ＰＲ１のレベルを制御す
るためのブロック選択情報を記憶する場合には第１フュ
ーズＦ１を切断し、プリチャージ信号ＰＲ１のレベルを
制御しない場合には第２フューズＦ２を切断する。
ロック選択回路３６ｂに記憶されるブロック選択情報に
応じて何れか一方が切断される。このブロック選択回路
３６ｂでは、プリチャージ信号ＰＲ１のレベルを制御す
るためのブロック選択情報を記憶する場合には第１フュ
ーズＦ１を切断し、プリチャージ信号ＰＲ１のレベルを
制御しない場合には第２フューズＦ２を切断する。
【００７７】第１フューズＦ１を切断した場合、ブロッ
ク選択回路３６ｂはその第１フューズＦ１に基づく情報
をラッチ回路５１にてラッチし、Ｈレベルの制御信号BL
KCLMP1を出力する。第２フューズＦ２を切断した場合、
電源投入時にコールドスタート信号ＣＳＴにより活性化
するトランジスタＴ１により第２フューズＦ２の状態に
基づく情報をラッチ回路５１にてラッチし、Ｌレベルの
制御信号BLKCLMP1を出力する。即ち、ブロック選択回路
３６ｂは、コールドスタート信号ＣＳＴに応答して記憶
したブロック選択情報を確定する。そして、このブロッ
ク選択回路３６ｂは、Ｌレベルのコールドスタート信号
ＣＳＴによりトランジスタＴ１が不活性化（オフ）する
ことにより、第２フューズＦ２を介して流れる電流を遮
断することで、通常動作時における消費電流の削減に寄
与している。
ク選択回路３６ｂはその第１フューズＦ１に基づく情報
をラッチ回路５１にてラッチし、Ｈレベルの制御信号BL
KCLMP1を出力する。第２フューズＦ２を切断した場合、
電源投入時にコールドスタート信号ＣＳＴにより活性化
するトランジスタＴ１により第２フューズＦ２の状態に
基づく情報をラッチ回路５１にてラッチし、Ｌレベルの
制御信号BLKCLMP1を出力する。即ち、ブロック選択回路
３６ｂは、コールドスタート信号ＣＳＴに応答して記憶
したブロック選択情報を確定する。そして、このブロッ
ク選択回路３６ｂは、Ｌレベルのコールドスタート信号
ＣＳＴによりトランジスタＴ１が不活性化（オフ）する
ことにより、第２フューズＦ２を介して流れる電流を遮
断することで、通常動作時における消費電流の削減に寄
与している。
【００７８】次に、プリチャージ制御回路３５ａ〜３５
ｄの構成を、図６に従って詳述する。尚、図６にはプリ
チャージ制御回路３５ｂの構成を詳細に示し、他のプリ
チャージ制御回路３５ａ，３５ｃ，３５ｄの構成はプリ
チャージ制御回路３５ｂの構成と同じであるため、それ
らの図面及び説明を省略する。
ｄの構成を、図６に従って詳述する。尚、図６にはプリ
チャージ制御回路３５ｂの構成を詳細に示し、他のプリ
チャージ制御回路３５ａ，３５ｃ，３５ｄの構成はプリ
チャージ制御回路３５ｂの構成と同じであるため、それ
らの図面及び説明を省略する。
【００７９】プリチャージ制御回路３５ｂは、ナンド回
路６１、インバータ回路６２，６３を備えている。ナン
ド回路６１には、ブロック選択回路３６ｂからの制御信
号BLKCLMP1とクランプアドレス判定回路３４ａからのア
ドレス判定信号CLMPAdd1が入力され、出力端子はインバ
ータ回路６２の入力端子に接続され、そのインバータ回
路６２の出力端子はインバータ回路６３の入力端子に接
続される。
路６１、インバータ回路６２，６３を備えている。ナン
ド回路６１には、ブロック選択回路３６ｂからの制御信
号BLKCLMP1とクランプアドレス判定回路３４ａからのア
ドレス判定信号CLMPAdd1が入力され、出力端子はインバ
ータ回路６２の入力端子に接続され、そのインバータ回
路６２の出力端子はインバータ回路６３の入力端子に接
続される。
【００８０】インバータ回路６３はレベル変換回路とし
て機能する。即ち、前段のナンド回路６１及びインバー
タ回路６２は高電位電源Ｖddが駆動電源として供給さ
れ、インバータ回路６３にはプリチャージレベル（１／
２Ｖddレベル）が駆動電源として供給される。従って、
プリチャージ制御回路３５ｂは、制御信号BLKCLMP1，CL
MPAdd1に応答して１／２Ｖddレベル又はグランドレベル
のプリチャージ信号ＰＲ１をセルブロックBLK1のイコラ
イザ回路１４に出力する。
て機能する。即ち、前段のナンド回路６１及びインバー
タ回路６２は高電位電源Ｖddが駆動電源として供給さ
れ、インバータ回路６３にはプリチャージレベル（１／
２Ｖddレベル）が駆動電源として供給される。従って、
プリチャージ制御回路３５ｂは、制御信号BLKCLMP1，CL
MPAdd1に応答して１／２Ｖddレベル又はグランドレベル
のプリチャージ信号ＰＲ１をセルブロックBLK1のイコラ
イザ回路１４に出力する。
【００８１】また、プリチャージ信号ＰＲ１は、セルブ
ロックBLK1のインバータ回路６４を介してトランジスタ
Ｔ２，Ｔ３のゲートに供給される。これらトランジスタ
Ｔ２，Ｔ３は、センスアンプ１５に供給される電源ＰＳ
Ａ，ＮＳＡとグランドの間に接続されている。これによ
り、電源ＰＳＡ，ＮＳＡのレベルがプリチャージ信号Ｐ
Ｒ１のレベルにより制御される。これは、センスアンプ
１５における消費電流を低減する。
ロックBLK1のインバータ回路６４を介してトランジスタ
Ｔ２，Ｔ３のゲートに供給される。これらトランジスタ
Ｔ２，Ｔ３は、センスアンプ１５に供給される電源ＰＳ
Ａ，ＮＳＡとグランドの間に接続されている。これによ
り、電源ＰＳＡ，ＮＳＡのレベルがプリチャージ信号Ｐ
Ｒ１のレベルにより制御される。これは、センスアンプ
１５における消費電流を低減する。
【００８２】即ち、図９に示すように、センスアンプ１
５は、入出力端子を互いに接続した２つのインバータ回
路にて構成される。それらインバータ回路の入出力端子
に接続されたビット線対BLi,/BLiのレベルをグランドレ
ベルに制御したとき、電源ＰＳＡ，ＮＳＡが１／２Ｖdd
レベルでは、インバータ回路を構成するＰチャネルＭＯ
Ｓトランジスタがオンしてビット線対BLi,/BLiに電流が
流れ込み、消費電流が発生するからである。
５は、入出力端子を互いに接続した２つのインバータ回
路にて構成される。それらインバータ回路の入出力端子
に接続されたビット線対BLi,/BLiのレベルをグランドレ
ベルに制御したとき、電源ＰＳＡ，ＮＳＡが１／２Ｖdd
レベルでは、インバータ回路を構成するＰチャネルＭＯ
Ｓトランジスタがオンしてビット線対BLi,/BLiに電流が
流れ込み、消費電流が発生するからである。
【００８３】次に、各セルブロックBLK0〜BLK3に対する
ブロック選択情報の決定方法について説明する。調査試
験において、外部の試験装置からプロービングにより外
部接続端子Ｐａｄを介してテスト信号TEST0 〜TEST3 が
各ブロック選択回路３６ａ〜３６ｄに供給される（図５
参照）。
ブロック選択情報の決定方法について説明する。調査試
験において、外部の試験装置からプロービングにより外
部接続端子Ｐａｄを介してテスト信号TEST0 〜TEST3 が
各ブロック選択回路３６ａ〜３６ｄに供給される（図５
参照）。
【００８４】試験装置は、Ｈレベルのテスト信号TEST0
〜TEST3 を供給する。これに応答して各ブロック選択回
路３６ａ〜３６ｄは、Ｌレベルの制御信号BLKCLMP0〜BL
KCLMP3を出力し、プリチャージ制御回路３５ａ〜３５ｄ
はクランプアドレス判定回路３４ａ〜３４ｄからのアド
レス判定信号CLMPAdd0〜CLMPAdd3に従って各セルブロッ
クBLK0〜BLK3に供給するプリチャージ信号ＰＲ０〜ＰＲ
３のレベルを制御する。従って、各テスト信号TEST0 〜
TEST3 のうちの１つをＨレベル、他をＬレベルに制御
し、Ｈレベルに制御する信号を順次変更することで、セ
ルブロックBLK0〜BLK3毎にプリチャージレベルを制御し
た時の消費電流値を計測し、これらを第１電流値Icc2SR
D0〜Icc2SRD3とする。
〜TEST3 を供給する。これに応答して各ブロック選択回
路３６ａ〜３６ｄは、Ｌレベルの制御信号BLKCLMP0〜BL
KCLMP3を出力し、プリチャージ制御回路３５ａ〜３５ｄ
はクランプアドレス判定回路３４ａ〜３４ｄからのアド
レス判定信号CLMPAdd0〜CLMPAdd3に従って各セルブロッ
クBLK0〜BLK3に供給するプリチャージ信号ＰＲ０〜ＰＲ
３のレベルを制御する。従って、各テスト信号TEST0 〜
TEST3 のうちの１つをＨレベル、他をＬレベルに制御
し、Ｈレベルに制御する信号を順次変更することで、セ
ルブロックBLK0〜BLK3毎にプリチャージレベルを制御し
た時の消費電流値を計測し、これらを第１電流値Icc2SR
D0〜Icc2SRD3とする。
【００８５】次に、全てグランドレベルに制御したテス
ト信号TEST0 〜TEST3 を試験装置にて供給し、この時の
消費電流値を計測し、これを第２電流値Icc2SRE とす
る。そして、第１電流値Icc2SRD0〜Icc2SRD3と第２電流
値Icc2SRE の差を求めることにより、各セルブロックBL
K0〜BLK3に存在する欠陥電流の値が得られる。
ト信号TEST0 〜TEST3 を試験装置にて供給し、この時の
消費電流値を計測し、これを第２電流値Icc2SRE とす
る。そして、第１電流値Icc2SRD0〜Icc2SRD3と第２電流
値Icc2SRE の差を求めることにより、各セルブロックBL
K0〜BLK3に存在する欠陥電流の値が得られる。
【００８６】この試験結果と、通常の不良メモリセルの
検出結果等に基づいて、各ブロック選択回路３６ａ〜３
６ｄに記憶させるブロック選択情報を決定し、それに応
じて各ブロック選択回路３６ａ〜３６ｄの第１フューズ
Ｆ１又は第２フューズＦ２を切断する。
検出結果等に基づいて、各ブロック選択回路３６ａ〜３
６ｄに記憶させるブロック選択情報を決定し、それに応
じて各ブロック選択回路３６ａ〜３６ｄの第１フューズ
Ｆ１又は第２フューズＦ２を切断する。
【００８７】尚、上記の調査試験において、クロスライ
ン欠陥を内在するセルブロックが複数存在する場合、試
験結果に基づいて欠陥電流の多いセルブロックから順番
にブロック選択回路３６ａ〜３６ｄのフューズ切断を選
択していく。そして、４つのセルブロック全てに欠陥電
流が存在する場合、全てのブロック選択回路３６ａ〜３
６ｄの第１フューズＦ１を切断することになる。その結
果、各セルブロックBLK0〜BLK3における欠陥電流を殆ど
無くすことができるが、プリチャージ信号ＰＲ０〜ＰＲ
３に基づいてビット線対BLi,/BLiに対するチャージ／デ
ィスチャージの回数が増加し、これによる消費電流の増
加が認められる。従って、それらとセルブロックBLK0〜
BLK3の欠陥電流減少による消費電力減少を含め、ＤＲＡ
Ｍ３１の消費電力を所定の規定値に収めることが可能と
なる。
ン欠陥を内在するセルブロックが複数存在する場合、試
験結果に基づいて欠陥電流の多いセルブロックから順番
にブロック選択回路３６ａ〜３６ｄのフューズ切断を選
択していく。そして、４つのセルブロック全てに欠陥電
流が存在する場合、全てのブロック選択回路３６ａ〜３
６ｄの第１フューズＦ１を切断することになる。その結
果、各セルブロックBLK0〜BLK3における欠陥電流を殆ど
無くすことができるが、プリチャージ信号ＰＲ０〜ＰＲ
３に基づいてビット線対BLi,/BLiに対するチャージ／デ
ィスチャージの回数が増加し、これによる消費電流の増
加が認められる。従って、それらとセルブロックBLK0〜
BLK3の欠陥電流減少による消費電力減少を含め、ＤＲＡ
Ｍ３１の消費電力を所定の規定値に収めることが可能と
なる。
【００８８】尚、実際に全てのブロック選択回路３６ａ
〜３６ｄの第１フューズＦ１を切断しても、各セルブロ
ックBLK0〜BLK3のセルフリフレッシュ電流は大きく削減
できる。それはリフレッシュ動作における一回のサイク
ル時間は約１００ｎｓであり、２５６本のワード線すべ
てにかかる時間は２５．６μｓとなる。リフレッシュ規
定時間の２ｍｓに対してはリフレッシュ動作のアクティ
ブ時間とスタンバイ時間の比率は、その殆どがスタンバ
イ時間であるのに加え、１つのブロックがＶssレベルか
ら１／２Ｖddレベルにプリチャージする回数は全リフレ
ッシュ回数の中で１回のみ、４つのブロックでも４回の
みであるので、そのことによる消費電流の増加は殆どな
い。
〜３６ｄの第１フューズＦ１を切断しても、各セルブロ
ックBLK0〜BLK3のセルフリフレッシュ電流は大きく削減
できる。それはリフレッシュ動作における一回のサイク
ル時間は約１００ｎｓであり、２５６本のワード線すべ
てにかかる時間は２５．６μｓとなる。リフレッシュ規
定時間の２ｍｓに対してはリフレッシュ動作のアクティ
ブ時間とスタンバイ時間の比率は、その殆どがスタンバ
イ時間であるのに加え、１つのブロックがＶssレベルか
ら１／２Ｖddレベルにプリチャージする回数は全リフレ
ッシュ回数の中で１回のみ、４つのブロックでも４回の
みであるので、そのことによる消費電流の増加は殆どな
い。
【００８９】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）ＤＲＡＭ３１は、複数のセルブロックBLK0〜BLK3
と、各セルブロックBLK0〜BLK3のビット線対BL,/BLをプ
リチャージするプリチャージ信号ＰＲ０〜ＰＲ３を供給
するブロック制御回路３３ａ〜３３ｄを備えている。各
ブロック制御回路３３ａ〜３３ｄは、プリチャージ信号
ＰＲ０〜ＰＲ３のレベルを、各セルブロックBLK0〜BLK3
のアクセス状態に応じてワード線WLのリセットレベルに
制御するようにした。この結果、ビット線対BL,/BLとワ
ード線WLのレベルが一致するため、クロスライン欠陥の
部分における欠陥電流が流れなくなるので、プロセス的
欠陥に起因する電流を削減してセルフリフレッシュ時の
消費電力を低減することができる。
ば、以下の効果を奏する。 （１）ＤＲＡＭ３１は、複数のセルブロックBLK0〜BLK3
と、各セルブロックBLK0〜BLK3のビット線対BL,/BLをプ
リチャージするプリチャージ信号ＰＲ０〜ＰＲ３を供給
するブロック制御回路３３ａ〜３３ｄを備えている。各
ブロック制御回路３３ａ〜３３ｄは、プリチャージ信号
ＰＲ０〜ＰＲ３のレベルを、各セルブロックBLK0〜BLK3
のアクセス状態に応じてワード線WLのリセットレベルに
制御するようにした。この結果、ビット線対BL,/BLとワ
ード線WLのレベルが一致するため、クロスライン欠陥の
部分における欠陥電流が流れなくなるので、プロセス的
欠陥に起因する電流を削減してセルフリフレッシュ時の
消費電力を低減することができる。
【００９０】（２）各ブロック制御回路３３ａ〜３３ｄ
は、リフレッシュアドレスカウンタ２２からのリフレッ
シュ用のアドレス信号IAddに基づいて、各セルブロック
BLK0〜BLK3が活性化するよりも前にプリチャージ信号Ｐ
Ｒ０〜ＰＲ３のレベルをプリチャージレベルに制御する
ようにした。この結果、各セルブロックBLK0〜BLK3が活
性化するときにはビット線対BL,/BLがプリチャージレベ
ルにあるため、速やかにリフレッシュ動作を行うことが
でき、タイミングのずれ等が発生しない。
は、リフレッシュアドレスカウンタ２２からのリフレッ
シュ用のアドレス信号IAddに基づいて、各セルブロック
BLK0〜BLK3が活性化するよりも前にプリチャージ信号Ｐ
Ｒ０〜ＰＲ３のレベルをプリチャージレベルに制御する
ようにした。この結果、各セルブロックBLK0〜BLK3が活
性化するときにはビット線対BL,/BLがプリチャージレベ
ルにあるため、速やかにリフレッシュ動作を行うことが
でき、タイミングのずれ等が発生しない。
【００９１】（３）各ブロック制御回路３３ａ〜３３ｄ
は、欠陥ブロックに設定されていないセルブロックBLK0
〜BLK3に対するプリチャージ信号ＰＲ０〜ＰＲ３をプリ
チャージレベルに保持するようにした。この結果、無用
なチャージ／ディスチャージが行われないので、それら
による消費電流の増加が抑えられる。
は、欠陥ブロックに設定されていないセルブロックBLK0
〜BLK3に対するプリチャージ信号ＰＲ０〜ＰＲ３をプリ
チャージレベルに保持するようにした。この結果、無用
なチャージ／ディスチャージが行われないので、それら
による消費電流の増加が抑えられる。
【００９２】尚、前記実施の形態は、以下の態様に変更
してもよい。 ○上記実施形態では、欠陥電流が内在するセルブロック
BLK0〜BLK3を活性化させるよりも前にプリチャージ信号
ＰＲ０〜ＰＲ３をグランドレベルに制御するようにした
が、その制御タイミングは適宜変更されてもよい。例え
ば、各セルブロックBLK0〜BLK3を活性化するときにプリ
チャージ信号ＰＲ０〜ＰＲ３を制御するようにしても良
い。その場合、ブロック選択回路３６ａ〜３６ｄの制御
信号BLKCLMP0〜BLKCLMP3に代えて冗長判定回路２４内部
の信号を用いることができる。
してもよい。 ○上記実施形態では、欠陥電流が内在するセルブロック
BLK0〜BLK3を活性化させるよりも前にプリチャージ信号
ＰＲ０〜ＰＲ３をグランドレベルに制御するようにした
が、その制御タイミングは適宜変更されてもよい。例え
ば、各セルブロックBLK0〜BLK3を活性化するときにプリ
チャージ信号ＰＲ０〜ＰＲ３を制御するようにしても良
い。その場合、ブロック選択回路３６ａ〜３６ｄの制御
信号BLKCLMP0〜BLKCLMP3に代えて冗長判定回路２４内部
の信号を用いることができる。
【００９３】図７は、冗長判定回路２４の回路図であ
る。欠陥メモリセルの救済を行う為の欠陥アドレスに応
じたフューズ切断情報を持つ冗長ＲＯＭ部としてアドレ
ス信号の数に対応する複数のフューズＦ１０〜Ｆ１７を
持ち、これらフューズＦ１０〜Ｆ１７による欠陥アドレ
スと、リフレッシュアドレスカウンタ２２からのアドレ
ス信号A7〜A0とを各ビット毎に比較判定し、その比較結
果に基づくレベルの冗長制御信号ＲＯＭを出力する。
る。欠陥メモリセルの救済を行う為の欠陥アドレスに応
じたフューズ切断情報を持つ冗長ＲＯＭ部としてアドレ
ス信号の数に対応する複数のフューズＦ１０〜Ｆ１７を
持ち、これらフューズＦ１０〜Ｆ１７による欠陥アドレ
スと、リフレッシュアドレスカウンタ２２からのアドレ
ス信号A7〜A0とを各ビット毎に比較判定し、その比較結
果に基づくレベルの冗長制御信号ＲＯＭを出力する。
【００９４】ロウ系リセット信号/RSTによりＶddレベル
にプリチャージされたノードＮ１は、ブロック選択ビッ
トに割り付けられたアドレス信号A6,A7 と、フューズＦ
１６，Ｆ１７の状態により、欠陥ブロック情報と一致す
ればＬレベルに変化する。これに基づく信号CLKBLKとそ
の他のアドレス信号A0〜A5及びフューズＦ１０〜Ｆ１５
の状態により、冗長制御信号ＲＯＭのレベルが決定され
る。
にプリチャージされたノードＮ１は、ブロック選択ビッ
トに割り付けられたアドレス信号A6,A7 と、フューズＦ
１６，Ｆ１７の状態により、欠陥ブロック情報と一致す
ればＬレベルに変化する。これに基づく信号CLKBLKとそ
の他のアドレス信号A0〜A5及びフューズＦ１０〜Ｆ１５
の状態により、冗長制御信号ＲＯＭのレベルが決定され
る。
【００９５】従って、冗長を行うセルブロックをアクセ
スする場合には信号CLKBLKがＨレベルとなり、それ以外
のセルブロックではブロック冗長判定信号CLKBLKがＬレ
ベルとなる。この信号CLKBLKを制御信号BLKCLMP0〜BLKC
LMP3に代えて用いることで、上記実施形態と同様にプリ
チャージ信号ＰＲ０〜ＰＲ３のレベルを制御することが
できると共に、ブロック選択回路３６ａ〜３６ｄを省略
することができる。
スする場合には信号CLKBLKがＨレベルとなり、それ以外
のセルブロックではブロック冗長判定信号CLKBLKがＬレ
ベルとなる。この信号CLKBLKを制御信号BLKCLMP0〜BLKC
LMP3に代えて用いることで、上記実施形態と同様にプリ
チャージ信号ＰＲ０〜ＰＲ３のレベルを制御することが
できると共に、ブロック選択回路３６ａ〜３６ｄを省略
することができる。
【００９６】○上記実施の形態では、冗長ワード線RWL
を備えたＤＲＡＭ３１に具体化したが、冗長ビット線を
備えたＤＲＡＭ，冗長ワード線及び冗長ビット線を備え
たＤＲＡＭに具体化して実施しても良い。
を備えたＤＲＡＭ３１に具体化したが、冗長ビット線を
備えたＤＲＡＭ，冗長ワード線及び冗長ビット線を備え
たＤＲＡＭに具体化して実施しても良い。
【００９７】○上記実施の形態では、４つのセルブロッ
クBLK0〜BLK3を備えたＤＲＡＭ３１に具体化したが、３
つ以下又は５つ以上のセルブロックを備えたＤＲＡＭに
具体化して実施しても良い。
クBLK0〜BLK3を備えたＤＲＡＭ３１に具体化したが、３
つ以下又は５つ以上のセルブロックを備えたＤＲＡＭに
具体化して実施しても良い。
【００９８】
【発明の効果】以上詳述したように、請求項１乃至１２
に記載の発明によれば、欠陥ブロックに供給するプリチ
ャージ信号のレベルを制御することで、欠陥ブロックに
おける消費電流を少なくすることができる。
に記載の発明によれば、欠陥ブロックに供給するプリチ
ャージ信号のレベルを制御することで、欠陥ブロックに
おける消費電流を少なくすることができる。
【００９９】また、請求項１０に記載の発明によれば、
欠陥ブロック以外のセルブロックにおける無用なチャー
ジ／ディスチャージが行われないため、消費電流の増加
を抑えることができる。
欠陥ブロック以外のセルブロックにおける無用なチャー
ジ／ディスチャージが行われないため、消費電流の増加
を抑えることができる。
【図１】 一実施の形態のＤＲＡＭの一部ブロック回路
図である。
図である。
【図２】 リフレッシュ動作のタイミング図である。
【図３】 クランプアドレス判定回路の回路図である。
【図４】 クランプアドレス判定回路の動作説明図であ
る。
る。
【図５】 ブロック選択回路の回路図である。
【図６】 プリチャージ制御回路及びイコライズ回路の
回路図である。
回路図である。
【図７】 冗長判定回路の回路図である。
【図８】 従来のＤＲＡＭの一部ブロック回路図であ
る。
る。
【図９】 セルブロックの説明図である。
【図１０】 従来のリフレッシュ動作のタイミング図で
ある。
ある。
【図１１】 消費電流を説明するための波形図である。
【図１２】 欠陥電流を説明するための回路図である。
２２ リフレッシュアドレスカウンタ ２４ 冗長判定回路 ３３ａ〜３３ｄ ブロック制御回路 ３４ａ〜３４ｄ クランプアドレス判定回路 ３５ａ〜３５ｄ プリチャージ制御回路 ３６ａ〜３６ｄ ブロック選択回路 BLK0〜BLK3 セルブロック BL,/BL ビット線対 BLKCLMPi 制御信号 CLMPAddI アドレス判定信号 ＰＲ０〜ＰＲ３ プリチャージ信号 TEST0〜TEST3 テスト信号 WL ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 悟 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5B024 AA01 BA05 BA07 BA20 CA07 CA16 CA17 DA18 5F083 AD00 GA05 LA09 ZA10
Claims (12)
- 【請求項１】 複数のセルブロックと、 前記各セルブロックのビット線をプリチャージするプリ
チャージ信号をそれぞれに供給する複数のブロック制御
回路を備え、 前記各セルブロックのうちの予め指定された欠陥ブロッ
クに対応する前記ブロック制御回路は、供給するプリチ
ャージ信号のレベルを、前記セルブロックのアクセス状
態に応じて前記ビット線のプリチャージレベル又はワー
ド線のリセットレベルに制御する、ことを特徴とする半
導体記憶装置。 - 【請求項２】 前記各ブロック制御回路は、前記欠陥ブ
ロックが活性化するタイミングに応じて前記プリチャー
ジ信号を前記プリチャージレベルに制御し、前記欠陥ブ
ロックが非活性化するタイミングで前記プリチャージ信
号を前記リセットレベルに制御する、ことを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項３】 前記ブロック制御回路は、リフレッシュ
アドレスカウンタから出力されるリフレッシュアドレス
信号を監視し、前記リセットレベルの前記プリチャージ
信号を、前記欠陥ブロックが活性化される以前に前記プ
リチャージレベルに制御する、ことを特徴とする請求項
２に記載の半導体記憶装置。 - 【請求項４】 前記ブロック制御回路は、前記欠陥ブロ
ックより前に活性化している前記セルブロックの最終ワ
ード線を活性化する前記リフレッシュアドレス信号に応
答して前記プリチャージ信号をプリチャージレベルに制
御する、ことを特徴とする請求項３に記載の半導体記憶
装置。 - 【請求項５】 前記各ブロック制御回路は、 前記リフレッシュアドレス信号に基づくアドレス判定信
号を出力するアドレス判定回路と、 前記アドレス判定信号に基づいて前記プリチャージ信号
のレベルを制御するプリチャージ制御回路と、を備えた
ことを特徴とする請求項３又は４に記載の半導体記憶装
置。 - 【請求項６】 前記各ブロック制御回路は、 前記欠陥ブロックに対応するブロック選択情報を記憶
し、該情報に基づいて制御信号を出力するブロック選択
回路を備え、 前記プリチャージ制御回路は、前記制御信号と前記アド
レス判定信号に基づいて前記プリチャージ信号のレベル
を制御する、ことを特徴とする請求項５に記載の半導体
記憶装置。 - 【請求項７】 前記ブロック選択回路は、該回路の起動
時に前記ブロック選択情報に基づく制御信号のレベルを
確定する、ことを特徴とする請求項６に記載の半導体記
憶装置。 - 【請求項８】 入力されるアドレス信号に基づいて前記
セルブロックの欠陥アドレスのワード線を冗長ワード線
に代替するための冗長判定信号を出力する冗長判定回路
を備え、 前記プリチャージ制御回路は、前記冗長判定回路内のブ
ロック冗長判定信号に基づいて前記プリチャージ信号の
レベルを制御する、ことを特徴とする請求項５に記載の
半導体記憶装置。 - 【請求項９】 前記各ブロック制御回路は、前記欠陥ブ
ロックを検出する調査試験に用いられるテスト信号を受
け付け可能に構成された、ことを特徴とする請求項１に
記載の半導体記憶装置。 - 【請求項１０】 前記各ブロック制御回路は、前記欠陥
ブロック以外の前記セルブロックに供給する前記プリチ
ャージ信号のレベルを前記プリチャージレベルに保持す
る、ことを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項１１】 前記欠陥ブロックは、前記各セルブロ
ックに内在する欠陥アドレス数及び欠陥電流値の少なく
とも何れか一方に基づいて予め設定される、ことを特徴
とする請求項１に記載の半導体記憶装置。 - 【請求項１２】 前記欠陥アドレス又は前記欠陥電流
は、前記セルブロックのビット線とワード線がショート
したクロスライン欠陥が存在するアドレス又はそこに流
れる電流である、ことをことを特徴とする請求項１１に
記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07524299A JP3863313B2 (ja) | 1999-03-19 | 1999-03-19 | 半導体記憶装置 |
| US09/457,370 US6185137B1 (en) | 1999-03-19 | 1999-12-09 | Semiconductor memory device with decreased current consumption |
| KR10-1999-0061570A KR100538434B1 (ko) | 1999-03-19 | 1999-12-24 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07524299A JP3863313B2 (ja) | 1999-03-19 | 1999-03-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000268571A true JP2000268571A (ja) | 2000-09-29 |
| JP3863313B2 JP3863313B2 (ja) | 2006-12-27 |
Family
ID=13570570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07524299A Expired - Fee Related JP3863313B2 (ja) | 1999-03-19 | 1999-03-19 | 半導体記憶装置 |
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| Country | Link |
|---|---|
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| JP (1) | JP3863313B2 (ja) |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006120301A (ja) * | 2004-10-22 | 2006-05-11 | Hynix Semiconductor Inc | 半導体メモリ素子の漏洩電流制御装置 |
| KR100646978B1 (ko) | 2005-12-05 | 2006-11-23 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 비트라인 프리차지 전압 제어 회로 |
| US7248525B2 (en) | 2003-02-27 | 2007-07-24 | Fujitsu Limited | Semiconductor memory device and refresh method for the same |
| KR100927784B1 (ko) | 2008-03-14 | 2009-11-20 | 주식회사 하이닉스반도체 | 제어신호 출력 장치 및 이를 구비한 불휘발성 메모리 소자 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002298574A (ja) * | 2001-03-29 | 2002-10-11 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍ及びｄｒａｍのリフレッシュ方法 |
| US6430099B1 (en) | 2001-05-11 | 2002-08-06 | Broadcom Corporation | Method and apparatus to conditionally precharge a partitioned read-only memory with shared wordlines for low power operation |
| JP4152094B2 (ja) * | 2001-09-03 | 2008-09-17 | エルピーダメモリ株式会社 | 半導体記憶装置の制御方法及び半導体記憶装置 |
| JP3872062B2 (ja) * | 2004-02-10 | 2007-01-24 | シャープ株式会社 | 半導体記憶装置 |
| JP4652409B2 (ja) * | 2005-08-25 | 2011-03-16 | スパンション エルエルシー | 記憶装置、および記憶装置の制御方法 |
| KR100706830B1 (ko) * | 2005-10-19 | 2007-04-13 | 주식회사 하이닉스반도체 | 반도체 메모리의 액티브 구간 제어장치 및 방법 |
| JP4851189B2 (ja) * | 2006-01-11 | 2012-01-11 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのテスト方法 |
| JP2008065971A (ja) * | 2006-08-10 | 2008-03-21 | Fujitsu Ltd | 半導体メモリおよびメモリシステム |
| KR100845774B1 (ko) * | 2006-10-13 | 2008-07-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 이를 이용한 전압 제어 방법 |
| KR101095222B1 (ko) * | 2007-07-11 | 2011-12-20 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 기억 장치 및 시스템 |
| US20090307891A1 (en) * | 2008-06-17 | 2009-12-17 | Ge-Hitachi Nuclear Energy Americas Llc | Method and apparatus for remotely inspecting and/or treating welds, pipes, vessels and/or other components used in reactor coolant systems or other process applications |
| KR20160001097A (ko) * | 2014-06-26 | 2016-01-06 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128858A (ja) | 1991-11-05 | 1993-05-25 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| TW212243B (ja) * | 1991-11-15 | 1993-09-01 | Hitachi Seisakusyo Kk | |
| JP3273440B2 (ja) * | 1994-10-19 | 2002-04-08 | マイクロン・テクノロジー・インコーポレーテッド | 部分的に良好なメモリ集積回路から使用可能な部分を得るための効率的な方法 |
| JPH08203268A (ja) | 1995-01-27 | 1996-08-09 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPH08315567A (ja) * | 1995-05-22 | 1996-11-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH1139862A (ja) * | 1997-07-16 | 1999-02-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6038186A (en) * | 1997-09-12 | 2000-03-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can have power consumption reduced during self refresh mode |
| US6111797A (en) * | 1998-12-04 | 2000-08-29 | Micron Technology, Inc. | DRAM array with gridded sense amplifier power source for enhanced column repair |
-
1999
- 1999-03-19 JP JP07524299A patent/JP3863313B2/ja not_active Expired - Fee Related
- 1999-12-09 US US09/457,370 patent/US6185137B1/en not_active Expired - Lifetime
- 1999-12-24 KR KR10-1999-0061570A patent/KR100538434B1/ko not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248525B2 (en) | 2003-02-27 | 2007-07-24 | Fujitsu Limited | Semiconductor memory device and refresh method for the same |
| US7580308B2 (en) | 2003-02-27 | 2009-08-25 | Fujitsu Microelectronics Limited | Semiconductor memory device and refresh method for the same |
| US7675801B2 (en) | 2003-02-27 | 2010-03-09 | Fujitsu Microelectronics Limited | Semiconductor memory device and refresh method for the same |
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