JP2000269328A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000269328A JP2000269328A JP11069910A JP6991099A JP2000269328A JP 2000269328 A JP2000269328 A JP 2000269328A JP 11069910 A JP11069910 A JP 11069910A JP 6991099 A JP6991099 A JP 6991099A JP 2000269328 A JP2000269328 A JP 2000269328A
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Abstract
(57)【要約】
【課題】本発明は、シリコン窒化膜等のエッチングスト
ッパーを使用することなく配線溝の深さを精度良く制御
でき、埋め込み配線の高品質化を図る。 【解決手段】導電体１１上に最表面がシリコンリッチな
層２０である第１の層間絶縁膜１２が堆積され、この第
１の層間絶縁膜１２上に第２の層間絶縁膜１３が堆積さ
れる。その後、第１、第２の層間絶縁膜１２、１３がエ
ッチングされ、スルーホール１５が形成される。次に、
エッチング中のプラズマインピーダンスをモニタしてシ
リコンリッチ層２０を検出することによりエッチングを
停止させ、第２の層間絶縁膜１３に配線溝１７を形成す
る。
ッパーを使用することなく配線溝の深さを精度良く制御
でき、埋め込み配線の高品質化を図る。 【解決手段】導電体１１上に最表面がシリコンリッチな
層２０である第１の層間絶縁膜１２が堆積され、この第
１の層間絶縁膜１２上に第２の層間絶縁膜１３が堆積さ
れる。その後、第１、第２の層間絶縁膜１２、１３がエ
ッチングされ、スルーホール１５が形成される。次に、
エッチング中のプラズマインピーダンスをモニタしてシ
リコンリッチ層２０を検出することによりエッチングを
停止させ、第２の層間絶縁膜１３に配線溝１７を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の多層
配線を形成する方法の１つである埋め込み配線技術に係
わり、特に埋め込み配線溝を層間絶縁膜に形成する半導
体装置及びその製造方法に関する。
配線を形成する方法の１つである埋め込み配線技術に係
わり、特に埋め込み配線溝を層間絶縁膜に形成する半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化・高密度化
に伴い多層配線が使用されている。
に伴い多層配線が使用されている。
【０００３】図１２乃至図１７に、従来の埋め込み配線
の製造方法を示す。
の製造方法を示す。
【０００４】図１２に示すように、まず、例えばアルミ
ニウム配線等の導電体１１上に層間絶縁膜１２が堆積さ
れる。この層間絶縁膜１２は、基板上の拡散層またはポ
リシリコン上に堆積されてもよい。次に、層間絶縁膜１
２上に第１のレジスト層１４が塗布される。その後、露
光、現像によってレジスト層１４が後述するスルーホー
ルに対応してパターニングされる。
ニウム配線等の導電体１１上に層間絶縁膜１２が堆積さ
れる。この層間絶縁膜１２は、基板上の拡散層またはポ
リシリコン上に堆積されてもよい。次に、層間絶縁膜１
２上に第１のレジスト層１４が塗布される。その後、露
光、現像によってレジスト層１４が後述するスルーホー
ルに対応してパターニングされる。
【０００５】次に、このパターニングされたレジスト層
１４をマスクとして層間絶縁膜１２がエッチングされ、
図１３に示すように、下地の導電体１１を露出するスル
ーホール１５が形成される。その後、レジスト層１４が
除去される。
１４をマスクとして層間絶縁膜１２がエッチングされ、
図１３に示すように、下地の導電体１１を露出するスル
ーホール１５が形成される。その後、レジスト層１４が
除去される。
【０００６】次に、層間絶縁膜１２上に第２のレジスト
層１６が塗布される。その後、図１４に示すように、露
光、現像によってレジスト層１６が後述する配線溝に対
応してパターニングされる。
層１６が塗布される。その後、図１４に示すように、露
光、現像によってレジスト層１６が後述する配線溝に対
応してパターニングされる。
【０００７】次に、このパターニングされたレジスト層
１６をマスクとして層間絶縁膜１２が一定の深さまでエ
ッチングされ、図１５に示すように、埋め込み配線溝１
７が形成される。その後、レジスト層１６が除去され
る。
１６をマスクとして層間絶縁膜１２が一定の深さまでエ
ッチングされ、図１５に示すように、埋め込み配線溝１
７が形成される。その後、レジスト層１６が除去され
る。
【０００８】次に、図１６に示すように、スルーホール
１５、配線溝１７、層間絶縁膜１２上にアルミニウム、
または銅等の配線材料１８が堆積される。この配線材料
１８は堆積後、熱処理等でリフローさせることによりス
ルーホール１５及び配線溝１７内に埋め込んでもよい。
１５、配線溝１７、層間絶縁膜１２上にアルミニウム、
または銅等の配線材料１８が堆積される。この配線材料
１８は堆積後、熱処理等でリフローさせることによりス
ルーホール１５及び配線溝１７内に埋め込んでもよい。
【０００９】その後、配線材料１８がスルーホール１５
及び配線溝１７内にのみ残存するように、層間絶縁膜１
２上の配線材料１８がエッチング、あるいはポリッシン
グされ除去され、図１７に示すように、デュアルダマシ
ン構造の埋め込み配線１８ａが形成される。
及び配線溝１７内にのみ残存するように、層間絶縁膜１
２上の配線材料１８がエッチング、あるいはポリッシン
グされ除去され、図１７に示すように、デュアルダマシ
ン構造の埋め込み配線１８ａが形成される。
【００１０】
【発明が解決しようとする課題】上記従来の埋め込み配
線の製造方法において、配線溝１７の形成は、エッチン
グ時間を制御することにより、所望の深さまで層間絶縁
膜１２をエッチングしていた。このため、層間絶縁膜１
２の膜質の変動、あるいはエッチングレートの変動等に
より配線溝１７の深さにばらつきが生じる。その結果、
配線抵抗、あるいは層間容量等の電気特性が変動し、デ
バイス特性が劣化するという問題があった。
線の製造方法において、配線溝１７の形成は、エッチン
グ時間を制御することにより、所望の深さまで層間絶縁
膜１２をエッチングしていた。このため、層間絶縁膜１
２の膜質の変動、あるいはエッチングレートの変動等に
より配線溝１７の深さにばらつきが生じる。その結果、
配線抵抗、あるいは層間容量等の電気特性が変動し、デ
バイス特性が劣化するという問題があった。
【００１１】そこで、上記の問題を回避するために、層
間絶縁膜にシリコン窒化膜を挿入し、このシリコン窒化
膜を配線溝形成のエッチング時のストッパーとして使用
する方法がある。
間絶縁膜にシリコン窒化膜を挿入し、このシリコン窒化
膜を配線溝形成のエッチング時のストッパーとして使用
する方法がある。
【００１２】しかし、この場合は、比誘電率の高いシリ
コン窒化膜の存在により下層配線との層間容量が増大
し、デバイスの動作速度が遅くなる等、デバイス特性が
劣化するという問題がある。
コン窒化膜の存在により下層配線との層間容量が増大
し、デバイスの動作速度が遅くなる等、デバイス特性が
劣化するという問題がある。
【００１３】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、シリコン窒化
膜等のエッチングストッパーを使用することなく配線溝
の深さを精度良く制御でき、埋め込み配線の高品質化を
図ることができる半導体装置及びその製造方法を提供す
ることにある。
たものであり、その目的とするところは、シリコン窒化
膜等のエッチングストッパーを使用することなく配線溝
の深さを精度良く制御でき、埋め込み配線の高品質化を
図ることができる半導体装置及びその製造方法を提供す
ることにある。
【００１４】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１５】本発明の半導体装置は、導電体と、前記導
電体上に設けられた絶縁膜と、前記絶縁膜内に形成さ
れ、前記導電体を露出させる接続孔と、前記絶縁膜内に
形成され、前記接続孔と連通する配線溝と、前記配線溝
の底部周囲の前記絶縁膜内に設けられたシリコンリッチ
層とを有する。
電体上に設けられた絶縁膜と、前記絶縁膜内に形成さ
れ、前記導電体を露出させる接続孔と、前記絶縁膜内に
形成され、前記接続孔と連通する配線溝と、前記配線溝
の底部周囲の前記絶縁膜内に設けられたシリコンリッチ
層とを有する。
【００１６】本発明の半導体装置は、導電体と、前記導
電体上に設けられた第１の絶縁膜と、前記第１の絶縁膜
内に形成され、前記導電体を露出させる接続孔と、前記
第１の絶縁膜上に設けられた第２の絶縁膜と、前記第２
の絶縁膜内に形成され、前記接続孔と連通する配線溝
と、前記第１の絶縁膜と前記第２の絶縁膜との界面に設
けられたシリコンリッチ層とを有する。
電体上に設けられた第１の絶縁膜と、前記第１の絶縁膜
内に形成され、前記導電体を露出させる接続孔と、前記
第１の絶縁膜上に設けられた第２の絶縁膜と、前記第２
の絶縁膜内に形成され、前記接続孔と連通する配線溝
と、前記第１の絶縁膜と前記第２の絶縁膜との界面に設
けられたシリコンリッチ層とを有する。
【００１７】本発明の半導体装置の製造方法は、導体上
に膜表面の組成がその下層よりもシリコンを多く含有す
るシリコンリッチ層となる第１の絶縁膜を堆積する工程
と、前記第１の絶縁膜上に第２の絶縁膜を堆積する工程
と、前記第１、第２の絶縁膜内に前記導電体を露出させ
る接続孔を形成する工程と、前記第２の絶縁膜をエッチ
ングし、このエッチング中にプラズマインピーダンスを
モニタすることで前記第１の絶縁膜の前記シリコンリッ
チ層を検出してエッチングを停止することにより、前記
接続孔と連通する配線溝を形成する。
に膜表面の組成がその下層よりもシリコンを多く含有す
るシリコンリッチ層となる第１の絶縁膜を堆積する工程
と、前記第１の絶縁膜上に第２の絶縁膜を堆積する工程
と、前記第１、第２の絶縁膜内に前記導電体を露出させ
る接続孔を形成する工程と、前記第２の絶縁膜をエッチ
ングし、このエッチング中にプラズマインピーダンスを
モニタすることで前記第１の絶縁膜の前記シリコンリッ
チ層を検出してエッチングを停止することにより、前記
接続孔と連通する配線溝を形成する。
【００１８】また、前記第１の絶縁膜を前記接続孔の深
さ以上の膜厚に堆積し、前記第２の絶縁膜を前記配線溝
の深さ以下の膜厚に堆積し、前記配線溝の形成工程にお
いて、前記第１の絶縁膜の前記シリコンリッチ層を検出
するまでジャストエッチングし、更に前記シリコンリッ
チ層の下層までオーバーエッチングすることで前記配線
溝を形成してもよい。
さ以上の膜厚に堆積し、前記第２の絶縁膜を前記配線溝
の深さ以下の膜厚に堆積し、前記配線溝の形成工程にお
いて、前記第１の絶縁膜の前記シリコンリッチ層を検出
するまでジャストエッチングし、更に前記シリコンリッ
チ層の下層までオーバーエッチングすることで前記配線
溝を形成してもよい。
【００１９】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００２０】図１は本発明の埋め込み配線の導体のみを
示す平面図である。図１に示すように、導電体１１上に
図示せぬ層間絶縁膜を介して配線１８ａが形成される。
また、この配線１８ａは層間絶縁膜内に形成されたスル
ーホール１５に埋め込まれた配線材料により導電体１１
に接続されている。
示す平面図である。図１に示すように、導電体１１上に
図示せぬ層間絶縁膜を介して配線１８ａが形成される。
また、この配線１８ａは層間絶縁膜内に形成されたスル
ーホール１５に埋め込まれた配線材料により導電体１１
に接続されている。
【００２１】以下、図１の１０−１０線に沿った断面を
用いて本発明の半導体装置の製造方法について説明す
る。
用いて本発明の半導体装置の製造方法について説明す
る。
【００２２】まず、図２に示すように、多層配線におけ
る各配線層等の導電体１１上に第１の層間絶縁膜１２が
後述するスルーホールの深さを考慮した膜厚分だけ堆積
される。この第１の層間絶縁膜１２は例えばプラズマＣ
ＶＤ（Chemical Vapor Deposition）により堆積される
シリコン酸化膜であり、プラズマ放電の停止時に第１の
層間絶縁膜１２の最表面が下層部よりもシリコンを多く
含有するシリコンリッチ層２０になるようにＣＶＤ装置
が制御される。
る各配線層等の導電体１１上に第１の層間絶縁膜１２が
後述するスルーホールの深さを考慮した膜厚分だけ堆積
される。この第１の層間絶縁膜１２は例えばプラズマＣ
ＶＤ（Chemical Vapor Deposition）により堆積される
シリコン酸化膜であり、プラズマ放電の停止時に第１の
層間絶縁膜１２の最表面が下層部よりもシリコンを多く
含有するシリコンリッチ層２０になるようにＣＶＤ装置
が制御される。
【００２３】その後、図３に示すように、第１の層間絶
縁膜１２上に第２の層間絶縁膜１３が後述する埋め込み
配線溝の深さ分だけ堆積される。
縁膜１２上に第２の層間絶縁膜１３が後述する埋め込み
配線溝の深さ分だけ堆積される。
【００２４】次に、第２の層間絶縁膜１３上に第１のレ
ジスト層１４が塗布され、図４に示すように、露光、現
像によって第１のレジスト層１４が後述するスルーホー
ルに対応してパターニングされる。
ジスト層１４が塗布され、図４に示すように、露光、現
像によって第１のレジスト層１４が後述するスルーホー
ルに対応してパターニングされる。
【００２５】次に、このパターニングされた第１のレジ
スト層１４をマスクとして第１、第２の層間絶縁膜１
２、１３がエッチングされ、図５に示すように、下地の
導電体１１を露出するスルーホール１５が形成される。
その後、第１のレジスト層１４が除去される。
スト層１４をマスクとして第１、第２の層間絶縁膜１
２、１３がエッチングされ、図５に示すように、下地の
導電体１１を露出するスルーホール１５が形成される。
その後、第１のレジスト層１４が除去される。
【００２６】次に、第２の層間絶縁膜１３上に第２のレ
ジスト層１６が塗布される。その後、図６に示すよう
に、露光、現像によってレジスト層１６が後述する配線
溝に対応してパターニングされる。
ジスト層１６が塗布される。その後、図６に示すよう
に、露光、現像によってレジスト層１６が後述する配線
溝に対応してパターニングされる。
【００２７】このパターニングされたレジスト層１６を
マスクとして第２の層間絶縁膜１３がプラズマエッチン
グされる。この際、例えばプラズマエッチング装置の高
周波電源から出力される電流または電圧をモニタし、エ
ッチング中のプラズマインピーダンスを測定すると、図
１１に示すように、第１の層間絶縁膜１２と第２の層間
絶縁膜１３との界面のシリコンリッチ層２０ではプラズ
マインピーダンスが低下する。従ってこのプラズマイン
ピーダンスをモニタすることにより、シリコンリッチ層
２０を検出し、エッチングを停止させる。その後、レジ
スト層１６が除去され、図７に示すように、埋め込み配
線溝１７が形成される。
マスクとして第２の層間絶縁膜１３がプラズマエッチン
グされる。この際、例えばプラズマエッチング装置の高
周波電源から出力される電流または電圧をモニタし、エ
ッチング中のプラズマインピーダンスを測定すると、図
１１に示すように、第１の層間絶縁膜１２と第２の層間
絶縁膜１３との界面のシリコンリッチ層２０ではプラズ
マインピーダンスが低下する。従ってこのプラズマイン
ピーダンスをモニタすることにより、シリコンリッチ層
２０を検出し、エッチングを停止させる。その後、レジ
スト層１６が除去され、図７に示すように、埋め込み配
線溝１７が形成される。
【００２８】図８は、図７に示すシリコンリッチ層２０
周辺の拡大図を示している。図８に示すように、配線溝
１７のエッチングはシリコンリッチ層２０を検出するま
でジャストエッチングされ、更にシリコンリッチ層２０
の下層までオーバーエッチングされる。配線溝１７の形
成後、シリコンリッチ層２０は、例えば配線溝１７底部
の周囲の第１の層間絶縁膜１２内に残存されている。
周辺の拡大図を示している。図８に示すように、配線溝
１７のエッチングはシリコンリッチ層２０を検出するま
でジャストエッチングされ、更にシリコンリッチ層２０
の下層までオーバーエッチングされる。配線溝１７の形
成後、シリコンリッチ層２０は、例えば配線溝１７底部
の周囲の第１の層間絶縁膜１２内に残存されている。
【００２９】その後、図９に示すように、スルーホール
１５、配線溝１７、第２の層間絶縁膜１３上に、アルミ
ニウム、または銅等の配線材料１８が堆積される。この
配線材料１８は堆積後、熱処理等でリフローさせること
によりスルーホール１５及び配線溝１７内に埋め込んで
もよい。
１５、配線溝１７、第２の層間絶縁膜１３上に、アルミ
ニウム、または銅等の配線材料１８が堆積される。この
配線材料１８は堆積後、熱処理等でリフローさせること
によりスルーホール１５及び配線溝１７内に埋め込んで
もよい。
【００３０】その後、配線材料１８がスルーホール１５
及び配線溝１７内にのみ残存するように第２の層間絶縁
膜１３上の配線材料１８がエッチング、あるいはポリッ
シングされ除去される。これより、図１０に示すよう
に、デュアルダマシン構造の埋め込み配線１８ａが形成
される。
及び配線溝１７内にのみ残存するように第２の層間絶縁
膜１３上の配線材料１８がエッチング、あるいはポリッ
シングされ除去される。これより、図１０に示すよう
に、デュアルダマシン構造の埋め込み配線１８ａが形成
される。
【００３１】上記実施形態によれば、配線溝１７の形成
において、プラズマインピーダンスの急激な変化を検出
することにより、第１の層間絶縁膜１２と第２の層間絶
縁膜１３との界面のシリコンリッチ層２０を検出するこ
とができる。従って、所望の深さでエッチングを停止さ
せることができるため、配線溝１７の深さを精度良く制
御することが可能となる。
において、プラズマインピーダンスの急激な変化を検出
することにより、第１の層間絶縁膜１２と第２の層間絶
縁膜１３との界面のシリコンリッチ層２０を検出するこ
とができる。従って、所望の深さでエッチングを停止さ
せることができるため、配線溝１７の深さを精度良く制
御することが可能となる。
【００３２】尚、本発明は、上記実施形態に限定される
ものではない。例えば、導電体１１としてはアルミニウ
ム配線だけでなく、基板上の拡散層またはポリシリコン
等でもよい。
ものではない。例えば、導電体１１としてはアルミニウ
ム配線だけでなく、基板上の拡散層またはポリシリコン
等でもよい。
【００３３】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００３４】
【発明の効果】以上説明したように本発明によれば、シ
リコン窒化膜等のエッチングストッパーを使用すること
なく、配線溝の深さを精度良く制御できるため、埋め込
み配線の高品質化を図ることができる半導体装置及びそ
の製造方法を提供できる。
リコン窒化膜等のエッチングストッパーを使用すること
なく、配線溝の深さを精度良く制御できるため、埋め込
み配線の高品質化を図ることができる半導体装置及びそ
の製造方法を提供できる。
【図１】本発明に係わる半導体装置の平面図。
【図２】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図３】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図４】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図５】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図６】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図７】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図８】図７に示すシリコンリッチ層の拡大図。
【図９】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図１０】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図１１】配線溝のエッチング時のプラズマインピーダ
ンス変動を示す図。
ンス変動を示す図。
【図１２】従来技術による半導体装置の製造工程の断面
図。
図。
【図１３】従来技術による半導体装置の製造工程の断面
図。
図。
【図１４】従来技術による半導体装置の製造工程の断面
図。
図。
【図１５】従来技術による半導体装置の製造工程の断面
図。
図。
【図１６】従来技術による半導体装置の製造工程の断面
図。
図。
【図１７】従来技術による半導体装置の製造工程の断面
図。
図。
１１…導電体、 １２…第１の層間絶縁膜、 １３…第２の層間絶縁膜、 １４…第１のレジスト層、 １５…スルーホール、 １６…第２のレジスト層、 １７…配線溝、 １８…配線材料、 １８ａ…配線、 ２０…シリコンリッチ層。
Claims (4)
- 【請求項１】 導電体と、 前記導電体上に設けられた絶縁膜と、 前記絶縁膜内に形成され、前記導電体を露出させる接続
孔と、 前記絶縁膜内に形成され、前記接続孔と連通する配線溝
と、 前記配線溝の底部周囲の前記絶縁膜内に設けられたシリ
コンリッチ層とを有することを特徴とする半導体装置。 - 【請求項２】 導電体と、 前記導電体上に設けられた第１の絶縁膜と、 前記第１の絶縁膜内に形成され、前記導電体を露出させ
る接続孔と、 前記第１の絶縁膜上に設けられた第２の絶縁膜と、 前記第２の絶縁膜内に形成され、前記接続孔と連通する
配線溝と、 前記第１の絶縁膜と前記第２の絶縁膜との界面に設けら
れたシリコンリッチ層とを有することを特徴とする半導
体装置。 - 【請求項３】 導体上に膜表面の組成がその下層よりも
シリコンを多く含有するシリコンリッチ層となる第１の
絶縁膜を堆積する工程と、 前記第１の絶縁膜上に第２の絶縁膜を堆積する工程と、 前記第１、第２の絶縁膜内に前記導電体を露出させる接
続孔を形成する工程と、 前記第２の絶縁膜をエッチングし、このエッチング中に
プラズマインピーダンスをモニタすることで前記第１の
絶縁膜の前記シリコンリッチ層を検出してエッチングを
停止することにより、前記接続孔と連通する配線溝を形
成することを特徴とする半導体装置の製造方法。 - 【請求項４】 前記第１の絶縁膜を前記接続孔の深さ以
上の膜厚に堆積し、 前記第２の絶縁膜を前記配線溝の深さ以下の膜厚に堆積
し、 前記配線溝の形成工程において、前記第１の絶縁膜の前
記シリコンリッチ層を検出するまでジャストエッチング
し、更に前記シリコンリッチ層の下層までオーバーエッ
チングすることで前記配線溝を形成することを特徴とす
る請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11069910A JP2000269328A (ja) | 1999-03-16 | 1999-03-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11069910A JP2000269328A (ja) | 1999-03-16 | 1999-03-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269328A true JP2000269328A (ja) | 2000-09-29 |
Family
ID=13416336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11069910A Pending JP2000269328A (ja) | 1999-03-16 | 1999-03-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269328A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002073674A1 (fr) * | 2001-03-08 | 2002-09-19 | Tokyo Electron Limited | Procede permettant de graver un film isolant organique et procede double damascene |
| JP2003045851A (ja) * | 2001-07-27 | 2003-02-14 | Hitachi Ltd | デュアルダマシン用のエッチング処理方法 |
| JP2007088018A (ja) * | 2005-09-20 | 2007-04-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
1999
- 1999-03-16 JP JP11069910A patent/JP2000269328A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002073674A1 (fr) * | 2001-03-08 | 2002-09-19 | Tokyo Electron Limited | Procede permettant de graver un film isolant organique et procede double damascene |
| JP2003045851A (ja) * | 2001-07-27 | 2003-02-14 | Hitachi Ltd | デュアルダマシン用のエッチング処理方法 |
| JP2007088018A (ja) * | 2005-09-20 | 2007-04-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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