JP2000269802A - 入出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 チップ面積を増やさず且つ回路配置設計を大
きく変更することなく、出力回路の大電流駆動等により
生ずる入力回路の誤動作を防止する。 【解決手段】 電源線６と７との間にトランジスタＱＰ
５、ＱＰ６からなる充電回路２２とコンデンサ２０とを
直列に接続し、コンデンサ２０の端子間にトランジスタ
ＱＮ５、ＱＮ６からなる放電回路２３を接続する。電源
線６の電圧がリンギングにより急激に上昇すると、トラ
ンジスタＱＰ５がオンして電源線６のオーバーシュート
を引き起こす電荷がコンデンサ２０に吸収される。これ
によりコンデンサ２０の端子間電圧が急激に上昇すると
遅延時間を経てトランジスタＱＮ５がオンしてコンデン
サ２０は放電する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上に形
成され高電位及び低電位の一対の直流電源線から給電さ
れる入力回路及び出力回路を備えた入出力回路に関す
る。

【０００２】

【従来の技術】例えば汎用のＡＳＩＣ（Application Sp
ecific Integrated Circuit ：特定用途向ＩＣ）セルの
上に構成された従来の入出力回路について図１２乃至図
１４を参照して説明する。入出力回路の電気的構成を示
した図１２において、入出力回路１は、大電流出力バッ
ファ回路２、入力バッファ回路３、出力保護回路４、及
び入力保護回路５から構成されている。

【０００３】大電流出力バッファ回路２は、ＰＭＯＳト
ランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１とを相
補接続した回路形態として構成され、例えば５［Ｖ］の
直流電圧が与えられた電源線６とグランド電位が与えら
れた電源線７との間に接続されている。即ち、トランジ
スタＱＰ１のソース及びトランジスタＱＮ１のソースが
夫々電源線６及び電源線７に接続されるとともに、トラ
ンジスタＱＰ１とＱＮ１のドレイン同士及びゲート同士
が接続された形態として構成されている。ここで、共通
に接続されたトランジスタＱＰ１及びＱＮ１のドレイン
は、当該大電流出力バッファ回路２の出力端子として出
力線８に接続されており、共通に接続されたゲートは入
力端子Ａ１に接続されている。

【０００４】入力バッファ回路３は、ＰＭＯＳトランジ
スタＱＰ２とＮＭＯＳトランジスタＱＮ２とを相補接続
した回路形態として構成され、例えば５［Ｖ］の直流電
圧が与えられた電源線９とグランド電位が与えられた電
源線１０との間に接続されている。ここで、共通に接続
されたトランジスタＱＰ２とＱＮ２のゲートは、当該入
力バッファ回路３の入力端子として入力線１１に接続さ
れており、共通に接続されたトランジスタＱＰ２とＱＮ
２のドレインは、出力端子Ａ２に接続されている。

【０００５】出力保護回路４は、出力線８に正規の電圧
範囲（例えば０［Ｖ］〜５［Ｖ］）を外れた電圧が印加
されたときに、大電流出力バッファ回路２の各トランジ
スタＱＰ１、ＱＮ１に過電圧が印加されないように保護
する回路である。この出力保護回路４は、電源線６と出
力線８との間にソース−ドレイン間が接続されたＰＭＯ
ＳトランジスタＱＰ３と、出力線８と電源線７との間に
ドレイン−ソース間が接続されたＮＭＯＳトランジスタ
ＱＮ３とから構成されている。ここで、トランジスタＱ
Ｐ３、ＱＮ３の各ゲートは夫々のソースに接続されてい
る。

【０００６】また、入力保護回路５は、入力線１１に正
規の電圧範囲を外れた電圧が印加されたときに、入力バ
ッファ回路３の各トランジスタＱＰ２、ＱＮ２に過電圧
が印加されないように保護する回路である。この入力保
護回路５は、電源線６と入力線１１との間にソース−ド
レイン間が接続されたＰＭＯＳトランジスタＱＰ４と、
入力線１１と電源線７との間にドレイン−ソース間が接
続されたＮＭＯＳトランジスタＱＮ４とから構成されて
いる。ここで、トランジスタＱＰ４、ＱＮ４の各ゲート
は夫々のソースに接続されている。

【０００７】なお、上述した各トランジスタＱＰ１〜Ｑ
Ｐ４及びＱＮ１〜ＱＮ４は、各ドレイン−ソース間に夫
々寄生容量ＣfQP1〜ＣfQP4及びＣfQN1〜ＣfQN4（ＣfQP2
とＣfQN2は図示せず）が等価的に接続されたモデルとし
て示すことができる。

【０００８】上記大電流出力バッファ回路２、出力保護
回路４、及び入力保護回路５に共通の電源線６及び７
は、夫々、当該ＡＳＩＣの外部に設けられた直流電源
（図示せず）から電源供給を受けるためのボンディング
パッド１２及び１３に接続されている。同様に、入力バ
ッファ回路３に対する電源線９及び１０は、夫々、上記
電源線６及び７とは独立した配線経路を形成して前記ボ
ンディングパッド１２及び１３に接続されている。ま
た、出力線８及び入力線１１は、夫々ボンディングパッ
ド１４及び１５に接続されている。

【０００９】大電流出力バッファ回路２、入力バッファ
回路３、出力保護回路４、及び入力保護回路５は当該Ａ
ＳＩＣ内において比較的近距離に配置されている。これ
らの配置位置からボンディングパッド１２〜１５に至る
配線部分には、取り扱う信号の周波数に応じた寄生イン
ピーダンスが存在しており、これらを等価的な回路定数
としてインピーダンスＺa 〜Ｚf として図中に示してい
る。各インピーダンスＺa 〜Ｚf は、抵抗成分Ｒa 〜Ｒ
f 及びインダクタンスＬa 〜Ｌf を組み合わせた回路と
して示されている。

【００１０】図１３は、ＡＳＩＣチップ上における上記
入出力回路１のレイアウトのうちの入力保護回路５の部
分を示している。ＡＳＩＣチップは、例えば、ＣＭＯＳ
ゲートアレイにより構成されている。この図１３におい
て、チップ外周部に配置されるボンディングパッド１５
に対して、内側からＰチャネルトランジスタ形成領域１
６及びＮチャネルトランジスタ形成領域１７が帯状に配
置形成されている。各形成領域１６、１７には、所定寸
法のセルトランジスタが複数個形成されており、これら
複数のセルトランジスタはその上層に配設された電源線
を共有する１つの回路ブロックを構成している。

【００１１】具体的に、各トランジスタＱＰ４、ＱＮ４
は夫々１０個のセルトランジスタが並列に接続されて構
成されている。これら各トランジスタＱＰ４、ＱＮ４の
ドレインは、入力線１１としての配線１１ａを介してボ
ンディングパッド１５に接続されており、トランジスタ
ＱＰ４及びＱＮ４の上層には、夫々、電源線６としての
配線６ａ及び電源線７としての配線７ａが配設されてい
る。

【００１２】

【発明が解決しようとする課題】しかしながら、上述し
た入出力回路１においては、大電流出力バッファ回路２
の出力電流が大きくなると以下に述べるような不具合が
発生することがあった。即ち、ボンディングパッド１４
に大きな負荷（図示せず）を接続した状態で、大電流出
力バッファ回路２の入力端子Ａ１に、Ｈレベル（５
［Ｖ］）からＬレベル（０［Ｖ］）及びＬレベルからＨ
レベルに変化する入力信号Ｓ１が与えられると、入出力
回路１の各部の電圧は図１４に示すように振動を伴って
変化する。この図１４及び以下の説明において、各部の
電圧は、各回路２〜５が配置されている近傍点における
電圧を意味している。

【００１３】大電流出力バッファ回路２への入力信号Ｓ
１のレベルが変化する時刻ｔ10及びｔ20において、出力
線８の電圧は大電流出力バッファ回路２の有する伝搬遅
延時間だけ遅れて変化するとともに、その電圧には減衰
振動特性を持つオーバーシュート及びアンダーシュート
（リンギング）が発生する。このリンギングは、寄生イ
ンピーダンスＺb 、Ｚe 、及び寄生容量ＣfQP1、ＣfQN
1、ＣfQP3、ＣfQN3が原因となって発生するものであ
る。

【００１４】この出力線８に発生したリンギングは、寄
生容量ＣfQP1とＣfQP3とを通して電源線６に伝搬される
とともに、寄生容量ＣfQN1とＣfQN3とを通して電源線７
に伝搬される。さらに、電源線６及び７に伝搬されたリ
ンギング（交流電圧成分）は、入力保護回路５のトラン
ジスタＱＰ４、ＱＮ４の寄生容量ＣfQP4、ＣfQN4を通し
て入力線１１に伝搬される。その結果、入力線１１の電
圧が変動し、その入力線１１の電圧が入力バッファ回路
３のしきい値を越えると、入力バッファ回路３の出力信
号Ｓ２が反転し誤動作を引き起こす。

【００１５】こうした誤動作を防止するためには、チッ
プ上のレイアウトとして、大電流出力バッファ回路２を
構成するトランジスタＱＰ１、ＱＮ１を、入力バッファ
回路３を構成するトランジスタＱＰ２、ＱＮ２及び入力
保護回路５を構成するトランジスタＱＰ４、ＱＮ４と異
なる回路ブロックに構成すれば良い。しかしながら、こ
うした構成はチップ面積の増大を伴い、さらに従来の入
出力回路１における各トランジスタの配置及び配線に対
し大幅な変更を強いられるため、設計コスト及び製品コ
ストの上昇を招く結果となる。

【００１６】本発明は上記事情に鑑みてなされたもの
で、その目的とするところは、半導体基板上において入
出力回路の占有面積を増やすことなく且つその配置設計
を大きく変更することなく、出力回路の駆動等により生
ずる電源線等への交流電圧成分の重畳に起因した入力回
路の誤動作を防止することのできる入出力回路を提供す
ることにある。

【００１７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の入出力回路は、半導体基板上に形成され、
高電位及び低電位の一対の直流電源線から給電される入
力回路及び出力回路を備えた入出力回路において、前記
高電位直流電源線に重畳される交流電圧成分を吸収する
ように前記一対の直流電源線間に高電位側電源安定回路
を設け、この高電位側電源安定回路を、高電位側電荷吸
収要素と、この高電位側電荷吸収要素に対し、前記高電
位直流電源線の電圧変化に応じて電荷吸収動作を行わせ
る高電位側電荷吸収回路とから構成したことに特徴を有
する（請求項１）。

【００１８】この構成によれば、高電位直流電源線にリ
ンギング等の交流電圧成分が重畳すると、その交流電圧
成分による高電位直流電源線の電圧変化に応じて、高電
位側電荷吸収回路が高電位側電荷吸収要素に高電位直流
電源線に対する電荷吸収動作を行わせるので、高電位直
流電源線に重畳した交流電圧成分が抑制される。

【００１９】この場合、高電位側電源安定回路を、高電
位側電荷吸収要素として設けられるコンデンサと、高電
位側電荷吸収回路として設けられ、前記コンデンサに対
して充電経路を形成する第１のスイッチ回路及び放電経
路を形成する第２のスイッチ回路及び高電位直流電源線
の電圧変化に応じて前記第１及び第２のスイッチ回路の
スイッチ動作を制御するスイッチ制御回路とから構成す
ると良い（請求項２）。

【００２０】この構成によれば、高電位直流電源線の電
圧変化に応じて、スイッチ制御回路が第１及び第２のス
イッチ回路のスイッチ動作を制御する。そして、スイッ
チ制御回路が第１のスイッチ回路をオンすると、コンデ
ンサへの充電経路が形成されてコンデンサの電荷吸収作
用により高電位直流電源線に重畳した交流電圧成分が減
衰し、スイッチ制御回路が第２のスイッチ回路をオンす
ると、コンデンサの放電経路が形成されてコンデンサは
次の電荷吸収動作に備えて電荷の放出を行う。その結
果、コンデンサは電荷のない初期状態から電荷吸収動作
を行うので、高電位側電源安定回路は効果的にリンギン
グ等の交流電圧成分を抑制することが可能となる。

【００２１】また、高電位側電源安定回路を、高電位側
電荷吸収要素として設けられるコンデンサと、高電位側
電荷吸収回路として設けられ、前記コンデンサに対して
充電動作を行わせる充電回路及び放電動作を行わせる放
電回路とから構成しても、上述と同様にしてコンデンサ
は電荷のない初期状態から電荷吸収動作を行うことがで
き、効果的に高電位直流電源線に重畳した交流電圧成分
を抑制することが可能となる（請求項３）。

【００２２】以上の場合において、入力回路及び出力回
路には夫々保護回路部が形成され、高電位側電荷吸収回
路を前記保護回路部が形成される領域の一部に形成する
とともに、コンデンサを半導体基板上に配設されたボン
ディングパッドの下層に形成することが好ましい（請求
項４）。この構成によれば、チップ面積を増やすことな
く且つ従来の回路レイアウトをほとんど変更することな
く、コンデンサおよび高電位側電荷吸収回路を形成する
ことができる。

【００２３】さらに、低電位直流電源線に重畳される交
流電圧成分を吸収するように前記低電位直流電源線に接
続された低電位側電源安定回路を設け、前記低電位側電
源安定回路を、低電位側電荷吸収要素と、この低電位側
電荷吸収要素に対し、前記低電位直流電源線の電圧変化
に応じて電荷吸収動作を行わせる低電位側電荷吸収回路
とから構成することが好ましい（請求項４）。この構成
によれば、低電位側電荷吸収回路が低電位側電荷吸収要
素に低電位直流電源線に対する電荷吸収動作を行わせる
ので、低電位直流電源線の直流電圧成分に重畳したリン
ギング等の交流電圧成分も抑制することができる。

【００２４】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態（請求項１、３、４に対応）につい
て、図１乃至図４を参照して説明する。なお、図１及び
図２において図１２と同一構成部分には同一符号を付し
て示すとともに、図３において図１３と同一構成部分に
は同一符号を付して示し、以下夫々異なる構成部分につ
いて説明する。

【００２５】図１は、入出力回路１８の電気的構成をブ
ロック図として概略的に示したものである。この図１に
おいて、大電流出力バッファ回路２、出力保護回路４
（共に本発明でいう出力回路に相当）、及び入力保護回
路５（本発明でいう入力回路に相当）に共通となる電源
線６（本発明でいう高電位直流電源線に相当）と電源線
７（本発明でいう低電位直流電源線に相当）との間に
は、電源安定回路１９（本発明でいう高電位側電源安定
回路に相当）が接続されている。この電源安定回路１９
は、高電位側電荷吸収要素としてのコンデンサ２０と、
当該コンデンサ２０に対する電荷の充電動作及び放電動
作を行う充放電回路２１（本発明でいう高電位側電荷吸
収回路に相当）とから構成されている。

【００２６】図２は、図１に示した入出力回路１８の具
体的な電気的構成を示している。この図２において、電
源線６と７との間には、ＰチャネルＭＯＳトランジスタ
ＱＰ５のソース−ドレイン間とコンデンサ２０とが直列
に接続されており、コンデンサ２０の両端子間にはＮチ
ャネルＭＯＳトランジスタＱＮ５のドレイン−ソース間
が電源線７側をソースとして接続されている。

【００２７】電源線６とトランジスタＱＰ５のゲートと
の間には、ＰチャネルＭＯＳトランジスタＱＰ６のソー
ス−ドレイン間が接続され、そのトランジスタＱＰ６の
ゲートは電源線７に接続されている。また、トランジス
タＱＮ５のドレイン−ゲート間には、ＮチャネルＭＯＳ
トランジスタＱＮ６のドレイン−ソース間が接続され、
そのトランジスタＱＮ６のゲートは電源線６に接続され
ている。ここで、トランジスタＱＰ５とＱＰ６は上記充
放電回路２１における充電回路２２を構成するものであ
り、トランジスタＱＮ５とＱＮ６は上記充放電回路２１
における放電回路２３を構成するものである。

【００２８】図３は、ＡＳＩＣチップ上における上記入
出力回路１８のレイアウトのうちの入力保護回路５の部
分を示している。ボンディングパッド１５の下層部に
は、コンデンサ２０が配置形成されている。このコンデ
ンサ２０は、半導体基板内に形成された拡散層と、この
拡散層と絶縁膜を介して対向するように形成されたポリ
シリコン膜とを対向電極として形成されたもので、ボン
ディングパッドの両側から夫々に電気的な接続がなされ
ている。図１３において入力保護回路５のトランジスタ
ＱＰ４とＱＮ４が形成されていた領域の一部には、上記
充電回路２２を構成するトランジスタＱＰ５、ＱＰ６と
放電回路２３を構成するトランジスタＱＮ５、ＱＮ６と
が形成されており、従来の入出力回路１に比べチップ面
積を増やすことなく且つ僅かなレイアウト変更により電
源安定回路１９を設けることが可能となっている。

【００２９】次に、本実施形態の作用について図４も参
照して説明する。大電流出力バッファ回路２の出力電流
が小さい場合には、後述するリンギングは発生せず（或
いは発生しても小さく）、それにより入力バッファ回路
３が誤動作を引き起こすことはない。しかし、ボンディ
ングパッド１４に大電流が流れる負荷（図示せず）を接
続した状態で、大電流出力バッファ回路２の入力端子Ａ
１に、Ｈレベル（５［Ｖ］）からＬレベル（０［Ｖ］）
に変化する入力信号Ｓ１が与えられると、入出力回路１
８の各部の電圧は図４に示すように振動を伴って変化す
る。なお、ここで言う「電圧」とは、ボンディングパッ
ド１３の電位を基準とした電位差であり、また、図４及
び以下の説明における各部の電圧は、大電流出力バッフ
ァ回路２、入力バッファ回路３、出力保護回路４、及び
入力保護回路５が配置されている近傍点における電圧を
言うものとする。

【００３０】出力線８の電圧は、大電流出力バッファ回
路２の有する伝搬遅延時間だけ遅れてＬレベルからＨレ
ベルに変化するとともに（時刻ｔ10）、それに重畳して
減衰振動特性を持つオーバーシュート及びアンダーシュ
ート（リンギング）が発生する。前述したように、この
リンギングは、電源線６に介在する寄生インピーダンス
Ｚb 、電源線７に介在する寄生インピーダンスＺe 、寄
生容量ＣfQP1、ＣfQP3、ＣfQN1、ＣfQN3等に起因して発
生するもので、一般には大電流出力バッファ回路２の出
力電流が大きい程その振幅が大きくなる傾向を有する。

【００３１】この出力線８に発生したリンギングは、寄
生容量ＣfQP1とＣfQP3を通して電源線６に伝搬されると
ともに、寄生容量ＣfQN1とＣfQN3を通して電源線７に伝
搬される。この場合、電源線６の電圧には、出力線８の
電圧が０［Ｖ］から５［Ｖ］に達した時点（時刻ｔ11）
から出力線８のリンギングと略同位相で振動する交流電
圧成分が重畳する。また、電源線７の電圧には、出力線
８の電圧が０［Ｖ］から５［Ｖ］に達する時点（時刻ｔ
11）まで上昇しその後出力線８のリンギングと略逆位相
で振動する交流電圧成分が重畳する。

【００３２】さて、時刻ｔ11において電源線６の電圧が
リンギングにより急激に上昇すると、トランジスタＱＰ
５のソース電位はそれと一致して上昇する。これに対し
て、トランジスタＱＰ５のゲートは、抵抗として機能し
ているトランジスタＱＰ６のソース−ドレイン間を介し
て電源線６に接続されているので、ゲート容量が存在す
る分だけ電位変動が遅延され、トランジスタＱＰ５のゲ
ート電位は電源線６の電圧上昇よりも遅れて上昇する。
その結果、トランジスタＱＰ５のゲート−ソース間には
正の電圧が印加され、時刻ｔ11からそのゲート−ソース
間電圧がしきい値以下となる時刻ｔ12までの間は、トラ
ンジスタＱＰ５がオンする。

【００３３】トランジスタＱＰ５がオンすると、電源線
６においてリンギングのオーバーシュートを引き起こす
電荷と電源線７においてリンギングのアンダーシュート
を引き起こす電荷とがトランジスタＱＰ５を通してコン
デンサ２０に吸収される（本発明でいう充電動作に相
当）ので、電源線６及び７のリンギングの振幅が小さく
なりその減衰に要する時間が短くなる。この電荷吸収動
作（充電動作）は、後述するようにコンデンサ２０に電
荷が蓄積されていない状態において行われるので、例え
ば電源線６と７との間に単にコンデンサ２０を接続した
だけの回路と比べ、コンデンサ２０の電荷吸収作用が大
きく、より効果的にリンギングを抑制することができ
る。なお、図４においては、従来構成である入出力回路
１の電源線６に現れるリンギング波形を破線により示し
ている。

【００３４】トランジスタＱＰ５を通してコンデンサ２
０に電荷が蓄積されると、それとともにコンデンサ２０
の端子間電圧即ちトランジスタＱＮ５のドレイン電位が
急激に上昇する。この時、グランド電位付近にあるトラ
ンジスタＱＮ５のゲートは、抵抗として機能しているト
ランジスタＱＮ６のドレイン−ソース間を介して自らの
ドレインに接続されているので、ゲート容量が存在する
分だけ電位変動が遅延され、トランジスタＱＮ５のゲー
ト電位はそのドレイン電位の上昇よりも遅れて上昇す
る。その結果、トランジスタＱＮ５のゲート−ソース間
には上記遅れ時間が経過した後に正の電圧が印加され、
トランジスタＱＮ５がオンする。このトランジスタＱＮ
５がオンするタイミングとしては、電源線６と７との短
絡を防止するため、トランジスタＱＰ５がオフする時刻
ｔ12以降となるように各定数が調整されている。図４に
おいては、時刻ｔ12にトランジスタＱＮ５がオンしてい
る。トランジスタＱＮ５がオンすると、コンデンサ２０
が吸収した電荷が放電され、コンデンサ２０は電荷の蓄
積がない初期状態に戻される。放電が略終了すると、ト
ランジスタＱＮ５はゲートのバイアスがなくなるので自
動的にオフする。

【００３５】一方、電源線６及び７のリンギングは、入
力保護回路５のトランジスタＱＰ４、ＱＮ４の各寄生容
量ＣfQP4、ＣfQN4を通して入力線１１に伝搬される。こ
の場合、入力線１１がＨレベルにあるときは電源線６の
リンギングが略同じ波形を保持して入力線１１に伝搬さ
れ、入力線１１がＬレベルにあるときは電源線７のリン
ギングが略同じ波形を保持して入力線１１に伝搬され
る。しかし、電源線６及び７のリンギング（交流電圧成
分）はコンデンサ２０の電荷吸収作用によって抑制され
るので、入力線１１に伝搬されるリンギングも小さくな
る。その結果、入力線１１の電圧が入力バッファ回路３
（本発明でいう入力回路に相当）のしきい値を越えて変
化することがなくなり、入力バッファ回路３の出力信号
Ｓ２が反転することによる誤動作が防止される。

【００３６】以上述べたように本実施形態によれば、入
力回路と出力回路とが共用する電源線６（配線６ａ）と
電源線７（配線７ａ）との間に、コンデンサ２０と当該
コンデンサ２０の充電回路２２及び放電回路２３とから
構成される電源安定回路１９を設けた点に特徴を有す
る。この電源安定回路１９は、大電流出力バッファ回路
２のレベル反転動作に起因して電源線６及び７に現れる
リンギング（交流電圧成分）を、コンデンサ２０の電荷
吸収動作により抑制することができる。また、本電源安
定回路１９は、ボンディングパッド１２、１３を通して
外部から侵入するノイズに対してもノイズ抑制効果を有
する。これにより、電源線６及び７から寄生容量ＣfQP
4、ＣfQN4を通して入力線１１に伝搬されるリンギング
（ノイズ）が小さくなり、入力バッファ回路３或いは電
源線６及び７に接続された他の回路の誤動作を防止する
ことができる。

【００３７】この場合、コンデンサ２０に吸収された電
荷は、その電荷吸収動作の後放電回路２３を通して放電
されるので、上記リンギングの吸収はコンデンサ２０に
電荷が蓄積されていない初期状態から開始されることに
なる。従って、コンデンサ２０の電荷吸収作用が大き
く、上記リンギング（ノイズ）はより効果的に抑制され
る。

【００３８】また、入出力回路１８のレイアウトにおい
て、コンデンサ２０はボンディングパッド１５の下層部
を利用して形成されているので、チップ面積を増やすこ
となく大容量の静電容量を得ることができ、それにより
コンデンサ２０の電荷吸収作用が一層大きくなる。さら
に、電源安定回路１９は従来の入出力回路１においてト
ランジスタＱＰ４、ＱＮ４が形成されていた領域の一部
に形成されるので、入出力回路１８は従来の入出力回路
１に比べチップ面積を増やす必要がなく、またレイアウ
トを変更する必要もほとんどないので設計上の制約を大
きくすることもない。従って、設計コストや製品コスト
の上昇を抑えることができる。

【００３９】（第２の実施形態）次に、本発明の第２の
実施形態（請求項１、３、４に対応）について、図５を
参照して第１の実施形態と異なる部分について説明す
る。入出力回路２４の電気的構成を示す図５において、
電源線６と７との間には、電源安定回路２５（本発明で
いう高電位側電源安定回路に相当）が接続されている。
この電源安定回路２５は、電源線６とトランジスタＱＰ
５のゲートとの間に図２におけるトランジスタＱＰ６に
代えて抵抗２６が接続され、トランジスタＱＮ５のドレ
イン−ゲート間に図２におけるトランジスタＱＮ６に代
えて抵抗２７が接続されている。これら抵抗２６及び２
７は、チップ上に拡散抵抗や薄膜抵抗として形成される
ものである。この場合、トランジスタＱＰ５と抵抗２６
とにより充電回路２８が構成され、トランジスタＱＮ５
と抵抗２７とにより放電回路２９が構成されている。上
記構成を有する入出力回路２４によっても、第１の実施
形態と略同様の作用及び効果を得ることができる。

【００４０】（第３の実施形態）次に、本発明の第３の
実施形態（請求項１、２に対応）について、図６を参照
して第１の実施形態と異なる部分について説明する。図
６は、入出力回路３０の電気的構成をブロック図として
概略的に示したものである。この図６において、電源線
６と７との間には電源安定回路３１（本発明でいう高電
位側電源安定回路に相当）が接続されている。この電源
安定回路３１は、コンデンサ２０、電源線６とコンデン
サ２０との間に接続され電荷の充電経路を構成するスイ
ッチ回路３２、コンデンサ２０の両端子間に接続され電
荷の放電経路を構成するスイッチ回路３３、及びこれら
スイッチ回路３２、３３を制御するスイッチ制御回路３
４から構成されている。スイッチ回路３２、３３として
は例えばＭＯＳトランジスタが用いられる。

【００４１】スイッチ制御回路３４は、タイミング生成
用のコンデンサ（ゲート容量を含む）と抵抗（ＭＯＳト
ランジスタを負荷素子として用いる場合を含む）とから
構成される時定数回路に限られず、例えば、電源線６の
電圧を入力制御信号とするディジタル論理回路又はアナ
ログ演算回路（一例としてレベル検出回路、比較回路、
タイミング調整回路、スイッチ駆動回路等を含む回路）
として構成することができる。

【００４２】上記構成を有する電源安定回路３１によれ
ば、スイッチ制御回路３４が電源線６の電圧を制御信号
として入力することによりその電圧を常時監視してい
る。そして、大電流出力バッファ回路２のレベル反転動
作等により電源線６にリンギングが重畳すると、スイッ
チ制御回路３４は、そのリンギングを最も効果的に抑制
可能となるタイミング、例えば電源線６の電圧が所定の
電圧（５［Ｖ］）を越えてオーバーシュートしている間
スイッチ回路３２をオンに制御し、コンデンサ２０にオ
ーバーシュートの原因となる電荷を吸収させる。さら
に、スイッチ制御回路３４は、スイッチ回路３２がオフ
している期間において、適当なタイミングでスイッチ回
路３３をオンに制御し、コンデンサ２０の電荷を放電さ
せる。

【００４３】以上述べたように本実施形態によれば、ス
イッチ制御回路３４が、制御信号として入力した電源線
６の電圧に基づいて、スイッチ回路３２及び３３を駆動
してコンデンサ２０への電荷の充電及び放電を制御する
ので、電源線６に重畳したリンギングや外部から侵入す
るノイズ等の交流電圧成分を抑制することができる。そ
の結果、入力保護回路５内の寄生容量等により入力線１
１に伝搬されるリンギング等が小さくなり、入力バッフ
ァ回路３或いは電源線６、７に接続された他の回路の誤
動作を防止することができる。

【００４４】（第４の実施形態）次に、本発明の第４の
実施形態について、図７乃至図９を参照して説明する。
なお、図７及び図８において夫々図２及び図３と同一構
成部分には同一符号を付して示し、ここでは異なる構成
部分について説明する。

【００４５】図７は入出力回路３５の電気的構成を示し
ている。この図７において、電源線７には以下のように
構成される電源安定回路３６（本発明でいう低電位側電
源安定回路に相当）が接続されている。即ち、電源線７
には低電位側電荷吸収要素としてのコンデンサ３７の一
端子が接続され、そのコンデンサ３７の他端子と電源線
７との間には、ＮチャネルＭＯＳトランジスタＱＮ７の
ドレイン−ソース間とＮチャネルＭＯＳトランジスタＱ
Ｎ８のドレイン−ソース間とが直列に接続されている。
トランジスタＱＮ７及びＱＮ８のゲートは、夫々電源線
７及び電源線６に接続されている。これらトランジスタ
ＱＮ７及びＱＮ８は充電回路３８を構成するものであ
る。

【００４６】また、上記コンデンサ３７の他端子と電源
線７との間には、ＮチャネルＭＯＳトランジスタＱＮ９
のドレイン−ソース間が接続されている。このトランジ
スタＱＮ９のゲート−ソース間にはＮチャネルＭＯＳト
ランジスタＱＮ１０のドレイン−ソース間が接続され、
そのトランジスタＱＮ１０のゲートは電源線６に接続さ
れている。これらトランジスタＱＮ９及びＱＮ１０は放
電回路３９を構成するものである。

【００４７】図８は、ＡＳＩＣチップ上における上記入
出力回路３５のレイアウトのうちの入力保護回路５の部
分を示している。図１３において入力保護回路５のトラ
ンジスタＱＮ４が形成されていた領域の一部には、上記
充電回路３８を構成するトランジスタＱＮ７、ＱＮ８と
放電回路３９を構成するトランジスタＱＮ９、ＱＮ１０
とが形成されており、従来の入出力回路１に比べチップ
面積を増やすことなく且つ僅かなレイアウト変更により
電源安定回路３６を設けることが可能となっている。

【００４８】次に、本実施形態の作用について図９も参
照して説明する。図９は、大電流出力バッファ回路２の
出力電流が大電流となる場合において、大電流出力バッ
ファ回路２の入力端子Ａ１にＬレベルからＨレベルに変
化する入力信号Ｓ１が与えられたときの各部の電圧波形
を示している。

【００４９】出力線８の電圧は、大電流出力バッファ回
路２の有する伝搬遅延時間だけ遅れてＨレベルからＬレ
ベルに変化するとともに（時刻ｔ20）、それに重畳して
リンギングが発生する。この出力線８に発生したリンギ
ングは、寄生容量ＣfQP1とＣfQP3及びＣfQN1とＣfQN3を
通して電源線６及び７に伝搬される。この場合、電源線
７の電圧には、出力線８の電圧が５［Ｖ］から０［Ｖ］
に達した時点（時刻ｔ21）から出力線８のリンギングと
略同位相で振動する交流電圧成分が重畳する。また、電
源線６の電圧には、出力線８の電圧が５［Ｖ］から０
［Ｖ］に達する時点（時刻ｔ21）まで下降しその後出力
線８のリンギングと略逆位相で振動する交流電圧成分が
重畳する。

【００５０】さて、時刻ｔ21において電源線７の電圧が
リンギングにより急激に下降すると、トランジスタＱＮ
９のソース電位はその電圧と一致して下降する。これに
対して、トランジスタＱＮ９のゲートは、抵抗として機
能しているトランジスタＱＮ１０のソース−ドレイン間
を介して電源線７に接続されているので、ゲート容量が
存在する分だけ電位変動が遅延され、そのゲート電位は
電源線６の電圧下降よりも遅れて下降する。その結果、
トランジスタＱＮ９のゲート−ソース間には正の電圧が
印加され、時刻ｔ21からそのゲート−ソース間電圧がし
きい値以下となる時刻ｔ22までの間、トランジスタＱＮ
９がオンする。トランジスタＱＮ９がオンすると、コン
デンサ３７の電荷が放電され、コンデンサ３７は初期状
態に戻される。

【００５１】その後、電源線７の電圧が上昇に転じる
と、トランジスタＱＮ７のゲート電位はその電圧と一致
して急激に上昇する。これに対し、トランジスタＱＮ７
のソースと電源線７との間には抵抗として機能している
トランジスタＱＮ８のドレイン−ソース間が介在するの
で、トランジスタＱＮ７のソース電位は電源線７の電圧
上昇よりも遅れて上昇する。その結果、トランジスタＱ
Ｎ７のゲート−ソース間には正の電圧が印加され（時刻
ｔ23）、そのゲート−ソース間電圧がしきい値以下とな
る時刻ｔ24までの間トランジスタＱＮ７がオンする。こ
のトランジスタＱＮ７がオンするタイミング（時刻ｔ2
3）としては、電源線６と７との短絡を防止するため、
トランジスタＱＮ９がオフする時刻ｔ22以降となるよう
に各定数が調整されている。

【００５２】トランジスタＱＮ７がオンすると、電源線
７においてリンギングのオーバーシュートを引き起こす
電荷がコンデンサ３７に吸収されるので、時刻ｔ23以降
のリンギングが緩和される。その結果、寄生容量ＣfQP
4、ＣfQN4を通して入力線１１に伝搬されるリンギング
も小さくなり、入力バッファ回路３の誤動作が防止され
る。なお、図９においては、従来構成である入出力回路
１の電源線７及び入力線１１に現れるリンギング波形を
破線により示している。

【００５３】以上述べたように本実施形態によれば、電
源線７（配線７ａ）に、コンデンサ３７と当該コンデン
サ３７の充電回路３８及び放電回路３９とから構成され
る電源安定回路３６を設けた点に特徴を有する。これに
より、電源線７に現れる交流電圧成分であるリンギング
（外部から侵入するノイズを含む）をコンデンサ３７の
電荷吸収動作により抑制することができ、入力バッファ
回路３或いは電源線７に接続された他の回路の誤動作を
防止することができる。この場合、リンギングの吸収は
コンデンサ３７に電荷が蓄積されていない初期状態から
開始されることになるので、リンギングの抑制効果は一
層大きいものとなっている。また、第１の実施形態と同
様に、チップ面積の増大がなく、レイアウトの大幅な変
更も必要ないのでコストの上昇を抑えることができる。

【００５４】（第５の実施形態）次に、本発明の第５の
実施形態について、図１０を参照して第４の実施形態と
異なる部分について説明する。入出力回路４０の電気的
構成を示す図１０において、電源線７には以下のように
構成される電源安定回路４０（本発明でいう低電位側電
源安定回路に相当）が接続されている。即ち、トランジ
スタＱＮ７のソースと電源線７との間には図７における
トランジスタＱＮ８に代えて抵抗４２が接続され、トラ
ンジスタＱＮ９のゲート−ソース間には図７におけるト
ランジスタＱＮ１０に代えて抵抗４３が接続されてい
る。これら抵抗４２、４３は、チップ上に拡散抵抗や薄
膜抵抗として形成されるものである。この場合、トラン
ジスタＱＮ７と抵抗４２とにより充電回路４４が構成さ
れ、トランジスタＱＮ９と抵抗４３とにより放電回路４
５が構成されている。上記構成を有する入出力回路４０
によっても、第４の実施形態と略同様の作用及び効果を
得ることができる。

【００５５】（第６の実施形態）次に、本発明の第６の
実施形態（請求項５に対応）について、図１１を参照し
て第１又は第４の実施形態と異なる部分について説明す
る。入出力回路４６の電気的構成を示す図１１におい
て、電源線６と７との間には図２に示した電源安定回路
１９が接続され、電源線７には図７に示した電源安定回
路３６が接続されている。この場合、図示しないが、コ
ンデンサ３７はボンディングパッド１４の下層部に形成
されている。また、図１３において入力保護回路５のト
ランジスタＱＰ４とＱＮ４が形成されていた領域の一部
に、電源安定回路１９を構成するトランジスタＱＰ５、
ＱＰ６、ＱＮ５、ＱＮ６と、電源安定回路３３を構成す
るトランジスタＱＮ７、ＱＮ８、ＱＮ９、ＱＮ１０とが
形成されており、従来の入出力回路１に比べチップ面積
の増大やレイアウトの大きな変更の必要がない。

【００５６】上記構成を有する入出力回路４６によれ
ば、大電流出力バッファ回路２のレベル反転動作等によ
り電源線６に現れるリンギング（ノイズ）に対しては電
源安定回路１９が作用し、電源線７に現れるリンギング
（ノイズ）に対しては電源安定回路３６が作用する。こ
れにより、第１の実施形態と同様の作用効果及び第４の
実施形態と同様の作用効果を併せて得ることができ、入
出力回路４６の誤動作がより減少しその信頼性が一層向
上する。

【００５７】（その他の実施形態）なお、本発明は上記
し且つ図面に示す各実施形態に限定されるものではな
く、以下のような拡張または変更が可能である。各実施
形態のレイアウトにおいて、コンデンサ２０又は３７は
ボンディングパッド１５と異なるボンディングパッドの
下層に設けても良く、また、２以上のボンディングパッ
ドの下層に形成したコンデンサを並列接続して構成して
も良い。電源安定回路１９を構成するトランジスタＱＰ
５、ＱＰ６、ＱＮ５、ＱＮ６と、電源安定回路３６を構
成するトランジスタＱＮ７、ＱＮ８、ＱＮ９、ＱＮ１０
とは、入力保護回路５のトランジスタＱＰ４とＱＮ４が
形成されていた領域の一部に形成されているが、出力保
護回路４のトランジスタＱＰ３とＱＮ３が形成されてい
た領域の一部に形成しても良い。

【００５８】

【発明の効果】本発明は以上説明した通りであるので、
次のような効果を奏する。請求項１乃至３の入出力回路
によれば、高電位及び低電位直流電源線間に高電位側電
荷吸収要素と高電位側電荷吸収回路とからなる高電位側
電源安定回路を設けたので、高電位側電荷吸収要素が高
電位直流電源線上の交流電圧成分に対応する電荷の吸収
動作を行いその交流電圧成分を抑制する。これにより、
高電位直流電源線の電圧が安定し、出力回路の誤動作を
防止することができる。

【００５９】請求項４の入出力回路によれば、入力回路
及び出力回路には夫々保護回路部が形成され、高電位側
電荷吸収回路をその保護回路部が形成される領域の一部
に形成したので、チップ面積を増やすことなく且つ従来
の回路レイアウトをほとんど変更することなく、出力回
路の誤動作を防止することができる。また、コンデンサ
を半導体基板上に配設されたボンディングパッドの下層
に形成したので、チップ面積が増大することなく大きな
静電容量を確保することができ、出力回路の誤動作を一
層確実に防止することができる。

【００６０】請求項５の入出力回路によれば、低電位直
流電源線に接続され低電位側電荷吸収要素と低電位側電
荷吸収回路とからなる低電位側電源安定回路を設けたの
で、低電位側電荷吸収要素が低電位直流電源線上の交流
電圧成分に対応する電荷の吸収動作を行いその交流電圧
成分を抑制する。これにより、低電位直流電源線の電圧
が安定し、出力回路の誤動作を防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す入出力回路のブ
ロック図

【図２】入出力回路の電気的構成図

【図３】入出力回路の半導体基板上におけるレイアウト
の一部を示した図

【図４】大電流出力バッファ回路の出力電圧が変化した
時の各部の電圧波形図

【図５】第２の実施形態を示す図２相当図

【図６】第３の実施形態を示す図１相当図

【図７】第４の実施形態を示す図２相当図

【図８】図３相当図

【図９】図４相当図

【図１０】第５の実施形態を示す図２相当図

【図１１】第６の実施形態を示す図２相当図

【図１２】従来構成を示す図２相当図

【図１３】図３相当図

【図１４】図４相当図

【符号の説明】 ２は大電流出力バッファ回路（出力回路）、３は入力バ
ッファ回路（入力回路）、４は出力保護回路（出力回
路）、５は入力保護回路（入力回路）、６は電源線（高
電位直流電源線）、７は電源線（低電位直流電源線）、
１８、２４、３０、３５、４０、４６は入出力回路、１
９、２５、３１は電源安定回路（高電位側電源安定回
路）、２０はコンデンサ（高電位側電荷吸収要素）、２
１は充放電回路（高電位側電荷吸収回路）、２２、２
８、３８、４４は充電回路、２３、２９、３９、４５は
放電回路、３２はスイッチ回路（第１のスイッチ回
路）、３３はスイッチ回路（第２のスイッチ回路）、３
４はスイッチ制御回路、３６、４１は電源安定回路（低
電位側電源安定回路）、３７はコンデンサ（低電位側電
荷吸収要素）である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉谷 裕 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5J032 AA05 AB11 AC16 5J055 AX25 AX41 AX44 AX59 AX63 BX05 BX16 CX02 DX22 DX48 EX07 EX16 EY01 EY10 EZ01 EZ05 EZ22 FX19 FX27 FX28 FX37 GX01 GX05 GX08 5J056 AA01 AA04 BB22 CC03 CC19 CC20 DD13 DD29 DD51 DD52 DD54 FF08 GG09 HH03 KK01 5J090 AA01 AA45 CA04 FA01 HA10 HA17 HA25 HA29 HA33 HA38 KA00 KA25 QA03 QA04 TA01 TA06

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成され、高電位及び低
   電位の一対の直流電源線から給電される入力回路及び出
   力回路を備えた入出力回路において、 前記高電位直流電源線に重畳される交流電圧成分を吸収
   するように前記一対の直流電源線間に高電位側電源安定
   回路を設け、 この高電位側電源安定回路を、 高電位側電荷吸収要素と、 この高電位側電荷吸収要素に対し、前記高電位直流電源
   線の電圧変化に応じて電荷吸収動作を行わせる高電位側
   電荷吸収回路とから構成したことを特徴とする入出力回
   路。
2. 【請求項２】 高電位側電源安定回路は、 高電位側電荷吸収要素として設けられるコンデンサと、 高電位側電荷吸収回路として設けられ、前記コンデンサ
   に対して充電経路を形成する第１のスイッチ回路及び放
   電経路を形成する第２のスイッチ回路及び高電位直流電
   源線の電圧変化に応じて前記第１及び第２のスイッチ回
   路のスイッチ動作を制御するスイッチ制御回路とから構
   成されることを特徴とする請求項１記載の入出力回路。
3. 【請求項３】 高電位側電源安定回路は、 高電位側電荷吸収要素として設けられるコンデンサと、 高電位側電荷吸収回路として設けられ、前記コンデンサ
   に対して充電動作を行わせる充電回路及び放電動作を行
   わせる放電回路とから構成されることを特徴とする請求
   項１記載の入出力回路。
4. 【請求項４】 入力回路及び出力回路には夫々保護回路
   部が形成され、 高電位側電荷吸収回路は前記保護回路部が形成される領
   域の一部に形成され、コンデンサは半導体基板上に配設
   されたボンディングパッドの下層に形成されていること
   を特徴とする請求項２又は３記載の入出力回路。
5. 【請求項５】 低電位直流電源線に重畳される交流電圧
   成分を吸収するように前記低電位直流電源線に接続され
   た低電位側電源安定回路を設け、 前記低電位側電源安定回路を、 低電位側電荷吸収要素と、 この低電位側電荷吸収要素に対し、前記低電位直流電源
   線の電圧変化に応じて電荷吸収動作を行わせる低電位側
   電荷吸収回路とから構成したことを特徴とする請求項１
   記載の入出力回路。