JP2003015588A - ディスプレイ装置 - Google Patents
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Abstract
(57)【要約】
【課題】 ディザノイズを低減させた良好な画像表示を
行うことができるディスプレイ装置を提供することを目
的とする。 【解決手段】 画素データによって表される画像の輝度
レベルが所定輝度よりも低輝度である場合と、所定の中
輝度範囲内に含まれる場合とで画素群内の各画素位置に
対応させて発生すべきディザ係数の値を変更する。
行うことができるディスプレイ装置を提供することを目
的とする。 【解決手段】 画素データによって表される画像の輝度
レベルが所定輝度よりも低輝度である場合と、所定の中
輝度範囲内に含まれる場合とで画素群内の各画素位置に
対応させて発生すべきディザ係数の値を変更する。
Description
【０００１】
【発明が属する技術分野】本発明は、ディザ処理回路を
備えたディスプレイ装置に関する。
備えたディスプレイ装置に関する。
【０００２】
【従来の技術】最近、２次元画像表示パネルとして、画
素を担う複数の放電セルがマトリクス状に配列されたプ
ラズマディスプレイパネル(以下、ＰＤＰと称する)が注
目されている。ＰＤＰでは、映像信号に基づく各画素毎
の画素データに応じて放電セル各々を放電せしめ、その
放電に伴う発光によって画面上に表示画像を形成させ
る。かかるＰＤＰを駆動させる方法として、１フィール
ドの表示期間を複数のサブフィールドに分割して駆動す
るサブフィールド法が知られている。例えば、１フィー
ルドの表示期間を重み付けの順に、サブフィールドＳＦ
１、ＳＦ２、・・・・、ＳＦ(Ｎ)なるＮ個のサブフィールド
に分割する。各サブフィールドでは、画素データに応じ
て各画素を点灯画素状態、又は消灯画素消灯に設定して
行くアドレス行程と、上記点灯画素状態にある画素のみ
をそのサブフィールドの重み付けに対応した期間だけ発
光させる発光維持行程とが実施される。従って、１フィ
ールド期間内では、上記発光維持行程において放電セル
を発光することになるサブフィールドと、放電セルを消
灯させておくことになるサブフィールドとが混在する。
この際、１フィールド期間内において各サブフィールド
で実施された発光の合計時間に対応した中間輝度が視覚
される。
素を担う複数の放電セルがマトリクス状に配列されたプ
ラズマディスプレイパネル(以下、ＰＤＰと称する)が注
目されている。ＰＤＰでは、映像信号に基づく各画素毎
の画素データに応じて放電セル各々を放電せしめ、その
放電に伴う発光によって画面上に表示画像を形成させ
る。かかるＰＤＰを駆動させる方法として、１フィール
ドの表示期間を複数のサブフィールドに分割して駆動す
るサブフィールド法が知られている。例えば、１フィー
ルドの表示期間を重み付けの順に、サブフィールドＳＦ
１、ＳＦ２、・・・・、ＳＦ(Ｎ)なるＮ個のサブフィールド
に分割する。各サブフィールドでは、画素データに応じ
て各画素を点灯画素状態、又は消灯画素消灯に設定して
行くアドレス行程と、上記点灯画素状態にある画素のみ
をそのサブフィールドの重み付けに対応した期間だけ発
光させる発光維持行程とが実施される。従って、１フィ
ールド期間内では、上記発光維持行程において放電セル
を発光することになるサブフィールドと、放電セルを消
灯させておくことになるサブフィールドとが混在する。
この際、１フィールド期間内において各サブフィールド
で実施された発光の合計時間に対応した中間輝度が視覚
される。
【０００３】ＰＤＰを採用したディスプレイ装置では、
このような駆動にディザ処理を併用させることにより、
視覚上における階調数を増加させて画質向上を図るよう
にしている。ディザ処理は、例えば、上下、左右に互い
に隣接する４つの画素を１組とし、この１組の画素各々
に対応した画素データに、互いに異なる係数値からなる
４つのディザ係数(例えば、０、１、２、３)を加算す
る。この際、上記４つの画素を１画素として捉えた場
合、かるディザ処理により、見かけ上の階調数が増加す
るのである。
このような駆動にディザ処理を併用させることにより、
視覚上における階調数を増加させて画質向上を図るよう
にしている。ディザ処理は、例えば、上下、左右に互い
に隣接する４つの画素を１組とし、この１組の画素各々
に対応した画素データに、互いに異なる係数値からなる
４つのディザ係数(例えば、０、１、２、３)を加算す
る。この際、上記４つの画素を１画素として捉えた場
合、かるディザ処理により、見かけ上の階調数が増加す
るのである。
【０００４】しかしながら、画素データにディザ係数を
加算すると、元の画素データとは何等関係のない疑似模
様が視覚される、いわゆるディザノイズが発生する場合
があり、画質を損ねてしまうという問題があった。
加算すると、元の画素データとは何等関係のない疑似模
様が視覚される、いわゆるディザノイズが発生する場合
があり、画質を損ねてしまうという問題があった。
【０００５】
【発明が解決しようとする課題】本発明は、上記の問題
を解決するためになされたものであり、ディザノイズを
低減させた良好な画像表示を行うことができるディスプ
レイ装置を提供することを目的とする。
を解決するためになされたものであり、ディザノイズを
低減させた良好な画像表示を行うことができるディスプ
レイ装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によるディスプレ
イ装置は、画素を担う複数の表示セルを備えたディスプ
レイの画面上に映像信号に応じた画像を表示するディス
プレイ装置であって、複数の前記画素からなる画素群毎
に前記画素群内の各画素位置に対応させてディザ係数を
発生するディザ係数発生手段と、前記画素各々に対応し
た前記映像信号に基づく画素データの各々に前記ディザ
係数を加算してディザ加算画素データを得るディザ加算
手段と、前記ディザ加算画素データに応じた輝度で前記
表示セルを発光せしめる表示駆動手段と、を有し、前記
ディザ係数発生手段は、前記画素データによって表され
る画像の輝度レベルが所定輝度よりも低輝度である場合
と、所定の中輝度範囲内に含まれる場合とで前記画素群
内の各画素位置に対応させて発生すべき前記ディザ係数
の値を変更する。
イ装置は、画素を担う複数の表示セルを備えたディスプ
レイの画面上に映像信号に応じた画像を表示するディス
プレイ装置であって、複数の前記画素からなる画素群毎
に前記画素群内の各画素位置に対応させてディザ係数を
発生するディザ係数発生手段と、前記画素各々に対応し
た前記映像信号に基づく画素データの各々に前記ディザ
係数を加算してディザ加算画素データを得るディザ加算
手段と、前記ディザ加算画素データに応じた輝度で前記
表示セルを発光せしめる表示駆動手段と、を有し、前記
ディザ係数発生手段は、前記画素データによって表され
る画像の輝度レベルが所定輝度よりも低輝度である場合
と、所定の中輝度範囲内に含まれる場合とで前記画素群
内の各画素位置に対応させて発生すべき前記ディザ係数
の値を変更する。
【０００７】
【発明の実施の形態】以下、本発明の実施例を図を参照
しつつ説明する。図１は、本発明によるディスプレイ装
置の概略構成を示す図である。尚、図１に示すディスプ
レイ装置は、表示デバイスとしてプラズマディスプレイ
パネルを搭載したプラズマディスプレイ装置である。こ
のディスプレイ装置は、プラズマディスプレイパネルと
してのＰＤＰ１０と、駆動部(同期検出回路１、駆動制
御回路２、Ａ／Ｄ変換器４、データ変換回路３０、メモ
リ５、アドレスドライバ６、第１サスティンドライバ７
及び第２サスティンドライバ８)とから構成される。
しつつ説明する。図１は、本発明によるディスプレイ装
置の概略構成を示す図である。尚、図１に示すディスプ
レイ装置は、表示デバイスとしてプラズマディスプレイ
パネルを搭載したプラズマディスプレイ装置である。こ
のディスプレイ装置は、プラズマディスプレイパネルと
してのＰＤＰ１０と、駆動部(同期検出回路１、駆動制
御回路２、Ａ／Ｄ変換器４、データ変換回路３０、メモ
リ５、アドレスドライバ６、第１サスティンドライバ７
及び第２サスティンドライバ８)とから構成される。
【０００８】ＰＤＰ１０は、アドレス電極としての列電
極Ｄ1〜Ｄmと、これら列電極と直交して配列されている
行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤ
Ｐ１０では、これら行電極Ｘ及び行電極Ｙの一対にて１
行分に対応した行電極を形成している。列電極Ｄと、行
電極Ｘ及びＹとの各交差部には、画素を担う放電セルが
形成されている。
極Ｄ1〜Ｄmと、これら列電極と直交して配列されている
行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤ
Ｐ１０では、これら行電極Ｘ及び行電極Ｙの一対にて１
行分に対応した行電極を形成している。列電極Ｄと、行
電極Ｘ及びＹとの各交差部には、画素を担う放電セルが
形成されている。
【０００９】同期検出回路１は、アナログの映像信号中
から垂直同期信号を検出したときに垂直同期信号Ｖを発
生する。更に、同期検出回路１は、かかる映像信号中か
ら水平同期信号を検出した場合には水平同期信号Ｈを発
生する。同期検出回路１は、これら垂直同期信号Ｖ及び
水平同期信号Ｈの各々を、駆動制御回路２及びデータ変
換回路３０に供給する。Ａ／Ｄ変換器４は、駆動制御回
路２から供給されたクロック信号に応じて上記映像信号
をサンプリングし、これを各画素毎の例えば１０ビット
の画素データＰＤに変換してデータ変換回路３０に供給
する。
から垂直同期信号を検出したときに垂直同期信号Ｖを発
生する。更に、同期検出回路１は、かかる映像信号中か
ら水平同期信号を検出した場合には水平同期信号Ｈを発
生する。同期検出回路１は、これら垂直同期信号Ｖ及び
水平同期信号Ｈの各々を、駆動制御回路２及びデータ変
換回路３０に供給する。Ａ／Ｄ変換器４は、駆動制御回
路２から供給されたクロック信号に応じて上記映像信号
をサンプリングし、これを各画素毎の例えば１０ビット
の画素データＰＤに変換してデータ変換回路３０に供給
する。
【００１０】図２は、かかるデータ変換回路３０の内部
構成を示す図である。図２に示されるように、データ変
換回路３０は、ＡＢＬ(自動輝度制御)回路３１、第１デ
ータ変換回路３２、多階調化処理回路３３及び第２デー
タ変換回路３４で構成される。ＡＢＬ回路３１は、画素
データＰＤ(＝入力映像信号)に基づいて、ＰＤＰ１０の
画面上に表示される画像の平均輝度を求め、その平均輝
度が適切な輝度範囲内に収まるように、画素データＰＤ
に対して輝度レベルの調整を行う。
構成を示す図である。図２に示されるように、データ変
換回路３０は、ＡＢＬ(自動輝度制御)回路３１、第１デ
ータ変換回路３２、多階調化処理回路３３及び第２デー
タ変換回路３４で構成される。ＡＢＬ回路３１は、画素
データＰＤ(＝入力映像信号)に基づいて、ＰＤＰ１０の
画面上に表示される画像の平均輝度を求め、その平均輝
度が適切な輝度範囲内に収まるように、画素データＰＤ
に対して輝度レベルの調整を行う。
【００１１】図３は、かかるＡＢＬ回路３１の内部構成
を示す図である。図３において、レベル調整回路３１０
は、後述する平均輝度検出回路３１１によって求められ
た平均輝度情報に応じて画素データＰＤのレベルを調整
し、この際得られた輝度調整画素データＰＤBLを出力す
る。データ変換回路３１２は、輝度調整画素データＰＤ
BLを図４に示されるが如き非線形特性からなる逆ガンマ
特性(Y=X2.2）に変換したものを逆ガンマ変換画素デー
タＰＤｒとして平均輝度レベル検出回路３１１に供給す
る。すなわち、輝度調整画素データＰＤBLに逆ガンマ補
正処理を施すことにより、ガンマ補正の解除された元の
映像信号に対応した画素データ(逆ガンマ変換画素デー
タＰＤｒ)を復元するのである。平均輝度検出回路３１
１は、逆ガンマ変換画素データＰＤｒに基づく平均輝度
を求め、これを上記平均輝度情報としてレベル調整回路
３１０に供給するのである。すなわち、レベル調整回路
３１０は、この平均輝度情報に基づいて画素データＰＤ
の輝度レベルを調整したものを上記輝度調整画素データ
ＰＤBLとして上記データ変換回路３１２、及び次段の第
１データ変換回路３２に供給するのである。
を示す図である。図３において、レベル調整回路３１０
は、後述する平均輝度検出回路３１１によって求められ
た平均輝度情報に応じて画素データＰＤのレベルを調整
し、この際得られた輝度調整画素データＰＤBLを出力す
る。データ変換回路３１２は、輝度調整画素データＰＤ
BLを図４に示されるが如き非線形特性からなる逆ガンマ
特性(Y=X2.2）に変換したものを逆ガンマ変換画素デー
タＰＤｒとして平均輝度レベル検出回路３１１に供給す
る。すなわち、輝度調整画素データＰＤBLに逆ガンマ補
正処理を施すことにより、ガンマ補正の解除された元の
映像信号に対応した画素データ(逆ガンマ変換画素デー
タＰＤｒ)を復元するのである。平均輝度検出回路３１
１は、逆ガンマ変換画素データＰＤｒに基づく平均輝度
を求め、これを上記平均輝度情報としてレベル調整回路
３１０に供給するのである。すなわち、レベル調整回路
３１０は、この平均輝度情報に基づいて画素データＰＤ
の輝度レベルを調整したものを上記輝度調整画素データ
ＰＤBLとして上記データ変換回路３１２、及び次段の第
１データ変換回路３２に供給するのである。
【００１２】図５は、第１データ変換回路３２の内部構
成を示す図である。図５において、データ変換回路３２
１は、１０ビットで"０"〜"１０２４"を表現し得る上記
輝度調整画素データＰＤBLを図６に示されるが如き変換
特性に基づいて"０"〜"３８４"までの９ビットの輝度変
換画素データＰＤH1に変換し、これをセレクタ３２２に
供給する。データ変換回路３２３は、上記輝度調整画素
データＰＤBLを図７に示されるが如き変換特性に基づい
て"０"〜"３８４"までの９ビットの輝度変換画素データ
ＰＤH2に変換し、これをセレクタ３２２に供給する。こ
の際、図６及び図７に示される変換特性は互いに、所定
輝度よりも低輝度レベルでの変換特性と、所定の中輝度
レベル範囲内での変換特性が異なっている。セレクタ３
２２は、これら輝度変換画素データＰＤH1及びＰＤH2の
内から、変換特性選択信号の論理レベルに応じた方を択
一的に選択し、これを輝度変換画素データＰＤHとして
次段の多階調化処理回路３３に供給する。尚、変換特性
選択信号は、駆動制御回路２から供給されるものであ
る。
成を示す図である。図５において、データ変換回路３２
１は、１０ビットで"０"〜"１０２４"を表現し得る上記
輝度調整画素データＰＤBLを図６に示されるが如き変換
特性に基づいて"０"〜"３８４"までの９ビットの輝度変
換画素データＰＤH1に変換し、これをセレクタ３２２に
供給する。データ変換回路３２３は、上記輝度調整画素
データＰＤBLを図７に示されるが如き変換特性に基づい
て"０"〜"３８４"までの９ビットの輝度変換画素データ
ＰＤH2に変換し、これをセレクタ３２２に供給する。こ
の際、図６及び図７に示される変換特性は互いに、所定
輝度よりも低輝度レベルでの変換特性と、所定の中輝度
レベル範囲内での変換特性が異なっている。セレクタ３
２２は、これら輝度変換画素データＰＤH1及びＰＤH2の
内から、変換特性選択信号の論理レベルに応じた方を択
一的に選択し、これを輝度変換画素データＰＤHとして
次段の多階調化処理回路３３に供給する。尚、変換特性
選択信号は、駆動制御回路２から供給されるものであ
る。
【００１３】第１データ変換回路３２のデータ変換によ
り、多階調化処理回路３３の多階調化処理による輝度飽
和、並びに表示階調がビット境界にない場合に生じる表
示特性の平坦部の発生(すなわち、階調歪みの発生)が抑
制される。多階調化処理回路３３は、９ビットの輝度変
換画素データＰＤHに対して誤差拡散処理及びディザ処
理を施すことにより、現階調数を維持しつつもそのビッ
ト数を４ビットに削減した多階調化画素データＰＤSを
生成する。尚、これら誤差拡散処理及びディザ処理につ
いては後述する。
り、多階調化処理回路３３の多階調化処理による輝度飽
和、並びに表示階調がビット境界にない場合に生じる表
示特性の平坦部の発生(すなわち、階調歪みの発生)が抑
制される。多階調化処理回路３３は、９ビットの輝度変
換画素データＰＤHに対して誤差拡散処理及びディザ処
理を施すことにより、現階調数を維持しつつもそのビッ
ト数を４ビットに削減した多階調化画素データＰＤSを
生成する。尚、これら誤差拡散処理及びディザ処理につ
いては後述する。
【００１４】第２データ変換回路３４は、上記４ビット
の多階調化画素データＰＤSを図８に示されるが如き変
換テーブルに従って第１〜第１２ビットからなる画素駆
動データＧＤに変換してメモリ５に供給する。メモリ５
は、駆動制御回路２から供給されてくる書込信号に従っ
て上記画素駆動データＧＤを順次書き込んで記憶する。
かかる書込動作により、１画面（ｎ行、ｍ列）分の画素
駆動データＧＤ11〜ＧＤnmの書き込みが終了すると、メ
モリ５は、駆動制御回路２から供給されてくる読出信号
に応じて、画素駆動データＧＤ〜ＧＤnm各々を同一ビッ
ト桁同士にて１行分毎に順次読み出してアドレスドライ
バ６に供給する。すなわち、メモリ５は、先ず、１画面
分の駆画素駆動データＧＤ11〜ＧＤnmを、 ＤＢ１11〜ＤＢ１nm：画素駆動データＧＤ11〜ＧＤnmの
第１ビット目 ＤＢ２11〜ＤＢ２nm：画素駆動データＧＤ11〜ＧＤnmの
第２ビット目 ＤＢ３11〜ＤＢ３nm：画素駆動データＧＤ11〜ＧＤnmの
第３ビット目 ＤＢ４11〜ＤＢ４nm：画素駆動データＧＤ11〜ＧＤnmの
第４ビット目 ＤＢ５11〜ＤＢ５nm：画素駆動データＧＤ11〜ＧＤnmの
第５ビット目 ＤＢ６11〜ＤＢ６nm：画素駆動データＧＤ11〜ＧＤnmの
第６ビット目 ＤＢ７11〜ＤＢ７nm：画素駆動データＧＤ11〜ＧＤnmの
第７ビット目 ＤＢ８11〜ＤＢ８nm：画素駆動データＧＤ11〜ＧＤnmの
第８ビット目 ＤＢ９11〜ＤＢ９nm：画素駆動データＧＤ11〜ＧＤnmの
第９ビット目 ＤＢ1011〜ＤＢ10nm：画素駆動データＧＤ11〜ＧＤnmの
第10ビット目 ＤＢ1111〜ＤＢ11nm：画素駆動データＧＤ11〜ＧＤnmの
第11ビット目 ＤＢ1211〜ＤＢ12nm：画素駆動データＧＤ11〜ＧＤnmの
第12ビット目 の如き１２系統の画素駆動データビット群ＤＢ１〜ＤＢ
１２と捉える。そして、メモリ５は、これらＤＢ１〜Ｄ
Ｂ１２を、夫々、後述するサブフィールドＳＦ１〜ＳＦ
１２各々のタイミングで読み出してアドレスドライバ６
に供給する。例えば、サブフィールドＳＦ１では、メモ
リ５は、上記画素駆動データビット群ＤＢ１11〜ＤＢ１
nmを１表示ライン分づつ読み出してアドレスドライバ６
に供給する。又、サブフィールドＳＦ１２では、メモリ
５は、上記画素駆動データビット群ＤＢ１２11〜ＤＢ１
２nmを１表示ライン分づつ読み出してアドレスドライバ
６に供給するのである。
の多階調化画素データＰＤSを図８に示されるが如き変
換テーブルに従って第１〜第１２ビットからなる画素駆
動データＧＤに変換してメモリ５に供給する。メモリ５
は、駆動制御回路２から供給されてくる書込信号に従っ
て上記画素駆動データＧＤを順次書き込んで記憶する。
かかる書込動作により、１画面（ｎ行、ｍ列）分の画素
駆動データＧＤ11〜ＧＤnmの書き込みが終了すると、メ
モリ５は、駆動制御回路２から供給されてくる読出信号
に応じて、画素駆動データＧＤ〜ＧＤnm各々を同一ビッ
ト桁同士にて１行分毎に順次読み出してアドレスドライ
バ６に供給する。すなわち、メモリ５は、先ず、１画面
分の駆画素駆動データＧＤ11〜ＧＤnmを、 ＤＢ１11〜ＤＢ１nm：画素駆動データＧＤ11〜ＧＤnmの
第１ビット目 ＤＢ２11〜ＤＢ２nm：画素駆動データＧＤ11〜ＧＤnmの
第２ビット目 ＤＢ３11〜ＤＢ３nm：画素駆動データＧＤ11〜ＧＤnmの
第３ビット目 ＤＢ４11〜ＤＢ４nm：画素駆動データＧＤ11〜ＧＤnmの
第４ビット目 ＤＢ５11〜ＤＢ５nm：画素駆動データＧＤ11〜ＧＤnmの
第５ビット目 ＤＢ６11〜ＤＢ６nm：画素駆動データＧＤ11〜ＧＤnmの
第６ビット目 ＤＢ７11〜ＤＢ７nm：画素駆動データＧＤ11〜ＧＤnmの
第７ビット目 ＤＢ８11〜ＤＢ８nm：画素駆動データＧＤ11〜ＧＤnmの
第８ビット目 ＤＢ９11〜ＤＢ９nm：画素駆動データＧＤ11〜ＧＤnmの
第９ビット目 ＤＢ1011〜ＤＢ10nm：画素駆動データＧＤ11〜ＧＤnmの
第10ビット目 ＤＢ1111〜ＤＢ11nm：画素駆動データＧＤ11〜ＧＤnmの
第11ビット目 ＤＢ1211〜ＤＢ12nm：画素駆動データＧＤ11〜ＧＤnmの
第12ビット目 の如き１２系統の画素駆動データビット群ＤＢ１〜ＤＢ
１２と捉える。そして、メモリ５は、これらＤＢ１〜Ｄ
Ｂ１２を、夫々、後述するサブフィールドＳＦ１〜ＳＦ
１２各々のタイミングで読み出してアドレスドライバ６
に供給する。例えば、サブフィールドＳＦ１では、メモ
リ５は、上記画素駆動データビット群ＤＢ１11〜ＤＢ１
nmを１表示ライン分づつ読み出してアドレスドライバ６
に供給する。又、サブフィールドＳＦ１２では、メモリ
５は、上記画素駆動データビット群ＤＢ１２11〜ＤＢ１
２nmを１表示ライン分づつ読み出してアドレスドライバ
６に供給するのである。
【００１５】駆動制御回路２は、図９(ａ)に示される第
１発光駆動フォーマットと、図９(ｂ)に示される第２発
光駆動フォーマットとを、同期検出回路１から垂直同期
信号Ｖが供給される度に交互に切り換えて採用する。そ
して、駆動制御回路２は、第１発光駆動フォーマットを
採用している際には、図６に示されるが如き変換特性に
基づくデータ変換を実施させるべき変換特性選択信号を
第１データ変換回路３２に供給する。一方、上記第２発
光駆動フォーマットを採用している際には、図７に示さ
れるが如き変換特性に基づくデータ変換を実施させるべ
き変換特性選択信号を第１データ変換回路３２に供給す
る。
１発光駆動フォーマットと、図９(ｂ)に示される第２発
光駆動フォーマットとを、同期検出回路１から垂直同期
信号Ｖが供給される度に交互に切り換えて採用する。そ
して、駆動制御回路２は、第１発光駆動フォーマットを
採用している際には、図６に示されるが如き変換特性に
基づくデータ変換を実施させるべき変換特性選択信号を
第１データ変換回路３２に供給する。一方、上記第２発
光駆動フォーマットを採用している際には、図７に示さ
れるが如き変換特性に基づくデータ変換を実施させるべ
き変換特性選択信号を第１データ変換回路３２に供給す
る。
【００１６】更に、駆動制御回路２は、上述した如く採
用した発光駆動フォーマットに従ってＰＤＰ１０を駆動
すべき各種タイミング信号をアドレスドライバ６、第１
サスティンドライバ７及び第２サスティンドライバ８各
々に供給する。すなわち、駆動制御回路２は、例えば入
力映像信号における奇数フィールド時には図９(ａ)に示
す第１発光駆動フォーマットに基づきＰＤＰ１０を階調
駆動させ、偶数フィールド時には図９(ｂ)に示す第２発
光駆動フォーマットに基づきＰＤＰ１０を階調駆動させ
るのである。
用した発光駆動フォーマットに従ってＰＤＰ１０を駆動
すべき各種タイミング信号をアドレスドライバ６、第１
サスティンドライバ７及び第２サスティンドライバ８各
々に供給する。すなわち、駆動制御回路２は、例えば入
力映像信号における奇数フィールド時には図９(ａ)に示
す第１発光駆動フォーマットに基づきＰＤＰ１０を階調
駆動させ、偶数フィールド時には図９(ｂ)に示す第２発
光駆動フォーマットに基づきＰＤＰ１０を階調駆動させ
るのである。
【００１７】ここで、図９(ａ)及び図９(ｂ)に示される
発光駆動フォーマットは、映像信号における１フィール
ド期間を１２個のサブフィールドＳＦ１〜ＳＦ１２に分
割して、各サブフィールド毎にＰＤＰ１０に対する駆動
を実施するものである。この際、各サブフィールドは、
入力映像信号に基づいてＰＤＰ１０の各放電セルを"点
灯放電セル状態"及び"消灯放電セル状態"のいずれか一
方に設定するアドレス行程Ｗcと、"点灯放電セル状態"
にある放電セルのみを各サブフィールドの重み付けに対
応した期間(回数)だけ発光させる発光維持行程Ｉcとか
らなる。尚、図９(ａ)に示される第１発光駆動フォーマ
ットでは、サブフィールドＳＦ１〜ＳＦ１２各々の発光
維持行程Ｉcにおいて、 ＳＦ１：２ ＳＦ２：３ ＳＦ３：５ ＳＦ４：８ ＳＦ５：１１ ＳＦ６：１７ ＳＦ７：２２ ＳＦ８：２８ ＳＦ９：３５ ＳＦ１０：４３ ＳＦ１１：５１ ＳＦ１２：３０ なる期間(回数)だけ、"点灯放電セル状態"にある放電セ
ルを継続して発光させる。
発光駆動フォーマットは、映像信号における１フィール
ド期間を１２個のサブフィールドＳＦ１〜ＳＦ１２に分
割して、各サブフィールド毎にＰＤＰ１０に対する駆動
を実施するものである。この際、各サブフィールドは、
入力映像信号に基づいてＰＤＰ１０の各放電セルを"点
灯放電セル状態"及び"消灯放電セル状態"のいずれか一
方に設定するアドレス行程Ｗcと、"点灯放電セル状態"
にある放電セルのみを各サブフィールドの重み付けに対
応した期間(回数)だけ発光させる発光維持行程Ｉcとか
らなる。尚、図９(ａ)に示される第１発光駆動フォーマ
ットでは、サブフィールドＳＦ１〜ＳＦ１２各々の発光
維持行程Ｉcにおいて、 ＳＦ１：２ ＳＦ２：３ ＳＦ３：５ ＳＦ４：８ ＳＦ５：１１ ＳＦ６：１７ ＳＦ７：２２ ＳＦ８：２８ ＳＦ９：３５ ＳＦ１０：４３ ＳＦ１１：５１ ＳＦ１２：３０ なる期間(回数)だけ、"点灯放電セル状態"にある放電セ
ルを継続して発光させる。
【００１８】一方、図９(ｂ)に示される第２発光駆動フ
ォーマットでは、サブフィールドＳＦ１〜ＳＦ１２各々
の発光維持行程Ｉcにおいて、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：６ ＳＦ５：１０ ＳＦ６：１４ ＳＦ７：１９ ＳＦ８：２５ ＳＦ９：３１ ＳＦ１０：３９ ＳＦ１１：４７ ＳＦ１２：５７ なる期間(回数)だけ、"点灯放電セル状態"にある放電セ
ルを継続して発光させる。
ォーマットでは、サブフィールドＳＦ１〜ＳＦ１２各々
の発光維持行程Ｉcにおいて、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：６ ＳＦ５：１０ ＳＦ６：１４ ＳＦ７：１９ ＳＦ８：２５ ＳＦ９：３１ ＳＦ１０：３９ ＳＦ１１：４７ ＳＦ１２：５７ なる期間(回数)だけ、"点灯放電セル状態"にある放電セ
ルを継続して発光させる。
【００１９】更に、上記第１及び第２発光駆動フォーマ
ットでは共に、先頭のサブフィールドＳＦ１においての
みで、ＰＤＰ１０の全放電セルを"点灯放電セル状態"に
初期化せしめる一斉リセット行程Ｒcを実行し、最後尾
のサブフィールドＳＦ８のみで全放電セルを"消灯放電
セル状態"にする消去行程Ｅを実行する。図１０は、図
９(ａ)及び図９(ｂ)に示される発光駆動フォーマットに
従って、アドレスドライバ６、第１サスティンドライバ
７及び第２サスティンドライバ８各々が、ＰＤＰ１０の
行電極及び列電極に印加する各種駆動パルスの印加タイ
ミングを示す図である。
ットでは共に、先頭のサブフィールドＳＦ１においての
みで、ＰＤＰ１０の全放電セルを"点灯放電セル状態"に
初期化せしめる一斉リセット行程Ｒcを実行し、最後尾
のサブフィールドＳＦ８のみで全放電セルを"消灯放電
セル状態"にする消去行程Ｅを実行する。図１０は、図
９(ａ)及び図９(ｂ)に示される発光駆動フォーマットに
従って、アドレスドライバ６、第１サスティンドライバ
７及び第２サスティンドライバ８各々が、ＰＤＰ１０の
行電極及び列電極に印加する各種駆動パルスの印加タイ
ミングを示す図である。
【００２０】先ず、サブフィールドＳＦ１の一斉リセッ
ト行程Ｒcでは、第１サスティンドライバ７が図１０に
示されるが如き負極性のリセットパルスＲＰxを行電極
Ｘ1〜Ｘnに印加する。かかるリセットパルスＲＰxの印
加と同時に、第２サスティンドライバ８が、図１０に示
されるが如き正極性のリセットパルスＲＰYを行電極Ｙ1
〜Ｙ2に印加する。これらリセットパルスＲＰx及びＲＰ
Yの印加に応じて、ＰＤＰ１０の全放電セルがリセット
放電し、各放電セル内には一様に所定量の壁電荷が形成
される。これにより、全ての放電セルは"点灯放電セル
状態"に初期化される。
ト行程Ｒcでは、第１サスティンドライバ７が図１０に
示されるが如き負極性のリセットパルスＲＰxを行電極
Ｘ1〜Ｘnに印加する。かかるリセットパルスＲＰxの印
加と同時に、第２サスティンドライバ８が、図１０に示
されるが如き正極性のリセットパルスＲＰYを行電極Ｙ1
〜Ｙ2に印加する。これらリセットパルスＲＰx及びＲＰ
Yの印加に応じて、ＰＤＰ１０の全放電セルがリセット
放電し、各放電セル内には一様に所定量の壁電荷が形成
される。これにより、全ての放電セルは"点灯放電セル
状態"に初期化される。
【００２１】次に、各サブフィールドのアドレス行程Ｗ
cでは、アドレスドライバ６が、上記メモリ５から供給
された画素駆動データビットＤＢの論理レベルに対応し
た電圧を有する画素データパルスを発生する。例えば、
アドレスドライバ６は、画素駆動データビットＤＢの論
理レベルが"１"である場合には高電圧の画素データパル
スを生成し、"０"である場合には低電圧(０ボルト)の画
素データパルスを生成する。この際、アドレスドライバ
６は、この画素データパルスを１行分(ｍ個)毎に、列電
極Ｄ1〜Ｄmに印加して行く。
cでは、アドレスドライバ６が、上記メモリ５から供給
された画素駆動データビットＤＢの論理レベルに対応し
た電圧を有する画素データパルスを発生する。例えば、
アドレスドライバ６は、画素駆動データビットＤＢの論
理レベルが"１"である場合には高電圧の画素データパル
スを生成し、"０"である場合には低電圧(０ボルト)の画
素データパルスを生成する。この際、アドレスドライバ
６は、この画素データパルスを１行分(ｍ個)毎に、列電
極Ｄ1〜Ｄmに印加して行く。
【００２２】例えば、サブフィールドＳＦ１のアドレス
行程Ｗcでは、メモリ５から画素駆動データビット群Ｄ
Ｂ１11〜ＤＢ１nmが供給されるので、アドレスドライバ
６は、先ず、この中から第１行目に対応した分、つまり
ＤＢ１11〜ＤＢ１1mを抽出する。そして、アドレスドラ
イバ６は、これらｍ個のＤＢ１11〜ＤＢ１1m各々を、そ
のの論理レベルに対応したｍ個の画素データパルスＤＰ
１11〜ＤＰ１1mに変換し、これらを図１０に示す如く同
時に列電極Ｄ1〜Ｄmに印加する。次に、アドレスドライ
バ６は、画素駆動データビット群ＤＢ１11〜ＤＢ１nmの
中から第２行目に対応したＤＢ１21〜ＤＢ１2mを抽出す
る。そして、アドレスドライバ６は、これらｍ個のＤＢ
１21〜ＤＢ１2m各々を、その論理レベルに対応したｍ個
の画素データパルスＤＰ１21〜ＤＰ１2mに変換し、これ
らを図１０に示す如く同時に列電極Ｄ1〜Ｄmに印加す
る。以下、同様にしてアドレスドライバ６は、サブフィ
ールドＳＦ１のアドレス行程Ｗcにおいて、メモリ５か
ら供給された画素駆動データビット群ＤＢ１に対応した
画素データパルスＤＰ１を１行分毎に列電極Ｄ1〜Ｄmに
印加して行くのである。
行程Ｗcでは、メモリ５から画素駆動データビット群Ｄ
Ｂ１11〜ＤＢ１nmが供給されるので、アドレスドライバ
６は、先ず、この中から第１行目に対応した分、つまり
ＤＢ１11〜ＤＢ１1mを抽出する。そして、アドレスドラ
イバ６は、これらｍ個のＤＢ１11〜ＤＢ１1m各々を、そ
のの論理レベルに対応したｍ個の画素データパルスＤＰ
１11〜ＤＰ１1mに変換し、これらを図１０に示す如く同
時に列電極Ｄ1〜Ｄmに印加する。次に、アドレスドライ
バ６は、画素駆動データビット群ＤＢ１11〜ＤＢ１nmの
中から第２行目に対応したＤＢ１21〜ＤＢ１2mを抽出す
る。そして、アドレスドライバ６は、これらｍ個のＤＢ
１21〜ＤＢ１2m各々を、その論理レベルに対応したｍ個
の画素データパルスＤＰ１21〜ＤＰ１2mに変換し、これ
らを図１０に示す如く同時に列電極Ｄ1〜Ｄmに印加す
る。以下、同様にしてアドレスドライバ６は、サブフィ
ールドＳＦ１のアドレス行程Ｗcにおいて、メモリ５か
ら供給された画素駆動データビット群ＤＢ１に対応した
画素データパルスＤＰ１を１行分毎に列電極Ｄ1〜Ｄmに
印加して行くのである。
【００２３】更に、アドレス行程Ｗcでは、第２サステ
ィンドライバ８が、上述した如き１行分毎の画素データ
パルス群ＤＰの印加タイミングと同一タイミングにて、
図１０に示されるが如き負極性の走査パルスＳＰを発生
し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この
際、走査パルスＳＰが印加された行電極と、高電圧の画
素データパルスが印加された列電極との交差部の放電セ
ルにのみ放電（選択消去放電)が生じ、その放電セル内
に残存していた壁電荷が選択的に消去される。この選択
消去放電により、上記一斉リセット行程Ｒcにおいて"点
灯放電セル状態"に初期化された放電セルは"消灯放電セ
ル状態"に設定される。一方、上記選択消去放電の生起
されなかった放電セルは、その直前までの状態を維持す
る。すなわち、"点灯放電セル状態"にあった放電セルは
そのまま"点灯放電セル状態"に設定され、"消灯放電セ
ル状態"にあった放電セルはそのまま"消灯放電セル状
態"に設定されるのである。
ィンドライバ８が、上述した如き１行分毎の画素データ
パルス群ＤＰの印加タイミングと同一タイミングにて、
図１０に示されるが如き負極性の走査パルスＳＰを発生
し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この
際、走査パルスＳＰが印加された行電極と、高電圧の画
素データパルスが印加された列電極との交差部の放電セ
ルにのみ放電（選択消去放電)が生じ、その放電セル内
に残存していた壁電荷が選択的に消去される。この選択
消去放電により、上記一斉リセット行程Ｒcにおいて"点
灯放電セル状態"に初期化された放電セルは"消灯放電セ
ル状態"に設定される。一方、上記選択消去放電の生起
されなかった放電セルは、その直前までの状態を維持す
る。すなわち、"点灯放電セル状態"にあった放電セルは
そのまま"点灯放電セル状態"に設定され、"消灯放電セ
ル状態"にあった放電セルはそのまま"消灯放電セル状
態"に設定されるのである。
【００２４】次に、各サブフィールドの発光維持行程Ｉ
cでは、第１サスティンドライバ７及び第２サスティン
ドライバ８各々が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対し
て図８に示されるように交互に正極性の維持パルスＩＰ
X及びＩＰYを印加する。ここで、発光維持行程Ｉcにお
いて印加する維持パルスＩＰの回数は、図９(ａ)に示す
如き第１発光駆動フォーマットに基づく駆動が実施され
ている期間中は、 ＳＦ１：２ ＳＦ２：３ ＳＦ３：５ ＳＦ４：８ ＳＦ５：１１ ＳＦ６：１７ ＳＦ７：２２ ＳＦ８：２８ ＳＦ９：３５ ＳＦ１０：４３ ＳＦ１１：５１ ＳＦ１２：３０ であり、図９(ｂ)に示す如き第２発光駆動フォーマット
に基づく駆動が実施されている期間中は、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：６ ＳＦ５：１０ ＳＦ６：１４ ＳＦ７：１９ ＳＦ８：２５ ＳＦ９：３１ ＳＦ１０：３９ ＳＦ１１：４７ ＳＦ１２：５７ となる。
cでは、第１サスティンドライバ７及び第２サスティン
ドライバ８各々が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対し
て図８に示されるように交互に正極性の維持パルスＩＰ
X及びＩＰYを印加する。ここで、発光維持行程Ｉcにお
いて印加する維持パルスＩＰの回数は、図９(ａ)に示す
如き第１発光駆動フォーマットに基づく駆動が実施され
ている期間中は、 ＳＦ１：２ ＳＦ２：３ ＳＦ３：５ ＳＦ４：８ ＳＦ５：１１ ＳＦ６：１７ ＳＦ７：２２ ＳＦ８：２８ ＳＦ９：３５ ＳＦ１０：４３ ＳＦ１１：５１ ＳＦ１２：３０ であり、図９(ｂ)に示す如き第２発光駆動フォーマット
に基づく駆動が実施されている期間中は、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：６ ＳＦ５：１０ ＳＦ６：１４ ＳＦ７：１９ ＳＦ８：２５ ＳＦ９：３１ ＳＦ１０：３９ ＳＦ１１：４７ ＳＦ１２：５７ となる。
【００２５】この際、壁電荷が残留したままとなってい
る放電セル、すなわち上記アドレス行程Ｗcにおいて"点
灯放電セル状態"に設定された放電セルのみが、上記維
持パルスＩＰX及びＩＰYが印加される度に維持放電す
る。よって、"点灯放電セル状態"に設定された放電セル
は、上述した如くサブフィールド毎に割り当てられた放
電回数分だけ、その維持放電に伴う発光状態を維持す
る。
る放電セル、すなわち上記アドレス行程Ｗcにおいて"点
灯放電セル状態"に設定された放電セルのみが、上記維
持パルスＩＰX及びＩＰYが印加される度に維持放電す
る。よって、"点灯放電セル状態"に設定された放電セル
は、上述した如くサブフィールド毎に割り当てられた放
電回数分だけ、その維持放電に伴う発光状態を維持す
る。
【００２６】そして、最後尾のサブフィールドＳＦ８の
みで消去行程Ｅを実行する。かかる消去行程Ｅでは、ア
ドレスドライバ６が、図１０に示されるが如き正極性の
消去パルスＡＰを発生してこれを列電極Ｄ1〜Ｄmに印加
する。更に、第２サスティンドライバ８は、かかる消去
パルスＡＰの印加タイミングと同時に図１０に示される
が如き負極性の消去パルスＥＰを発生してこれを行電極
Ｙ1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥ
Ｐの同時印加により、ＰＤＰ１０における全放電セル内
において消去放電が生起され、全ての放電セル内に残存
している壁電荷が消滅する。かかる消去放電により、Ｐ
ＤＰ１０における全ての放電セルが"消灯放電セル状態"
に推移する。
みで消去行程Ｅを実行する。かかる消去行程Ｅでは、ア
ドレスドライバ６が、図１０に示されるが如き正極性の
消去パルスＡＰを発生してこれを列電極Ｄ1〜Ｄmに印加
する。更に、第２サスティンドライバ８は、かかる消去
パルスＡＰの印加タイミングと同時に図１０に示される
が如き負極性の消去パルスＥＰを発生してこれを行電極
Ｙ1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥ
Ｐの同時印加により、ＰＤＰ１０における全放電セル内
において消去放電が生起され、全ての放電セル内に残存
している壁電荷が消滅する。かかる消去放電により、Ｐ
ＤＰ１０における全ての放電セルが"消灯放電セル状態"
に推移する。
【００２７】上記図９及び図１０に示す駆動によれば、
各サブフィールド内のアドレス行程Ｗcにおいて"点灯放
電セル状態"に設定された放電セルのみが、その直後の
発光維持行程Ｉcにおいて上述した如き回数だけ放電に
伴う発光を繰り返す。ここで、各放電セルが"点灯放電
セル状態"、又は"消灯放電セル状態"のいずれに設定さ
れるのかは、図８に示されるが如き画素駆動データＧＤ
によって決まる。すなわち、画素駆動データＧＤの各ビ
ットが論理レベル"１"である場合には、そのビット桁に
対応したサブフィールドのアドレス行程Ｗcにおいて選
択消去放電が生起され、放電セルは"消灯放電セル状態"
に設定される。一方、そのビットの論理レベルが"０"で
ある場合には上記選択消去放電は生起されないので、現
状を維持する。つまり、このアドレス行程Ｗcの直前ま
で"消灯放電セル状態"にあった放電セルは"消灯放電セ
ル状態"を維持し、"点灯放電セル状態"にあった放電セ
ルは"点灯放電セル状態"をそのまま維持するのである。
この際、図８に示す如き１３通りの画素駆動データＧＤ
では、第１〜第１２ビットの内で論理レベル"１"となる
ビットは最大でも１つである。すなわち、図８に示す画
素駆動データＧＤによれば、１フィールド期間内におい
て生起される選択消去放電は必ず１回以下となる。更
に、図９(ａ)及び図９(ｂ)に示す発光駆動フォーマット
によれば、放電セルを"消灯放電セル状態"から"点灯放
電セル状態"に推移させることが出来る機会は、先頭の
サブフィールドＳＦ１の一斉リセット行程Ｒcのみであ
る。
各サブフィールド内のアドレス行程Ｗcにおいて"点灯放
電セル状態"に設定された放電セルのみが、その直後の
発光維持行程Ｉcにおいて上述した如き回数だけ放電に
伴う発光を繰り返す。ここで、各放電セルが"点灯放電
セル状態"、又は"消灯放電セル状態"のいずれに設定さ
れるのかは、図８に示されるが如き画素駆動データＧＤ
によって決まる。すなわち、画素駆動データＧＤの各ビ
ットが論理レベル"１"である場合には、そのビット桁に
対応したサブフィールドのアドレス行程Ｗcにおいて選
択消去放電が生起され、放電セルは"消灯放電セル状態"
に設定される。一方、そのビットの論理レベルが"０"で
ある場合には上記選択消去放電は生起されないので、現
状を維持する。つまり、このアドレス行程Ｗcの直前ま
で"消灯放電セル状態"にあった放電セルは"消灯放電セ
ル状態"を維持し、"点灯放電セル状態"にあった放電セ
ルは"点灯放電セル状態"をそのまま維持するのである。
この際、図８に示す如き１３通りの画素駆動データＧＤ
では、第１〜第１２ビットの内で論理レベル"１"となる
ビットは最大でも１つである。すなわち、図８に示す画
素駆動データＧＤによれば、１フィールド期間内におい
て生起される選択消去放電は必ず１回以下となる。更
に、図９(ａ)及び図９(ｂ)に示す発光駆動フォーマット
によれば、放電セルを"消灯放電セル状態"から"点灯放
電セル状態"に推移させることが出来る機会は、先頭の
サブフィールドＳＦ１の一斉リセット行程Ｒcのみであ
る。
【００２８】従って、図８に示される画素駆動データＧ
Ｄを用いて図９(ａ)又は図９(ｂ)に示す発光駆動フォー
マットに従った駆動を行うと、各放電セルは、１フィー
ルドの先頭から図８中の黒丸が付されているサブフィー
ルドにて選択消去放電が生起されるまでの間だけ"点灯
放電セル状態"になる。そして、その間に存在する白丸
にて示されるサブフィールド各々の発光維持行程Ｉcに
おいて上述した如き回数だけ維持放電に伴う発光を繰り
返すのである。この際、１フィールド期間内の各サブフ
ィールドＳＦ１〜ＳＦ１２において実施された維持放電
発光の総数に応じた中間調の輝度が視覚される。
Ｄを用いて図９(ａ)又は図９(ｂ)に示す発光駆動フォー
マットに従った駆動を行うと、各放電セルは、１フィー
ルドの先頭から図８中の黒丸が付されているサブフィー
ルドにて選択消去放電が生起されるまでの間だけ"点灯
放電セル状態"になる。そして、その間に存在する白丸
にて示されるサブフィールド各々の発光維持行程Ｉcに
おいて上述した如き回数だけ維持放電に伴う発光を繰り
返すのである。この際、１フィールド期間内の各サブフ
ィールドＳＦ１〜ＳＦ１２において実施された維持放電
発光の総数に応じた中間調の輝度が視覚される。
【００２９】つまり、奇数フィールド時には図９(ａ)に
示す第１発光駆動フォーマットに基づく駆動が実施され
るので、この間、図８に示す如き１３通りの画素駆動デ
ータＧＤにより、夫々、 ［0：2：5：8：18：29：46：68：96：131：174：225：2
55] なる発光輝度を有する１３階調分の中間輝度が表現され
る。
示す第１発光駆動フォーマットに基づく駆動が実施され
るので、この間、図８に示す如き１３通りの画素駆動デ
ータＧＤにより、夫々、 ［0：2：5：8：18：29：46：68：96：131：174：225：2
55] なる発光輝度を有する１３階調分の中間輝度が表現され
る。
【００３０】一方、偶数フィールド時には図９(ｂ)に示
す第２発光駆動フォーマットに基づく駆動が実施される
ので、この間、図８に示す如き１３通りの画素駆動デー
タＧＤにより、夫々、 ［0：1：3：7：13：23：37：56：81：112：151：198：2
55] なる発光輝度を有する１３階調分の中間輝度が表現され
る。
す第２発光駆動フォーマットに基づく駆動が実施される
ので、この間、図８に示す如き１３通りの画素駆動デー
タＧＤにより、夫々、 ［0：1：3：7：13：23：37：56：81：112：151：198：2
55] なる発光輝度を有する１３階調分の中間輝度が表現され
る。
【００３１】すなわち、各サブフィールドで実施すべき
発光期間が互いに異なる２種類の１３階調駆動をフィー
ルド(フレーム)毎に交互に実施されるのである。図１１
は、第１発光駆動フォーマットに基づく駆動を実施した
際における１３階調各々での発光輝度と、第２発光駆動
フォーマットに基づく駆動を実施した際における１３階
調各々での発光輝度とを表す図である。尚、図１１にお
いて、マーク"□"は、第１発光駆動フォーマットに基づ
く発光輝度、マーク◆は、第２発光駆動フォーマットに
基づく発光輝度を表している。この図から、１フィール
ド（フレーム）毎に駆動パターン、つまり各サブフィー
ルドの維持発光行程Ｉcにおける発光回数(維持パルスの
数)を変更すると、一方の駆動で表現される１３階調分
の輝度各々の間に他方の駆動で表現される１３階調分の
輝度が挿入されることがわかる。よって、時間方向の積
分効果により、視覚上における表示階調数は１３階調よ
りも増加して階調表現力が向上する。
発光期間が互いに異なる２種類の１３階調駆動をフィー
ルド(フレーム)毎に交互に実施されるのである。図１１
は、第１発光駆動フォーマットに基づく駆動を実施した
際における１３階調各々での発光輝度と、第２発光駆動
フォーマットに基づく駆動を実施した際における１３階
調各々での発光輝度とを表す図である。尚、図１１にお
いて、マーク"□"は、第１発光駆動フォーマットに基づ
く発光輝度、マーク◆は、第２発光駆動フォーマットに
基づく発光輝度を表している。この図から、１フィール
ド（フレーム）毎に駆動パターン、つまり各サブフィー
ルドの維持発光行程Ｉcにおける発光回数(維持パルスの
数)を変更すると、一方の駆動で表現される１３階調分
の輝度各々の間に他方の駆動で表現される１３階調分の
輝度が挿入されることがわかる。よって、時間方向の積
分効果により、視覚上における表示階調数は１３階調よ
りも増加して階調表現力が向上する。
【００３２】この際、図１１に示す如き互いに隣接する
階調間の輝度は、上述の誤差拡散処理、ディザ処理等の
多階調化処理によって表現される。図１２は、この誤差
拡散処理、及びディザ処理を実施する多階調化処理回路
３３の内部構成を示す図である。図１２に示すように、
多階調化処理回路３３は、誤差拡散処理回路３３０、及
びディザ処理回路３５０から構成される。
階調間の輝度は、上述の誤差拡散処理、ディザ処理等の
多階調化処理によって表現される。図１２は、この誤差
拡散処理、及びディザ処理を実施する多階調化処理回路
３３の内部構成を示す図である。図１２に示すように、
多階調化処理回路３３は、誤差拡散処理回路３３０、及
びディザ処理回路３５０から構成される。
【００３３】誤差拡散処理回路３３０は、先ず、上記第
１データ変換回路３２から供給されてくる輝度変換画素
データＰＤHの系列中から、図１３に示す如きＰＤＰ１
０の画素Ｇ(j,k)、Ｇ(j,k-1)、Ｇ(j-1,k-1)、Ｇ(j-1,
k)、及びＧ(j-1,k+1)各々に対応した画素データを取り
出す。そして、画素Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,
k)、及びＧ(j-1,k-1)各々に対応した画素データの下位
ビット(低輝度成分)同士を重み付け加算したものを、画
素Ｇ(j,k)に対応した画素データの上位７ビットに反映
させたものを誤差拡散処理画素データＥＤとしてディザ
処理回路３５０に供給する。この際、上記誤差拡散処理
によって、画素Ｇ(j,k)に対応した画素データの低輝度
成分が上記周辺画素各々に対応した画素データによって
擬似的に表現されるので、誤差拡散処理画素データＥＤ
のビット数が７ビットであっても、８ビットと同等な輝
度を表現することが可能となる。
１データ変換回路３２から供給されてくる輝度変換画素
データＰＤHの系列中から、図１３に示す如きＰＤＰ１
０の画素Ｇ(j,k)、Ｇ(j,k-1)、Ｇ(j-1,k-1)、Ｇ(j-1,
k)、及びＧ(j-1,k+1)各々に対応した画素データを取り
出す。そして、画素Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,
k)、及びＧ(j-1,k-1)各々に対応した画素データの下位
ビット(低輝度成分)同士を重み付け加算したものを、画
素Ｇ(j,k)に対応した画素データの上位７ビットに反映
させたものを誤差拡散処理画素データＥＤとしてディザ
処理回路３５０に供給する。この際、上記誤差拡散処理
によって、画素Ｇ(j,k)に対応した画素データの低輝度
成分が上記周辺画素各々に対応した画素データによって
擬似的に表現されるので、誤差拡散処理画素データＥＤ
のビット数が７ビットであっても、８ビットと同等な輝
度を表現することが可能となる。
【００３４】図１４は、ディザ処理回路３５０の内部構
成を示す図である。ディザ処理回路３５０は、輝度範囲
判別回路３５１、セレクタ３５３、第１ディザマトリク
ス回路３５４、第２ディザマトリクス回路３５５、加算
器３５６、及び上位ビット抽出回路３５７から構成され
る。輝度範囲判別回路３５１は、先ず、７ビットの上記
誤差拡散処理画素データＥＤによって表される輝度レベ
ルが、所定の低輝度レベル(例えば"７")よりも低い、又
は中輝度範囲内(例えば"８"〜"８８")にある、又は所定
の高輝度レベル(例えば"８８"よりも高いのかを判別す
る。この際、誤差拡散処理画素データＥＤが上記中輝度
範囲内に含まれると判別した場合、輝度範囲判別回路３
５１は、論理レベル"１"の輝度判別信号ＢＬをセレクタ
３５３に供給する。一方、誤差拡散処理画素データＥＤ
が所定の低輝度レベルよりも低い、又は所定の高輝度レ
ベルよりも高いと判別された場合、輝度範囲判別回路３
５１は、論理レベル"０"の輝度判別信号ＢＬをセレクタ
３５３に供給する。
成を示す図である。ディザ処理回路３５０は、輝度範囲
判別回路３５１、セレクタ３５３、第１ディザマトリク
ス回路３５４、第２ディザマトリクス回路３５５、加算
器３５６、及び上位ビット抽出回路３５７から構成され
る。輝度範囲判別回路３５１は、先ず、７ビットの上記
誤差拡散処理画素データＥＤによって表される輝度レベ
ルが、所定の低輝度レベル(例えば"７")よりも低い、又
は中輝度範囲内(例えば"８"〜"８８")にある、又は所定
の高輝度レベル(例えば"８８"よりも高いのかを判別す
る。この際、誤差拡散処理画素データＥＤが上記中輝度
範囲内に含まれると判別した場合、輝度範囲判別回路３
５１は、論理レベル"１"の輝度判別信号ＢＬをセレクタ
３５３に供給する。一方、誤差拡散処理画素データＥＤ
が所定の低輝度レベルよりも低い、又は所定の高輝度レ
ベルよりも高いと判別された場合、輝度範囲判別回路３
５１は、論理レベル"０"の輝度判別信号ＢＬをセレクタ
３５３に供給する。
【００３５】第１ディザマトリクス回路３５４及び第２
ディザマトリクス回路３５５各々は、図１５の太線にて
囲まれているＰＤＰ１０の４行×４列画素群毎に、その
画素群内の各画素位置に対応させて、"０"〜"７"を表現
する３ビットのディザ係数を発生する。そして、その発
生したディザ係数各々を、上記画素群内における各画素
に対応して供給される誤差拡散処理画素データＥＤ各々
に合わせたタイミングで、セレクタ３５３に送出する。
尚、上記第１ディザマトリクス回路３５４及び第２ディ
ザマトリクス回路３５５は互いに"０"〜"７"なるディザ
係数を発生する点では同一動作を為すものの、４行×４
列画素郡内の各画素に対するディザ係数の割り当て方が
異なっている。
ディザマトリクス回路３５５各々は、図１５の太線にて
囲まれているＰＤＰ１０の４行×４列画素群毎に、その
画素群内の各画素位置に対応させて、"０"〜"７"を表現
する３ビットのディザ係数を発生する。そして、その発
生したディザ係数各々を、上記画素群内における各画素
に対応して供給される誤差拡散処理画素データＥＤ各々
に合わせたタイミングで、セレクタ３５３に送出する。
尚、上記第１ディザマトリクス回路３５４及び第２ディ
ザマトリクス回路３５５は互いに"０"〜"７"なるディザ
係数を発生する点では同一動作を為すものの、４行×４
列画素郡内の各画素に対するディザ係数の割り当て方が
異なっている。
【００３６】図１６は、第１ディザマトリクス回路３５
４が発生するディザ係数の各画素位置に対する割り当て
を示すディザマトリクステーブルを示す図である。図１
６に示されるように、第１ディザマトリクス回路３５４
は、最初の第１フィールドにおいては、ＰＤＰ１０の第
(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素各々に
対応させて、夫々 "７"、"２"、"７"、"２" なるディザ係数を発生する。
４が発生するディザ係数の各画素位置に対する割り当て
を示すディザマトリクステーブルを示す図である。図１
６に示されるように、第１ディザマトリクス回路３５４
は、最初の第１フィールドにおいては、ＰＤＰ１０の第
(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)
列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素各々に
対応させて、夫々 "７"、"２"、"７"、"２" なるディザ係数を発生する。
【００３７】尚、上記Ｋは、１〜n/4までの自然数であ
り、上記Ｌは、１〜m/4までの自然数である。又、この
第１フィールドにおいて、第１ディザマトリクス回路３
５４は、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ
−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４
Ｌ列に属する画素各々に対応させて、夫々 "０"、"５"、"０"、"５" なるディザ係数を発生する。
り、上記Ｌは、１〜m/4までの自然数である。又、この
第１フィールドにおいて、第１ディザマトリクス回路３
５４は、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ
−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４
Ｌ列に属する画素各々に対応させて、夫々 "０"、"５"、"０"、"５" なるディザ係数を発生する。
【００３８】又、この第１フィールドにおいて、第１デ
ィザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−
１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "３"、"６"、"３"、"６" なるディザ係数を発生する。
ィザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−
１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "３"、"６"、"３"、"６" なるディザ係数を発生する。
【００３９】更に、この第１フィールドにおいて、第１
ディザマトリクス回路３５４は、ＰＤＰ１０の第４Ｋ行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "４"、"１"、"４"、"１" なるディザ係数を発生する。
ディザマトリクス回路３５４は、ＰＤＰ１０の第４Ｋ行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "４"、"１"、"４"、"１" なるディザ係数を発生する。
【００４０】次の第２フィールドでは、第１ディザマト
リクス回路３５４は、ＰＤＰ１０の第(４Ｋ−３)行にお
ける第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)
列、及び第４Ｌ列に属する画素の各々に対応させて、夫
々 "１"、"４"、"１"、"４" なるディザ係数を発生する。
リクス回路３５４は、ＰＤＰ１０の第(４Ｋ−３)行にお
ける第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)
列、及び第４Ｌ列に属する画素の各々に対応させて、夫
々 "１"、"４"、"１"、"４" なるディザ係数を発生する。
【００４１】又、この第２フィールドにおいて、第１デ
ィザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−
２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "６"、"３"、"６"、"３" なるディザ係数を発生する。
ィザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−
２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "６"、"３"、"６"、"３" なるディザ係数を発生する。
【００４２】又、この第２フィールドにおいて、第１デ
ィザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−
１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "５"、"０"、"５"、"０" なるディザ係数を発生する。
ィザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−
１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "５"、"０"、"５"、"０" なるディザ係数を発生する。
【００４３】更に、この第２フィールドにおいて、第１
ディザマトリクス回路３５４は、ＰＤＰ１０の第４Ｋ行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "２"、"７"、"２"、"７" なるディザ係数を発生する。
ディザマトリクス回路３５４は、ＰＤＰ１０の第４Ｋ行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "２"、"７"、"２"、"７" なるディザ係数を発生する。
【００４４】次の第３フィールドでは、第１ディザマト
リクス回路３５４は、上記第２フィールドで発生したデ
ィザ係数と同一のディザ係数を発生する。そして、第４
フィールドでは、第１ディザマトリクス回路３５４は、
上記第１フィールドで発生したディザ係数と同一のディ
ザ係数を発生する。第１ディザマトリクス回路３５４
は、上述した如き第１フィールド〜第４フィールドでの
一連のディザ係数発生動作を図１６に示されるように繰
り返し実行する。
リクス回路３５４は、上記第２フィールドで発生したデ
ィザ係数と同一のディザ係数を発生する。そして、第４
フィールドでは、第１ディザマトリクス回路３５４は、
上記第１フィールドで発生したディザ係数と同一のディ
ザ係数を発生する。第１ディザマトリクス回路３５４
は、上述した如き第１フィールド〜第４フィールドでの
一連のディザ係数発生動作を図１６に示されるように繰
り返し実行する。
【００４５】これに対し、第２ディザマトリクス回路３
５５は、図１７に示されるが如きディザマトリクステー
ブルに従って、４行×４列画素群内の各画素位置に対応
させたディザ係数を発生している。図１７に示されるよ
うに、第２ディザマトリクス回路３５５は、最初の第１
フィールドにおいては、ＰＤＰ１０の第(４Ｋ−３)行に
おける第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)
列、及び第４Ｌ列に属する画素各々に対応させて、夫々 "７"、"２"、"７"、"２" なるディザ係数を発生する。
５５は、図１７に示されるが如きディザマトリクステー
ブルに従って、４行×４列画素群内の各画素位置に対応
させたディザ係数を発生している。図１７に示されるよ
うに、第２ディザマトリクス回路３５５は、最初の第１
フィールドにおいては、ＰＤＰ１０の第(４Ｋ−３)行に
おける第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)
列、及び第４Ｌ列に属する画素各々に対応させて、夫々 "７"、"２"、"７"、"２" なるディザ係数を発生する。
【００４６】又、この第１フィールドにおいて、第２デ
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素各々に対応させ
て、夫々 "０"、"５"、"０"、"５" なるディザ係数を発生する。
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素各々に対応させ
て、夫々 "０"、"５"、"０"、"５" なるディザ係数を発生する。
【００４７】又、この第１フィールドにおいて、第２デ
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "３"、"６"、"３"、"６" なるディザ係数を発生する。
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "３"、"６"、"３"、"６" なるディザ係数を発生する。
【００４８】更に、この第１フィールドにおいて、第２
ディザマトリクス回路３５５は、ＰＤＰ１０の第４Ｋ行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "４"、"１"、"４"、"１" なるディザ係数を発生する。
ディザマトリクス回路３５５は、ＰＤＰ１０の第４Ｋ行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "４"、"１"、"４"、"１" なるディザ係数を発生する。
【００４９】次の第２フィールドにおいては、第２ディ
ザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−３)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "５"、"０"、"５"、"０" なるディザ係数を発生する。
ザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−３)
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "５"、"０"、"５"、"０" なるディザ係数を発生する。
【００５０】又、この第２フィールドにおいて、第２デ
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "２"、"７"、"２"、"７" なるディザ係数を発生する。
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "２"、"７"、"２"、"７" なるディザ係数を発生する。
【００５１】又、この第２フィールドにおいて、第２デ
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "１"、"４"、"１"、"４" なるディザ係数を発生する。
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "１"、"４"、"１"、"４" なるディザ係数を発生する。
【００５２】更に、この第２フィールドにおいて、第２
ディザマトリクス回路３５５は、ＰＤＰ１０の第４Ｋ行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "６"、"３"、"６"、"３" なるディザ係数を発生する。
ディザマトリクス回路３５５は、ＰＤＰ１０の第４Ｋ行
における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−
１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "６"、"３"、"６"、"３" なるディザ係数を発生する。
【００５３】次の第３フィールドでは、第２ディザマト
リクス回路３５５は、ＰＤＰ１０の第(４Ｋ−３)行にお
ける第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)
列、及び第４Ｌ列に属する画素の各々に対応させて、夫
々 "１"、"４"、"１"、"４" なるディザ係数を発生する。
リクス回路３５５は、ＰＤＰ１０の第(４Ｋ−３)行にお
ける第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)
列、及び第４Ｌ列に属する画素の各々に対応させて、夫
々 "１"、"４"、"１"、"４" なるディザ係数を発生する。
【００５４】又、この第３フィールドにおいて、第２デ
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "６"、"３"、"６"、"３" なるディザ係数を発生する。
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "６"、"３"、"６"、"３" なるディザ係数を発生する。
【００５５】又、この第３フィールドにおいて、第２デ
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "５"、"０"、"５"、"０" なるディザ係数を発生する。
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "５"、"０"、"５"、"０" なるディザ係数を発生する。
【００５６】更に、かかる第３フィールドにおいて、第
２ディザマトリクス回路３５５は、ＰＤＰ１０の第４Ｋ
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "２"、"７"、"２"、"７" なるディザ係数を発生する。
２ディザマトリクス回路３５５は、ＰＤＰ１０の第４Ｋ
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "２"、"７"、"２"、"７" なるディザ係数を発生する。
【００５７】次の第４フィールドでは、第２ディザマト
リクス回路３５５は、ＰＤＰ１０の第(４Ｋ−３)行にお
ける第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)
列、及び第４Ｌ列に属する画素の各々に対応させて、夫
々 "３"、"６"、"３"、"６" なるディザ係数を発生する。
リクス回路３５５は、ＰＤＰ１０の第(４Ｋ−３)行にお
ける第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)
列、及び第４Ｌ列に属する画素の各々に対応させて、夫
々 "３"、"６"、"３"、"６" なるディザ係数を発生する。
【００５８】又、この第４フィールドにおいて、第２デ
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "４"、"１"、"４"、"１" なるディザ係数を発生する。
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "４"、"１"、"４"、"１" なるディザ係数を発生する。
【００５９】又、この第４フィールドにおいて、第２デ
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "７"、"２"、"７"、"２" なるディザ係数を発生する。
ィザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−
１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４
Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応さ
せて、夫々 "７"、"２"、"７"、"２" なるディザ係数を発生する。
【００６０】更に、かかる第４フィールドにおいて、第
２ディザマトリクス回路３５５は、ＰＤＰ１０の第４Ｋ
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "０"、"５"、"０"、"５" なるディザ係数を発生する。
２ディザマトリクス回路３５５は、ＰＤＰ１０の第４Ｋ
行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ
−１)列、及び第４Ｌ列に属する画素の各々に対応させ
て、夫々 "０"、"５"、"０"、"５" なるディザ係数を発生する。
【００６１】第２ディザマトリクス回路３５５は、上述
した如き第１フィールド〜第４フィールドでの一連のデ
ィザ係数発生動作を図１７に示されるように繰り返し実
行する。セレクタ３５３は、輝度範囲判別回路３５１か
ら供給された輝度範囲判別信号ＢＬが論理レベル"１"で
ある場合には、第１ディザマトリクス回路３５４が発生
したディザ係数を加算器３５６に供給する。一方、上記
輝度範囲判別信号ＢＬが論理レベル"０"である場合に
は、セレクタ３５３は、第２ディザマトリクス回路３５
５が発生したディザ係数を加算器３５６に供給する。す
なわち、セレクタ３５３は、誤差拡散処理画素データＥ
Ｄによって表される輝度レベルが前述した如き中輝度範
囲内に含まれる場合には図１６、それ以外の場合には図
１７に示す如きディザ係数を加算器３５６に供給するの
である。
した如き第１フィールド〜第４フィールドでの一連のデ
ィザ係数発生動作を図１７に示されるように繰り返し実
行する。セレクタ３５３は、輝度範囲判別回路３５１か
ら供給された輝度範囲判別信号ＢＬが論理レベル"１"で
ある場合には、第１ディザマトリクス回路３５４が発生
したディザ係数を加算器３５６に供給する。一方、上記
輝度範囲判別信号ＢＬが論理レベル"０"である場合に
は、セレクタ３５３は、第２ディザマトリクス回路３５
５が発生したディザ係数を加算器３５６に供給する。す
なわち、セレクタ３５３は、誤差拡散処理画素データＥ
Ｄによって表される輝度レベルが前述した如き中輝度範
囲内に含まれる場合には図１６、それ以外の場合には図
１７に示す如きディザ係数を加算器３５６に供給するの
である。
【００６２】加算器３５６は、上記セレクタ３５３から
供給されてくるディザ係数を、上記誤差拡散処理画素デ
ータＥＤに加算する。加算器３５６は、この加算結果を
ディザ加算画素データとして上位ビット抽出回路３５７
に供給する。上位ビット抽出回路３５７は、かかるディ
ザ加算画素データ中から上位４ビット分を抽出し、これ
を多階調化画素データＰＤSとして出力する。
供給されてくるディザ係数を、上記誤差拡散処理画素デ
ータＥＤに加算する。加算器３５６は、この加算結果を
ディザ加算画素データとして上位ビット抽出回路３５７
に供給する。上位ビット抽出回路３５７は、かかるディ
ザ加算画素データ中から上位４ビット分を抽出し、これ
を多階調化画素データＰＤSとして出力する。
【００６３】以上の如く、ディザ処理回路３５０では、
ＰＤＰ１０における４行×４列画素群を１つの表示単位
として捉えてディザ処理を行うようにしている。つま
り、４行×４列画素群内の１６個の画素各々に対応した
誤差拡散処理画素データＥＤ各々の下位３ビットに、３
ビットで表される"０"〜"７"なるディザ係数を図１６又
は図１７に示されるように割り当てて加算するのであ
る。このように、１６個の画素各々に対応した誤差拡散
処理画素データＥＤ各々の下位３ビットに、３ビットで
表される"０"〜"７"なるディザ係数を加算すると、 １) ディザ係数"７"が加算された画素だけで桁上げが
生じる場合、 ２) ディザ係数"６"及び"７"が加算された画素で桁上
げが生じる場合 ３) ディザ係数"５"〜"７"が加算された画素で桁上げ
が生じる場合 ４) ディザ係数"４"〜"７"が加算された画素で桁上げ
が生じる場合 ５) ディザ係数"３"〜"７"が加算された画素で桁上げ
が生じる場合 ６) ディザ係数"２"〜"７"が加算された画素で桁上げ
が生じる場合 ７) ディザ係数"１"〜"７"が加算された画素で桁上げ
が生じる場合 ８) 全ての画素で桁上げが生じない場合 なる８つの桁上げ状態のいずれかが起こる。
ＰＤＰ１０における４行×４列画素群を１つの表示単位
として捉えてディザ処理を行うようにしている。つま
り、４行×４列画素群内の１６個の画素各々に対応した
誤差拡散処理画素データＥＤ各々の下位３ビットに、３
ビットで表される"０"〜"７"なるディザ係数を図１６又
は図１７に示されるように割り当てて加算するのであ
る。このように、１６個の画素各々に対応した誤差拡散
処理画素データＥＤ各々の下位３ビットに、３ビットで
表される"０"〜"７"なるディザ係数を加算すると、 １) ディザ係数"７"が加算された画素だけで桁上げが
生じる場合、 ２) ディザ係数"６"及び"７"が加算された画素で桁上
げが生じる場合 ３) ディザ係数"５"〜"７"が加算された画素で桁上げ
が生じる場合 ４) ディザ係数"４"〜"７"が加算された画素で桁上げ
が生じる場合 ５) ディザ係数"３"〜"７"が加算された画素で桁上げ
が生じる場合 ６) ディザ係数"２"〜"７"が加算された画素で桁上げ
が生じる場合 ７) ディザ係数"１"〜"７"が加算された画素で桁上げ
が生じる場合 ８) 全ての画素で桁上げが生じない場合 なる８つの桁上げ状態のいずれかが起こる。
【００６４】そして、かかる桁上げの影響が、加算器３
５６から出力されたディザ加算画素データ中の上位４ビ
ットに反映されることになる。従って、４行×４列画素
群を１つの表示単位として眺めた場合、上記ディザ加算
画素データ中の上位４ビットによって表される輝度とし
て、８種類の組み合わせが発生することになる。すなわ
ち、上位ビット抽出回路３５７によって得られた多階調
化画素データＰＤSのビット数が例え４ビットであって
も、表現出来る輝度階調数は８倍、すなわち、７ビット
相当の中間調表示が可能となるのである。
５６から出力されたディザ加算画素データ中の上位４ビ
ットに反映されることになる。従って、４行×４列画素
群を１つの表示単位として眺めた場合、上記ディザ加算
画素データ中の上位４ビットによって表される輝度とし
て、８種類の組み合わせが発生することになる。すなわ
ち、上位ビット抽出回路３５７によって得られた多階調
化画素データＰＤSのビット数が例え４ビットであって
も、表現出来る輝度階調数は８倍、すなわち、７ビット
相当の中間調表示が可能となるのである。
【００６５】ここで、前述したように、本発明では、図
９(ａ)に示す第１発光駆動フォーマットに基づく駆動
と、図９(ｂ)に示す第２発光駆動フォーマットに基づく
駆動とを、１フィールド毎に交互に切り換えて実施する
ことにより、視覚上における階調表現力を向上させてい
る。更に、多階調化処理による輝度飽和及び階調歪みの
発生を抑制すべく、図２に示す第１データ変換回路３２
によって１０ビットの輝度調整画素データＰＤBLを９ビ
ットの輝度変換画素データＰＤHに変換している。この
際、第１データ変換回路３２は、上記第１発光駆動フォ
ーマットに基づく駆動を実施している間は図６、一方、
第２発光駆動フォーマットに基づく駆動を実施している
間は図７に示す如き変換特性にてデータ変換を行う。よ
って、例え長期間に亘って輝度変化の無い画像を担う映
像信号が入力された場合においても、ディザ処理回路３
５０に入力される誤差拡散処理画素データＥＤの値は、
１フィールド毎に変化することになる。例えば"６３３"
を表す輝度調整画素データＰＤBLが供給された場合、第
１データ変換回路３２は、これを、奇数フィールド時に
は図６に示す如き変換特性に基づいて"２４８"なる輝度
変換画素データＰＤHに変換する。つまり、２値で表す
と"０１１１１１０００"なる９ビットの輝度変換画素デ
ータＰＤHに変換されるのである。この際、かかる輝度
変換画素データＰＤHに誤差拡散処理を施すと、"０１１
１１１０００"の上位７ビットで表される"０１１１１１
０"なる７ビットの誤差拡散処理画素データＥＤが得ら
れる。これは１０進数で表すと"６２"である。又、第１
データ変換回路３２は、偶数フィールド時には上記"６
３３"なる輝度調整画素データＰＤBLを、図７に示す如
き変換特性に基づいて"２６５"なる輝度変換画素データ
ＰＤHに変換する。つまり、２値で表すと"１００００１
００１"なる９ビットの輝度変換画素データＰＤHに変換
されるのである。この際、かかる輝度変換画素データＰ
ＤHに誤差拡散処理を施すと、"１００００１００１"の
上位７ビットで表される"１００００１０"なる７ビット
の誤差拡散処理画素データＥＤが得られる。これは１０
進数で表すと"６６"である。従って、図１８に示す如
く、第１及び第３フィールド時には４行×４列画素群の
各画素に対応して"６２"に対応した誤差拡散処理画素デ
ータＥＤ、一方、第２及び第４フィールド時には"６６"
に対応した誤差拡散処理画素データＥＤがディザ処理回
路３５０に入力される。この際、第１及び第３フィール
ド時の誤差拡散処理画素データＥＤと、第２及び第４フ
ィールド時の誤差拡散処理画素データＥＤとの間には"
４"なるオフセットが生じる。よって、第１〜第４フィ
ールドの全てにおいて、４行×４列画素群の各画素に対
応したディザ係数の組み合わせが同一となるディザパタ
ーンを用いてディザ加算を実施すると、ディザノイズ発
生の恐れがでてくる。そこで、上記オフセット量"４"を
考慮して、図１６に示す如く、２フィールド毎に４行×
４列画素群の各画素に対応したディザ係数の値が切り替
わるディザパターンを用いてディザ加算を実施するよう
にしたのである。この際、第１及び第３フィールド時に
は"６２"、第２及び第４フィールド時には"６６"となる
４行×４列分の誤差拡散処理画素データＥＤに、図１６
に示す如きディザ係数を加算すると、図１８に示す如き
ディザ加算画素データ(下位３ビットで表される値は切
り捨て)が得られる。すると、第１〜第４フィールド間
での時間方向の積分効果により、４行×４列画素群の１
６個の画素全てにおいて"６２"に対応した輝度が視覚さ
れ、いわゆるディザノイズの無い画像表示が為される。
９(ａ)に示す第１発光駆動フォーマットに基づく駆動
と、図９(ｂ)に示す第２発光駆動フォーマットに基づく
駆動とを、１フィールド毎に交互に切り換えて実施する
ことにより、視覚上における階調表現力を向上させてい
る。更に、多階調化処理による輝度飽和及び階調歪みの
発生を抑制すべく、図２に示す第１データ変換回路３２
によって１０ビットの輝度調整画素データＰＤBLを９ビ
ットの輝度変換画素データＰＤHに変換している。この
際、第１データ変換回路３２は、上記第１発光駆動フォ
ーマットに基づく駆動を実施している間は図６、一方、
第２発光駆動フォーマットに基づく駆動を実施している
間は図７に示す如き変換特性にてデータ変換を行う。よ
って、例え長期間に亘って輝度変化の無い画像を担う映
像信号が入力された場合においても、ディザ処理回路３
５０に入力される誤差拡散処理画素データＥＤの値は、
１フィールド毎に変化することになる。例えば"６３３"
を表す輝度調整画素データＰＤBLが供給された場合、第
１データ変換回路３２は、これを、奇数フィールド時に
は図６に示す如き変換特性に基づいて"２４８"なる輝度
変換画素データＰＤHに変換する。つまり、２値で表す
と"０１１１１１０００"なる９ビットの輝度変換画素デ
ータＰＤHに変換されるのである。この際、かかる輝度
変換画素データＰＤHに誤差拡散処理を施すと、"０１１
１１１０００"の上位７ビットで表される"０１１１１１
０"なる７ビットの誤差拡散処理画素データＥＤが得ら
れる。これは１０進数で表すと"６２"である。又、第１
データ変換回路３２は、偶数フィールド時には上記"６
３３"なる輝度調整画素データＰＤBLを、図７に示す如
き変換特性に基づいて"２６５"なる輝度変換画素データ
ＰＤHに変換する。つまり、２値で表すと"１００００１
００１"なる９ビットの輝度変換画素データＰＤHに変換
されるのである。この際、かかる輝度変換画素データＰ
ＤHに誤差拡散処理を施すと、"１００００１００１"の
上位７ビットで表される"１００００１０"なる７ビット
の誤差拡散処理画素データＥＤが得られる。これは１０
進数で表すと"６６"である。従って、図１８に示す如
く、第１及び第３フィールド時には４行×４列画素群の
各画素に対応して"６２"に対応した誤差拡散処理画素デ
ータＥＤ、一方、第２及び第４フィールド時には"６６"
に対応した誤差拡散処理画素データＥＤがディザ処理回
路３５０に入力される。この際、第１及び第３フィール
ド時の誤差拡散処理画素データＥＤと、第２及び第４フ
ィールド時の誤差拡散処理画素データＥＤとの間には"
４"なるオフセットが生じる。よって、第１〜第４フィ
ールドの全てにおいて、４行×４列画素群の各画素に対
応したディザ係数の組み合わせが同一となるディザパタ
ーンを用いてディザ加算を実施すると、ディザノイズ発
生の恐れがでてくる。そこで、上記オフセット量"４"を
考慮して、図１６に示す如く、２フィールド毎に４行×
４列画素群の各画素に対応したディザ係数の値が切り替
わるディザパターンを用いてディザ加算を実施するよう
にしたのである。この際、第１及び第３フィールド時に
は"６２"、第２及び第４フィールド時には"６６"となる
４行×４列分の誤差拡散処理画素データＥＤに、図１６
に示す如きディザ係数を加算すると、図１８に示す如き
ディザ加算画素データ(下位３ビットで表される値は切
り捨て)が得られる。すると、第１〜第４フィールド間
での時間方向の積分効果により、４行×４列画素群の１
６個の画素全てにおいて"６２"に対応した輝度が視覚さ
れ、いわゆるディザノイズの無い画像表示が為される。
【００６６】ところが、極めて高輝度、あるいは極めて
低輝度の画像を表す映像信号が入力された場合には、図
６に示す変換特性によって変換して得られた輝度変換画
素データＰＤHと、図７に示す如き変換特性によって変
換して得られた輝度変換画素データＰＤHとのオフセッ
ト量は０になる。従って、４行×４列分の誤差拡散処理
画素データＥＤの値は全ての期間に亘って同一となる。
よって、上述した如きオフセット量"４"を考慮して生成
された図１６に示す如きディザ係数を加算すると、ディ
ザノイズが発生する場合が生じる。
低輝度の画像を表す映像信号が入力された場合には、図
６に示す変換特性によって変換して得られた輝度変換画
素データＰＤHと、図７に示す如き変換特性によって変
換して得られた輝度変換画素データＰＤHとのオフセッ
ト量は０になる。従って、４行×４列分の誤差拡散処理
画素データＥＤの値は全ての期間に亘って同一となる。
よって、上述した如きオフセット量"４"を考慮して生成
された図１６に示す如きディザ係数を加算すると、ディ
ザノイズが発生する場合が生じる。
【００６７】例えば、極めて低輝度を表す"１５"なる輝
度調整画素データＰＤBLが供給された場合、第１データ
変換回路３２は、これを、奇数フィールド時には図６に
示す如き変換特性に基づいて"４"なる輝度変換画素デー
タＰＤHに変換する。つまり、２値で表すと"０００００
０１００"なる９ビットの輝度変換画素データＰＤHに変
換されるのである。この際、かかる輝度変換画素データ
ＰＤHに誤差拡散処理を施すと、"００００００１００"
の上位７ビットで表される"００００００１"なる７ビッ
トの誤差拡散処理画素データＥＤが得られる。これは１
０進数で表すと"１"である。又、第１データ変換回路３
２は、"１５"なる輝度調整画素データＰＤBLを、偶数フ
ィールド時には図７に示す如き変換特性に基づいて"６"
なる輝度変換画素データＰＤHに変換する。つまり、２
値で表すと"００００００１１０"なる９ビットの輝度変
換画素データＰＤHに変換されるのである。この際、か
かる輝度変換画素データＰＤHに誤差拡散処理を施す
と、"００００００１１０"の上位７ビットで表される"
００００００１"なる７ビットの誤差拡散処理画素デー
タＥＤが得られる。これは１０進数で表すと"１"であ
る。従って、図１８に示す如く、第１〜第４フィールド
に亘り、４行×４列画素群の各画素に対応した誤差拡散
処理画素データＥＤとして"１"がディザ処理回路３５０
に入力されるのである。この際、かかる誤差拡散処理画
素データＥＤに図１６に示す如きディザ係数を加算する
と、図１８に示す如きディザ加算画素データ(下位３ビ
ットで表される値は切り捨て)が得られる。すると、第
１〜第４フィールド間での時間方向の積分効果により、
４行×４列画素群中には図１８に示す如く、"０"に対応
した輝度(つまり消灯状態)の画素に混じって"４"に対応
した輝度で視覚される画素が点在して表れ、ディザノイ
ズが発生する。
度調整画素データＰＤBLが供給された場合、第１データ
変換回路３２は、これを、奇数フィールド時には図６に
示す如き変換特性に基づいて"４"なる輝度変換画素デー
タＰＤHに変換する。つまり、２値で表すと"０００００
０１００"なる９ビットの輝度変換画素データＰＤHに変
換されるのである。この際、かかる輝度変換画素データ
ＰＤHに誤差拡散処理を施すと、"００００００１００"
の上位７ビットで表される"００００００１"なる７ビッ
トの誤差拡散処理画素データＥＤが得られる。これは１
０進数で表すと"１"である。又、第１データ変換回路３
２は、"１５"なる輝度調整画素データＰＤBLを、偶数フ
ィールド時には図７に示す如き変換特性に基づいて"６"
なる輝度変換画素データＰＤHに変換する。つまり、２
値で表すと"００００００１１０"なる９ビットの輝度変
換画素データＰＤHに変換されるのである。この際、か
かる輝度変換画素データＰＤHに誤差拡散処理を施す
と、"００００００１１０"の上位７ビットで表される"
００００００１"なる７ビットの誤差拡散処理画素デー
タＥＤが得られる。これは１０進数で表すと"１"であ
る。従って、図１８に示す如く、第１〜第４フィールド
に亘り、４行×４列画素群の各画素に対応した誤差拡散
処理画素データＥＤとして"１"がディザ処理回路３５０
に入力されるのである。この際、かかる誤差拡散処理画
素データＥＤに図１６に示す如きディザ係数を加算する
と、図１８に示す如きディザ加算画素データ(下位３ビ
ットで表される値は切り捨て)が得られる。すると、第
１〜第４フィールド間での時間方向の積分効果により、
４行×４列画素群中には図１８に示す如く、"０"に対応
した輝度(つまり消灯状態)の画素に混じって"４"に対応
した輝度で視覚される画素が点在して表れ、ディザノイ
ズが発生する。
【００６８】そこで、本発明においては、上記誤差拡散
処理画素データＥＤによって表される輝度レベルが極め
て低輝度又は高輝度である場合には、図１６に代わり図
１７に示す如きディザ係数を用いてディザ加算を実施す
るようにしたのである。従って、前述した如き第１〜第
４フィールドに亘り"１"となる誤差拡散処理画素データ
ＥＤに、図１７に示すディザ係数を加算すると、図１９
に示す如きディザ加算画素データ(下位３ビットで表さ
れる値は切り捨て)が得られる。この際、第１〜第４フ
ィールド間での時間方向の積分効果により、４行×４列
画素群内において、図１９に示す如く"４"に対応した輝
度で視覚される画素と、"２"に対応した輝度で視覚され
る画素が交互に表れる、いわゆる市松模様状のディザパ
ターンが発生する。尚、市松模様状のディザパターンは
視覚的には目立ちにくいので、結果として、ディザノイ
ズが抑制されることになる。
処理画素データＥＤによって表される輝度レベルが極め
て低輝度又は高輝度である場合には、図１６に代わり図
１７に示す如きディザ係数を用いてディザ加算を実施す
るようにしたのである。従って、前述した如き第１〜第
４フィールドに亘り"１"となる誤差拡散処理画素データ
ＥＤに、図１７に示すディザ係数を加算すると、図１９
に示す如きディザ加算画素データ(下位３ビットで表さ
れる値は切り捨て)が得られる。この際、第１〜第４フ
ィールド間での時間方向の積分効果により、４行×４列
画素群内において、図１９に示す如く"４"に対応した輝
度で視覚される画素と、"２"に対応した輝度で視覚され
る画素が交互に表れる、いわゆる市松模様状のディザパ
ターンが発生する。尚、市松模様状のディザパターンは
視覚的には目立ちにくいので、結果として、ディザノイ
ズが抑制されることになる。
【００６９】以上の如く、本発明においては、入力映像
信号(誤差拡散処理画素データＥＤ)で表される画像の輝
度が所定の中輝度範囲内に含まれる場合には図１６、極
めて低輝度又は高輝度である場合には図１７のディザマ
トリクスにて示されるディザ係数を用いてディザ処理を
実施する。これにより、ディザノイズを低減させた良好
な画像表示を実現するのである。
信号(誤差拡散処理画素データＥＤ)で表される画像の輝
度が所定の中輝度範囲内に含まれる場合には図１６、極
めて低輝度又は高輝度である場合には図１７のディザマ
トリクスにて示されるディザ係数を用いてディザ処理を
実施する。これにより、ディザノイズを低減させた良好
な画像表示を実現するのである。
【００７０】尚、上記実施例においては、ディザ係数の
値が０〜７までの８値であるが、これに限定されるもの
ではない。更に、上記実施例においては、入力映像信号
で表される画像の輝度が低輝度、又は高輝度である場合
には、共に図１７のディザマトリクスによって示される
ディザ係数を用いているが、低輝度である場合と、高輝
度である場合とで用いるディザマトリクスを異ならせて
も良い。
値が０〜７までの８値であるが、これに限定されるもの
ではない。更に、上記実施例においては、入力映像信号
で表される画像の輝度が低輝度、又は高輝度である場合
には、共に図１７のディザマトリクスによって示される
ディザ係数を用いているが、低輝度である場合と、高輝
度である場合とで用いるディザマトリクスを異ならせて
も良い。
【００７１】図２０は、かかる点に鑑みて為されたディ
ザマトリクスの他の一例を示す図である。尚、図２０
(ａ)は、誤差拡散処理画素データＥＤによって表される
輝度が低輝度である場合に第２ディザマトリクス回路３
５５が発生するディザ係数のマトリクスを示す図であ
る。又、図２０(ｂ)は、誤差拡散処理画素データＥＤに
よって表される輝度が高輝度である場合に第２ディザマ
トリクス回路３５５が発生するディザ係数のマトリクス
を示す図である。
ザマトリクスの他の一例を示す図である。尚、図２０
(ａ)は、誤差拡散処理画素データＥＤによって表される
輝度が低輝度である場合に第２ディザマトリクス回路３
５５が発生するディザ係数のマトリクスを示す図であ
る。又、図２０(ｂ)は、誤差拡散処理画素データＥＤに
よって表される輝度が高輝度である場合に第２ディザマ
トリクス回路３５５が発生するディザ係数のマトリクス
を示す図である。
【００７２】すなわち、低輝度画像表示時には、第２デ
ィザマトリクス回路３５５は、ＰＤＰ１０の４行×４列
の各画素に対応した１６個のディザ係数(０〜１５)から
なる図２０(ａ)に示す如き４種類のディザマトリクスＤ
ＭＸ１〜ＤＭＸ４を、夫々１フィールド毎に発生する。
この際、第２ディザマトリクス回路３５５は、これら４
つのディザマトリクスＤＭＸ１〜ＤＭＸ４を４フィール
ド周期で繰り返し発生する。一方、高輝度画像表示時に
は、図２０(ｂ)に示す如き２種類のディザマトリクスＤ
ＭＸ５及びＤＭＸ６を夫々１フィールド毎に交互に発生
する。この際、第２ディザマトリクス回路３５５は、こ
れら２つのディザマトリクスＤＭＸ５及びＤＭＸ６を２
フィールド周期で繰り返し発生する。
ィザマトリクス回路３５５は、ＰＤＰ１０の４行×４列
の各画素に対応した１６個のディザ係数(０〜１５)から
なる図２０(ａ)に示す如き４種類のディザマトリクスＤ
ＭＸ１〜ＤＭＸ４を、夫々１フィールド毎に発生する。
この際、第２ディザマトリクス回路３５５は、これら４
つのディザマトリクスＤＭＸ１〜ＤＭＸ４を４フィール
ド周期で繰り返し発生する。一方、高輝度画像表示時に
は、図２０(ｂ)に示す如き２種類のディザマトリクスＤ
ＭＸ５及びＤＭＸ６を夫々１フィールド毎に交互に発生
する。この際、第２ディザマトリクス回路３５５は、こ
れら２つのディザマトリクスＤＭＸ５及びＤＭＸ６を２
フィールド周期で繰り返し発生する。
【００７３】よって、図２０に示す如きディザマトリク
スによれば、高輝度画像表示の際には低輝度画像表示時
に比してディザパターンの変化周期が短くなるので、こ
の高輝度画像表示時において目立つと言われるフリッカ
が低減される。
スによれば、高輝度画像表示の際には低輝度画像表示時
に比してディザパターンの変化周期が短くなるので、こ
の高輝度画像表示時において目立つと言われるフリッカ
が低減される。
【００７４】
【発明の効果】以上詳述した如く、本発明においては、
表示すべき画像の輝度が低輝度である場合と、中輝度で
ある場合とでディザ処理時に用いるディザ係数の値を変
更することにより、ディザノイズを低減させた高品質な
画像表示を実現している。
表示すべき画像の輝度が低輝度である場合と、中輝度で
ある場合とでディザ処理時に用いるディザ係数の値を変
更することにより、ディザノイズを低減させた高品質な
画像表示を実現している。
【図１】本発明によるディスプレイ装置としてのプラズ
マディスプレイ装置の概略構成を示す図である。
マディスプレイ装置の概略構成を示す図である。
【図２】図１に示されるプラズマディスプレイ装置にお
けるデータ変換回路３０の内部構成を示す図である。
けるデータ変換回路３０の内部構成を示す図である。
【図３】図２に示されるＡＢＬ回路３１の内部構成を示
す図である。
す図である。
【図４】図３に示されるデータ変換回路３１２における
変換特性を示す図である。
変換特性を示す図である。
【図５】図２に示される第１データ変換回路３２の内部
構成を示す図である。
構成を示す図である。
【図６】図５に示されるデータ変換回路３２１における
データ変換特性を示す図である。
データ変換特性を示す図である。
【図７】図５に示されるデータ変換回路３２３における
データ変換特性を示す図である。
データ変換特性を示す図である。
【図８】図２に示される第２データ変換回路３４の変換
テーブル、及び発光駆動パターンを示す図である。
テーブル、及び発光駆動パターンを示す図である。
【図９】図１に示されるプラズマディスプレイ装置の発
光駆動フォーマットを示す図である。
光駆動フォーマットを示す図である。
【図１０】１フィールド内においてＰＤＰ１０に印加さ
れる各種駆動パルスと、その印加タイミングを示す図で
ある。
れる各種駆動パルスと、その印加タイミングを示す図で
ある。
【図１１】第１発光駆動フォーマットに基づく駆動を実
施した際における１３階調各々での発光輝度と、第２発
光駆動フォーマットに基づく駆動を実施した際における
１３階調各々での発光輝度とを表す図である。
施した際における１３階調各々での発光輝度と、第２発
光駆動フォーマットに基づく駆動を実施した際における
１３階調各々での発光輝度とを表す図である。
【図１２】多階調化処理回路３３の内部構成を示す図で
ある。
ある。
【図１３】誤差拡散処理回路３３０の動作を説明する為
の図である。
の図である。
【図１４】ディザ処理回路３５０の内部構成の一例を示
す図である。
す図である。
【図１５】ＰＤＰ１０における画素配列を示す図であ
る。
る。
【図１６】図１４に示す第１ディザマトリクス回路３５
４が発生するディザ係数による４行×４列画素群毎のマ
トリクスを示す図である。
４が発生するディザ係数による４行×４列画素群毎のマ
トリクスを示す図である。
【図１７】図１４に示す第２ディザマトリクス回路３５
５が発生するディザ係数による４行×４列画素群毎のマ
トリクスを示す図である。
５が発生するディザ係数による４行×４列画素群毎のマ
トリクスを示す図である。
【図１８】中輝度画像("６３３")及び低輝度画像("１
５")を夫々表す誤差拡散処理画素データＥＤ各々の第１
〜第４フィールドでの推移と、図１６に示すディザ係数
加算後のディザ加算画素データの推移を示す図である。
５")を夫々表す誤差拡散処理画素データＥＤ各々の第１
〜第４フィールドでの推移と、図１６に示すディザ係数
加算後のディザ加算画素データの推移を示す図である。
【図１９】低輝度画像("１５")を夫々表す誤差拡散処理
画素データＥＤ各々の第１〜第４フィールドでの推移
と、図１７に示すディザ係数加算後のディザ加算画素デ
ータの推移を示す図である。
画素データＥＤ各々の第１〜第４フィールドでの推移
と、図１７に示すディザ係数加算後のディザ加算画素デ
ータの推移を示す図である。
【図２０】第２ディザマトリクス回路３５５が発生する
ディザ係数による４行×４列画素群毎のマトリクスの他
の例を示す図である。
ディザ係数による４行×４列画素群毎のマトリクスの他
の例を示す図である。
３２ 第１データ変換回路
３５０ ディザ処理回路
３５１ 輝度範囲判別回路
３５４ 第１ディザマトリクス回路
３５５ 第２ディザマトリクス回路
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5C058 AA11 BA01 BA07 BA33 BA35
BB04 BB11 BB25
5C080 AA05 BB05 DD01 EE28 FF12
JJ02 JJ04 JJ05
Claims (9)
- 【請求項１】 画素を担う複数の表示セルを備えたディ
スプレイの画面上に映像信号に応じた画像を表示するデ
ィスプレイ装置であって、 複数の前記画素からなる画素群毎に前記画素群内の各画
素位置に対応させてディザ係数を発生するディザ係数発
生手段と、 前記画素各々に対応した前記映像信号に基づく画素デー
タの各々に前記ディザ係数を加算してディザ加算画素デ
ータを得るディザ加算手段と、 前記ディザ加算画素データに応じた輝度で前記表示セル
を発光せしめる表示駆動手段と、を有し、 前記ディザ係数発生手段は、前記画素データによって表
される画像の輝度レベルが所定輝度よりも低輝度である
場合と、所定の中輝度範囲内に含まれる場合とで前記画
素群内の各画素位置に対応させて発生すべき前記ディザ
係数の値を変更することを特徴とするディスプレイ装
置。 - 【請求項２】 前記ディザ係数発生手段は、前記画素群
内の各画素位置に対応させて発生すべき前記ディザ係数
の値を、更に前記映像信号における１フィールド表示期
間毎に変更することを特徴とする請求項１記載のディス
プレイ装置。 - 【請求項３】 前記画素群の各々は、前記画面上におい
て互いに隣接するＮ行Ｍ列分の前記画素の集合であるこ
とを特徴とする請求項１記載のディスプレイ装置。 - 【請求項４】 前記表示駆動手段は、前記１フィールド
表示期間を構成する複数のサブフィールド各々において
前記ディザ加算画素データに応じて前記表示セルの各々
を選択的に点灯セル状態又は消灯セル状態のいずれか一
方に設定するアドレス手段と、前記サブフィールド各々
において前記点灯セル状態にある前記表示セルのみを前
記サブフィールドの重み付けに対応した発光期間だけ発
光せしめる発光維持手段とを有し、 前記発光維持手段は、前記サブフィールド各々での前記
発光期間を前記１フィールド表示期間毎に変更すること
を特徴とする請求項１記載のディスプレイ装置。 - 【請求項５】 画素を担う複数の表示セルを備えたディ
スプレイの画面上に映像信号に応じた画像を表示するデ
ィスプレイ装置であって、 前記画素各々に対応した前記映像信号に基づく画素デー
タを生成する画素データ生成手段と、 第１変換特性と前記第１変換特性とは異なる変換特性を
有する第２変換特性とを前記映像信号の１フィールドの
表示期間毎に交互に用いて前記画素データによって表さ
れる画像の輝度レベルを変換して輝度変換画素データを
得るデータ変換手段と、 複数の前記画素からなる画素群毎に前記画素群内の各画
素位置に対応させてディザ係数を発生するディザ係数発
生手段と、 前記輝度変換画素データの各々に前記ディザ係数を加算
してディザ加算画素データを得るディザ加算手段と、 前記ディザ加算画素データに応じた輝度で前記表示セル
を発光せしめる表示駆動手段と、を有し、 前記ディザ係数発生手段は、前記画素データによって表
される画像の輝度レベルが所定輝度よりも低輝度である
場合と、前記所定輝度よりも高い所定の中輝度範囲内に
含まれる場合とで前記画素群内の各画素位置に対応させ
て発生すべき前記ディザ係数の値を変更することを特徴
とするディスプレイ装置。 - 【請求項６】 前記第１変換特性及び前記第２変換特性
は、互いに前記所定輝度よりも低輝度な低輝度領域での
変換特性が異なり、更に前記中輝度範囲に含まれる領域
での変換特性が異なることを特徴とする請求項５記載の
ディスプレイ装置。 - 【請求項７】 前記ディザ係数発生手段は、前記画素群
内の各画素位置に対応させて発生すべき前記ディザ係数
の値を、更に前記映像信号における１フィールド表示期
間毎に変更することを特徴とする請求項５記載のディス
プレイ装置。 - 【請求項８】 前記画素群の各々は、前記画面上におい
て互いに隣接するＮ行Ｍ列分の前記画素の集合であるこ
とを特徴とする請求項５記載のディスプレイ装置。 - 【請求項９】 前記表示駆動手段は、前記１フィールド
表示期間を構成する複数のサブフィールド各々において
前記ディザ加算画素データに応じて前記表示セルの各々
を選択的に点灯セル状態又は消灯セル状態のいずれか一
方に設定するアドレス手段と、前記サブフィールド各々
において前記点灯セル状態にある前記表示セルのみを前
記サブフィールドの重み付けに対応した発光期間だけ発
光せしめる発光維持手段とを有し、 前記発光維持手段は、前記サブフィールド各々での前記
発光期間を前記１フィールド表示期間毎に変更すること
を特徴とする請求項５記載のディスプレイ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001196253A JP2003015588A (ja) | 2001-06-28 | 2001-06-28 | ディスプレイ装置 |
| US10/171,966 US6906726B2 (en) | 2001-06-28 | 2002-06-17 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001196253A JP2003015588A (ja) | 2001-06-28 | 2001-06-28 | ディスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003015588A true JP2003015588A (ja) | 2003-01-17 |
Family
ID=19034093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001196253A Pending JP2003015588A (ja) | 2001-06-28 | 2001-06-28 | ディスプレイ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6906726B2 (ja) |
| JP (1) | JP2003015588A (ja) |
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- 2002-06-17 US US10/171,966 patent/US6906726B2/en not_active Expired - Fee Related
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|---|---|
| US6906726B2 (en) | 2005-06-14 |
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