JP2000276433A - データ転送装置 - Google Patents

データ転送装置

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JP2000276433A
JP2000276433A JP11083257A JP8325799A JP2000276433A JP 2000276433 A JP2000276433 A JP 2000276433A JP 11083257 A JP11083257 A JP 11083257A JP 8325799 A JP8325799 A JP 8325799A JP 2000276433 A JP2000276433 A JP 2000276433A
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Abstract

(57)【要約】 【課題】 転送元アドレスの不連続性を許容するＤＭＡ
転送装置を提供する。 【解決手段】 論理アドレス制御回路３３０は、入出力
バス７００側から転送されるデータについての論理アド
レスが連続しているか否かを監視し、不連続を検出する
と、アドレス不連続割込みを入出力制御回路３２０に通
知する。入出力制御回路３２０は、入出力バス７００側
からの論理アドレスに対応する物理アドレスを物理アド
レス制御回路３１０内に設定する。物理アドレス制御回
路３１０は、物理アドレスにおいてページ越えが発生し
たか否かを監視し、ページ越えを検出するとページ越え
割込みを入出力制御回路３２０に通知する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、周辺装置と主記憶
装置と間のデータ転送装置に関し、特にダイレクトメモ
リアクセス転送を行うデータ転送装置に関する。
【０００２】
【従来の技術】従来、周辺装置から主記憶装置へ処理装
置（プロセッサ）を介さずにデータの転送を行うダイレ
クトメモリアクセス（以下、ＤＭＡという。）転送にお
いては、アドレスの連続する周辺装置上のアドレス空間
から、同じくアドレスの連続する主記憶装置上のアドレ
ス空間へデータを転送する。このＤＭＡ転送において
は、周辺装置上のアドレス空間において先頭アドレスか
ら順に読出しが行われ、主記憶装置上のアドレス空間に
先頭アドレスから順に書込みが行われる。
【０００３】これに対し、周辺装置上の連続アドレス空
間から主記憶装置上の不連続なアドレスに転送を行う場
合がある。例えば、特開平１０−１１３８８号公報に
は、キャラクタジェネレータにおける連続アドレスのイ
メージデータを断続アドレスへＤＭＡ転送するＤＭＡ制
御装置が記載されている。この公報記載の技術では、転
送先が断続アドレスである場合、予め断続アドレスの不
連続部分のアドレス差を転送先加算データとして転送先
レジスタに設定しておくことにより、不連続部分におい
ても自動的に転送先のアドレスの値を更新されるように
制御している。
【０００４】
【発明が解決しようとする課題】上述の従来技術では、
転送先が不連続であることを許容しているが、転送元の
データは連続するアドレスであり、その条件範囲内でＤ
ＭＡ転送を行っている。しかしながら、周辺装置を転送
元とした場合、周辺装置におけるシーク待ち等の要因に
より、必ずしも先頭アドレスから順に読み出すのが最高
速とは限らない。むしろ、多少の順番のずれを許容した
方が全体的に高速にデータの転送を行うことができる場
合も多い。
【０００５】一方、ＤＭＡ転送においては、転送アドレ
スが連続していることを前提に動作しており、データが
転送される度に処理装置（プロセッサ）を介していては
システム全体として高速な処理を実現できない。
【０００６】本発明の目的は、ＤＭＡ転送の枠組みを維
持しながら、転送元データの不連続性を許容することに
より、高速なデータ転送を実現することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明のデータ転送装置は、転送対象データの論理ア
ドレスに対応する物理アドレスを計数することによりデ
ータを転送するダイレクトメモリアクセス転送におい
て、前記論理アドレスが連続しないことを検出すると前
記物理アドレスを再設定する。
【０００８】本発明の他のデータ転送装置は、ダイレク
トメモリアクセス転送における転送対象データの論理ア
ドレスが連続するか否かを監視する論理アドレス制御回
路と、前記論理アドレスの更新に対応して物理アドレス
を計数する物理アドレス制御回路と、前記論理アドレス
制御回路において前記論理アドレスが連続しないことが
検出されると前記物理アドレス制御回路における前記物
理アドレスを再設定する入出力制御回路とを含む。
【０００９】本発明の他のデータ転送装置において、前
記論理アドレス制御回路は、前記転送対象データの論理
アドレスが連続すると仮定した場合の次の論理アドレス
を保持する期待値レジスタと、前記転送対象データの転
送量に応じて前記期待値レジスタを更新する論理アドレ
スカウンタと、前記転送対象データの論理アドレスと前
記期待値レジスタに保持された論理アドレスとを比較し
て不一致の場合には論理アドレスが不連続である旨を出
力する比較器とを含む。
【００１０】本発明の他のデータ転送装置において、前
記比較器は、前記転送対象データの論理アドレスと前記
期待値レジスタに保持された論理アドレスとが不一致の
場合にはアドレス不連続割込みを発生する。
【００１１】本発明の他のデータ転送装置において、前
記物理アドレス制御回路は、前記物理アドレスにおいて
ページ越えの発生を監視し、前記入出力制御回路は、前
記物理アドレス制御回路でページ越えの発生が検出され
ると前記物理アドレス制御回路における前記物理アドレ
スを再設定する。
【００１２】本発明の他のデータ転送装置において、前
記物理アドレス制御回路は、前記物理アドレスが連続す
ると仮定した場合の次の物理アドレスを保持する物理ア
ドレスレジスタと、前記転送対象データの転送量に応じ
て前記物理レジスタを更新する物理アドレスカウンタ
と、前記物理アドレスレジスタに保持された物理アドレ
スにおいてページ越えの発生を検出するとその旨を出力
するページ越え検出回路とを含む。
【００１３】本発明の他のデータ転送装置において、前
記ページ越え検出回路は、前記物理アドレスレジスタに
保持された物理アドレスにおいてページ越えの発生を検
出するとページ越え割込みを発生する。
【００１４】本発明の他のデータ転送装置は、複数の転
送元装置からのダイレクトメモリアクセス転送を行うデ
ータ転送装置において、前記論理アドレス制御回路は、
前記転送対象データの論理アドレスが連続すると仮定し
た場合の次の論理アドレスを前記複数の転送元装置毎に
保持する期待値メモリと、前記転送対象データの転送量
に応じて該当する転送元装置について前記期待値メモリ
を更新する論理アドレスカウンタと、前記転送対象デー
タの論理アドレスと対応する転送元装置について前記期
待値メモリに保持された論理アドレスとを比較して不一
致の場合には論理アドレスが不連続である旨を出力する
比較器とを含む。
【００１５】本発明の他のデータ転送装置は、複数の転
送元装置からのダイレクトメモリアクセス転送を行うデ
ータ転送装置において、前記物理アドレス制御回路は、
前記物理アドレスが連続すると仮定した場合の次の物理
アドレスを前記複数の転送元装置毎に保持する物理アド
レスメモリと、前記転送対象データの転送量に応じて対
応する転送元装置について前記物理メモリを更新する物
理アドレスカウンタと、前記物理アドレスメモリに保持
された物理アドレスにおいてページ越えの発生を検出す
るとその旨を出力するページ越え検出回路とを含む。
【００１６】本発明の情報処理システムは、複数の周辺
装置を接続する入出力バスと、主記憶装置を接続するシ
ステムバスと、前記入出力バスと前記システムバスとの
間のダイレクトメモリアクセス転送を行うデータ転送装
置とを含む情報処理システムであって、前記データ転送
装置は、前記入出力バスからの転送対象データの論理ア
ドレスが連続するか否かを監視する論理アドレス制御回
路と、前記論理アドレスの更新に対応して前記システム
バスへの物理アドレスを計数する物理アドレス制御回路
と、前記論理アドレス制御回路において前記論理アドレ
スが連続しないことが検出されると前記物理アドレス制
御回路における前記物理アドレスを再設定する入出力制
御回路とを含む。
【００１７】本発明の他の情報処理システムにおいて、
前記物理アドレス制御回路は、前記物理アドレスにおい
てページ越えの発生を監視し、前記入出力制御回路は、
前記物理アドレス制御回路でページ越えの発生が検出さ
れると前記物理アドレス制御回路における前記物理アド
レスを再設定する。
【００１８】本発明のデータ転送方法は、複数の周辺装
置を接続する入出力バスと主記憶装置を接続するシステ
ムバスとの間のダイレクトメモリアクセス転送における
データ転送方法であって、データ転送の度に転送対象デ
ータの論理アドレスを更新し、前記論理アドレスの更新
に対応して物理アドレスを計数し、前記論理アドレスが
連続するか否かを監視し、前記論理アドレスが不連続で
あることを検出すると前記物理アドレスを再設定する。
【００１９】本発明の他のデータ転送方法は、前記物理
アドレスにページ越えが発生するか否かを監視し、前記
物理アドレスにページ越えが発生すると前記物理アドレ
スを再設定する。
【００２０】
【発明の実施の形態】次に本発明のデータ転送装置の実
施の形態について図面を参照して詳細に説明する。
【００２１】図１を参照すると、本発明の適用される情
報処理システムは、システムバス６００と入出力バス７
００とを接続するデータ転送装置３００を有している。
システムバス６００には、データ転送要求を行う処理装
置１００と、転送対象データを記憶する主記憶装置２０
０とが接続されている。入出力バス７００には、周辺制
御装置４００が接続されている。周辺制御装置４００に
は少なくとも一つの周辺装置５００が接続されており、
周辺制御装置４００は配下の周辺装置５００を制御して
書込み及び読出しを行う。
【００２２】データ転送装置３００は、システムバス６
００上の主記憶装置２００への書込みデータを保持する
ライトデータバッファ３４０と、システムバス６００上
の主記憶装置２００からの読出しデータを保持するリー
ドデータバッファ３５０と、入出力バス７００側からの
読出しデータ及び入出力バス７００側への書込みデータ
を保持する入出力データバッファ３６０とを含む。ま
た、データ転送装置３００は、入出力バス７００からの
論理アドレスの連続性を監視して制御を行う論理アドレ
ス制御回路３３０と、システムバス６００に対する物理
アドレスにおけるページ越えを検出して制御を行う物理
アドレス制御回路３１０と、論理アドレス制御回路３３
０及び物理アドレス制御回路３１０からの割込みを受け
付けて所定の処理を行う入出力制御回路３２０とを含
む。
【００２３】図１及び図２を参照すると、物理アドレス
制御回路３１０は、システムバス６００上の主記憶装置
２００へ転送する際の物理アドレスを保持する転送先物
理アドレスレジスタ３１４と、転送先物理アドレスレジ
スタ３１４においてページ越えが生じたことを検出する
ページ越え検出回路３１６と、転送先物理アドレスレジ
スタ３１４を更新する加算器３１２と、転送先物理アド
レスレジスタ３１４への設定値を選択する選択器３１３
とを含む。
【００２４】転送先物理アドレスレジスタ３１４は、割
込処理装置３２０から信号線３２９を介して与えられた
物理アドレスを初期設定値として保持する。その後、転
送先物理アドレスレジスタ３１４に保持された値は、ラ
イトデータバッファ３４０からシステムバス６００へ転
送されたデータの転送量が加算器３１２によって加えら
れる。選択器３１３は、上述の初期設定時には割込処理
装置３２０からの値を選択し、データ転送時には加算器
３１２からの値を選択する。転送先物理アドレスレジス
タ３１４の値は信号線６０１を介してシステムバス６０
０へ出力される。
【００２５】加算器３１２において使用されるデータの
転送量は、ライトデータバッファ３４０から信号線３４
９を介して与えられる。この転送量がライトデータバッ
ファ３４０から出力されるのは、ライトデータバッファ
３４０からシステムバス６００へデータが出力されたタ
イミングである。
【００２６】ページ越え検出回路３１６は、転送先物理
アドレスレジスタ３１４の所定位置の桁上がりを監視す
る。例えば、１ページ当たり４ＫＢであるとすれば、物
理アドレスの下位１２ビット目から下位１３ビット目へ
の桁上がりが生じたときにページ越えが生じたと判断す
る。ページ越えが生じるとページ越え検出回路３１６
は、信号線３１９によって入出力制御回路３２０にペー
ジ越え割込みを通知する。ページ越え割込みを受けた入
出力制御回路３２０は、転送先物理アドレスレジスタ３
１４に次ページの先頭物理アドレスを再設定し、ＤＭＡ
転送を再起動する。
【００２７】図１及び図３を参照すると、論理アドレス
制御回路３３０は、入出力バス７００から転送されたデ
ータの論理アドレスを保持する転送論理アドレスレジス
タ３３６と、次に転送されるデータが連続アドレスであ
る場合の論理アドレスを保持する期待値レジスタ３３４
と、転送論理アドレスレジスタ３３６及び期待値レジス
タ３３４の保持する値が不一致であることを検出する比
較器３３７と、期待値レジスタ３３４を更新する加算器
３３２と、期待値レジスタ３３４への設定値を選択する
選択器３３３とを含む。
【００２８】転送論理アドレスレジスタ３３６は、信号
線７０１により与えられた入出力バス７００からの論理
アドレスを保持する。転送論理アドレスレジスタ３３６
の値は信号線３３８を介して割込処理装置３２０へ出力
される。
【００２９】期待値レジスタ３３４は、ＤＭＡ転送起動
時に割込処理装置３２０から信号線３２８によって与え
られたクリア信号によりゼロクリアされる。また、比較
器３３７により不一致が検出されたときに入出力バス７
００からの論理アドレスが信号線７０１により設定され
る。その後、期待値レジスタ３３４に保持された値は、
入出力バス７００から入出力データバッファ３６０へ転
送されたデータの転送量が加算器３３２によって加えら
れる。選択器３３３は、上述のアドレス不一致の際には
入出力バス７００からの値を選択し、データ転送時には
加算器３３２からの値を選択する。
【００３０】加算器３３２において使用されるデータの
転送量は、入出力データバッファ３６０から信号線３６
９を介して与えられる。この転送量が入出力データバッ
ファ３６０から出力されるのは、入出力バス７００から
入出力データバッファ３６０へデータが出力されたタイ
ミングである。
【００３１】比較器３３７は、期待値レジスタ３３４に
保持された値と転送論理アドレスレジスタ３３６に保持
された値とを比較し、不一致である場合にはアドレス不
連続割込みを信号線３３９によって割込処理装置３２０
に通知する。
【００３２】アドレス不連続割込みを受けた入出力制御
回路３２０は、期待値レジスタ３３４に入出力バス７０
０からの論理アドレスを設定する。また、入出力制御回
路３２０は、入出力バス７００からの論理アドレスに対
応する物理アドレスを物理アドレス制御回路３１０内の
転送先物理アドレスレジスタ（図２の３１４）に再設定
し、ＤＭＡ転送を再起動する。
【００３３】次に、本発明のデータ転送装置の実施の形
態における動作について図面を参照して詳細に説明す
る。
【００３４】図４は論理アドレス制御に関する動作を、
図５は物理アドレス制御に関する動作をそれぞれ表して
いるが、時間的には両者はオーバラップする。
【００３５】図１から図５を参照すると、処理装置１０
０からのＤＭＡ転送要求に応答して、割込処理装置３２
０は、ＤＭＡ転送に係る物理アドレスを物理アドレス制
御回路３１０内の転送先物理アドレスレジスタ３１４に
保持する（ステップＳ８０１）。また、割込処理装置３
２０は、期待値レジスタ３３４をゼロクリアする（ステ
ップＳ９０１）。その後、割込処理装置３２０は、転送
先の先頭論理アドレス、転送長、転送方向等を指定し
て、周辺制御装置４００に対してＤＭＡ転送の起動を要
求する。
【００３６】周辺装置５００からのデータが入出力デー
タバッファ３６０に保持されると（ステップＳ９０
２）、その転送量が信号線３６９によって論理アドレス
制御回路３３０に通知される。加算器３３２は、この信
号線３６９による転送量を期待値レジスタ３３４の値に
加算する（ステップＳ９０３）。比較器３３７は、期待
値レジスタ３３４に保持された値と転送論理アドレスレ
ジスタ３３６に保持された値とを比較し（ステップＳ９
０４）、一致していれば物理アドレス制御回路３１０に
データの転送を指示した上で次の転送を継続する。不一
致であれば、そのときの転送論理アドレスを期待値レジ
スタ３３４に保持する（ステップＳ９０５）。そして、
周辺装置５００に転送のリトライを要求する（ステップ
Ｓ９０６）。その後、入出力制御回路３２０に対してア
ドレス不連続割込みを通知する（ステップＳ９０７）。
【００３７】アドレス不連続割込みを受けた入出力制御
回路３２０は、入出力バス７００からの論理アドレスに
対応する物理アドレスを、物理アドレス制御回路３１０
内の転送先物理アドレスレジスタ３１４に再設定し、Ｄ
ＭＡ転送を再起動する。
【００３８】この論理アドレスに関する制御により、Ｄ
ＭＡ転送における連続アドレスの範囲の内、任意の部分
的アドレス範囲についてのデータが順不同で転送されて
きても、データ転送装置内の管理アドレスを自動的に切
り替えていくことにより、全体として高速なデータ転送
を実現することができる。
【００３９】入出力データバッファ３６０に保持された
データはその後、ライトデータバッファ３４０に転送さ
れる。そして、ライトデータバッファ３４０からシステ
ムバス６００に転送データが出力されると（ステップＳ
８０２）、その転送量が信号線３４９により物理アドレ
ス制御回路３１０に通知される。加算器３１２は、この
信号線３４９による転送量を転送先物理アドレスレジス
タ３１４の値に加算する（ステップＳ８０３）。
【００４０】ページ越え検出回路３１６がページ越えを
検出しなければ（ステップＳ８０４）、データ転送はそ
のまま継続される。ページ越え検出回路３１６がページ
越えを検出すると、データ転送は中断され、ページ越え
割込みが入出力制御回路３２０に通知される（ステップ
Ｓ８０５）。
【００４１】ページ越え割込みを受けた入出力制御回路
３２０は、転送先物理アドレスレジスタ３１４に次のペ
ージの物理アドレスを再設定し、ＤＭＡ転送を再起動す
る。
【００４２】この物理アドレスに関する制御により、ペ
ージの区切りでデータ転送装置内のアドレスを自動的に
切り替えていくことにより、ページサイズよりもサイズ
の大きいデータのＤＭＡ転送を実現することができる。
【００４３】次に、本発明のデータ転送装置の他の実施
の形態について説明する。
【００４４】図６を参照すると、他の実施の形態におけ
る物理アドレス制御回路３１０は、図２における転送先
物理アドレスレジスタ３１４の代わりに転送先物理アド
レスメモリ３１５を有する点以外は図２と同様の構成を
有している。転送先物理アドレスメモリ３１５は、図１
の入出力バス７００に接続する周辺制御装置４００の配
下の複数の周辺装置５００の各々に対応して複数のエン
トリを有している。転送先物理アドレスメモリ３１５の
各エントリには、対応する周辺装置５００について、次
に転送されるデータが連続アドレスであると仮定した場
合の次の物理アドレスが保持される。
【００４５】図７を参照すると、他の実施の形態におけ
る論理アドレス制御回路３３０は、図３における期待値
レジスタの代わりに期待値メモリ３３５を有する点以外
は図３と同様の構成を有している。期待値メモリ３３５
は、図１の入出力バス７００に接続する周辺制御装置４
００の配下の複数の周辺装置５００の各々に対応して複
数のエントリを有している。期待値メモリ３３５の各エ
ントリには、対応する周辺装置５００について、次に転
送されるデータが連続アドレスであると仮定した場合の
次の論理アドレスが保持される。
【００４６】本発明の他の実施の形態が適用される情報
処理システムの全体的な構成、及び、論理アドレス制御
回路を除く各構成要素の内部構成は図１及び図２により
説明した実施の形態と同様である。
【００４７】この実施の形態においては、入出力バス７
００からの転送データにその転送データを出力した周辺
装置の識別子を付加しておく。そして、その識別子によ
って、期待値メモリ３３５を索引する。このようにして
索引された期待値メモリ３３５の出力は、比較器３３７
において、転送論理アドレスレジスタ３３６の値と比較
される。比較器３３７が不一致を検出すると、アドレス
不連続割込みを信号線３３９によって入出力制御回路３
２０に通知する。アドレス不連続割込みを受けとった入
出力制御回路３２０は、上記識別子により指示される物
理アドレス制御回路３１０内の転送先物理アドレスメモ
リ３１５に対して、入出力バス７００からの論理アドレ
スに対応する物理アドレスを再設定し、ＤＭＡ転送を再
起動する。
【００４８】すなわち、転送先物理アドレスメモリ及び
３１５期待値メモリ３３５は、それぞれ第１の実施の形
態における転送先物理アドレスレジスタ３１４及び期待
値レジスタ３３４と同様の役割を有する。但し、第１の
実施の形態では転送をする周辺装置が切り替わる度に転
送先物理アドレスレジスタ３１４及び期待値レジスタ３
３４の再設定が必要であるが、この実施の形態では、同
一の周辺装置５００においてアドレスの連続性がある限
り、周辺装置５００が切り替わっても転送先物理アドレ
スメモリ３１５及び期待値メモリ３３５の再設定は不要
となる。
【００４９】
【発明の効果】以上の説明で明らかなように、本発明に
よると、周辺装置からのアドレスの不連続を検出するこ
とにより、ＤＭＡ転送中のアドレス順序の制約をなく
し、動作可能な周辺装置から随時転送することができ、
全体としてＤＭＡ転送の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の適用される情報処理システムの全体構
成を示す図である。
【図２】本発明のデータ転送装置の実施の形態における
物理アドレス制御回路の構成を示すブロック図である。
【図３】本発明のデータ転送装置の実施の形態における
論理アドレス制御回路の構成を示すブロック図である。
【図４】本発明の実施の形態における物理アドレス制御
の動作を表す図である。
【図５】本発明の実施の形態における論理アドレス制御
の動作を表す図である。
【図６】本発明のデータ転送装置の他の実施の形態にお
ける物理アドレス制御回路の構成を示すブロック図であ
る。
【図７】本発明のデータ転送装置の他の実施の形態にお
ける論理アドレス制御回路の構成を示すブロック図であ
る。
【符号の説明】
１００ 処理装置 ２００ 主記憶装置 ３００ データ転送装置 ３１０ 物理アドレス制御回路 ３１２，３３２ 加算器 ３１３，３３３ 選択器 ３１４ 転送先物理アドレスレジスタ ３１５ 転送先物理アドレスメモリ ３１６ ページ越え検出回路 ３２０ 入出力制御回路 ３３０ 論理アドレス制御回路 ３３４ 期待値レジスタ ３３５ 期待値メモリ ３３６ 転送論理アドレスレジスタ ３３７ 比較器 ３４０ ライトデータバッファ ３５０ リードデータバッファ ３６０ 入出力データバッファ ４００ 周辺制御装置 ５００ 周辺装置 ６００ システムバス ７００ 入出力バス

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 転送対象データの論理アドレスに対応す
    る物理アドレスを計数することによりデータを転送する
    ダイレクトメモリアクセス転送において、前記論理アド
    レスが連続しないことを検出すると前記物理アドレスを
    再設定することを特徴とするデータ転送装置。
  2. 【請求項２】 ダイレクトメモリアクセス転送における
    転送対象データの論理アドレスが連続するか否かを監視
    する論理アドレス制御回路と、 前記論理アドレスの更新に対応して物理アドレスを計数
    する物理アドレス制御回路と、 前記論理アドレス制御回路において前記論理アドレスが
    連続しないことが検出されると前記物理アドレス制御回
    路における前記物理アドレスを再設定する入出力制御回
    路とを含むことを特徴とするデータ転送装置。
  3. 【請求項３】 前記論理アドレス制御回路は、 前記転送対象データの論理アドレスが連続すると仮定し
    た場合の次の論理アドレスを保持する期待値レジスタ
    と、 前記転送対象データの転送量に応じて前記期待値レジス
    タを更新する論理アドレスカウンタと、 前記転送対象データの論理アドレスと前記期待値レジス
    タに保持された論理アドレスとを比較して不一致の場合
    には論理アドレスが不連続である旨を出力する比較器と
    を含むことを特徴とする請求項２記載のデータ転送装
    置。
  4. 【請求項４】 前記比較器は、前記転送対象データの論
    理アドレスと前記期待値レジスタに保持された論理アド
    レスとが不一致の場合にはアドレス不連続割込みを発生
    することを特徴とする請求項３記載のデータ転送装置。
  5. 【請求項５】 前記物理アドレス制御回路は、前記物理
    アドレスにおいてページ越えの発生を監視し、 前記入出力制御回路は、前記物理アドレス制御回路でペ
    ージ越えの発生が検出されると前記物理アドレス制御回
    路における前記物理アドレスを再設定することを特徴と
    する請求項２記載のデータ転送装置。
  6. 【請求項６】 前記物理アドレス制御回路は、 前記物理アドレスが連続すると仮定した場合の次の物理
    アドレスを保持する物理アドレスレジスタと、 前記転送対象データの転送量に応じて前記物理レジスタ
    を更新する物理アドレスカウンタと、 前記物理アドレスレジスタに保持された物理アドレスに
    おいてページ越えの発生を検出するとその旨を出力する
    ページ越え検出回路とを含むことを特徴とする請求項５
    記載のデータ転送装置。
  7. 【請求項７】 前記ページ越え検出回路は、前記物理ア
    ドレスレジスタに保持された物理アドレスにおいてペー
    ジ越えの発生を検出するとページ越え割込みを発生する
    ことを特徴とする請求項６記載のデータ転送装置。
  8. 【請求項８】 複数の転送元装置からのダイレクトメモ
    リアクセス転送を行う請求項２記載のデータ転送装置に
    おいて、前記論理アドレス制御回路は、 前記転送対象データの論理アドレスが連続すると仮定し
    た場合の次の論理アドレスを前記複数の転送元装置毎に
    保持する期待値メモリと、 前記転送対象データの転送量に応じて該当する転送元装
    置について前記期待値メモリを更新する論理アドレスカ
    ウンタと、 前記転送対象データの論理アドレスと対応する転送元装
    置について前記期待値メモリに保持された論理アドレス
    とを比較して不一致の場合には論理アドレスが不連続で
    ある旨を出力する比較器とを含むことを特徴とする請求
    項２記載のデータ転送装置。
  9. 【請求項９】 複数の転送元装置からのダイレクトメモ
    リアクセス転送を行う請求項５記載のデータ転送装置に
    おいて、前記物理アドレス制御回路は、 前記物理アドレスが連続すると仮定した場合の次の物理
    アドレスを前記複数の転送元装置毎に保持する物理アド
    レスメモリと、 前記転送対象データの転送量に応じて対応する転送元装
    置について前記物理メモリを更新する物理アドレスカウ
    ンタと、 前記物理アドレスメモリに保持された物理アドレスにお
    いてページ越えの発生を検出するとその旨を出力するペ
    ージ越え検出回路とを含むことを特徴とする請求項５記
    載のデータ転送装置。
  10. 【請求項１０】 複数の周辺装置を接続する入出力バス
    と、主記憶装置を接続するシステムバスと、前記入出力
    バスと前記システムバスとの間のダイレクトメモリアク
    セス転送を行うデータ転送装置とを含む情報処理システ
    ムにおいて、前記データ転送装置は、 前記入出力バスからの転送対象データの論理アドレスが
    連続するか否かを監視する論理アドレス制御回路と、 前記論理アドレスの更新に対応して前記システムバスへ
    の物理アドレスを計数する物理アドレス制御回路と、 前記論理アドレス制御回路において前記論理アドレスが
    連続しないことが検出されると前記物理アドレス制御回
    路における前記物理アドレスを再設定する入出力制御回
    路とを含むことを特徴とする情報処理システム。
  11. 【請求項１１】 前記物理アドレス制御回路は、前記物
    理アドレスにおいてページ越えの発生を監視し、 前記入出力制御回路は、前記物理アドレス制御回路でペ
    ージ越えの発生が検出されると前記物理アドレス制御回
    路における前記物理アドレスを再設定することを特徴と
    する請求項１０記載の情報処理システム。
  12. 【請求項１２】 複数の周辺装置を接続する入出力バス
    と主記憶装置を接続するシステムバスとの間のダイレク
    トメモリアクセス転送におけるデータ転送方法であっ
    て、 データ転送の度に転送対象データの論理アドレスを更新
    し、 前記論理アドレスの更新に対応して物理アドレスを計数
    し、 前記論理アドレスが連続するか否かを監視し、 前記論理アドレスが不連続であることを検出すると前記
    物理アドレスを再設定することを特徴とするデータ転送
    方法。
  13. 【請求項１３】 前記物理アドレスにページ越えが発生
    するか否かを監視し、 前記物理アドレスにページ越えが発生すると前記物理ア
    ドレスを再設定することを特徴とする請求項１２記載の
    データ転送方法。
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