JPH01277928A - 印刷装置 - Google Patents
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- JPH01277928A JPH01277928A JP63105535A JP10553588A JPH01277928A JP H01277928 A JPH01277928 A JP H01277928A JP 63105535 A JP63105535 A JP 63105535A JP 10553588 A JP10553588 A JP 10553588A JP H01277928 A JPH01277928 A JP H01277928A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、印刷装置、更に詳細には、制御部においてデ
ータの転送をＤＭＡによって実行する場合に、特定の条
件でＤＭＡ動作を強制的に中断又は中止（以下、停止と
総称することがある）する機能を有する印刷装置に関す
る。
ータの転送をＤＭＡによって実行する場合に、特定の条
件でＤＭＡ動作を強制的に中断又は中止（以下、停止と
総称することがある）する機能を有する印刷装置に関す
る。
（従来の技術）
第２図は従来の電子写真印刷装置における制御部の一構
成例を示すブロック図である。
成例を示すブロック図である。
この図において、１は上位装置から送られてくる情報を
受信し、必要に応じて当該印刷装置から上位装置へ情報
を返信する通信制御回路で、例えばセントロニクス準拠
インタフェースやＲ５２３２インタフエース等の物理イ
ンタフェースを当該制御部内で処理し得る信号に変換す
る機能を持っている。２は、前記通信制御回路１が上位
装置より受信した情報に基づいて、予め記憶された処理
手順、例えばＣＰＵのプログラムによって情報を処理す
る命令解読・情報編集回路で、一般的には、ＣＰＵ２ａ
及び必要によりＤＭＡ２ｂ等を備えている。３は記憶回
路（Ａ）で、当該印刷装置が印刷すべき図形情報を記憶
している記憶回路であり、一般的には文字発生回路と呼
ばれるものである。この記憶回路（Ａ）３は、通常、Ｒ
ＯＭ。
受信し、必要に応じて当該印刷装置から上位装置へ情報
を返信する通信制御回路で、例えばセントロニクス準拠
インタフェースやＲ５２３２インタフエース等の物理イ
ンタフェースを当該制御部内で処理し得る信号に変換す
る機能を持っている。２は、前記通信制御回路１が上位
装置より受信した情報に基づいて、予め記憶された処理
手順、例えばＣＰＵのプログラムによって情報を処理す
る命令解読・情報編集回路で、一般的には、ＣＰＵ２ａ
及び必要によりＤＭＡ２ｂ等を備えている。３は記憶回
路（Ａ）で、当該印刷装置が印刷すべき図形情報を記憶
している記憶回路であり、一般的には文字発生回路と呼
ばれるものである。この記憶回路（Ａ）３は、通常、Ｒ
ＯＭ。
ＲＡＭあるいは外部記憶装置等で構成される。４は記憶
回路（Ｂ）で、前記通信制御回路１で受信した情報に基
づいて前記命令解読・情報編集回路２が編集した図形情
報の集合を一旦記憶させる部分であり、−船釣にはＲＡ
Ｍで構成されている。
回路（Ｂ）で、前記通信制御回路１で受信した情報に基
づいて前記命令解読・情報編集回路２が編集した図形情
報の集合を一旦記憶させる部分であり、−船釣にはＲＡ
Ｍで構成されている。
５は続出回路で、印刷装置機構部７の動作に同期して記
憶回路（Ｂ）４の情報を読み出し次段の機構部制御回路
６へ転送する機能を持っている。この続出回路５は、前
記情報の転送用にＤＭＡ５ａを備えていることがある。
憶回路（Ｂ）４の情報を読み出し次段の機構部制御回路
６へ転送する機能を持っている。この続出回路５は、前
記情報の転送用にＤＭＡ５ａを備えていることがある。
また、機構部制御回路６は、印刷装置機構部７の状態監
視と、前記続出回路５から得た情報に基づいて印刷装置
機構部７を適切に駆動させる機能を有する。
視と、前記続出回路５から得た情報に基づいて印刷装置
機構部７を適切に駆動させる機能を有する。
第３図は、第２図の命令解読・情報編集回路２の構成例
を示すブロック図である。この図において、８はＣＰＩ
Ｊ２ａを有するマイクロコンピュータ、９はマイクロコ
ンピュータ８の駆動のためのプログラムを格納した命令
ＲＯＭ、１０はＢＬＴ（Ｂｉｔ ｂｌｏｃｋ ｔｒａｎ
ｓｆｅｒ）回路で、この回路は前記したＤＭＡ２ｂを備
えている。−船釣には、第２図の記憶回路（Ａ）３から
記憶回路（Ｂ）４への情報の読み出し、加工、書き込み
はＢＬＴと呼ばれる単純動作が多いため、当該印刷装置
の高速化を図る目的でマイクロコンピュータ８を介さず
ＤＭＡ付のＢＬＴ回路１０で行なわれる。
を示すブロック図である。この図において、８はＣＰＩ
Ｊ２ａを有するマイクロコンピュータ、９はマイクロコ
ンピュータ８の駆動のためのプログラムを格納した命令
ＲＯＭ、１０はＢＬＴ（Ｂｉｔ ｂｌｏｃｋ ｔｒａｎ
ｓｆｅｒ）回路で、この回路は前記したＤＭＡ２ｂを備
えている。−船釣には、第２図の記憶回路（Ａ）３から
記憶回路（Ｂ）４への情報の読み出し、加工、書き込み
はＢＬＴと呼ばれる単純動作が多いため、当該印刷装置
の高速化を図る目的でマイクロコンピュータ８を介さず
ＤＭＡ付のＢＬＴ回路１０で行なわれる。
第４図は、第２図の続出回路５の構成例を示すブロック
図である。この図において、１１は続出回路本体で、こ
の回路は前記したＤＭＡ５ａを備えている。１２は記憶
回路（Ｃ）、１３は同期回路である。−船釣に、第２図
の記憶回路（Ｂ）４から続出回路５への情報の読み出し
、同期化は命令解読・情報編集回路２からの制御を受け
て実行されているが、命令解読・情報編集回路２の中の
マイクロコンピュータ８の負荷軽減を図る目的で記憶回
路（Ｂ）４から読み出すべき情報の記憶装置（アドレス
）と情報量（サイズ）だけをマイクロコンピュータ８よ
り受け、以降は読出回路５が独自に記憶回路（Ｂ）４か
ら情報を読み出し、ＤＭＡ付の続出回路本体１１により
記憶回路（Ｃ）１２へ書き込むことが行なわれる。
図である。この図において、１１は続出回路本体で、こ
の回路は前記したＤＭＡ５ａを備えている。１２は記憶
回路（Ｃ）、１３は同期回路である。−船釣に、第２図
の記憶回路（Ｂ）４から続出回路５への情報の読み出し
、同期化は命令解読・情報編集回路２からの制御を受け
て実行されているが、命令解読・情報編集回路２の中の
マイクロコンピュータ８の負荷軽減を図る目的で記憶回
路（Ｂ）４から読み出すべき情報の記憶装置（アドレス
）と情報量（サイズ）だけをマイクロコンピュータ８よ
り受け、以降は読出回路５が独自に記憶回路（Ｂ）４か
ら情報を読み出し、ＤＭＡ付の続出回路本体１１により
記憶回路（Ｃ）１２へ書き込むことが行なわれる。
ＤＭＡ５ａは、この目的に使用される。
（発明が解決しようとする課題）
しかしながら、制御部が上記構成を有する従来の印刷装
置は、第３図のＢＬＴ回路１０及び第４図の続出回路本
体１１がＤＭＡ回路で構成されるため、ＤＭＡ動作が一
旦動作を開始するとマイクロコンピュータ８の制御を離
れるため、マイクロコンピュータ８の制御が必要な事象
、例えば通信制御回路１に処理すべき情報が発生した場
合でも、ＤＭＡ回路の一連の動作が終了するまではマイ
クロコンピュータ８の動作が再開できないという問題点
があった。
置は、第３図のＢＬＴ回路１０及び第４図の続出回路本
体１１がＤＭＡ回路で構成されるため、ＤＭＡ動作が一
旦動作を開始するとマイクロコンピュータ８の制御を離
れるため、マイクロコンピュータ８の制御が必要な事象
、例えば通信制御回路１に処理すべき情報が発生した場
合でも、ＤＭＡ回路の一連の動作が終了するまではマイ
クロコンピュータ８の動作が再開できないという問題点
があった。
また、この問題点を解決るするためにＤＭＡ回路の動作
単位を小さくして、マイクロコンピュータ８の動作が再
開できる時間的確率を高める工夫をした装置、があるが
、この種の装置には、ＤＭＡ回路の再起動に必要なマイ
クロコンピュータ８の処理手段の増加と、ＤＭＡ回路の
準備シーケンスを実行する回数が著しく増加し、本来の
ＤＭＡ回路の持つ高速性を損なうという問題点があった
。
単位を小さくして、マイクロコンピュータ８の動作が再
開できる時間的確率を高める工夫をした装置、があるが
、この種の装置には、ＤＭＡ回路の再起動に必要なマイ
クロコンピュータ８の処理手段の増加と、ＤＭＡ回路の
準備シーケンスを実行する回数が著しく増加し、本来の
ＤＭＡ回路の持つ高速性を損なうという問題点があった
。
本発明は、制御部がＤＭＡ回路を有する電子写真印刷装
置において、上記装置のうち後者におけるような不必要
なりＭＡ動作の中断及び中止を行なう必要がなく、かつ
、マイクロコンピュータ８が時間的に自由に動作でき、
高速処理が可能な電子写真印刷装置を提供することを目
的とする。
置において、上記装置のうち後者におけるような不必要
なりＭＡ動作の中断及び中止を行なう必要がなく、かつ
、マイクロコンピュータ８が時間的に自由に動作でき、
高速処理が可能な電子写真印刷装置を提供することを目
的とする。
（課題を解決するための手段）
本発明は、その制御部がＣＰＵを有する処理回路とＤＭ
Ａ回路とを有する印刷装置において、前記ＤＭＡ回路の
動作中に前記ＣＰＵによる処理が必要になりＤＭＡ動作
を停止させる必要が生じたときに前記ＣＰＵに対して割
込要求を行なう割込制御回路と、前記割込要求と同時に
ＤＭＡ回路にＤＭＡ動作の停止を命するＤＭＡ停止信号
の発生回路と、前記ＤＭＡ停止信号によりＤＭＡ動作を
停止させるためのＤＭＡ停止回路とを有するＤＭＡ動作
停止手段を設けたことを特徴とする印刷装置である。
Ａ回路とを有する印刷装置において、前記ＤＭＡ回路の
動作中に前記ＣＰＵによる処理が必要になりＤＭＡ動作
を停止させる必要が生じたときに前記ＣＰＵに対して割
込要求を行なう割込制御回路と、前記割込要求と同時に
ＤＭＡ回路にＤＭＡ動作の停止を命するＤＭＡ停止信号
の発生回路と、前記ＤＭＡ停止信号によりＤＭＡ動作を
停止させるためのＤＭＡ停止回路とを有するＤＭＡ動作
停止手段を設けたことを特徴とする印刷装置である。
（作用）
本発明に係るＤＭＡ動作停止手段は、前記割込制御回路
と前記ＤＭＡ停止信号の発生回路（以下、ＤＭＡ停止信
号発生回路ということがある）と前記ＤＭＡ動作停止回
路とからなっている。この割込制御回路は、ＤＭＡ回路
の動作中にＣＰＵによる処理が必要になりＣＰＵによる
処理を優先させるためＤＭＡ動作を停止させる必要が生
じたときに、前記ＣＰＵに対して割込要求を行なう。
と前記ＤＭＡ停止信号の発生回路（以下、ＤＭＡ停止信
号発生回路ということがある）と前記ＤＭＡ動作停止回
路とからなっている。この割込制御回路は、ＤＭＡ回路
の動作中にＣＰＵによる処理が必要になりＣＰＵによる
処理を優先させるためＤＭＡ動作を停止させる必要が生
じたときに、前記ＣＰＵに対して割込要求を行なう。
ＤＭＡ停止信号発生回路は、前記割込要求と同時にＤＭ
Ａ回路にＤＭＡ動作の停止を命するＤＭＡ停止信号を送
出する。そして、ＤＭＡ動作停止回路は、このＤＭＡ停
止信号によりＤＭＡ動作を停止させる。
Ａ回路にＤＭＡ動作の停止を命するＤＭＡ停止信号を送
出する。そして、ＤＭＡ動作停止回路は、このＤＭＡ停
止信号によりＤＭＡ動作を停止させる。
従って、本発明に係るＤＭＡ動作停止手段は、ＤＭＡ回
路の動作中、すなわちＤＭＡ回路により情報転送を複数
バイトにわたって連続的に行なっている最中に、ＣＰＵ
による処理が必要になったときにＤＭＡ動作を停止する
機能を有する。
路の動作中、すなわちＤＭＡ回路により情報転送を複数
バイトにわたって連続的に行なっている最中に、ＣＰＵ
による処理が必要になったときにＤＭＡ動作を停止する
機能を有する。
（実施例）
以下、本発明の実施例を図面と共に詳細に説明する。
第１図は、本発明の印刷装置の制御部の一実施例を示す
構成ブロック図である。この図において、１４は命令解
読・情報編集回路で、マイクロコンピュータ１５、命令
ＲＯＭ１６、及びＢＬＴ回路１７とからなっている。そ
して、ＢＬＴ回路１７は、ＤＭＡ停止回路１８ａを有す
るＤＭＡ制御回路１８、ＤＭＡアドレス発生回路１９、
及びビットシフト回路・演算回路２０とからなっている
。この命令解読・情報編集回路１４の構成は、ＤＭＡ制
御回路１８にＤＭＡ停止回路１８ａが付加されたことを
除けば従来装置と同様に構成されている。２１は割込制
御回路で、これにはＤＭＡ停止信号発生回路２１ａが設
けられている。２２はデータ／アドレスバスである。第
１図における他の構成部、すなわち通信制御回路１、記
憶回路（Ａ）３、記憶回路（Ｂ）４、続出回路５等は、
前出の第２図と同様の内容を有する。なお、第１図は、
ＢＬＴ回路１７がＤＭＡ回路を備える場合について示す
が、本発明は印刷装置が有する他のＤＭＡ回路、例えば
続出回路５等についても適用できることは言うまでもな
い。
構成ブロック図である。この図において、１４は命令解
読・情報編集回路で、マイクロコンピュータ１５、命令
ＲＯＭ１６、及びＢＬＴ回路１７とからなっている。そ
して、ＢＬＴ回路１７は、ＤＭＡ停止回路１８ａを有す
るＤＭＡ制御回路１８、ＤＭＡアドレス発生回路１９、
及びビットシフト回路・演算回路２０とからなっている
。この命令解読・情報編集回路１４の構成は、ＤＭＡ制
御回路１８にＤＭＡ停止回路１８ａが付加されたことを
除けば従来装置と同様に構成されている。２１は割込制
御回路で、これにはＤＭＡ停止信号発生回路２１ａが設
けられている。２２はデータ／アドレスバスである。第
１図における他の構成部、すなわち通信制御回路１、記
憶回路（Ａ）３、記憶回路（Ｂ）４、続出回路５等は、
前出の第２図と同様の内容を有する。なお、第１図は、
ＢＬＴ回路１７がＤＭＡ回路を備える場合について示す
が、本発明は印刷装置が有する他のＤＭＡ回路、例えば
続出回路５等についても適用できることは言うまでもな
い。
第５図は、第１図の割込制御回路２１の構成例を示す図
面である０割込制御回路２１は、この図に示すように、
他の回路からの割込要求１．２゜３．４を受は付ける優
先順位を決め、割込信号をマイクロコンピュータ１５に
送出するための割込制御回路本体ＡとＤＭＡ制御回路１
７にＤＭＡ停止信号を送出するためのＤＭＡ停止信号発
生回路Ｂとからなっている。そして、この例では、割込
優先度の高い割込要求１及び割込要求２に対してＤＭＡ
の停止を行なうようになっている。従って、割込要求３
及び割込要求４に対する割込処理はＤＭＡ動作の終了後
まで保留される。
面である０割込制御回路２１は、この図に示すように、
他の回路からの割込要求１．２゜３．４を受は付ける優
先順位を決め、割込信号をマイクロコンピュータ１５に
送出するための割込制御回路本体ＡとＤＭＡ制御回路１
７にＤＭＡ停止信号を送出するためのＤＭＡ停止信号発
生回路Ｂとからなっている。そして、この例では、割込
優先度の高い割込要求１及び割込要求２に対してＤＭＡ
の停止を行なうようになっている。従って、割込要求３
及び割込要求４に対する割込処理はＤＭＡ動作の終了後
まで保留される。
また第６図は、ＤＭＡ制御回路１８の入力段に設けられ
るＤＭＡ停止回路の構成例を示す図面である。この図に
おいて、ＣはＤＭＡ停止回路で、ＤＭＡ停止ゲート２３
及びフリップフロップ２４とからなっている。ＤはＤＭ
Ａ優先順位回路である。この図に示すように、ＤＭＡ制
御回路１８へ入力されるＤＭＡ要求信号１，２，３．４
は、ＤＭＡ停止ゲート２３でスイッチされる。ＤＭＡ停
止ゲート２３は、割込制御回路２１のＤＭＡ停止信号発
生回路２１ａから送出されるＤＭＡ停止信号によりセッ
トされるフリップフロップ２４の出力で制御される。通
常、フリップフロップ２４の出力ＱはＯとなっており、
ＤＭＡ要求信号１゜２．３．４はＤＭＡ停止ゲート２３
を通過し、後段のＤＭＡ優先順位回路りで選択された後
、ＤＭＡ許可信号を出力する。ここで、割込制御回路２
１にＤＭＡを停止すべき割込要求が入力されると、フリ
ップフロップ２４の出力Ｑは１となりＤＭＡ許可信号が
オフとなる。そして、マイクロコンピュータ１５がＤＭ
Ａ再開信号をオンとし、フリップフロップ２４の出力Ｑ
がＯとなると再びＤＭＡ許可信号が出力され、中断して
いたＤ Ｍ Ａ動作が再開する。
るＤＭＡ停止回路の構成例を示す図面である。この図に
おいて、ＣはＤＭＡ停止回路で、ＤＭＡ停止ゲート２３
及びフリップフロップ２４とからなっている。ＤはＤＭ
Ａ優先順位回路である。この図に示すように、ＤＭＡ制
御回路１８へ入力されるＤＭＡ要求信号１，２，３．４
は、ＤＭＡ停止ゲート２３でスイッチされる。ＤＭＡ停
止ゲート２３は、割込制御回路２１のＤＭＡ停止信号発
生回路２１ａから送出されるＤＭＡ停止信号によりセッ
トされるフリップフロップ２４の出力で制御される。通
常、フリップフロップ２４の出力ＱはＯとなっており、
ＤＭＡ要求信号１゜２．３．４はＤＭＡ停止ゲート２３
を通過し、後段のＤＭＡ優先順位回路りで選択された後
、ＤＭＡ許可信号を出力する。ここで、割込制御回路２
１にＤＭＡを停止すべき割込要求が入力されると、フリ
ップフロップ２４の出力Ｑは１となりＤＭＡ許可信号が
オフとなる。そして、マイクロコンピュータ１５がＤＭ
Ａ再開信号をオンとし、フリップフロップ２４の出力Ｑ
がＯとなると再びＤＭＡ許可信号が出力され、中断して
いたＤ Ｍ Ａ動作が再開する。
次に、第１図に示す制御部の動作について説明する。
この制御部におけるＤＭＡ動作の停止を含まない動作は
、次のようにして行なわれる。すなわち、マイクロコン
ピュータ１５は、通常は命令ＲＯＭ１６に書かれた手順
に従って通信制御回路１を介して上位装置から入力され
た情報の処理を行なっている。そして、マイクロコンピ
ュータ１５は、記憶回路（Ｂ）４の中へ割り当てられた
描画領域のアドレスと記憶回路（Ａ） ３ （例えば文
字パターン発生ＲＯＭ）中の転送すべき文字のアドレス
及びサイズの算出がマイクロコンピュータ１５上で完了
すると、ＢＬＴ回路１７内のＤＭＡ制御回路１８に記憶
回路（Ａ）３の続出開始アドレス、記憶回路（Ｂ）４の
書込開始アドレス、文字幅、文字高さ等をセットする。
、次のようにして行なわれる。すなわち、マイクロコン
ピュータ１５は、通常は命令ＲＯＭ１６に書かれた手順
に従って通信制御回路１を介して上位装置から入力され
た情報の処理を行なっている。そして、マイクロコンピ
ュータ１５は、記憶回路（Ｂ）４の中へ割り当てられた
描画領域のアドレスと記憶回路（Ａ） ３ （例えば文
字パターン発生ＲＯＭ）中の転送すべき文字のアドレス
及びサイズの算出がマイクロコンピュータ１５上で完了
すると、ＢＬＴ回路１７内のＤＭＡ制御回路１８に記憶
回路（Ａ）３の続出開始アドレス、記憶回路（Ｂ）４の
書込開始アドレス、文字幅、文字高さ等をセットする。
その後、マイクロコンピュータ１５は、ＤＭＡ制御回路
１８へＤＭＡ動作開始を指示すると共にアドレス／デー
タバス２２の使用権をＤ Ｍ Ａ制御回路１８へ譲渡す
る。
１８へＤＭＡ動作開始を指示すると共にアドレス／デー
タバス２２の使用権をＤ Ｍ Ａ制御回路１８へ譲渡す
る。
この指示を受けたＢＬＴ回路１７は、記憶回路（Ａ）３
上にバイトバウンダリ又はワードバウンダリで格納され
ている文字パターンを読み出し、記憶回路（Ｂ）４上の
矩形領域にビットバウンダリで書き込む動作（ＢＬＴ動
作）を開始する。すなわち、まずＤＭＡ制御回路１８は
、ＤＭＡアドレス発生回路１９を起動し、記憶回路（Ａ
）３の読出先頭番地に格納されている文字パターン情報
をビットシフト回路・演算回路２０内のレジスタへ転送
する。次に、ＤＭＡアドレス発生回路１９は、記憶回路
（Ｂ）４の書込先頭番地に格納されている情報をビット
シフト回路・演算回路２０内のもう一つのレジスタへ転
送する。次いで、ビットシフト回路・演算回路２０内で
記憶回路（Ａ）３から読み出した情報をビットシフトし
、記憶回路（Ｂ）４から読み出した情報との論理和をと
り、再び記憶回路（Ｂ）４の書込先頭番地へ書き込む。
上にバイトバウンダリ又はワードバウンダリで格納され
ている文字パターンを読み出し、記憶回路（Ｂ）４上の
矩形領域にビットバウンダリで書き込む動作（ＢＬＴ動
作）を開始する。すなわち、まずＤＭＡ制御回路１８は
、ＤＭＡアドレス発生回路１９を起動し、記憶回路（Ａ
）３の読出先頭番地に格納されている文字パターン情報
をビットシフト回路・演算回路２０内のレジスタへ転送
する。次に、ＤＭＡアドレス発生回路１９は、記憶回路
（Ｂ）４の書込先頭番地に格納されている情報をビット
シフト回路・演算回路２０内のもう一つのレジスタへ転
送する。次いで、ビットシフト回路・演算回路２０内で
記憶回路（Ａ）３から読み出した情報をビットシフトし
、記憶回路（Ｂ）４から読み出した情報との論理和をと
り、再び記憶回路（Ｂ）４の書込先頭番地へ書き込む。
以上の動作を続出アドレス及び書込アドレスを増加しな
がら文字の幅に相当する分だけ継続する。以上で第１ラ
イン目のＢＬＴ動作が終了する。次に、書込アドレスを
第２ライン目の該当位置にセットし、第１ライン目と同
じ動作を繰り返す。この動作を文字の高さに相当する分
だけｉｔ！Ｍし記憶回路（Ａ）３から記憶回路（Ｂ）４
へのＤＭＡによるＢＬＴ動作を終了する。そして、ＤＭ
Ａ制御回路１８は、データ／アドレスバス２２の使用権
をマイクロコンピュータ１５へ返送する。なお、ＤＭＡ
制御回路１８がデータ／アドレスバス２２の使用権を獲
得している期間は、マイクロコンピュータ１５は動作を
停止している。
がら文字の幅に相当する分だけ継続する。以上で第１ラ
イン目のＢＬＴ動作が終了する。次に、書込アドレスを
第２ライン目の該当位置にセットし、第１ライン目と同
じ動作を繰り返す。この動作を文字の高さに相当する分
だけｉｔ！Ｍし記憶回路（Ａ）３から記憶回路（Ｂ）４
へのＤＭＡによるＢＬＴ動作を終了する。そして、ＤＭ
Ａ制御回路１８は、データ／アドレスバス２２の使用権
をマイクロコンピュータ１５へ返送する。なお、ＤＭＡ
制御回路１８がデータ／アドレスバス２２の使用権を獲
得している期間は、マイクロコンピュータ１５は動作を
停止している。
このようにして、記憶回路（Ｂ）４上に印刷すべきイメ
ージ情報の一部又は全部を展開し終わると、マイクロコ
ンピュータ１５は続出回路５へ指示し、記録回路（Ｂ）
４上のイメージ情報を機構部制御回路６へ転送する。
ージ情報の一部又は全部を展開し終わると、マイクロコ
ンピュータ１５は続出回路５へ指示し、記録回路（Ｂ）
４上のイメージ情報を機構部制御回路６へ転送する。
次に、ＤＭＡ動作の停止について説明する。
通信制御回路１は、例えば毎秒１９．２にビット（１Ｋ
・１０２４ビツト）のシリアルデータを受信し、受信中
のバイトを含み２バイト迄の情報を保持できるようにな
っているが、マイクロコンピュータ１５がこの保持情報
を読み出す前に上位装置から３バイト目の情報の送出が
開始され始めると最初の１バイト目の情報が消滅してし
まう。このため、マイクロコンピュータ１５で処理され
るべき情報が通信制御回路１内に存在しているとき、通
信制御回路１はマイクロコンピュータ１５に情報の読み
出しを促すべく割込制御回路２１へ割込要求１を出す。
・１０２４ビツト）のシリアルデータを受信し、受信中
のバイトを含み２バイト迄の情報を保持できるようにな
っているが、マイクロコンピュータ１５がこの保持情報
を読み出す前に上位装置から３バイト目の情報の送出が
開始され始めると最初の１バイト目の情報が消滅してし
まう。このため、マイクロコンピュータ１５で処理され
るべき情報が通信制御回路１内に存在しているとき、通
信制御回路１はマイクロコンピュータ１５に情報の読み
出しを促すべく割込制御回路２１へ割込要求１を出す。
この割込要求を受けた割込制御回路２１は、第１図に示
されていない他の回路（例えば続出回路５内のＤＭＡ回
路等）からの割込要求２．３．４との優先順位から適切
な割込番号を選びマイクロコンピュータ１５の割込端子
へ出力する。因に、第５図の割込制御回路２１では、割
込要求１が優先されるようになっている。
されていない他の回路（例えば続出回路５内のＤＭＡ回
路等）からの割込要求２．３．４との優先順位から適切
な割込番号を選びマイクロコンピュータ１５の割込端子
へ出力する。因に、第５図の割込制御回路２１では、割
込要求１が優先されるようになっている。
ここで、ＤＭＡ制御回路１８がＤＭＡ動作を実行してい
る期間中に通信制御回路１にマイクロコンピュータ１５
が処理すべき情報が発生したとすると、通信制御回路１
から割込要求を受けた割込制御回路２１は、マイクロコ
ンピュータ１５へ割込信号を送出すると共に、割込制御
回路２１内のＤＭＡ停止信号発生回路２１ａからＤＭＡ
制御回路１８内のＤＭＡ停止回路１８ａに対してＤＭＡ
停止信号を送出する。ＤＭＡ制御回路１８は、ＤＭＡ停
止信号を受信すると、現在転送中の最小単位のデータ、
すなわちｌワード又は１バイトのデータに対する処理を
終了後、現在のＤＭＡ制御回路１８の状態を内部の記憶
装置に退避し、データ／アドレスバス２２の使用権をマ
イクロコンピュータ１５へ返還する。この時、マイクロ
コンピュータ１５は、割込制御回路２１より割込信号を
受信しているので、処理内容の優先順位に基づいて通信
制御回路１が持つ情報の処理を行なうと共に、通信制御
回路１から割込制御回路２１へ送出した割込要求を解除
すべく通信制御回路１へ指示する。割込要求の解除によ
って、ＤＭＡ停止信号発生回路２１ａからＤＭＡ停止回
路１８ａへ送出されていたＤＭＡ停止信号も解除され、
第１図に示す制御部はマイクロコンピュータ１５の制御
下へ戻る。マイクロコンピュータ１５は、通信制御回路
ｌの持つ情報に対する処理が終了した後、ＤＭＡ制御回
路１８に対して中断したＤＭＡ動作の再開を指示する。
る期間中に通信制御回路１にマイクロコンピュータ１５
が処理すべき情報が発生したとすると、通信制御回路１
から割込要求を受けた割込制御回路２１は、マイクロコ
ンピュータ１５へ割込信号を送出すると共に、割込制御
回路２１内のＤＭＡ停止信号発生回路２１ａからＤＭＡ
制御回路１８内のＤＭＡ停止回路１８ａに対してＤＭＡ
停止信号を送出する。ＤＭＡ制御回路１８は、ＤＭＡ停
止信号を受信すると、現在転送中の最小単位のデータ、
すなわちｌワード又は１バイトのデータに対する処理を
終了後、現在のＤＭＡ制御回路１８の状態を内部の記憶
装置に退避し、データ／アドレスバス２２の使用権をマ
イクロコンピュータ１５へ返還する。この時、マイクロ
コンピュータ１５は、割込制御回路２１より割込信号を
受信しているので、処理内容の優先順位に基づいて通信
制御回路１が持つ情報の処理を行なうと共に、通信制御
回路１から割込制御回路２１へ送出した割込要求を解除
すべく通信制御回路１へ指示する。割込要求の解除によ
って、ＤＭＡ停止信号発生回路２１ａからＤＭＡ停止回
路１８ａへ送出されていたＤＭＡ停止信号も解除され、
第１図に示す制御部はマイクロコンピュータ１５の制御
下へ戻る。マイクロコンピュータ１５は、通信制御回路
ｌの持つ情報に対する処理が終了した後、ＤＭＡ制御回
路１８に対して中断したＤＭＡ動作の再開を指示する。
ＤＭＡ制御回路１８は、ＤＭＡ動作を中断した時に退避
しておいた状態の情報を読み出すと共にデータ／アドレ
スバス２２の使用権を獲得し、再びＤＭＡ動作を開始す
る。
しておいた状態の情報を読み出すと共にデータ／アドレ
スバス２２の使用権を獲得し、再びＤＭＡ動作を開始す
る。
また、第７図は、マイクロコンビエータ１５のＤＭＡ停
止処理フローチャートである。この図において、Ｓｌは
ＤＭＡ制御回路１８へのＤＭＡ動作開始指示、Ｓ３はＤ
ＭＡ終了か否かの判別、Ｓ２は割込制御回路２１からの
割込要求信号を受信したか否かの判別、Ｓ４は割込要求
があったときの通信制御回路ｌに存在する情報の処理、
Ｓ５は処理Ｓ４終了か否かの判別、Ｓ６は割込制御回路
２１からの割込解除の指示を受信したか否かの判別、Ｓ
７は割込解除後にＤＭＡ制御回路１８へ送出されるＤＭ
Ａ再開指示を示す。このフローチャートから明らかなよ
うに、本発明の印刷装置では、ＤＭＡ動作中にマイクロ
コンピュータ１５による処理が必要になったときのみＤ
ＭＡ動作が中断又は中止されるようになっている。
止処理フローチャートである。この図において、Ｓｌは
ＤＭＡ制御回路１８へのＤＭＡ動作開始指示、Ｓ３はＤ
ＭＡ終了か否かの判別、Ｓ２は割込制御回路２１からの
割込要求信号を受信したか否かの判別、Ｓ４は割込要求
があったときの通信制御回路ｌに存在する情報の処理、
Ｓ５は処理Ｓ４終了か否かの判別、Ｓ６は割込制御回路
２１からの割込解除の指示を受信したか否かの判別、Ｓ
７は割込解除後にＤＭＡ制御回路１８へ送出されるＤＭ
Ａ再開指示を示す。このフローチャートから明らかなよ
うに、本発明の印刷装置では、ＤＭＡ動作中にマイクロ
コンピュータ１５による処理が必要になったときのみＤ
ＭＡ動作が中断又は中止されるようになっている。
なお、上記実施例では、ＢＬＴ回路１７がＤＭＡ回路を
備えていてＤＭＡ動作を行なう場合のＤＭＡ動作の停止
を例に説明したが、第２図のフローチャートからも明ら
かなように、本発明はＤＭＡとプログラム処理の混在す
る制御装置であれば特に印刷装置に限らず適用できる。
備えていてＤＭＡ動作を行なう場合のＤＭＡ動作の停止
を例に説明したが、第２図のフローチャートからも明ら
かなように、本発明はＤＭＡとプログラム処理の混在す
る制御装置であれば特に印刷装置に限らず適用できる。
すなわち、リアルタイムのプログラム処理の中で処理時
間の長いＤＭＡ動作を必要とするマイクロコンピュータ
応用システム等に好適に適用される。
間の長いＤＭＡ動作を必要とするマイクロコンピュータ
応用システム等に好適に適用される。
（発明の効果）
以上詳細に説明したように、本発明によれば、制御部に
ＣＰＵを有する処理回路とＤＭＡ回路とを有する印刷装
置において、ＤＭＡ回路の動作中にＣＰｔＪによる処理
が必要となったときにＤＭＡ動作の中断又は中止を行な
うためのＤＭＡ動作停止手段を設けたので、ＤＭＡ動作
中にも必要に応じてＤＭＡ動作を中断し、プログラムに
よるＣＰＵ動作を再開することができる。また、前記処
理が必要となったときのみ中断又は中止を行なうように
したので不必要にＤＭＡ動作が中断又は停止されること
がない。従って、印刷装置において、ＤＭＡの動作単位
を大きくしてもＤＭＡの高速性とプログラム処理の柔軟
性を両立させることができる。
ＣＰＵを有する処理回路とＤＭＡ回路とを有する印刷装
置において、ＤＭＡ回路の動作中にＣＰｔＪによる処理
が必要となったときにＤＭＡ動作の中断又は中止を行な
うためのＤＭＡ動作停止手段を設けたので、ＤＭＡ動作
中にも必要に応じてＤＭＡ動作を中断し、プログラムに
よるＣＰＵ動作を再開することができる。また、前記処
理が必要となったときのみ中断又は中止を行なうように
したので不必要にＤＭＡ動作が中断又は停止されること
がない。従って、印刷装置において、ＤＭＡの動作単位
を大きくしてもＤＭＡの高速性とプログラム処理の柔軟
性を両立させることができる。
第１図は本発明の印刷装置の制御部の一実施例を示す構
成ブロック図、第２図は従来の電子写真印刷装置におけ
る制御部のブロック図、第３図は第２図の回路２の構成
ブロック図、第４図は第２図の続出回路５の構成ブロッ
ク図、第５図は第１図のＤＭＡ制御回路１８のＤＭＡ停
止回路１８ａの回路図、第６図は第１図の割込制御回路
２１の構成例を示す図面、第７図はマイクロコンピュー
タ１５のＤＭＡ停止処理フローチャートである。 １５・・・マイクロコンピュータ、 １８・・・ＤＭＡ制御回路、 １８ａ・・・ＤＭＡ停止回路、２１・・・割込制御回路
、２１ａ・・・ＤＭＡ停止信号発生回路。 特許出願人 沖電気工業株式会社 上位矢Ｉ 父老の電子写真印ｆｆ１ｌ装置にわける勾商部りブロン
ク図第２図 第２図の回路２の構成ブロック図 第３図 第４図 Ａ割込制御口％を体 第１図の割込勺１６ａｏｏ路２１の構成例を示す凹第５
図
成ブロック図、第２図は従来の電子写真印刷装置におけ
る制御部のブロック図、第３図は第２図の回路２の構成
ブロック図、第４図は第２図の続出回路５の構成ブロッ
ク図、第５図は第１図のＤＭＡ制御回路１８のＤＭＡ停
止回路１８ａの回路図、第６図は第１図の割込制御回路
２１の構成例を示す図面、第７図はマイクロコンピュー
タ１５のＤＭＡ停止処理フローチャートである。 １５・・・マイクロコンピュータ、 １８・・・ＤＭＡ制御回路、 １８ａ・・・ＤＭＡ停止回路、２１・・・割込制御回路
、２１ａ・・・ＤＭＡ停止信号発生回路。 特許出願人 沖電気工業株式会社 上位矢Ｉ 父老の電子写真印ｆｆ１ｌ装置にわける勾商部りブロン
ク図第２図 第２図の回路２の構成ブロック図 第３図 第４図 Ａ割込制御口％を体 第１図の割込勺１６ａｏｏ路２１の構成例を示す凹第５
図
Claims (1)
- 【特許請求の範囲】 その制御部がＣＰＵを有する処理回路とＤＭＡ回路とを
有する印刷装置において、 前記ＤＭＡ回路の動作中に前記ＣＰＵによる処理が必要
になりＤＭＡ動作を停止させる必要が生じたときに前記
ＣＰＵに対して割込要求を行なう割込制御回路と、 前記割込要求と同時にＤＭＡ回路にＤＭＡ動作の停止を
命するＤＭＡ停止信号の発生回路と、前記ＤＭＡ停止信
号によりＤＭＡ動作を停止させるためのＤＭＡ停止回路
とを有するＤＭＡ動作停止手段を設けたことを特徴とす
る印刷装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105535A JPH01277928A (ja) | 1988-04-30 | 1988-04-30 | 印刷装置 |
| EP19890304245 EP0340972A3 (en) | 1988-04-30 | 1989-04-27 | Page printer |
| US07/345,397 US4953103A (en) | 1988-04-30 | 1989-04-28 | Page printer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105535A JPH01277928A (ja) | 1988-04-30 | 1988-04-30 | 印刷装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01277928A true JPH01277928A (ja) | 1989-11-08 |
Family
ID=14410282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63105535A Pending JPH01277928A (ja) | 1988-04-30 | 1988-04-30 | 印刷装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4953103A (ja) |
| EP (1) | EP0340972A3 (ja) |
| JP (1) | JPH01277928A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0468433A (ja) * | 1990-07-09 | 1992-03-04 | Melco:Kk | プリンタバツフア |
| JP2007069485A (ja) * | 2005-09-07 | 2007-03-22 | Canon Inc | 画像形成装置、及び画像形成方法 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258163A (ja) * | 1988-04-08 | 1989-10-16 | Fujitsu Ltd | ダイレクトメモリアクセス制御装置 |
| US5119480A (en) * | 1989-11-13 | 1992-06-02 | International Business Machines Corporation | Bus master interface circuit with transparent preemption of a data transfer operation |
| US5072365A (en) * | 1989-12-27 | 1991-12-10 | Motorola, Inc. | Direct memory access controller using prioritized interrupts for varying bus mastership |
| JP2771677B2 (ja) * | 1990-06-01 | 1998-07-02 | キヤノン株式会社 | 印刷装置 |
| US5218670A (en) * | 1990-08-31 | 1993-06-08 | Texas Instruments Incorporated | Apparatus and methods for the handling of banded frame buffer overflows |
| US5313624A (en) * | 1991-05-14 | 1994-05-17 | Next Computer, Inc. | DRAM multiplexer |
| US5410641A (en) * | 1991-10-23 | 1995-04-25 | Seiko Epson Corporation | Intelligent cartridge for attachment to a printer to perform image processing tasks in a combination image processing system and method of image processing |
| WO1993011508A1 (en) * | 1991-11-27 | 1993-06-10 | Seiko Epson Corporation | Printer video processor |
| JPH06139031A (ja) * | 1992-10-27 | 1994-05-20 | Ricoh Co Ltd | プリンタコントローラ |
| JP2863686B2 (ja) * | 1992-11-05 | 1999-03-03 | 株式会社テック | 印字装置 |
| US5490237A (en) * | 1993-04-26 | 1996-02-06 | Hewlett-Packard Company | Page printer having improved system for receiving and printing raster pixel image data from a host computer |
| US5420696A (en) * | 1993-06-24 | 1995-05-30 | Xerox Corporation | Image data transfer architecture and method for an electronic reprographic machine |
| JP3202519B2 (ja) * | 1995-01-31 | 2001-08-27 | シャープ株式会社 | データ印字出力装置 |
| JP3320233B2 (ja) * | 1995-02-06 | 2002-09-03 | キヤノン株式会社 | 記録装置 |
| US5878197A (en) * | 1995-12-11 | 1999-03-02 | Ricoh Company, Ltd. | Image forming apparatus capable of processing data at high speed in accordance with a high speed data transmission interface |
| JP3519205B2 (ja) * | 1996-03-21 | 2004-04-12 | シャープ株式会社 | Ｄｍａコントローラ |
| JP2996183B2 (ja) * | 1996-08-16 | 1999-12-27 | 日本電気株式会社 | Ｄｍａ機能を備えたデータ処理装置 |
| JPH10133998A (ja) * | 1996-11-05 | 1998-05-22 | Canon Inc | データ処理方法とその方法を用いた記録装置 |
| US20030049296A1 (en) | 2001-08-22 | 2003-03-13 | Werner Knauf | Device for controlling insects |
| CN103988178B (zh) | 2011-11-24 | 2017-09-12 | 飞思卡尔半导体公司 | 数据处理系统以及控制对共享存储单元的访问的方法 |
| FR3094507A1 (fr) | 2019-03-29 | 2020-10-02 | Stmicroelectronics (Grenoble 2) Sas | Accès direct en mémoire |
Citations (1)
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|---|---|---|---|---|
| JPS62282322A (ja) * | 1986-05-30 | 1987-12-08 | Nec Corp | プリンタ制御回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4275440A (en) * | 1978-10-02 | 1981-06-23 | International Business Machines Corporation | I/O Interrupt sequencing for real time and burst mode devices |
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| US4663728A (en) * | 1984-06-20 | 1987-05-05 | Weatherford James R | Read/modify/write circuit for computer memory operation |
| US4729107A (en) * | 1984-09-17 | 1988-03-01 | Casio Computer Co., Ltd. | Pattern data conversion processing system |
-
1988
- 1988-04-30 JP JP63105535A patent/JPH01277928A/ja active Pending
-
1989
- 1989-04-27 EP EP19890304245 patent/EP0340972A3/en not_active Withdrawn
- 1989-04-28 US US07/345,397 patent/US4953103A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62282322A (ja) * | 1986-05-30 | 1987-12-08 | Nec Corp | プリンタ制御回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0468433A (ja) * | 1990-07-09 | 1992-03-04 | Melco:Kk | プリンタバツフア |
| JP2007069485A (ja) * | 2005-09-07 | 2007-03-22 | Canon Inc | 画像形成装置、及び画像形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4953103A (en) | 1990-08-28 |
| EP0340972A3 (en) | 1992-05-13 |
| EP0340972A2 (en) | 1989-11-08 |
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