JP2000277573A - 集積回路パッケージ、集積回路、集積回路パッケージング方法、および集積回路製造方法 - Google Patents

集積回路パッケージ、集積回路、集積回路パッケージング方法、および集積回路製造方法

Info

Publication number
JP2000277573A
JP2000277573A JP2000060614A JP2000060614A JP2000277573A JP 2000277573 A JP2000277573 A JP 2000277573A JP 2000060614 A JP2000060614 A JP 2000060614A JP 2000060614 A JP2000060614 A JP 2000060614A JP 2000277573 A JP2000277573 A JP 2000277573A
Authority
JP
Japan
Prior art keywords
die
integrated circuit
transition medium
package
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000060614A
Other languages
English (en)
Inventor
Sidney Larry Anderson
シドニー・ラリー・アンダーソン
Jon Long
ジョン・ロング
S Fritz Donald
ドナルド・エス・フリッツ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Altera Corp
Original Assignee
Altera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Altera Corp filed Critical Altera Corp
Publication of JP2000277573A publication Critical patent/JP2000277573A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/093—Connecting or disconnecting other interconnections thereto or therefrom, e.g. connecting bond wires or bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/63—Vias, e.g. via plugs
    • H10W70/635—Through-vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H10W74/117—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
    • H10W76/40—Fillings or auxiliary members in containers, e.g. centering rings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0373—Conductors having a fine structure, e.g. providing a plurality of contact points with a structured tool
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/041—Solder preforms in the shape of solder balls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/013—Manufacture or treatment of die-attach connectors
    • H10W72/01331—Manufacture or treatment of die-attach connectors using blanket deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H10W72/07337—Connecting techniques using a polymer adhesive, e.g. an adhesive based on silicone or epoxy
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/353—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics
    • H10W72/354—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics comprising polymers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/381—Auxiliary members
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】 【課題】 応力および集積回路ダイへのダメージを低減
し得るように集積回路パッケージを構成する。 【解決手段】 剛性の遷移媒体（４２）を接着層（３
８、４０）を用いて取付け、テープキャリア（２０）と
集積回路ダイ（１８）との間においてインターフェイス
を行なう。この集積回路パッケージはダイの亀裂などの
損傷を防止し、さらには、そのパッケージングされた集
積回路部分の動作寿命を延ばす。

Description

【発明の詳細な説明】
【０００１】この出願は、１９９９年３月５日に提出さ
れた米国仮出願６０／１２３，１１６号、および１９９
９年３月２４日に提出された米国仮出願６０／１２６，
２３４号に対し優先権を主張するものであり、
に提出された米国非仮出願 ／
（代理人番号０１５１１４−０５２４１０ＵＳ）に
関連するものであり、これら出願のすべてを引用により
援用するものである。
【０００２】
【発明の背景】この発明は、集積回路技術の分野に関す
るものであり、より特定的には、集積回路をパッケージ
ングする技術に関するものである。
【０００３】集積回路（ＩC）または「チップ」は、領
域単位でますます密度が高くなりつつあり、より高い性
能および機能を提供しつつある。多くのＩＣはプリント
基板（ＰＣＢ）とインターフェイスする何百ものパッド
を有する。ＩＣのパッケージングはそのチップのパッド
をそのパッケージのピン、リード、または他の電気的コ
ンタクトに接続する。
【０００４】ＩＣパッケージはコストが比較的低いこと
が重要である。ＩＣパッケージのこれまでの世代のもの
は、セラミックであるかまたはさまざまな材料を含むか
またはそのパッケージングのコストを増大させるような
技術を用いていた。ＩＣパッケージングが、チップに対
して十分な保護を与え、必要な数の電気的接続（たとえ
ばリード）を提供し、この機能を可能な限り小さなパッ
ケージサイズで与えることも重要である。より小さなフ
ットプリントを伴うパッケージはより少ないＰＣＢスペ
ースを取り、より多くのＩＣが１つのＰＣＢ上にマウン
トされ得る。
【０００５】ＩＣパッケージングにおける他の重要な考
慮すべき点は信頼性である。１つの心配される点は、Ｉ
ＣパッケージがＰＣＢにはんだ付けされる場合、そのＩ
ＣパッケージはＰＣＢに確実に電気的に接続されなけれ
ばならず、さもなければ、時間が経つにつれ開放回路ま
たは接続不良という欠陥が生ずる。ＩＣが動作中に加熱
され非動作中に冷却されると温度のサイクル化が生ずる
ため、ＩＣとＰＣＢとの間のはんだボール接続はパッケ
ージの膨張および収縮のためせん断および応力の力を受
けるかもしれない。はんだボールは硬化し破断するかも
しれない。はんだボールの亀裂は開放回路を引起こし、
これは必然的にシステム障害へと至る。したがって、温
度サイクルが未熟なはんだ接合およびシステム故障を引
起こさないようにＩＣパッケージを設計することは極め
て重要である。
【０００６】したがって、理解され得るように、低コス
ト、より小さなパッケージサイズ、およびよりよい信頼
性を伴うＩＣパッケージングを提供するような方法およ
び装置が必要とされる。特に、はんだボールの信頼性お
よび寿命を向上させる一方で、小さなパッケージサイズ
およびダイとＰＣＢとの間において多くのコンタクトを
維持するような集積回路パッケージを設計することが求
められている。
【０００７】
【発明の概要】この発明は、ダイとはんだボールアレイ
との間に、温度サイクルからくる機械的応力および熱応
力を吸収するような応力軽減緩衝ゾーンを提供する。あ
る遷移媒体が、ダイの上および下で応力を軽減し、応力
緩衝ゾーンとして作用する。さらに、この遷移媒体は、
ダイをパッケージングの中央方向に移動させ、成形用化
合物および遷移媒体が膨張および収縮することを可能に
する一方で、ダイを相対的に移動しないように保つ。ダ
イをパッケージングの中央に向かって移動させることに
より、この遷移媒体はパッケージの反りおよびカールを
低減する。反りおよびカールの低減によって、はんだボ
ール接合の寿命が延び、したがって当該電子デバイスの
寿命が延びる。この遷移媒体は、典型的には応力吸収材
料からなり、成形化合物、ＰＣＢ、または両方と同様の
ＣＴＥ（熱膨張係数）を有する。
【０００８】第１の局面において、この発明は、第１の
厚みを有するシリコンダイと第１および第２の側部を有
するメタライズされたポリマー層とを含む集積回路パッ
ケージを提供する。ある遷移媒体が、シリコンダイと、
メタライズされたポリマー層の第１の側部との間に配さ
れる。この遷移媒体は、シリコンダイの第１の厚みより
大きい第２の厚みを有する。
【０００９】別の局面では、この発明は、第１の厚みを
規定するメタライズされたポリマー層を含む集積回路パ
ッケージを提供する。遷移媒体をそのメタライズされた
ポリマー層に結合する。ダイをその遷移媒体に結合す
る。成形キャップによってその遷移媒体およびダイを包
み込む。この成形キャップは第２の厚みを規定するが、
それは、メタライズされたポリマー層の第１の厚みおよ
び成形キャップの第２の厚みがパッケージの厚みを規定
するようになされる。ダイはパッケージの厚みの中央付
近に配される。
【００１０】さらに別の局面において、この発明は、テ
ープキャリア上に配されある熱膨張係数を有する第１の
接着層を含む集積回路を提供する。第１および第２の面
を有する遷移媒体が第１の接着層上に配されるが、これ
は、遷移媒体の第１の面が第１の接着層に係合するよう
になされる。第２の接着層が遷移媒体の第２の面上に配
され、ダイが第２の接着層上に配される。成形キャップ
によって、第１の接着層と遷移媒体と第２の接着層とダ
イとが包み込まれる。この成形キャップおよびテープキ
ャリアによってパッケージの厚みが規定される。遷移媒
体および成形キャップの熱膨張係数がおおよそ同じ熱膨
張係数を有することにより、熱サイクル化におけるダイ
に対する熱応力が低減され得る。
【００１１】さらなる局面において、この発明は集積回
路のパッケージング方法を提供する。この方法は、剛性
の遷移媒体に接着されるシリコンダイを設けるステップ
を含む。接着層をテープキャリアに適用する。ダイおよ
び遷移媒体をそのテープキャリア上の接着層に取付け
る。次いで、ダイおよび遷移材料を包み込む。
【００１２】さらに別の局面において、この発明は集積
回路パッケージの形成方法を提供する。この方法は、メ
タライズされたポリマー層を設けるステップを含む。剛
性の遷移媒体層を、メタライズされたポリマー層に、第
１の接着層を介して取付ける。集積回路を、剛性の遷移
媒体に、第２の接着層を用いて結合する。
【００１３】さらに別の局面では、この発明は集積回路
の製造方法を提供する。この方法は半導体ウェハを設け
るステップを含む。この半導体ウェハは第１の接着剤を
用いて遷移媒体に取付けられる。その半導体ウェハから
ダイを切断し、そのダイを遷移媒体の対応の領域に取付
ける。このダイおよび遷移媒体をテープキャリアに取付
ける。
【００１４】さらに別の局面では、この発明は、テープ
キャリアおよびシリコンダイを設けるステップを含む集
積回路パッケージ形成方法を提供する。ダイと集積回路
パッケージとの間における熱による不一致応力は、テー
プキャリアとシリコンダイとの間に剛性の遷移媒体を配
することによって低減される。
【００１５】この発明の他の目的、特徴および利点は以
下の詳細な記載および添付の図面を考慮することによっ
てより明らかとなる。図中、同様の参照符号は同様の特
徴を示す。
【００１６】
【詳細な説明】図１は、集積回路（ＩＣ）パッケージ１
２の断面図を示す。このパッケージはボール・グリッド
・アレイ（ＢＧＡ）パッケージである。このパッケージ
のためのピンまたはリードは、パッケージの下側におい
てグリッドパターンまたはアレイパターンにて配置され
るはんだボール１４である。このパッケージは、典型的
には、はんだボール１４を用いることにより、ＰＣボー
ド１６上にて面を介して取付けられる。ＢＧＡパッケー
ジはより多くの数のＩ／Ｏピンに対応し得るが、それ
は、より数多くのはんだボールリード１４がパッケージ
下においてグリッドアレイパターンにて配され得るから
である。たとえば、いくつかのＢＧＡパッケージは６７
２以上のはんだボールリード１４を有するか、ＰＬＣＣ
パッケージは３０４のリードに限られることが多い。
【００１７】この発明はＢＧＡパッケージタイプに関連
して記載されるが、この発明はＢＧＡタイプ以外のパッ
ケージタイプにも適用可能であることを理解されたい。
この発明は、応力を受ける電気的リードを有するどのよ
うなパッケージにも適用可能である。実際、半導体が進
歩し続けるに伴い、まだ存在しない、またはまだ標準化
されてはいない新しいパッケージタイプが疑いなく存在
するであろう。この発明の原理はそのような新しいパッ
ケージタイプにも適用可能となる。
【００１８】数多くのタイプの集積回路は、現在、より
多くの数のＩ／Ｏピンを有するよう設計されつつある。
マイクロプロセッサ、ＡＳＩＣ、ＰＬＤ、およびＦＰＧ
Ａは一般に大きなＩ／Ｏピン数を有し得る。たとえば、
Altera Fine Line BGAパッケージは６７２本のピンを有
する。ＢＧＡパッケージを用いた製品のうちいくつかの
例には、Fine LineTM製品およびSameFrameTM製品のAlte
ra１０Ｋ系統が含まれる。「はんだボール」、「リー
ド」、および「ピン」という語は本明細書においては相
互交換可能に用いられ、ＩＣパッケージとたとえばプリ
ント基板（ＰＣＢ）のような基板との間における電気的
接続点を意味するべく用いられる。
【００１９】ＢＧＡパッケージはよりよいリード密度
（平方インチ当りのピン）を有し、同じサイズを有する
他のＰＬＣＣ、ＱＦＰおよびＰＧＡパッケージよりも多
くの入力／出力（Ｉ／Ｏ）ピンをサポートする。ＢＧＡ
パッケージの領域には、典型的には、１１平方ミリメー
タの領域、１７平方ミリメータの領域、２３平方ミリメ
ータの領域、２７平方ミリメータの領域、３５平方ミリ
メータの領域、４５平方ミリメータの領域、またはより
大きなパッケージサイズの領域がある。当然のことなが
ら、パッケージサイズはチップの機能および電子デバイ
スの機能に依って変動することになる。ＢＧＡパッケー
ジのはんだボール数は増大することが予想され、なぜな
らば、さらにより高い集積度の回路を製造する傾向があ
るからである。このことは、マイクロプロセッサ、ＡＳ
ＩＣおよびＣＰＬＤのようなＩＣに特に当てはまる。こ
のようなより多数のはんだボールはＰＣＢとさらに増大
する数のＩ／Ｏピンとの間に電気的接続を設ける。ＢＧ
Ａパッケージは、１００、２５６、４８４、６７２、２
０００またはそれ以上のはんだボールを有し得る。
【００２０】図１は、ダイ取付部２２を介してメタライ
ズされたポリマーテープ２０に取付けられるシリコンダ
イ１８を含むＢＧＡパッケージ１２を示す。メタライズ
されたポリマーテープ２０は、ダイ１８の各パッド２４
を適当なはんだボールのランド領域に経路付けるトレー
スを含む。金属配線２６によってダイ１８がエッチング
された回路リードを介してはんだボール１４に接続され
ることによって、チップがＰＣボードに電気的に接続さ
れる。ダイ１８および金属配線２６を成形キャップ２８
を用いて包み込むことにより、半導体ダイおよびパッケ
ージ構成要素をたとえば温度による応力および機械的な
応力のようなさまざまな応力から保護する。パッケージ
１２の厚み３０は約０．０６０インチ（１インチ＝２．
５４ｃｍ）である。はんだボール１４を含むパッケージ
１２の厚み３２は約０．０７３インチである。はんだボ
ール１４の幅３４は約０．０１９インチである。当然の
ことながら、パッケージ寸法は、シリコンダイ１８のサ
イズ、Ｉ／Ｏピンの数、はんだボール１４の数およびサ
イズ、ならびに同様の要素に依存して変動し得る。
【００２１】図２は、図１の部分１１の破断図を示す。
シリコンダイ１８は電子回路を含む。ＩＣチップのある
例には、マイクロプロセッサ、プログラマブル論理、Ａ
ＳＩＣ、ＤＳＰおよび広帯域ＩＣが含まれる。ダイ１８
は、シリコン以外のさまざまな材料、たとえばガリウム
砒素などから形成され得る。入力／出力ボンディングワ
イヤ２６は、ダイ１８のパッド２４に、テープキャリア
２０上の適当な位置にて電気的に結合される。ボンディ
ングワイヤ２６は、アルミニウム、金、銅、銀などの導
電性材料から形成され得る。ダイ１８は接着剤またはダ
イ取付部２２を用いてテープキャリア２０に取付けられ
る。ダイ取付部２２は、ダイ１８をテープキャリア２０
に十分に接合し得るさまざまな材料のうちのあるもので
あり得る。たとえば、ダイ取付部の材料は、ラテックス
セメント；エポキシ、シアノアクリレート、アクリル、
ポリエステルなどの熱硬化接着剤；ポリエステル、ポリ
酢酸ビニル、アクリル、ポリアミドなどの熱可塑性接着
剤；セルロースアセテート；ウレタン、シリコン、ネオ
プレコア（neoprecores）、天然ゴムなどのエラストマ
ー接着剤；エポキシ−ナイロン、エポキシポリスルフィ
ド、ビニルフノリック(vinyl phnolics)などの合金接着
剤を含み得る。
【００２２】ＢＧＡパッケージは、ダイからパッケージ
へのターミネーションを経路付けるためのより大きな柔
軟性を与えるテープパッケージ構造を用いる。ＢＧＡパ
ッケージにおいては、ボンディングワイヤによってダイ
のパッドがテープキャリア上のパッドまたはトレースに
電気的に結合される。このテープキャリアは、ダイの各
パッドを適当なはんだボールのランド領域に経路付ける
（ＰＣボードのような）トレースを有する。したがっ
て、テープキャリアのトレースを変更することによっ
て、ダイ下におけるはんだボール接続への経路付け能力
が柔軟性を持って変更され得る。これにより、パッケー
ジサイズがＰＬＣＣおよび他のパッケージタイプに比し
て低減される。現在のテープパッケージ技術は、典型的
には、２５ミクロンの空間内において２５ミクロンのト
レースをサポートする。このテープ技術はそれに最も拮
抗する技術の約２倍も効果的である。このテープキャリ
アは、典型的には、たとえばポリイミド膜テープのよう
な、導電性のトレースを伴う、連続する、柔軟性のある
プリント基板材料上に設けられる。これらのトレース
は、銅、メタライズされたポリマー層のような導電性材
料からなり得る。
【００２３】表１は、さまざまなパッケージ構成要素の
典型的な寸法を示す。
【００２４】
【表１】
【００２５】このようなテープパッケージ構成の成功に
もかかわらず、考えられ得る問題がある。１つは、ＢＧ
ＡパッケージとＰＣＢとの間におけるはんだボール接合
部の信頼性である。システムはオンおよびオフに切換え
られるため、温度サイクルによってＢＧＡパッケージお
よびＰＣＢは膨張および収縮する。特に、はんだボール
１４は、当該デバイスのさまざまな構成要素間における
一致しない熱膨張係数（ＣＴＥ）のため、せん断応力を
経験する。このような問題は、たとえば、シリコンダイ
のＣＴＥと、構成要素が上に取付けられるＰＣＢのＣＴ
Ｅとの不一致が大きい場合に生ずる。このような差異は
大きなものになり得る。たとえば、ダイの典型的なＣＴ
Ｅは２．６×１０-6／℃ほどにも低くなり得、ＰＣＢの
それは１７×１０-6／℃ほどにも高くなり得る。
【００２６】ＣＴＥの不一致から生ずる問題は、ＩＣパ
ッケージの反りまたはカールである。特に、ＩＣパッケ
ージはダイ以上に膨張および収縮する。図３および図４
は、はんだボール１４でＰＣＢ１６に結合された集積回
路パッケージ１２を示す。パッケージの対称性のため、
膨張および収縮はパッケージの静止した中央点３６から
外方向に進行する。図３に示されるように、ダイ１８は
典型的にはパッケージング１２の底部付近にある。ダイ
のＣＴＥはプラスチックのカプセル材料２８のＣＴＥよ
りも小さいため、パッケージの底部はパッケージの上部
ほどは膨張および収縮しない。図４に示されるように、
これにより、パッケージの下側端縁は上方向に引張ら
れ、パッケージ１２はカールする傾向にある。このた
め、最も外側のはんだボールは大きなせん断および曲げ
力の対象となる。したがって、典型的に最初に欠陥を生
ずるはんだボールは、ＩＣパッケージの中央から最も離
れて位置するはんだボールである。亀裂を有するはんだ
ボールからの開放接続は避け難くシステム障害へと至
る。
【００２７】表２はさまざまなパッケージ構成要素の典
型的なＣＴＥを示す。
【００２８】
【表２】
【００２９】大きなパッケージは小さなパッケージより
もより多くの欠陥を経験する傾向があるが、これは、大
きなパッケージが小さなパッケージよりもより膨張を経
験するからである。この結果、より大きなダイのサイズ
ははんだボール接合の信頼性に対しある大きな影響を与
える。たとえば、３平方ミリメータ未満のダイのサイズ
では、欠陥のないサイクル数は５０００サイクルほどに
も高くなり得る。この欠陥のないサイクルの数は、しか
しながら、５平方ミリメータより大きいダイのサイズで
は２０００サイクルを下回るまでに落ち、１０平方ミリ
メータより大きいダイのサイズでは１０００サイクルに
まで落ちる。
【００３０】はんだボールの信頼性を向上させるための
１つの技術では、より大きくより高いはんだボールを用
いる。より大きなはんだボールははんだボールとＰＣＢ
との間のコンタクト領域を増大させ、はんだボール接合
の寿命を延ばす。より大きなはんだボールに伴う１つの
問題点は、ダイパッケージ上における限られた空間であ
る。より大きなはんだボールはより多くの空間を取り、
ダイとＰＣＢとの間の可能な電気的コンタクト数を減少
させる。
【００３１】より高いはんだボールははんだボールとＰ
ＣＢとの間の距離を大きくし、はんだボールの上部とは
んだボールの下部との間においてより大きなスイングを
可能にする。このことははんだボール接合部でのコンテ
ンションを下げ得る。高いはんだボールに伴う１つの問
題は、しかしながら、それらが、パッケージサイズの最
小化という目的に反するような、ダイパッケージの全体
の高さを引上げるという点である。
【００３２】図５は、この発明の集積回路パッケージ２
００の一実施例の断面図である。図１および図２と同様
に、テープキャリア２０およびプラスチックのカプセル
材料２８を含むパッケージ１２の厚み３０は典型的には
約０．０６０インチである。はんだボール１４を伴うパ
ッケージ１２の厚み３２は典型的には約０．０７３イン
チである。はんだボールの幅３４は典型的には約０．０
１９インチである。当然のことながら、パッケージの構
成要素の寸法は、ダイのサイズ、Ｉ／Ｏピンの数、はん
だボールの数およびサイズなどのような要因に依存して
変動し得る。
【００３３】図６に最も明確に示されるように、集積回
路パッケージはテープキャリア２０とシリコンダイ１８
との間に遷移媒体４２を有する。第１の接着剤３８は遷
移媒体４２をテープキャリア２０に接着し、第２の接着
剤４０はダイ１８を遷移媒体４２に接着する。ダイの活
性領域はテープキャリア２０には面さない。ボンディン
グワイヤ２６はシリコンダイ１８の他の構造物２４をテ
ープキャリア上の適切な位置に結合する。当然のことな
がら、遷移媒体４２はたとえば転送または注入成形のよ
うな他の従来の方法を用いてシリコンダイ１８およびテ
ープキャリア２０に結合され得ることが理解される。
【００３４】ＩＣパッケージは、図５および図６におい
ては、不一致のＣＴＥの応力およびダイの位置決めに関
して向上された信頼性を与える。遷移媒体４２は緩衝体
として作用して、パッケージ１２とＰＣＢ１６との間に
てはんだボール接合部４４のところでそのストレスの大
部分を吸収する。遷移媒体４２の材料はダイを支持する
よう十分剛性であるべきである。この遷移媒体は、たと
えば、成形化合物２８、ＢＴ樹脂、ＦＲ−４樹脂、ＦＲ
−５樹脂、ポリマー、エラストマー、接着剤などのよう
な材料を含んでもよい。金属またはシリコンのような非
ポリマーを用いることも可能であるが、金属およびシリ
コン以外の材料の方がよりよい応力吸収をもたらすこと
がわかっている。これらの材料はすべてしかしながら望
ましいものであり、なぜならば、それらはＰＣＢ、成形
化合物材料またはそれらの両方と同様のＣＴＥを有する
からである。遷移媒体４２は、典型的には、約７×１０
-6／℃〜１７×１０-6／℃、好ましくは７×１０-6／℃
〜１２×１０-6／℃のＣＴＥを有する。このようなＣＴ
Ｅは周囲のＰＣＢおよび成形化合物と同様のＣＴＥを与
え、ダイパッケージング１２をより一様に膨張および収
縮させる。
【００３５】遷移媒体４２はダイをパッケージ厚み３０
の中央の接近させて位置決めする。ダイ１８をパッケー
ジ厚み３０の中央付近に有することにより、パッケージ
の反りおよびカールの問題が低減される。パッケージの
頂部および底部はより等しく収縮し得、ダイ上の力が低
減され得る。図７に示されるように、成形化合物２８お
よび遷移媒体４２が膨張および収縮すると、ダイが中央
付近にあるためそのダイの動きが最小限にされる。さら
に、ダイ１８を中央に接近させて位置決めすることによ
り、ダイははんだボールアレイからさらに離れて動かさ
れ、ダイ１８上の応力が低減される。したがって、ダイ
１８は、その整合性を危うくすることなくさらに薄く形
成され得る。ダイの厚みは、プラズマエッチング、機械
研削、ラッピングなどによって１８ミルから１ミル以下
にまで低減され得る。ある特定の実施例では、このダイ
はプラズマエッチングによって６ミルの厚みにまで低減
される。他の技術も利用可能ではあるが、約２ミルにま
で下げられる厚みが得られるであろうことから、プラズ
マエッチングが用いられる。このようにして、数多くの
実施例において、ダイ１８は遷移媒体４２よりも薄くな
る。ダイがより薄いため、ダイの材料がより少なく、熱
による不一致応力が低減されるはずである。
【００３６】図８は、図７に示される実施例に従った上
面図である。特に、図８は、ダイ１８、遷移媒体４２、
およびテープキャリア２０を示す。この示される実施例
では、遷移媒体４２の長さｌtmおよび幅ｗtmは少なくと
もダイ１８の長さｌdおよび幅ｗdと同じ長さおよび幅で
ある。他の実施例では、この遷移媒体４２はダイよりも
小さいまたは大きい面積を有し得る。このダイおよび遷
移媒体は任意の数の形状であり得、それらには円形、矩
形、正方形などが含まれるが、それらに限定されるもの
ではない。はんだボール１４はパッケージ上の任意の場
所に位置決めされ得るが、この実施例では、はんだボー
ル１４はテープキャリア２０およびダイ１８の両方の下
に配される。
【００３７】この発明の集積回路パッケージはさまざま
な方法でさまざまな適用例において用いるために形成さ
れ得る。この発明を製造するための１つの方法を図９Ａ
〜図９Ｆに示す。図９Ａに示されるように、パターニン
グされた導電層およびビアを有する誘電体層を有する従
来のテープキャリア５０が、典型的には、処理の前に銅
の支持フレーム５２下に取付けられる。任意の従来の２
層または３層ポリイミドテープキャリアが用いられ得
る。第１の接着層５４がポリイミドテープキャリア５０
に適用され得る（図９Ｂ）。この接着剤は、任意の標準
的な技術を用いて適用され得る。たとえば、標準的な熱
プレス技術、ｂステージ（適用および部分的硬化）など
が用いられ得る。テープキャリア５０に取付けられる前
に、遷移媒体５６は、少なくとも、使用されるダイと同
じ大きさのサイズに予め切断され得る。遷移媒体４２の
長さｌtmおよび幅ｗtmは少なくともダイ５８の長さｌd
および幅ｗdと同じ長さおよび幅であるべきである（図
８参照）。図９Ｃに示されるように、次いで、遷移媒体
５６が第１の接着層５４上に取付けられる。第２の接着
層６０を遷移媒体５６の上面に適用する（図９Ｄ）。ダ
イ５８は、典型的には、第２の接着層上に取付けられる
前に、バックラッピング、研磨法、プラズマエッチング
などによって薄くされる（図９Ｅ）。ボンディングワイ
ヤ６２がダイ５８のパッドおよび他の構造物に取付けら
れることによって、ダイがテープキャリア５０上の適切
な位置に電気的に接続され得る。ダイ１８は次いで成形
キャップ６４を用いて包まれ得る（図９Ｆ）。
【００３８】はんだボールおよび他の導電性ボールはこ
の後位置決めされ得るが、それは、はんだボールとパッ
ド（図示せず）との間の確実な電気的接続を形成するの
に好適な任意の従来の方法を用いて、テープキャリアの
電気的トレースをプリント基板に電気的に接続するよう
になされる。たとえば、はんだボールは、固体または液
体堆積の後に、赤外線、対流、気相蒸着、はんだ付けな
どを行なうことによって加えられてもよい。
【００３９】接着層５４、６０、遷移媒体５６、および
ダイ５８の組合せは典型的には約１４ミル〜２０ミル、
好ましくは約１８ミルの厚みを有する。当然のことなが
ら、その相対的な厚みは、材料、パッケージの全体の高
さ、デバイスのタイプに依存して変動し得る。ある例示
的実施例では、接着層５４、６０は２ミルの厚みを有
し、遷移媒体５６は約１０ミルの厚みを有し、ダイは約
６ミルの厚みを有する。典型的には遷移材料とダイとの
間にはボンディングワイヤは全く存在しない。この遷移
材料は、この発明を十分に作用させるのに、接地される
必要はない。示される実施例では単一の遷移媒体を用い
ているが、２つ以上の遷移媒体を用いてもよいことを理
解されたい。たとえば、異なるＣＴＥを有するさまざま
な材料からなる複数の層または同じＣＴＥを有する材料
からなる複数の層をダイとはんだボールとの間に配して
もよい。さらに、遷移媒体５６は、成形カプセル材料が
或る領域において直接ダイ５８とテープキャリア５０と
の間に介在することを可能にするようなギャップを有し
てもよい。
【００４０】図１０Ａ〜図１０Ｅはこの発明を製造する
代替方法を示す。特に、ダイ５８および遷移媒体５６
は、テープキャリア５０上に取付けられる前に互いに接
着される。図１０Ａおよび図１０Ｂに示されるように、
遷移媒体５６はダイ５８に対し接着層６０とともに取付
けられることによって、サンドイッチ６６を形成する。
第２の接着層５４がテープ５４の表面に対し所望の位置
にて適用され得る（図１０Ｃ）。次いで、サンドイッチ
６６が第２の接着層５４に取付けられ得る（図１０
Ｄ）。ボンディングワイヤ６２をダイ５８のパッドまた
は他の構造物に取付けることよって、ダイ５８がテープ
キャリア５０に電気的に接続され得る。次いで、成形キ
ャップ６４を用いてダイ５８が包まれ得る（図１０
Ｅ）。
【００４１】図１１Ａ〜図１１Ｆはこの発明を製造する
ための別の方法を示す。ダイを直接接着層上に配する代
わりに、半導体ウェハを遷移媒体に接着し、次いで処理
することにより、サンドイッチ６６を製造する。このプ
ロセスによって、テープキャリア５０上に取付けられた
ときに、ダイと遷移媒体５６との間により正確な整列が
もたらされる。これに比して、図９Ａ〜図９Ｆの技術で
は、より慎重な構造物の整列が必要とされる。遷移材料
はパッケージにおいて整列および配置される必要があ
り、ダイはその遷移媒体上に整列され配置される必要が
ある。図１１Ａ〜図１１Ｆの技術は、それほど多くのま
たは精密な整列工程を必要としない。実際、ダイと遷移
材料との組合せのアセンブリは同じ方法にて行なわれ得
るかまたは１つのダイでなされ得る。図１１Ａおよび図
１１Ｂに示されるように、半導体ウェハ６８が遷移媒体
７０に対し接着層６０で接着されることによって組合せ
７２が形成される。ウェハ６８は任意のサイズまたは形
状を有してもよいが、典型的には、約６インチ〜１２イ
ンチの直径を有する円形のウェハである。ウェハ６８は
典型的には約１８ミル〜３０ミルの厚みを有するが、プ
ラズマエッチングまたはラッピングで薄くすることによ
り任意の所望の厚みを与えられてもよい。１つの実施例
では、遷移媒体５６の長さＬTMおよび幅ＷTMは少なくと
も半導体ウェハ６８の長さＬDおよび幅ＷDと同じ長さお
よび幅である。他の実施例では、遷移媒体７０はウェハ
６８よりも大きくまたは小さくあり得る。ウェハと遷移
媒体との組合せ７２は、固められた後、図１１Ｂの線７
４によって示されるようにピースに切り分けられること
によりサンドイッチ６６を形成する。各サンドイッチ６
６のサイズおよび形状そのものは所望の適用例に依存す
る。この切断はたとえば、機械的鋸引き、レーザ鋸引
き、パンチング（せん断）などのような任意の従来の手
段によって行なわれ得る。第２の接着層５４がテープキ
ャリア５０上に配される（図１１Ｃ）。図１１Ｄおよび
図１１Ｅに示されるように、サンドイッチ６６が次いで
接着層５４上に配される。ボンディングワイヤ６２をダ
イ５８のパッドまたは他の構造物に取付けることによっ
て、そのダイがテープキャリア５０上の適切な場所に電
気的に接続され得る。次いで、ダイ５８は成形キャップ
６４を用いて包まれ得る（図１１Ｆ）。
【００４２】図１２Ａ〜図１２Ｃに示されるさらに他の
方法では、予め成形されたペデスタル５６が基板５０上
にて一体的に形成され得る。ダイ５８は接着剤を用いる
かまたは接着剤を用いずにペデスタル５６上に直接位置
決めされ得る。この後、成形カプセル材料６４をペデス
タル５６およびダイ５８上に配することによって、その
集積回路が封止され得る。大抵の実施例では、この予め
成形されたペデスタルは成形カプセル材料と同じ材料か
らなるが、他の実施例では、この予め成形されるペデス
タルは成形用化合物と同様のＣＴＥを有する他の材料で
あってもよい。
【００４３】この発明の実施例の記載は例示および説明
の目的でなされるものである。それは網羅的なものでも
なければ、この発明をその記載されるとおりの正確な形
態に限定するものでもないことが意図され、数多くの修
正物および変形物が上記の教示に照らし可能である。上
記の実施例は、この発明の原理およびその実際の適用例
を最もよく説明する目的で選択され記載されたものであ
る。この実施例の記載により、当業者には、企図される
特定の使用例に適するようにこの発明をさまざまな実施
例およびさまざまな修正物で最もよく利用し実施するこ
とが可能となるものである。
【図面の簡単な説明】
【図１】 集積回路パッケージの断面図である。
【図２】 図１からの破断図である。
【図３】 ＢＧＡパッケージの断面図であって、ダイが
そのパッケージングの底部にある図である。
【図４】 パッケージ構成要素の温度差によるＢＧＡパ
ッケージの反りおよびカールを示す図である。
【図５】 この発明の一実施例に従う集積回路パッケー
ジの断面図である。
【図６】 図５からの判断図である。
【図７】 中央付近にダイを有する集積回路パッケージ
の断面図である。
【図８】 図５に示される実施例に従うチップパッケー
ジの上面図である。
【図９】 図９Ａ〜図９Ｆはこの発明のある方法を示す
図である。
【図１０】 図１０Ａ〜図１０Ｅはこの発明の別の方法
を示す図である。
【図１１】 図１１Ａ〜図１１Ｆはこの発明のさらに別
の方法を示す図である。
【図１２】 図１２Ａ〜図１２Ｃはこの発明の別の方法
を示す図である。
【符号の説明】
１８ シリコンダイ、２０ メタライズされたポリマー
層、４２ 遷移媒体。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ロング アメリカ合衆国、94550 カリフォルニア 州、リバーモア、ヘレン・ウェイ、256 (72)発明者 ドナルド・エス・フリッツ アメリカ合衆国、95136 カリフォルニア 州、サン・ノゼ、サウスウィック・コー ト、5105

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 第１の厚みを有するシリコンダイと、 第１の側部および第２の側部を有するメタライズされた
    ポリマー層と、 シリコンダイとメタライズされたポリマー層の第１の側
    部との間に配される遷移媒体とを含み、遷移媒体は第２
    の厚みを有し、シリコンダイの第１の厚みは第２の厚み
    よりも小さい、集積回路パッケージ。
  2. 【請求項２】 遷移媒体は非導電性である、請求項１に
    記載の集積回路パッケージ。
  3. 【請求項３】 遷移媒体は約７×１０-6／℃〜１７×１
    ０-6／℃の熱膨張係数を有する、請求項１に記載の集積
    回路パッケージ。
  4. 【請求項４】 集積回路のメタライズされたポリマー層
    は誘電体層と導電層とを有するテープキャリアである、
    請求項１に記載の集積回路。
  5. 【請求項５】 第１の厚みを規定するメタライズされた
    ポリマー層と、 メタライズされたポリマー層に結合される遷移媒体と、 遷移媒体に結合されるダイと、 遷移媒体とダイとを包み込む成形キャップとを含み、成
    形キャップは第２の厚みを規定し、第１の厚みおよび第
    ２の厚みはパッケージ厚みを規定し、ダイはパッケージ
    の厚みの中央付近に配される、集積回路パッケージ。
  6. 【請求項６】 成形キャップは遷移媒体の熱膨張係数と
    同様の熱膨張係数を有する、請求項５に記載の集積回路
    パッケージ。
  7. 【請求項７】 ダイは接着層で遷移媒体に取付けられ
    る、請求項５に記載の集積回路パッケージ。
  8. 【請求項８】 テープキャリアと、 テープキャリア上に配される第１の接着層とを含み、第
    １の接着層はある熱膨張係数を有し、さらに、 第１の面と第２の面とを有する遷移媒体を含み、遷移媒
    体の第１の面は第１の接着層と係合し、遷移媒体はある
    熱膨張係数を有し、さらに、 遷移媒体の第２の面上に配される第２の接着層を含み、
    第２の接着層はある熱膨張係数を有し、さらに、 第２の接着層上に配されるダイと、 第１の接着層と遷移媒体と第２の接着層とダイとを包み
    込む成形キャップとを含み、成形キャップおよびテープ
    キャリアはパッケージの厚みを規定し、遷移媒体および
    成形キャップは熱サイクル中のダイへの熱応力を低減す
    るようおおよそ同じ熱膨張係数を有する、集積回路。
  9. 【請求項９】 剛性の遷移媒体に接着されるシリコンダ
    イを設ける工程と、 接着層をテープキャリアに適用する工程と、 ダイおよび遷移媒体をテープキャリア上の接着剤に取付
    ける工程と、 ダイおよび遷移媒体を包み込む工程とを含む、集積回路
    パッケージング方法。
  10. 【請求項１０】 前記シリコンダイを設ける工程は、遷
    移媒体に接着される半導体ウェハを切断することによっ
    て実行される、請求項９に記載の集積回路パッケージン
    グ方法。
  11. 【請求項１１】 半導体ウェハを設ける工程と、 第１の接着剤を用いて半導体ウェハを遷移媒体に取付け
    る工程と、 半導体ウェハからダイを切断する工程とを含み、ダイは
    遷移媒体の対応の領域に取付けられ、さらに、 ダイおよび遷移媒体をテープキャリアに取付ける工程を
    含む、集積回路製造方法。
  12. 【請求項１２】 前記切断工程は、機械的鋸引き、レー
    ザ切断、パンチングまたはせん断によって実行される、
    請求項１１に記載の集積回路製造方法。
JP2000060614A 1999-03-05 2000-03-06 集積回路パッケージ、集積回路、集積回路パッケージング方法、および集積回路製造方法 Withdrawn JP2000277573A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US12311699P 1999-03-05 1999-03-05
US12623499P 1999-03-24 1999-03-24
US60/126234 1999-03-24
US60/123116 1999-03-24
EP00301805A EP1035580A3 (en) 1999-03-05 2000-03-06 Method and structure for integrated circuit package

Publications (1)

Publication Number Publication Date
JP2000277573A true JP2000277573A (ja) 2000-10-06

Family

ID=47285679

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000060614A Withdrawn JP2000277573A (ja) 1999-03-05 2000-03-06 集積回路パッケージ、集積回路、集積回路パッケージング方法、および集積回路製造方法

Country Status (3)

Country Link
US (1) US20020145207A1 (ja)
EP (1) EP1035580A3 (ja)
JP (1) JP2000277573A (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070152314A1 (en) * 2005-12-30 2007-07-05 Intel Corporation Low stress stacked die packages
DE102006010733A1 (de) * 2006-03-08 2007-09-20 Süss MicroTec AG Substrat mit einer Trägerschicht zur Verhinderung einer Verformung
US7750449B2 (en) * 2007-03-13 2010-07-06 Micron Technology, Inc. Packaged semiconductor components having substantially rigid support members and methods of packaging semiconductor components
US8008787B2 (en) * 2007-09-18 2011-08-30 Stats Chippac Ltd. Integrated circuit package system with delamination prevention structure
JP5927434B2 (ja) * 2011-09-30 2016-06-01 パナソニックＩｐマネジメント株式会社 慣性力センサ
US9847286B2 (en) 2014-04-18 2017-12-19 Halliburton Energy Services, Inc. High-temperature cycling BGA packaging
WO2016084643A1 (ja) * 2014-11-27 2016-06-02 国立研究開発法人産業技術総合研究所 前工程－後工程一体化システム
US11045626B2 (en) * 2016-03-06 2021-06-29 Andrew N. Ellingson Guide wire device and method
EP4022674A2 (en) * 2019-08-26 2022-07-06 X-Celeprint Limited Variable stiffness modules

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5679977A (en) * 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5459923A (en) * 1993-07-28 1995-10-24 E-Systems, Inc. Method of marking hermetic packages for electrical device
EP1213754A3 (en) * 1994-03-18 2005-05-25 Hitachi Chemical Co., Ltd. Fabrication process of semiconductor package and semiconductor package
MY112145A (en) * 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
US5598321A (en) * 1995-09-11 1997-01-28 National Semiconductor Corporation Ball grid array with heat sink
JPH11102985A (ja) * 1997-09-26 1999-04-13 Mitsubishi Electric Corp 半導体集積回路装置

Also Published As

Publication number Publication date
EP1035580A2 (en) 2000-09-13
US20020145207A1 (en) 2002-10-10
EP1035580A3 (en) 2003-12-03

Similar Documents

Publication Publication Date Title
US6664643B2 (en) Semiconductor device and method for manufacturing the same
US6756684B2 (en) Flip-chip ball grid array semiconductor package with heat-dissipating device and method for fabricating the same
EP0865082A1 (en) Semiconductor device, process for producing the same, and packaged substrate
EP0747952A2 (en) Thermally enhanced ball grid array package
KR100353170B1 (ko) 소형화된 칩 스케일 볼 그리드 어레이 반도체 패키지
US20070018337A1 (en) Method and apparatus for attaching microelectronic substrates and support members
JP2002190488A (ja) 半導体装置の製造方法および半導体装置
CN103681544A (zh) 用于具有集成散热器的ic封装件的混合热界面材料
US7300822B2 (en) Low warpage flip chip package solution-channel heat spreader
JP2001291801A (ja) 直接取付けチップスケール・パッケージ
JPH09167813A (ja) 集積回路パッケージ
JP2010010301A (ja) 半導体装置及びその製造方法
JP2005217405A (ja) 熱放出形半導体パッケージ及びその製造方法
US7344916B2 (en) Package for a semiconductor device
TWI332694B (en) Chip package structure and process for fabricating the same
JP2000277573A (ja) 集積回路パッケージ、集積回路、集積回路パッケージング方法、および集積回路製造方法
US7605020B2 (en) Semiconductor chip package
US6887777B2 (en) Method for connecting an integrated circuit to a substrate and corresponding circuit arrangement
JP2001007238A (ja) ウエハーレベルの集積回路装置のパッケージ方法
JPH0637233A (ja) 半導体集積回路装置およびその製造方法
US6963129B1 (en) Multi-chip package having a contiguous heat spreader assembly
JP4626445B2 (ja) 半導体パッケージの製造方法
JP4972968B2 (ja) 半導体装置及びその製造方法
KR960000221B1 (ko) 반도체 패키지
WO2003083908A2 (en) Packaging system for semiconductor devices

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20070605