JPH11102985A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH11102985A
JPH11102985A JP9262049A JP26204997A JPH11102985A JP H11102985 A JPH11102985 A JP H11102985A JP 9262049 A JP9262049 A JP 9262049A JP 26204997 A JP26204997 A JP 26204997A JP H11102985 A JPH11102985 A JP H11102985A
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integrated circuit
circuit device
base material
semiconductor integrated
semiconductor chip
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JP9262049A
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Michio Futakuchi
通男 二口
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 BGAパッケージ型の半導体集積回路装置に
おいて、ヒートサイクル時に発生する熱応力を小さく抑
え、かつ、曲げ剛性の大きい半導体集積回路装置を得
る。 【解決手段】 半導体チップ1および封止樹脂層5を芯
材とし、表皮材としてキャリア基材3および補強基材4
でサンドイッチ構造を形成させた。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はパッケージ構造とし
て、ボールグリッドアレイ構造の半導体集積回路装置に
係り、特に、熱サイクル時においても、その半導体集積
回路装置が実装されるプリント基板との間の接続信頼性
の高い半導体集積回路装置に関するものである。また、
薄型で、かつ高い曲げ剛性を有する半導体集積回路装置
に関するものである。
【0002】
【従来の技術】近年、半導体集積回路装置は益々多ピン
化の傾向にあり、そのため、従来より、パッケージに外
部接続用の端子としてボール形状の導電性端子をグリッ
ドアレイ状に配置したボールグリッドアレイ構造のパッ
ケージ(以下、BGAパッケージと称する)が使用されて
いる。このBGAパッケージは益々増大するパッケージ
の多ピン化・小型化・薄型化の要求にこたえるものとし
て注目をあびている。
【0003】図9及び図10にそれぞれ従来のBGAパ
ッケージの構造を示す。図9に示したBGAパッケージ
は、半導体チップ1の一主面に設けられた導電性バッド
をキャリア基材3の一面側にて導電体6と導電性接着材
9を介して電気的に接続し、キャリア基材3の他面側に
て導電体6に外部出力端子8を設けたタイプである。ま
た、図10に示したBGAパッケージは、半導体チップ
1の一主面に設けられたボンディングパッドをボンディ
ングワイヤ7を介してキャリア基材3の一面側にて導電
体6と電気的に接続し、キャリア基材3の他面側にて導
電体6に外部出力端子8を設けたタイプである。なお、
図9及び図10において、2はダイパッド、5は封止樹
脂層を示す。
【0004】
【発明が解決しようとする課題】しかし、このように構
成されたBGAパッケージにおいて、最近になって、B
GAパッケージとこのBGAパッケージが実装されるプ
リント基板との接続信頼性に問題があることが指摘され
始めている。例えば、日経エレクトロニクス(199
7.7.28号(No.695)19〜20ページ)に
記述されているように、シリコン製半導体チップ1とそ
の半導体チップが直接搭載されているインタポーザ3
(以下キャリア基材と呼ぶ)との熱膨張係数の差によ
り、熱サイクルテスト後、半導体チップ1の下部にあた
るBGAパッケージ中央部において最も大きな変形が生
じ、実装されるプリント基板との間を接続しているハン
ダボール8が疲労破壊しやすいことが報告されている。
【0005】具体的には、図11に示すように、半導体
チップ1に比べて熱膨張係数の大きいキャリア基材3の
他面側(外部接続端子8が設けられる側)の中央部が反
り上がり、その中央部に配置される外部接続端子8とし
てのハンダボールに大きな荷重がかかり、中央部に位置
するハンダボール8とプリント基板10との間もしくは
ハンダボール8自身に亀裂が生じ破壊に至るという現象
である。一方、キャリア基材3とプリント基板10との
間に発生する熱膨張係数の差による熱応力による影響を
避けるため、キャリア基材3として繊維強化プラスチッ
クを用いたものが提案されている。しかるに、このよう
に繊維強化プラスチック製のキャリア基材3を用いたと
き、特に上記した熱膨張係数の差によるBGAパッケー
ジ中央部の変形が大きくなり、この変形に対する接続信
頼性の問題が顕著に現れる。
【0006】なお、キャリア基材3とプリント基板10
との間に発生する熱膨張係数の差による熱応力による影
響を多少犠牲にし、キャリア基材3としてセラミックを
用いることも考えられる。このときは半導体チップ1と
キャリア基材3との熱膨張係数の差は小さく、この熱膨
張係数の差によるBGAパッケージ中央部の変形は小さ
くなるものの、それでも完全に抑えることはできず、ハ
ンダボール8における亀裂、破壊等の問題は、程度の差
はあれなお存在する。
【0007】本発明は上記した点に鑑みてなされたもの
で、熱サイクル時においても、実装されるプリント基板
との接続信頼性の高いBGAパッケージにより構成され
た半導体集積回路装置を得ることを目的とするものであ
る。また、本願発明の第2の目的は、薄型で、かつ曲げ
応力に対する剛性の高いBGAパッケージにより構成さ
れた半導体集積回路装置を得ることである。
【0008】
【課題を解決するための手段】第1の発明に係る半導体
集積回路装置は、半導体チップおよびその半導体チップ
の周囲を取り囲んで形成される封止樹脂層を芯材とし、
表皮材としてキャリア基材および補強基材でサンドイッ
チ構造が構成され、キャリア基材に設けられる複数の導
電体はキャリア基材の一面において半導体チップの複数
の接続用パッドと電気的に接続されるとともに、キャリ
ア基材の他面に設置され、さらにそのキャリア基材の他
面においてそれらの複数の導電体にそれぞれ対応する複
数のボール形状の外部接続端子が設置されるものであ
る。
【0009】第2の発明に係る半導体集積回路装置は、
第1の発明に対してさらに、半導体チップの複数の接続
パッドと複数の導電体との電気的接続はボンディングワ
イヤにより行われ、さらに半導体チップはキャリア基材
に設けられるダイパッドを介してキャリア基材の一面上
に接着載置されるものである。
【0010】第3の発明に係る半導体集積回路装置は、
第1の発明に対してさらに、半導体チップの複数の接続
パッドと複数の導電体との電気的接続は導電性接着材を
介して直接行われるものである。
【0011】第4の発明に係る半導体集積回路装置は、
第1の発明に対してさらに、キャリア基材の他面に設置
された複数の導電体が複数行、複数列のグリッドアレイ
状に配置されているものである。
【0012】第5の発明に係る半導体集積回路装置は、
第1の発明に対してさらに、補強基材が前記封止樹脂層
に埋め込まれるものである。
【0013】第6の発明に係る半導体集積回路装置は、
第1の発明に対してさらに、半導体チップの厚さ方向の
中心面から補強基材までの距離が中心面からキャリア基
材までの距離と同じであるものである。
【0014】第7の発明に係る半導体集積回路装置は、
第1の発明に対してさらに、キャリア基材と補強基材は
同一形状であり、かつサンドイッチ構造の中心面に対し
対称の位置に配置されたものである。
【0015】第8の発明に係る半導体集積回路装置は、
第1の発明に対してさらに、キャリア基材は繊維強化プ
ラスチックで形成されるものである。
【0016】第9の発明に係る半導体集積回路装置は、
半導体チップおよび第一の絶縁性接着材層および第二の
絶縁性接着材層を芯材とし、表皮材として第一の接着材
層を介して半導体チップと接着されるキャリア基材およ
び第二の絶縁性接着材層を介して半導体チップと接着さ
れる補強基材でサンドイッチ構造が構成され、キャリア
基材に設けられる複数の導電体はキャリア基材の一面に
おいて半導体チップの複数の接続パッドと電気的に接続
されるとともに、キャリア基材の他面に設置され、さら
にキャリア基材の他面においてそれらの複数の導電体に
それぞれ対応する複数のボール形状の外部接続端子が設
置されるものである。
【0017】第10の発明に係る半導体集積回路装置
は、第9の発明に対してさらに、半導体チップ、キャリ
ア基材の一面、第1の絶縁性接着材層、第2の絶縁性接
着材層、および補強基材を覆うように形成される封止樹
脂層をさらに設けたものである。
【0018】第11の発明に係る半導体集積回路装置
は、第9の発明に対してさらに、キャリア基材の他面に
設置された複数の導電体は、複数行、複数列のグリッド
アレイ状に配置されているものである。
【0019】第12の発明に係る半導体集積回路装置
は、第9の発明に対してさらに、キャリア基材と補強基
材は同一形状であり、かつサンドイッチ構造の中心面に
対し対称の位置に配置されたものである。
【0020】第13の発明に係る半導体集積回路装置
は、第9の発明に対してさらに、キャリア基材は繊維強
化プラスチックで形成されたものである。
【0021】
【発明の実施の形態】
実施の形態1.図1はこの発明の実施の形態1を示すも
のであり、図1において、1は一主面に複数の接続パッ
ド12(ボンディングパッド)を有する半導体チップ
で、この実施の形態1ではシリコン半導体基板にて形成
される。3は半導体チップが一面3a上に載置されるキ
ャリア基板で、この実施の形態1ではガラス繊維エポキ
シ樹脂等の繊維強化プラスチック又はアルミナセラミッ
クにて形成され、厚みが例えば0.2mmにされてい
る。2はこのキャリア基板3の一面3a上に接着材によ
り接着されるダイパッドで、その上に上記半導体チップ
1がダイボンド等の接着材により接着される。
【0022】6は半導体チップ1における複数の接続バ
ッド12に対応して設けられ、それぞれが対応の接続パ
ッド12に電気的に接続される複数の導電体で、半導体
チップ1の接続パッド12にボンディングワイヤ7にて
電気的に接続されるキャリア基板3の一面3a側に位置
する内側導電面6aと、キャリア基板3の他面3b側に
位置する外側導電面6bとを有する。内側導電面6aと
外側導電面6bとは、キャリア基材3に設けられたスル
ーホール内面に施される接続用導体6cによって電気的
に接続される。また、内側導電面6aはキャリア基板3
の一面3aに図2(a)に示すように所定の形状にてパタ
ーニングされる。さらに、外側導電面6bは図2(b)に
示すように、キャリア基材3の他面3bにグリッドアレ
イ状、つまり、複数行、複数列のマトリクス状に形成さ
れる。導電体6の材質は導電性の物質であればよいが、
好適には銅、金、銀、アルミニュウム等の金属が用いら
れる。
【0023】8は複数の導電体6に対応して設けられ、
それぞれが対応の導電体6の外側導電面6bに接続され
る複数のボール形状の外部接続端子である。個々の外部
接続端子8は対応の導電体6及びボンディングワイヤ7
を介してそれぞれ半導体チップ1の接続パッド12と電
気的に接続される。5はキャリア基材3の一面3a及び
半導体チップ1上を覆って形成される封止樹脂層で、通
常エポキシ樹脂またはシリコン樹脂変成エポキシ樹脂が
用いられ、半導体チップ1およびボンディングワイヤ7
を保護する。
【0024】4は封止樹脂層5を介してキャリア基材3
の一面3aと対向配置される補強基材で、キャリア基材
3と同一材質もしくは同じ熱膨張係数を有した材質、同
一形状すなわち同一大きさ、同一厚さのものにて形成さ
れており、この実施の形態1ではガラス繊維エポキシ樹
脂等の繊維強化プラスチック又はアルミナセラミックに
て形成され、厚みが例えば0.2mmにされている。な
お、封止樹脂層5は、キャリア基材3と補強基材4の間
に充填されることによって形成される。充填は半導体チ
ップ1が搭載されたキャリア基材3および補強基材4を
それぞれ成形型に配置した後通常のトランスファーモー
ルド法またはインジェクションモールド法により充填さ
れ硬化される。また、封止樹脂層5の厚さは、半導体チ
ップ1の厚さ方向の中心面(図示A−A線を含む平面)
から補強基材4までの長さ(距離)と中心面からキャリ
ア基材3までの長さ(距離)と同じになるようにされて
いる。なお、図1において図9、図10に示したものと
同じ符号は同一または相当のものを示す。
【0025】このように構成された半導体集積回路装置
は、半導体チップ1及び封止樹脂層5を芯材とし、キャ
リア基材3及び補強基材4をそれぞれ表皮材とするサン
ドイッチ構造体を構成する。従って、半導体チップ1
(シリコン製の場合熱膨張係数は4×10-6deg- 1
とキャリア基材3および補強基材4(繊維強化エポキシ
樹脂の内例えばガラス繊維強化エポキシ樹脂を用いた場
合、熱膨張係数は16×10-6deg-1、アルミナセラ
ミックの場合熱膨張係数は8×10-6deg-1)との熱
膨張係数の差により、半導体チップ1とキャリア基材3
との間、及び半導体チップ1と補強基材4との間にそれ
ぞれ熱応力が生じるが、半導体チップ1の厚さ方向の中
心面に対して上部と下部とで熱応力が相殺され、熱サイ
クル時等においても熱応力による変形を最小に抑えるこ
とができる。
【0026】しかも、上記したようにサンドイッチ構造
をとっているため、キャリア基材3単独では得られなか
った高い曲げ剛性が得られる。すなわち、仮に半導体集
積回路装置に曲げ応力が生じたとしても、生じる歪の量
をほとんど問題とならない程度に小さく抑えることがで
きる。その結果、このように構成された半導体集積回路
装置をプリント基板に実装した場合、外部出力端子8に
亀裂が生じたり破壊されたりすることがなくなる。
【0027】具体的には、図1の構成のテストサンプル
のヒートサイクルテストにより上記の効果を確認した。
すなわちキャリア基材3および補強基材4としていずれ
も0.2mm厚み、40mm×40mmのガラス繊維強
化エポキシ樹脂で構成し、また半導体チップ1として
0.4mm厚み、15mm×15mmのシリコンチップ
を用い全体厚みを1.2mmとし、封止樹脂5としてエ
ポキシ樹脂によりキャリア基材3および補強基材4の間
を充填した。またキャリア基材3に図2に示すようなパ
ターンを18ミクロンの銅箔のエッチングにより表裏に
作成し、外部接続端子8として約0.5mm径のハンダ
ボールを形成させ、1.6mm厚のガラス繊維強化エポ
キシ樹脂製のプリント基板に実装した。このものを+8
5℃〜−85℃で1000サイクルのテスト後も不具合
は認められなかった。また同時に補強基材4がなく代わ
りにキャリア基材3として0.4mm厚のものを用いた
比較サンプルを同様の条件でヒートサイクルテストした
所、1000サイクル後にハンダボール部の断線が生じ
た。
【0028】上記に述べたようにサンドイッチ構造体に
おける曲げ応力に対しての高い剛性はある間隔をおいて
配置した両側の高剛性の表皮材により、大きな慣性モー
メント値(I)が得られる。この点につき、さらに図3
及び図4を用いて説明する。図3は一般的なサンドイッ
チ構造体の断面図、図4は図3のサンドイッチ構造体の
一般的な曲げ試験方法を示す。図4に示す曲げ試験方法
は両端を支持し、全面に均等荷重Pをかけた場合で、サ
ンドイッチ構造体の最大たわみ部は中央部で、その量δ
は、次式(1)で表すことができる。 δ=5PL3/384EI (1) ここで、δは最大たわみ量、Pは荷重、Lは支持点間距
離、Eは弾性率、Iは慣性モーメントである。
【0029】ここで慣性モーメントIは曲げにくさを表
す係数で、単純な高さH、幅Aのハリの場合、次式
(2)で表せる。 I=AH3/12 (2) 図3に示すサンドイッチ構造体の場合、表皮材の慣性モ
ーメントIは次式(3)で表せる。 I=(AH3−Ah3)/12 (3)
【0030】上記した点を考慮し、図1に示した半導体
集積回路装置の曲げ応力に対する歪みの量を求めると、
次のような結果が得られた。なお、比較のため図10に
示した従来の半導体集積回路装置についても同様に曲げ
応力に対する歪みの量を求めた。ここで、図1に示した
半導体集積回路装置において、キャリア基材3および補
強材4の厚みを0.2mm、幅A=40mm、全体の厚
みH=1.2mm、荷重P=1kgf、支点距離L=4
0mmとし、キャリア基材3および補強材4をガラス繊
維強化エポキシ樹脂(E=3000kgf/mm2)製
とした。また、このときの半導体集積回路装置の最大た
わみ量δは、熱応力による荷重Pを全面に均等荷重がか
かったときのモデル(図4に相当)で近似的に求めた。
なお、図10に示した半導体集積装置は、キャリア基材
3の厚みを0.4mmとした以外、他は図1に示した半
導体集積回路装置とすべて同じ条件とした。
【0031】すなわち、図1に示した半導体集積回路装
置の最大たわみ量δは、前述の式(式1)および(式
3)から0.069mmとなる。同様に図10に示した
半導体集積回路装置の最大たわみ量δは、(式1)およ
び(式2)(H=0.4mm)から1.3mmとなる。
このことから明らかな如く、全体の厚みが全く同じにも
かかわらず、図1に示したサンドイッチ構成の半導体集
積回路装置は図10に示した半導体集積回路装置に対し
て曲げ応力に対する歪量(最大たわみ量δ)が約1/1
9に改善されることが判る。なお、この例はキャリア基
材3および補強材4としてガラス繊維強化エポキシ樹脂
を用いたものを説明したが、曲げ応力に対する歪量の改
善効果は慣性モーメントIによる効果であるので、上記
以外の物質、例えばアルミナセラミックスを用いたとし
ても同様の効果が得られる。
【0032】以上述べたことから明らかな如く、上記の
ように構成された半導体集積回路装置においては、半導
体チップ1及び封止樹脂層5を芯材とし、キャリア基材
3及び補強基材4を表皮材としたサンドイッチ構造を構
成したので、高い曲げ剛性が得られ、かつ、半導体チッ
プ1とキャリア基材3および補強基材4との間に生じる
熱応力は、半導体チップ1の厚さ方向の中心面に対して
上部と下部とで相殺されてほとんど無視できるという効
果を有する。
【0033】実施の形態2.図5はこの発明の実施の形
態2を示すものであり、図1に示した実施の形態1に対
して封止樹脂層の厚みが異なる。また図1に示した半導
体集積回路装置は半導体チップ1の厚さ方向の中心面A
−Aからキャリア基材3までの長さ(距離)と中心面A
−Aから補強基材4までの長さ(距離)を同じものとし
ているのに対して、この実施の形態2に示すものは半導
体チップ1の厚さ方向の中心面A−Aから補強基材4ま
での距離が、中心面A−Aからキャリア基材3までの距
離に対して異なっている点である。要するに、この実施
の形態2に示す半導体集積回路装置は、半導体チップ1
の厚さ方向の中心面A−Aから補強基材4までの距離d
1が中心面A−Aからキャリア基材3までの距離d2よ
り大きく(d1>d2)したものである。なお、図3に
おいて、図1に示した符号と同一符号は同一又は相当部
分を示す。
【0034】このように構成された半導体集積回路装置
にあっても、上記した実施の形態1に比較して、図10
に示した従来の半導体集積回路装置に対してサンドイッ
チ構造による高い曲げ剛性のため、熱サイクル時におけ
る熱応力による変形を抑えることができ、プリント基板
に実装した場合、外部出力端子8に亀裂が生じたり破壊
されたりすること抑制できる。
【0035】なお、上記した実施の形態2においては、
サンドイッチ構造の中心面に対し、半導体チップ1の中
心面がずれていることにより、キャリア基材3が熱膨張
係数の小さい半導体チップ1の拘束を補強基材4より多
くうけ、加熱時(膨張時)には補強基材4のほうがより
膨張するため、全体として上に凸の形状に、また冷却時
(収縮時)には補強基材4のほうがより収縮するため、
下に凸の形状に変形するものの、補強基材4とキャリア
基材3の形状および材質を異なったものとすることによ
ってさらに全体の温度変化に対する変形を少なく抑える
ことができる。すなわち、補強基材4としてキャリア基
材3に対して、1.熱膨張係数を小さくする、2.弾性
率を小さくする、3.厚みを小さくする、あるいは4.
これら1〜3を組み合わせる等により補強基材4に発生
する熱応力とキャリア基材3に発生する熱応力を同じに
することができ、それにより半導体チップ1の厚さ方向
の中心面A−Aに対して補強基材4により生じる熱応力
とキャリア基材3により生じる熱応力を相殺させ、全体
の温度変化に対する変形を少なく抑えることができる。
したがって、熱サイクル時等においても熱応力による変
形を最小に抑えることができる。
【0036】実施の形態3.図6はこの発明の実施の形
態3を示すものであり、図1に示した実施の形態1に対
して次の点が相違するだけであり、その他の点について
は同様の構成をしている。すなわち、上記した実施の形
態1が半導体チップ1の接続パッド12と導電体6の内
側導電面6aとの電気的接続をボンディングワイヤ7に
より行っているのに対して、この実施の形態3は半導体
チップ1の接続パッド12と導電体6の内側導電面6a
の電気的接続を直接導電性接着材9により行っている。
なお、この実施の形態3においても、上記実施の形態1
と同様に、封止樹脂層5の厚さは、半導体チップ1の厚
さ方向の中心面(図示A−A線を含む平面)から補強基
材4までの長さ(距離)がキャリア基材3までの長さ
(距離)と同じになる厚さである。また、図6におい
て、図1に示した符号と同一符号は同一または相当部分
を示す。
【0037】このように構成された半導体集積回路装置
にあっても、上記実施の形態1と同様に、熱応力による
変形を最小に抑えることができ、また応力が発生したと
してもサンドイッチ構造による高い曲げ剛性により変形
を抑えることができるという効果を有する。なお、この
実施の形態3において、半導体チップ1の厚さ方向の中
心面A−Aから補強基材4までの距離d1と中心面A−
Aからキャリア基材3までの距離d2とを同じものとし
たが、上記した実施の形態2と同様にd1>d2として
もよいし、また補強基材4をキャリア基材3と別の構成
にしてもよい。
【0038】実施の形態4.図7はこの発明の実施の形
態4を示すものであり、上記した実施の形態3に対して
次の点が相違するだけであり、その他については同様の
構成をしている。すなわち、上記した実施の形態3が半
導体チップ1とキャリア基材3との間および半導体チッ
プ1と補強基板4との間に封止樹脂層5を介在させる構
造としているのに対して、この実施の形態4は半導体チ
ップ1がキャリア基板3の一面3a上に第1の絶縁性接
着材層11aにて接着載置され、補強基材4が半導体チ
ップ1の他主面上に第2の絶縁性接着材層11bにて接
着載置され、半導体チップ1、キャリア基板3、第1及
び第2の絶縁性接着材層11a、11b、及び補強基材
4の側面並びに補強基材の上面を封止樹脂層5にて覆っ
た構造にしている。なお、図7において図6に示した符
号と同一符号は同一又は相当部分を示す。
【0039】このように構成された半導体集積回路装置
にあっても、上記した実施の形態1と同様に熱応力によ
る変形を最小に抑えることができ、また応力が発生した
としてもサンドイッチ構造により高い曲げ剛性による変
形を抑えることができるという効果を有する。
【0040】なお、この実施の形態4において、第1及
び第2の絶縁性接着材層11a、11bは、キャリア基
材3および補強基材4と半導体チップ1とをそれぞれ接
着できればよく、特に材質は限定されない。また、この
実施の形態4において、半導体チップ1の厚さ方向の中
心面A−Aから補強基材4までの距離d1と中心面A−
Aからキャリア基材3までの距離d2とを同じものとし
たが、上記した実施の形態2と同様にd1>d2とし、
補強基材4をキャリア基材3と別の構成にしてよい。
【0041】実施の形態5.図8はこの発明の実施の形
態5を示すものであり、上記した実施の形態1に対し
て、次の点が相違するだけであり、その他については同
様の構成をしている。すなわち、上記した実施の形態1
が封止樹脂層5をキャリア基材3と補強基材4の間にの
み存在するものとしているのに対して、この実施の形態
5は、封止樹脂層5が補強基材4の上部まで覆っている
構造、言い換えれば、補強基材4が封止樹脂層5に埋め
込まれる構造にしている。なお、図8において図1に示
した符号と同一符号は同一又は相当部分を示す。
【0042】このように構成された半導体集積回路装置
においても上記した実施の形態1と同様にサンドイッチ
構造により、熱応力による変形を最小に抑えることがで
き、また応力が発生したとしてもサンドイッチ構造によ
り高い曲げ剛性による変形を抑えることができる上、封
止樹脂層5により補強基材4の保護をすることができる
という効果を併せ持つものである。
【0043】
【発明の効果】以上説明したように、第1の発明は、半
導体チップおよびその半導体チップの周囲を取り囲んで
形成される封止樹脂層を芯材とし、表皮材としてキャリ
ア基材および補強基材でサンドイッチ構造を形成したの
で、、曲げ応力に対する剛性が高く、また熱サイクル時
においても、実装されるプリント基板との接続信頼性の
高い半導体集積回路装置が得られるという効果を有す
る。
【0044】第2の発明は、第1の発明に対してさらに
半導体チップの接続パッドと導電体との電気的接続がボ
ンディングワイヤにより接続された構成であり、第1の
発明と同様の効果を有する。
【0045】第3の発明は、第1の発明に対して半導体
チップの接続パッドと導電体との接続を導電性接着材を
介して直接行われる構成であり、第1の発明と同様の効
果を有する。
【0046】第4の発明は、第1の発明に対してさら
に、キャリア基材の他面に設置された複数の導電体が複
数行、複数列のマトリクス状に配置されている構成であ
り、第1の発明と同様の効果を有する他、狭い領域内に
多くの外部接続端子を設けることができる。
【0047】第5の発明は、第1の発明に対してさら
に、補強基材は封止樹脂層に埋め込まれる構成であり、
第1の発明と同様の効果を有する他、補強基材が保護さ
れるという効果を有する。
【0048】第6の発明は、第1の発明に対してさら
に、半導体チップの厚さ方向の中心面から補強基材まで
の距離が中心面からキャリア基材までの距離と同じであ
るものであり、第1の発明と同様の効果を有する。
【0049】第7の発明は、第1の発明に対してさら
に、キャリア基材と補強基材は同一形状であり、かつサ
ンドイッチ構造の中心面に対し対称の位置に配置された
ものであり、第1の発明と同様の効果を有する。
【0050】第8の発明は、第1の発明に対してさら
に、キャリア基材は繊維強化プラスチックで形成される
構成であり、第1の発明と同様の効果を有する他、実装
されるプリント基板との間に生じる熱応力はほとんど無
視できるという効果を有する。
【0051】第9の発明は、半導体チップおよび接着材
層を芯材とし、表皮材として接着材層を介して半導体チ
ップと接着されるキャリア基材および補強基材でサンド
イッチ構造が形成されているので、曲げ応力に対する剛
性が高く、また熱サイクル時においても、実装されるプ
リント基板との接続信頼性の高い半導体集積回路装置が
得られるという効果を有する。
【0052】第10の発明は、第9の発明に対してさら
に、半導体チップ、キャリア基材の一面、第1の絶縁性
接着材層、第2の絶縁性接着材層、及び補強基材を覆う
ように形成される封止樹脂層を設けた構成であり、第9
の発明と同様の効果を有する他、半導体チップ、キャリ
ア基材の一面、第1の絶縁性接着材層、第2の絶縁性接
着材層、及び補強基材が保護されるという効果を有す
る。
【0053】第11の発明は、第9の発明に対してさら
に、複数の導電体の外側導電型面は、キャリア基材の他
面に複数行、複数列のグリッドアレイ状に配置される構
成であり、第9の発明と同様の効果を有する。
【0054】第12の発明は、第9の発明に対してさら
に、キャリア基材と補強基材は同一形状であり、かつサ
ンドイッチ構造の中心面に対し対称の位置に配置された
ものであり、第9の発明と同様の効果を有する。
【0055】第13の発明は、第9の発明に対してさら
に、キャリア基材は繊維強化プラスチックで形成される
構成であり、第9の発明と同様の効果を有する他、実装
されるプリント基板との間に生じる熱応力はほとんど無
視できるという効果を有する。
【図面の簡単な説明】
【図1】 この発明における実施の形態1における半導
体集積回路装置の構成を示す断面図。
【図2】 この発明の実施の形態1における導電体6お
よび外部接続端子8の配置を示す平面図。
【図3】 一般的なサンドイッチ構造を示す断面図。
【図4】 一般的な曲げ試験を示す図。
【図5】 この発明における実施の形態2における半導
体集積回路装置の構成を示す断面図。
【図6】 この発明における実施の形態3における半導
体集積回路装置の構成を示す断面図。
【図7】 この発明における実施の形態4における半導
体集積回路装置の構成を示す断面図。
【図8】 この発明における実施の形態5における半導
体集積回路装置の構成を示す断面図。
【図9】 従来の半導体集積回路装置を示す断面図。
【図10】 従来の半導体集積回路装置を示す断面図。
【図11】 従来の半導体集積回路装置の熱サイクルに
よる変形状況を表した断面図。
【符号の説明】
1 半導体チップ、2 ダイパッド、3 キャリア基
材、4 補強基材、5封止樹脂層、6 導電体、7 ボ
ンディングワイヤ、8 外部出力端子、9 導電性接着
材、10 プリント基板、11a、11b 第1及び第
2の絶縁性接着材層、12 接続パッド。

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップおよびその半導体チップの
    周囲を取り囲んで形成される封止樹脂層を芯材とし、表
    皮材としてキャリア基材および補強基材でサンドイッチ
    構造が構成され、前記キャリア基材に設けられる複数の
    導電体は前記キャリア基材の一面において前記半導体チ
    ップの複数の接続用パッドと電気的に接続されるととも
    に、前記キャリア基材の他面に設置され、さらにそのキ
    ャリア基材の他面においてそれらの複数の導電体にそれ
    ぞれ対応する複数のボール形状の外部接続端子が設置さ
    れることを特徴とする半導体集積回路装置。
  2. 【請求項2】 前記半導体チップの複数の接続パッドと
    前記複数の導電体との電気的接続はボンディングワイヤ
    により行われ、さらに前記半導体チップは前記キャリア
    基材に設けられるダイパッドを介して前記キャリア基材
    の一面上に接着載置されることを特徴とする請求項1記
    載の半導体集積回路装置。
  3. 【請求項3】 前記半導体チップの複数の接続パッドと
    前記複数の導電体との電気的接続は導電性接着材を介し
    て直接行われることを特徴とする請求項1記載の半導体
    集積回路装置。
  4. 【請求項4】 前記キャリア基材の他面に設置された複
    数の導電体は、複数行、複数列のグリッドアレイ状に配
    置されていることを特徴とする請求項1ないし請求項3
    のいずれかに記載の半導体集積回路装置。
  5. 【請求項5】 前記補強基材は前記封止樹脂層に埋め込
    まれることを特徴とする請求項1ないし請求項4のいず
    れかに記載の半導体集積回路装置。
  6. 【請求項6】 前記半導体チップの厚さ方向の中心面か
    ら前記補強基材までの距離が前記中心面から前記キャリ
    ア基材までの距離と同じであることを特徴とする請求項
    1ないし請求項5のいずれかに記載の半導体集積回路装
    置。
  7. 【請求項7】 前記キャリア基材と前記補強基材は同一
    形状であり、かつサンドイッチ構造の中心面に対し対称
    の位置に配置されたことを特徴とする請求項1ないし請
    求項6のいずれかに記載の半導体集積回路装置。
  8. 【請求項8】 前記キャリア基材は繊維強化プラスチッ
    クで形成されることを特徴とする請求項1ないし請求項
    7のいずれかに記載の半導体集積回路装置。
  9. 【請求項9】 半導体チップおよび第一の絶縁性接着材
    層および第二の絶縁性接着材層を芯材とし、表皮材とし
    て前記第一の絶縁性接着材層を介して前記半導体チップ
    と接着されるキャリア基材および前記第二の絶縁性接着
    材層を介して前記半導体チップと接着される補強基材で
    サンドイッチ構造が構成され、前記キャリア基材に設け
    られる複数の導電体は前記キャリア基材の一面において
    前記半導体チップの複数の接続パッドと電気的に接続さ
    れるとともに、前記キャリア基材の他面に設置され、さ
    らに前記キャリア基材の他面においてそれらの複数の導
    電体にそれぞれ対応する複数のボール形状の外部接続端
    子が設置されることを特徴とする半導体集積回路装置。
  10. 【請求項10】 前記半導体チップ、前記キャリア基材
    の一面、前記第1の絶縁性接着材層、前記第2の接着材
    層、および前記補強基材を覆うように形成される封止樹
    脂層をさらに設けたことを特徴とする請求項9記載の半
    導体集積回路装置。
  11. 【請求項11】 前記キャリア基材の他面に設置された
    複数の導電体は、複数行、複数列のグリッドアレイ状に
    配置されていることを特徴とする請求項9または請求項
    10に記載の半導体集積回路装置。
  12. 【請求項12】 前記キャリア基材と前記補強基材は同
    一形状であり、かつサンドイッチ構造の中心面に対し対
    称の位置に配置されたことを特徴とする請求項9ないし
    請求項11のいずれかに記載の半導体集積回路装置。
  13. 【請求項13】 前記キャリア基材は繊維強化プラスチ
    ックで形成されることを特徴とする請求項9ないし請求
    項12のいずれかに記載の半導体集積回路装置。
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