JPH08111462A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH08111462A
JPH08111462A JP6246167A JP24616794A JPH08111462A JP H08111462 A JPH08111462 A JP H08111462A JP 6246167 A JP6246167 A JP 6246167A JP 24616794 A JP24616794 A JP 24616794A JP H08111462 A JPH08111462 A JP H08111462A
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裕己 本田
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Abstract

(57)【要約】 【目的】 消費電流が少なく、ゲート酸化膜の劣化の少
ない、高集積化に適した半導体記憶装置を提供する。 【構成】 メモリセル領域内には、ｐ型半導体基板１の
表面にｎウェル３が形成されている。ｎウェル３の表面
にはｐウェル５が形成されており、このｐウェル５の表
面にメモリセルトランジスタ１０が形成されている。ま
た周辺回路領域内におけるｐ型半導体基板１の表面には
ｐウェル７が形成されており、このｐウェル７の表面に
は周辺トランジスタ３０が形成されている。ｐウェル５
とｐウェル７とが導電層４５により電気的に接続され、
同電位とされている。メモリトランジスタ１０のしきい
値電圧は周辺トランジスタ３０のしきい値電圧よりも高
くなるように設定されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に関し、より特定的には、随時書込読出可
能な記憶装置（ＳＲＡＭ：Static Random Access Memor
y ）を含む半導体記憶装置およびその製造方法に関する
ものである。
【０００２】
【従来の技術】従来から半導体記憶装置の１つとして、
ＳＲＡＭが知られている。このＳＲＡＭは、ＤＲＡＭ
（Dynamic Random Access Memory）に比較してリフレッ
シュ動作が不要であり記憶状態が安定しているという利
点を有する。
【０００３】図３４は、一般的な高抵抗負荷型のＳＲＡ
Ｍメモリセルの等価回路図である。図３４を参照して、
このメモリセルは、負荷として１対の高抵抗Ｒ１、Ｒ２
を有し、それ以外に１対のドライバトランジスタＱ１、
Ｑ２と、１対のアクセストランジスタＱ３、Ｑ４とで構
成されている。
【０００４】１対の高抵抗Ｒ１、Ｒ２の各一方端はＶCC
電源に接続されており、その各他方端は各々記憶ノード
Ｎ１、Ｎ２に接続されている。
【０００５】１対のドライバトランジスタＱ１、Ｑ２と
１対のアクセストランジスタＱ３、Ｑ４とは、ＭＯＳ
（Metal Oxide Semiconductor)トランジスタよりなって
いる。１対のドライバトランジスタＱ１、Ｑ２のソース
領域の各々はＧＮＤ（接地電位）に接続されている。ま
たドライバトランジスタＱ１のドレイン領域は記憶ノー
ドＮ１に接続されており、ドライバトランジスタＱ２の
ドレイン領域は記憶ノードＮ２に接続されている。さら
にドライバトランジスタＱ１のゲートは記憶ノードＮ２
に接続されており、ドライバトランジスタＱ２のゲート
は記憶ノードＮ１に接続されている。
【０００６】アクセストランジスタＱ３の１対のソース
／ドレイン領域の一方は記憶ノードＮ１に接続されてお
り、１対のソース／ドレイン領域の他方はビット線に接
続されている。またアクセストランジスタＱ４の１対の
ソース／ドレイン領域の一方は記憶ノードＮ２に接続さ
れており、１対のソース／ドレイン領域の他方はビット
線に接続されている。またアクセストランジスタＱ３、
Ｑ４のゲートはワード線に各々接続されている。
【０００７】たとえばこのようなＳＲＡＭの半導体記憶
装置において、メモリセルを構成するＭＯＳトランジス
タ（以下、メモリトランジスタとする）のしきい値を、
周辺回路を構成するＭＯＳトランジスタ（以下、周辺ト
ランジスタとする）のしきい値よりも大きく設定した構
成は特開平３−８３２８９号公報に示されている。
【０００８】図３５は、上記公報に示された半導体記憶
装置の構成を示す概略断面図である。図３５を参照し
て、メモリセル領域内において、ｐ型半導体基板５０１
の主表面にｎウェル５０３が選択的に形成されている。
このｎウェル５０３の領域内であって半導体基板の主表
面にｐウェル５０５が形成されている。
【０００９】このｐウェル５０５の表面には、１対のｎ
型ソース／ドレイン領域５１１と、ゲート電極層５１５
とを有するｎＭＯＳトランジスタ５１０が形成されてい
る。
【００１０】また周辺回路領域内におけるｐ型半導体基
板５０１の表面には、選択的にｐウェル５０７が形成さ
れている。このｐウェル５０７の表面には、１対のｎ型
ソース／ドレイン領域５３１とゲート電極層５３５とを
有するｎＭＯＳトランジスタ５３０が形成されている。
【００１１】メモリセル領域内におけるｐウェル５０５
には、基板バイアス発生回路５４５によってソース・ウ
ェル間に逆バイアス電圧が印加されるように構成されて
いる。
【００１２】上記公報に開示された半導体記憶装置で
は、基板バイアス発生回路５４５によって上述の逆バイ
アス電圧を印加することで、メモリトランジスタ５１０
のしきい値が、周辺トランジスタ５３０のしきい値より
も大きく設定される。これにより、メモリセルでの駆動
電流を小さくし、周辺回路での駆動電流を大きくでき
る。このため、メモリセル内での正常なデータ保持動作
が確保されるとともに、入出力バッファ、デコーダおよ
びワードドライバなどの周辺回路の動作速度が向上す
る。
【００１３】図３５に示される半導体記憶装置は、従来
においては以下のように製造されていた。図３６〜図４
０は、従来の半導体記憶装置の製造方法を工程順に示す
概略断面図である。
【００１４】まず図３６を参照して、通常の写真製版技
術により、ｐ型半導体基板５０１の周辺回路領域上にレ
ジストパターン５５１ａが形成される。この後、レジス
トパターン５５１ａをマスクとしてリン（Ｐ）などのｎ
型不純物が注入され、ｎ型領域５０３ａがメモリセル領
域内に形成される。この後、レジストパターン５５１ａ
が除去される。
【００１５】図３７を参照して、熱処理が施されること
により、ｎ型領域５０３ａがｐ型半導体基板５０１中に
拡散され、ｎウェル５０３がメモリセル領域内に形成さ
れる。
【００１６】図３８を参照して、写真製版技術を用いて
レジストパターン５５１ｂが形成される。この後、この
レジストパターン５５１ｂをマスクとして、メモリトラ
ンジスタが形成されるべき領域、および周辺トランジス
タが形成されるべき領域に選択的にボロン（Ｂ）などの
ｐ型不純物が注入される。これにより選択的にｐ型領域
５０５ａ、５０７ａが形成される。この後、レジストパ
ターン５５１ｂが除去される。
【００１７】図３９を参照して、熱処理を施すことによ
り、ｐ型領域５０５ａ、５０７ａが拡散され、ｎウェル
５０３内にｐウェル５０５が、周辺回路領域内にｐウェ
ル５０７が各々形成される。
【００１８】図４０を参照して、通常のＬＯＣＯＳ（Lo
cal Oxidation of Silicon）法などを用いて所望の領域
に素子分離絶縁層５４１が形成される。この後、熱処理
などによりゲート酸化膜となるシリコン酸化膜５１４が
形成される。そして表面全面に、しきい値電圧決定のた
めのボロンなどのｐ型不純物が注入される。
【００１９】この後、トランジスタや基板バイアス発生
回路などが形成され、図３５に示す半導体記憶装置が製
造される。
【００２０】
【発明が解決しようとする課題】従来の半導体記憶装置
では、メモリトランジスタ５１０と周辺トランジスタ５
３０とのしきい値電圧を異ならせるべく基板バイアス発
生回路が用いられている。ゆえに、この基板バイアス発
生回路５４５を形成する平面占有面積をチップ内に確保
する必要がある。このため、チップサイズが必然的に大
きくなり、高集積化には適さない。また基板バイアス発
生回路を設けた分だけコスト上昇が生じてしまう。
【００２１】さらに、基板バイアス発生回路５４５を設
け、この回路に電流を流すため、基板バイアス発生回路
５４５で流れる電流分だけ消費電流の増大が生じてしま
う。
【００２２】加えて、基板バイアス発生回路５４５によ
り電圧を印加するため、メモリトランジスタ５１０のゲ
ート酸化膜に電源電圧＋｜基板バイアス｜の電圧が印加
される。たとえば、電源電圧が５Ｖであり、基板バイア
スが−３Ｖの場合には、ゲート酸化膜に印加される電圧
は８Ｖとなる。
【００２３】このようにゲート酸化膜に印加される電圧
が大きくなると、基板バイアスを印加しない場合に比べ
ゲート酸化膜の劣化が著しく早く生じてしまう。このゲ
ート酸化膜の劣化の速さは、電源電圧が低下するほど顕
著となる。つまり、電源電圧が５Ｖの場合には、ゲート
酸化膜には上述のように８Ｖが印加され、電源電圧の
１．６倍の電圧がゲート酸化膜に印加されることにな
る。これに対して、電源電圧が３Ｖと低い場合には、ゲ
ート酸化膜に印加される電圧は６Ｖとなり、電源電圧の
２倍もの電圧が印加されることになる。
【００２４】以上より、従来の半導体記憶装置では、高
集積化に適さない、消費電力の増大およびゲート酸化膜
の早い劣化といった問題があった。
【００２５】また従来の半導体記憶装置の製造方法で
は、基板バイアス発生回路５４５を形成する必要性か
ら、製造工程が煩雑になるという問題点があった。
【００２６】それゆえ、本発明の一の目的は、消費電力
が少なく、ゲート酸化膜の劣化の少ない高集積化に適し
た半導体記憶装置を提供することである。
【００２７】本発明の他の目的は、上記の特性を有する
半導体記憶装置を簡略な工程で製造することである。
【００２８】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、スタティック型メモリセルを有するメモリ
セル領域と周辺回路領域とを備えた半導体記憶装置であ
って、第１導電型の半導体基板と、第２導電型の第１の
不純物領域と、第１導電型の第２の不純物領域と、第１
のＭＩＳトランジスタと、第１導電型の第３の不純物領
域と、第２のＭＩＳトランジスタとを備えている。半導
体基板は主表面を有している。第１の不純物領域は、メ
モリセル領域内であって半導体基板の主表面に形成され
ている。第２の不純物領域は、第１の不純物領域内であ
って半導体基板の主表面に形成され、かつ半導体基板の
主表面近傍において第１の濃度で第１導電型の不純物を
有している。第１のＭＩＳトランジスタは、第２の不純
物領域内であって半導体基板の主表面に所定の距離を隔
てて形成された１対のソース／ドレイン領域と、その１
対のソース／ドレイン領域に挟まれる領域上にゲート絶
縁層を介在して形成されたゲート電極層とを有してい
る。第３の不純物領域は、周辺回路領域内であって半導
体基板の主表面に形成され、かつ半導体基板の主表面近
傍において第１の濃度より小さい第２の濃度で第１導電
型の不純物を有している。第２のＭＩＳトランジスタ
は、第３の不純物領域内であって半導体基板の主表面に
所定の距離を隔てて形成された１対のソース／ドレイン
領域と、その１対のソース／ドレイン領域に挟まれる領
域上にゲート絶縁層を介在して形成されたゲート電極層
とを有している。第２および第３の不純物領域は電気的
に接続されている。
【００２９】請求項２に記載の半導体記憶装置では、第
１のＭＩＳトランジスタはスタティック型メモリセルを
構成するアクセストランジスタとドライバトランジスタ
とを有している。ドライバトランジスタのしきい値電圧
はアクセストランジスタのしきい値電圧よりも大きい。
アクセストランジスタのしきい値電圧は第２のＭＩＳト
ランジスタのしきい値電圧よりも大きい。
【００３０】請求項３に記載の半導体記憶装置では、ド
ライバトランジスタのしきい値電圧は０．６５Ｖ以上で
ある。アクセストランジスタのしきい値電圧は０．５０
Ｖ以上０．６５Ｖ未満である。第２のＭＩＳトランジス
タのしきい値電圧は０．５０Ｖ未満である。
【００３１】請求項４に記載の半導体記憶装置では、ド
ライバトランジスタの１対のソース／ドレイン領域に挟
まれる領域の半導体基板の主表面近傍における第１導電
型の不純物濃度は２．４×１０16ｃｍ-3以上である。ア
クセストランジスタの１対のソース／ドレイン領域に挟
まれる領域の半導体基板の主表面近傍における第１導電
型の不純物濃度は１．８×１０16ｃｍ-3以上２．４×１
０16ｃｍ-3未満である。第２のＭＩＳトランジスタの１
対のソース／ドレイン領域に挟まれる領域の半導体基板
の主表面近傍における第１導電型の不純物濃度は１．８
×１０16ｃｍ-3未満である。
【００３２】請求項５に記載の半導体記憶装置は、スタ
ティック型メモリセルを有するメモリセル領域と周辺回
路領域とを備えた半導体記憶装置であって、アクセスト
ランジスタと、ドライバトランジスタと、ＭＩＳトラン
ジスタとを備えている。アクセストランジスタおよびド
ライバトランジスタは、スタティック型メモリセルを構
成している。ＭＩＳトランジスタは周辺回路領域に含ま
れている。ドライバトランジスタのしきい値電圧はアク
セストランジスタのしきい値電圧より大きい。アクセス
トランジスタのしきい値電圧はＭＩＳトランジスタのし
きい値電圧より大きい。
【００３３】請求項６に記載の半導体記憶装置では、ド
ライバトランジスタのしきい値電圧は０．６５Ｖ以上で
ある。アクセストランジスタのしきい値電圧は０．５０
Ｖ以上０．６５Ｖ未満であり、第２のＭＩＳトランジス
タのしきい値電圧は０．５０Ｖ未満である。
【００３４】請求項７に記載の半導体記憶装置は、主表
面を有する半導体基板をさらに備えている。ドライバト
ランジスタ、アクセストランジスタおよびＭＩＳトラン
ジスタの各々は、半導体基板の主表面に所定の距離を隔
てて形成された１対のソース／ドレイン領域を有してい
る。ドライバトランジスタの１対のソース／ドレイン領
域に挟まれる領域の半導体基板の主表面近傍における第
１導電型の不純物濃度は２．４×１０16ｃｍ-3以上であ
る。アクセストランジスタの１対のソース／ドレイン領
域に挟まれる領域の半導体基板の主表面近傍における第
１導電型の不純物濃度は１．８×１０16ｃｍ-3以上２．
４×１０16ｃｍ-3未満である。Ｍ１Ｓトランジスタの１
対のソース／ドレイン領域に挟まれる領域の半導体基板
の主表面近傍における第１導電型の不純物濃度は１．８
×１０16ｃｍ-3未満である。
【００３５】請求項８に記載の半導体記憶装置の製造方
法は、スタティック型メモリセルを有するメモリセル領
域と周辺回路領域とを備えた半導体記憶装置の製造方法
であって、以下の工程を備えている。
【００３６】まず第１導電型の半導体基板が準備され、
周辺回路領域における半導体基板の主表面上のレジスト
パターンをマスクとして第２導電型の不純物が導入され
ることにより、メモリセル領域内の半導体基板の主表面
に第２導電型の第１の不純物領域が形成される。そし
て、そのレジストパターンをマスクとしたままメモリセ
ル領域内における半導体基板の主表面に第１導電型の不
純物が導入される。そして第１の不純物領域内および周
辺回路領域内に選択的に第１導電型の不純物が導入され
ることにより、第１の不純物領域内における半導体基板
の主表面に第１導電型の第２の不純物領域と周辺回路領
域内における半導体基板の主表面に第１導電型の第３の
不純物領域とが形成される。そして第２の不純物領域の
表面に第１のＭＩＳトランジスタが形成される。そして
第３の不純物領域の表面に第２のＭＩＳトランジスタが
形成される。そして第２の不純物領域と第３の不純物領
域とを電気的に接続する導電層が形成される。
【００３７】
【作用】請求項１に記載の半導体記憶装置では、第２の
不純物領域の表面近傍における不純物濃度は第３の不純
物領域の不純物濃度より小さく設定されている。これに
より、メモリセルを構成する第１のＭＩＳトランジスタ
は、周辺回路領域内の第２のＭＩＳトランジスタよりし
きい値電圧が高くなる。したがって、従来例のごとく基
板バイアス発生回路を設けて各トランジスタのしきい値
電圧を異ならせる必要がないため、基板バイアス発生回
路分だけチップサイズを縮小化することができる。
【００３８】また基板バイアス発生回路が不要となるた
め、この基板バイアス発生回路で電流が消費されること
はない。したがって、消費電流を少なくすることができ
る。
【００３９】さらに、基板バイアス発生回路が不要であ
るため、第２および第３の不純物領域を電気的に接続し
て同電位となるように構成することができる。このた
め、メモリセルを構成する第１のＭＩＳトランジスタの
ゲート絶縁層には電源電圧のみが印加される。このよう
に第１のＭＩＳトランジスタのゲート絶縁層に印加され
る電圧を従来例より小さくできるため、ゲート絶縁層の
劣化は著しく抑制される。
【００４０】請求項２〜７に記載の半導体記憶装置で
は、ドライバトランジスタのしきい値電圧はアクセスト
ランジスタのしきい値電圧よりも大きく、アクセストラ
ンジスタのしきい値電圧は周辺回路領域のＭＩＳトラン
ジスタのしきい値電圧よりも大きい。ドライバトランジ
スタのしきい値電圧がアクセストランジスタのしきい値
電圧より大きいため、ＳＲＡＭメモリセルのデータ保持
の安定性が高くなり、かつデータの反転も抑制される。
またアクセストランジスタのしきい値電圧が周辺回路領
域内のＭＩＳトランジスタのしきい値電圧より大きいた
め、ＳＲＡＭのメモリセルの読出動作は安定し、かつ動
作速度も高速化される。
【００４１】請求項８に記載の半導体記憶装置の製造方
法では、メモリセル領域に第１の不純物領域を形成する
工程と、トランジスタのしきい値電圧決定のための不純
物を導入する工程が、同一のレジストパターンをマスク
として行なわれる。このため、従来の製造方法に比べ
て、写真製版回数を増加させることなく、メモリセルの
トランジスタを周辺回路領域のトランジスタとのしきい
値電圧を異ならせることができる。
【００４２】また、従来例のように基板バイアス発生回
路形成のための製造工程も不要であるため、製造工程を
簡略化することができる。
【００４３】
【実施例】以下、本発明の実施例について図を用いて説
明する。実施例１ まず、本発明の実施例１における高抵抗負荷型のＳＲＡ
Ｍのメモリセル構造を説明する。
【００４４】図１は、本発明の実施例１におけるメモリ
セル構造を概略的に示す断面図である。また図２〜図５
は、本発明の実施例１におけるメモリセル構造を下層か
ら順に４段階に分割して示した平面構造図である。な
お、図１は、図２〜図５のＢ−Ｂ線に沿う断面に対応し
ている。
【００４５】具体的には、図２と図３とが、基板に形成
された１対のドライバトランジスタＱ１、Ｑ２と１対の
アクセストランジスタＱ３、Ｑ４との構成を示してい
る。また図４は、１対の高抵抗Ｒ１、Ｒ２の構成を示し
ており、図５はビット線の構成を示している。
【００４６】まず図１と図２とを参照して、ｐ型シリコ
ン基板１０１上にｎウェル１０３とｐウェル１０５とが
形成されている。ｐウェル１０５の分離絶縁層１４１に
よって分離された表面に１対のドライバトランジスタＱ
１、Ｑ２と１対のアクセストランジスタＱ３、Ｑ４とが
形成されている。
【００４７】ドライバトランジスタＱ１は、１対のソー
ス／ドレイン領域１２１と、ゲート絶縁層（図示せず）
と、ゲート電極層１１５ａとを有している。１対のソー
ス／ドレイン領域１２１は、ｎ型の拡散領域よりなり、
チャネル領域を規定するように互いに間隔を有して形成
されている。ゲート電極層１１５ａは、ゲート絶縁層を
介在してチャネル領域と対向するように形成されてい
る。
【００４８】ドライバトランジスタＱ２は、１対のソー
ス／ドレイン領域１１１と、ゲート絶縁層１１３ｂと、
ゲート電極層１１５ｂとを有している。１対のソース／
ドレイン領域１１１は、ｎ型の拡散領域よりなり、チャ
ネル領域を規定するように互いに間隔を有して形成され
ている。ゲート電極層１１５ｂは、ゲート絶縁層１１３
ｂを介在してチャネル領域と対向するように形成されて
いる。
【００４９】アクセストランジスタＱ３は、１対のソー
ス／ドレイン領域１２１と、ゲート絶縁層１２３と、ゲ
ート電極層１２５とを有している。１対のソース／ドレ
イン領域１２１は、ｎ型の拡散領域よりなり、チャネル
領域を規定するように互いに間隔を有して形成されてい
る。ゲート電極層１２５は、ゲート絶縁層１２３を介在
してチャネル領域と対向するように形成されている。
【００５０】アクセストランジスタＱ４は、１対のソー
ス／ドレイン領域１２２と、ゲート絶縁層（図示せず）
と、ゲート電極層１２５とを有している。１対のソース
／ドレイン領域１２２は、ｎ型の拡散領域よりなり、チ
ャネル領域を規定するように互いに間隔を有して形成さ
れている。ゲート電極層１２５は、ゲート絶縁層を介在
してチャネル領域と対向するように形成されている。
【００５１】またアクセストランジスタＱ３、Ｑ４のゲ
ート電極層１２５は、単一の導電層よりなっており、か
つワード線を構成している。
【００５２】ドライバトランジスタＱ１のドレイン領域
１２１とアクセストランジスタＱ３の一方のソース／ド
レイン領域１２１とは、単一のｎ型拡散領域より形成さ
れている。
【００５３】ドライバトランジスタＱ１のソース領域１
２１とドライバトランジスタＱ２のソース領域１１１と
は、ｎ型拡散領域１１１ａにより接続されており、単一
のｎ型拡散領域により形成された構成を有している。
【００５４】ドライバトランジスタＱ１のゲート電極層
１１５ａと、ドライバトランジスタＱ２のゲート電極層
１１５ｂと、アクセストランジスタＱ３、Ｑ４のゲート
電極層１２５とは、たとえば不純物が注入された多結晶
シリコン（以下、ドープト多結晶シリコンとする）によ
り形成されており、同じ層の導電層である。なお、ｎ型
拡散領域およびチャネル領域以外の部分には、分離酸化
膜１４１が形成されている。
【００５５】図１と図３とを参照して、ゲート電極層１
１５ａ、１１５ｂ、１２５を覆うように絶縁層１６１が
形成されている。この絶縁層１６１には、コンタクトホ
ール１６１ａ、１６１ｂ、１６１ｃが形成されている。
コンタクトホール１６１ａを通じてｎ型拡散領域１２１
とゲート電極層１１５ｂとに電気的に接続するように第
１のドープト多結晶シリコン層１６３ａが形成されてい
る。またコンタクトホール１６１ｂを通じてｎ型拡散領
域１２２とゲート電極層１１５ａとに電気的に接続する
ように、かつコンタクトホール１６１ｃを通じてｎ型拡
散領域１１１と電気的に接続するように第２のドープト
多結晶シリコン層１６３ｂが形成されている。
【００５６】図１と図４とを参照して、第１および第２
のドープト多結晶シリコン層１６３ａ、１６３ｂを覆う
ように絶縁層１６５が形成されている。この絶縁層１６
５には、開口１６５ａ、１６５ｂが形成されている。開
口１６５ａを通じて第１のドープト多結晶シリコン層１
６３ａに電気的に接するように、かつ開口１６５ｂを通
じて第２のドープト多結晶シリコン層１６３ｂに電気的
に接続するように多結晶シリコンよりなる抵抗層１６７
が形成されている。
【００５７】抵抗層１６７は、不純物が注入された領域
（以下、注入領域とする）１６７ａ、１６７ｃ、１６７
ｅと、不純物が注入されていない領域（以下、未注入領
域とする）１６７ｂ、１６７ｄとを有している。開口１
６５ａ、１６５ｂの各々を通じて第１および第２のドー
プト多結晶シリコン層１６３ａ、１６３ｂと接する領域
には注入領域１６７ａ、１６７ｃが分布している。この
注入領域１６７ａ、１６７ｃの各々から同一方向に延び
るように未注入領域１６７ｂ、１６７ｄが分布してい
る。この未注入領域１６７ｂ、１６７ｄは、高い抵抗値
を示し、高抵抗Ｒ１、Ｒ２をなしている。また未注入領
域１６７ｂ、１６７ｄの端部には注入領域１６７ｅが接
続されており、メモリセルのＶCC配線として利用されて
いる。
【００５８】図１と図５とを参照して、抵抗層１６７を
覆うように絶縁層１６９が形成されている。この絶縁層
１６９には、コンタクトホール１６９ａ、１６９ｂが形
成されている。このコンタクトホール１６９ａを通じて
ｎ型拡散領域１２１に電気的に接するように、またコン
タクトホール１６９ｂを通じてｎ型拡散領域１２２に電
気的に接するように１対のアルミニウム配線層１７１
ａ、１７１ｂがビット線として形成されている。
【００５９】次に、上記のようなメモリセル構造におけ
るメモリセル領域と周辺回路領域との構成について説明
する。
【００６０】図６は、本発明の実施例１における半導体
記憶装置の構成を概略的に示す断面図である。図６を参
照して、メモリセル領域において、ｐ型半導体基板１の
表面に、ｎウェル３が形成されている。このｎウェル３
は、半導体基板にｐ型半導体基板を用いた場合、ソフト
エラー対策として設ける必要がある。このｎウェル３の
領域内であってその表面には、ｐウェル５が形成されて
いる。このｐウェル５の分離絶縁層４１によって分離さ
れた表面には、メモリトランジスタ１０が形成されてい
る。
【００６１】メモリトランジスタ１０は、ｎＭＯＳトラ
ンジスタであり、１対のソース／ドレイン領域１１と、
ゲート絶縁層１３と、ゲート電極層１５とを有してい
る。１対のソース／ドレイン領域１１は、所定の距離を
隔てて形成されており、ゲート電極層１５は、この１対
のソース／ドレイン領域１１に挟まれる領域上にゲート
絶縁層１３を介在して形成されている。
【００６２】一方、周辺回路領域では、ｐ型半導体基板
１の表面にｐウェル７が形成されている。このｐウェル
７の表面には、周辺トランジスタ３０が形成されてい
る。
【００６３】周辺トランジスタ３０は、ｎＭＯＳトラン
ジスタであり、１対のソース／ドレイン領域３１と、ゲ
ート絶縁層３３と、ゲート電極層３５とを有している。
１対のソース／ドレイン領域３１は、所定の距離を隔て
て形成されており、ゲート電極層３５は、この１対のソ
ース／ドレイン領域３１に挟まれる領域上にゲート絶縁
層３３を介在して形成されている。
【００６４】これらのトランジスタ１０、３０を覆うよ
うに絶縁層４３が形成されている。この絶縁層４３に
は、ｐウェル５、７に達するコンタクトホール４３ａ、
４３ｂが各々形成されている。このコンタクトホール４
３ａと４３ｂを通じてｐウェル５と７とを電気的に接続
するように、たとえばアルミニウムなどよりなる導電層
４５が形成されている。この導電層４５により、ｐウェ
ル５と７とは同電位にされている。
【００６５】また、メモリトランジスタ１０のチャネル
領域における不純物濃度は、周辺トランジスタ３０のチ
ャネル領域における不純物濃度より高くなるように設定
されている。これにより、メモリトランジスタ１０のし
きい値電圧は、周辺トランジスタ３０のしきい値電圧よ
り大きくなるように構成されている。
【００６６】なお、導電層４５がｐウェル５、７と接す
る領域には、ｐ+ 拡散領域４７ａ、４７ｂが設けられて
いる。
【００６７】次に、本実施例において、メモリトランジ
スタのチャネル領域と周辺トランジスタのチャネル領域
とにおける不純物濃度が異なるように製造する方法につ
いて説明する。
【００６８】図７〜図１０は、本発明の実施例１におけ
る半導体記憶装置の製造方法を工程順に示す概略断面図
である。まず図７を参照して、ｐ型半導体基板１に通常
のＬＯＣＯＳ法などを用いて所望の領域に分離絶縁層４
１が形成される。この後、ｐ型半導体基板１の表面に、
ゲート酸化膜となるシリコン酸化膜１３ａが形成され
る。
【００６９】図８を参照して、写真製版技術を用いて周
辺回路領域にレジストパターン５１ａが形成される。こ
の後、レジストパターン５１ａをマスクとしてリンなど
のｎ型不純物がメモリセル領域に注入され、ｎウェル３
が形成される。さらに、同じレジストパターン５１ａを
用いてボロンなどのｐ型不純物がｎウェル３表面に注入
される。この後、レジストパターン５１ａが除去され
る。
【００７０】図９を参照して、写真製版技術を用いて所
望の領域にレジストパターン５１ｂが形成される。この
レジストパターン５１ｂをマスクとしてメモリセル領域
および周辺回路領域に選択的にボロンなどのｐ型不純物
が注入される。これにより、ｎウェル３内の表面にｐウ
ェル５が、周辺回路領域内の表面にｐウェル７が各々形
成される。同一のレジストパターン５１ｂをマスクとし
て、ｐウェル５、７の表面にボロンなどのｐ型不純物が
注入される。この後、レジストパターン５１ｂが除去さ
れる。
【００７１】図１０を参照して、通常の方法によりゲー
ト電極層１５、３５が所望の形状に形成される。この
後、ゲート電極層１５、３５の下側領域を挟むように１
対のｎ型のソース／ドレイン領域１１、３１が形成され
る。これにより、メモリトランジスタ１０と、周辺トラ
ンジスタ３０とが形成される。
【００７２】なお、図７〜図１０では、説明の便宜上、
図６に示す導電層４５、ｐ+ 拡散領域４７ａ、４７ｂに
ついての図示は省略してある。上述の工程の後、ｐウェ
ル５とｐウェル７とを電気的に接続するための導電層
（図６）などが形成される。
【００７３】本実施例の半導体記憶装置では、図６にお
いてメモリトランジスタ１０のチャネル領域におけるｐ
型不純物濃度が、周辺トランジスタ３０のチャネル領域
におけるｐ型不純物濃度よりも大きくなるよう設定され
ている。このため、メモリトランジスタ１０のしきい値
電圧が周辺トランジスタ３０のしきい値電圧よりも高く
なる。したがって、図３５で示した従来例のごとく基板
バイアス発生回路５４５を設けることなくしきい値電圧
を異ならせることができる。このため、基板バイアス発
生回路分だけチップサイズを縮小化することが可能とな
る。
【００７４】また基板バイアス発生回路５４５が不要と
なるため、この基板バイアス発生回路５４５で電流が消
費されることはない。したがって、消費電流を少なくす
ることもできる。
【００７５】さらに基板バイアス発生回路５４５が不要
であるため、メモリセル領域におけるｐウェル５と周辺
回路領域におけるｐウェル７とを電気的に接続して同電
位となるように構成することもできる。このため、メモ
リトランジスタ１０のゲート絶縁層１３には電源電圧の
みが印加される。このようにメモリトランジスタ１０の
ゲート絶縁層１３に印加される電圧を従来例より小さく
できるため、ゲート絶縁層の劣化は著しく抑制される。
このことについて以下に詳細に説明する。
【００７６】一般に、ゲート酸化膜として用いられるＳ
ｉＯ2 に与えられる電界は、信頼性の点から４ＭＶ／ｃ
ｍが最大となる。このため、図１１に示すように、ゲー
ト酸化膜厚を横軸に、ゲート酸化膜への印加電圧を縦軸
にとり、最大電界を４ＭＶ／ｃｍとすると、斜線の部分
がゲート酸化膜の信頼性に関して問題のない領域とな
る。
【００７７】図１１を参照して、たとえば図３５に示す
従来例において−３Ｖのバイアスをメモリセル領域のｐ
ウェル５０５に印加した場合、最小ゲート酸化膜は以下
の表のようになる。なお、電源電圧が５Ｖ、３Ｖの場合
について示す。
【００７８】
【表１】
【００７９】これに対し、図６に示す本実施例では、電
源電圧以外にバイアスをメモリセル領域のｐウェル５に
加える必要がない。このため、最小ゲート酸化膜厚は、
以下の表のようになる。
【００８０】
【表２】
【００８１】これらの表より、従来例ではゲート酸化膜
への印加電圧がバイアス分だけ高くなるため、信頼性を
考慮すると最小ゲート酸化膜厚が厚くなってしまう。こ
れに対して、本実施例の半導体記憶装置では、メモリセ
ル領域のｐウェル５と周辺回路領域のｐウェル７とを同
電位にしているため、最小ゲート酸化膜厚は従来例より
小さくできる。つまり、従来例と本実施例において同一
のゲート酸化膜厚に設定した場合、従来例では信頼性が
低く、本実施例では信頼性が高くなる。
【００８２】また従来例と本実施例において同程度の信
頼性を確保するにしても、本実施例では従来例に比べ最
小ゲート酸化膜厚を薄くすることができる。
【００８３】また本実施例の製造方法では、図８に示す
工程で、ｐウェル領域３を形成する工程と、しきい値電
圧決定のための不純物の導入工程が同一のレジストパタ
ーン５１ａをマスクとして行なわれる。また図９に示す
工程においては、メモリセル領域および周辺回路領域に
選択的にｐウェル５、７を形成する工程と、しきい値電
圧決定のための不純物の導入工程とが同一のレジストパ
ターン５１ｂをマスクとして行なわれる。このため、図
３６〜図４０に示す従来の製造方法に比べて、写真製版
回数を増加させることなく、メモリトランジスタ１０
と、周辺トランジスタ３０とのしきい値電圧を異ならせ
ることができる。
【００８４】また、従来例のように基板バイアス発生回
路形成のための製造工程も不要であるため製造工程を簡
略化することができる。
【００８５】本実施例においては、メモリトランジスタ
と周辺トランジスタとのしきい値電圧の関係についての
み述べた。本発明ではこれに加えて、このメモリセルを
構成するドライバトランジスタとアクセストランジスタ
とのしきい値電圧を異ならせてもよい。以下、その構成
を実施例２として説明する。
【００８６】実施例２ 図１２は、本発明の実施例２における半導体記憶装置の
構成を概略的に示す図２のＡ−Ａ線に沿う概略断面図お
よび周辺回路領域の断面図である。図１２を参照して、
本実施例では、メモリセルを構成するドライバトランジ
スタ１１０のしきい値電圧はアクセストランジスタ１２
０のしきい値電圧よりも高く設定されている。またアク
セストランジスタ１２０のしきい値電圧は周辺トランジ
スタ１３０のしきい値電圧よりも高く設定されている。
【００８７】メモリセル領域においては、ｐ型半導体基
板１０１の表面にｎウェル１０３が形成されている。ま
たｎウェル１０３内の表面にはｐウェル１０５が形成さ
れている。このｐウェル１０５の表面に、ドライバトラ
ンジスタ１１０とアクセストランジスタ１２０とが形成
されている。
【００８８】このドライバトランジスタ１１０とアクセ
ストランジスタ１２０とは、実施例１で説明したように
構成されている。
【００８９】また周辺回路領域においては、ｐ型半導体
基板１０１の表面上にｐウェル１０７が形成されてい
る。このｐウェル１０７の素子分離絶縁層１４１によっ
て分離された表面に周辺トランジスタ１３０が形成され
ている。
【００９０】この周辺トランジスタ１３０は、ｎＭＯＳ
トランジスタよりなり、１対のソース／ドレイン領域１
３１と、ゲート絶縁層１３３と、ゲート電極層１３５と
を有している。１対のソース／ドレイン領域１３１は所
定の距離を隔てて形成されており、ゲート電極層１３５
は、この１対のソース／ドレイン領域１３１に挟まれる
領域上にゲート絶縁層１３３を介在して形成されてい
る。
【００９１】なお、メモリセル領域のｐウェル１０５と
周辺回路領域のｐウェル１０７とは、実施例１と同様、
たとえば導電層により接続されており、同電位にされて
いる。図１３は、図１２のＤA −ＤA 線、ＤB −ＤB 線
およびＤC −ＤC 線に沿うｐウェルの深さ方向の不純物
濃度分布を示すグラフである。図１３において、○印が
ＤA −ＤA 線、△印がＤB −ＤB 線、×印がＤC −ＤC
線に各々対応している。
【００９２】図１２と図１３とを参照して、ドライバト
ランジスタ１１０のチャネル領域のｐ型不純物の基板表
面近傍における濃度（以下、表面濃度とする）は３．０
×１０16ｃｍ-3である。またアクセストランジスタ１２
０のチャネル領域におけるｐ型不純物の表面濃度は２．
２×１０16ｃｍ-3である。また周辺トランジスタ１３０
のチャネル領域におけるｐ型不純物の表面濃度は１．４
×１０16ｃｍ-3である。
【００９３】このように、各トランジスタ１１０、１２
０、１３０の各チャネル領域における表面濃度が異なる
ように設定されているため、各トランジスタ１１０、１
２０、１３０のしきい値電圧は異なっている。具体的に
は、上述のように表面濃度が設定されており、ゲート酸
化膜厚が一律に１０ｎｍであるとすると、ドライバトラ
ンジスタ１１０のしきい値電圧が０．８Ｖであり、アク
セストランジスタ１２０のしきい値電圧は０．６Ｖであ
り、周辺トランジスタ１３０のしきい値電圧は０．４Ｖ
である。
【００９４】次に、本実施例の半導体基板の製造方法に
ついて説明する。図１４〜図１９は、本発明の実施例２
における半導体記憶装置の製造方法を工程順に示す概略
断面図である。まず図１４を参照して、通常のＬＯＣＯ
Ｓ法などを用いて、ｐ型半導体基板１０１の所望の領域
に分離絶縁層１４１が形成される。この後、ｐ型半導体
基板１０１の表面にゲート酸化膜となるシリコン酸化膜
１１４がたとえば１０ｎｍの厚みで形成される。
【００９５】図１５を参照して、写真製版技術を用いて
周辺回路領域にレジストパターン１５１ａが形成され
る。これをマスクとしてメモリセル領域にリンなどのｎ
型不純物が注入され、ｎウェル１０３が形成される。
【００９６】図１６を参照して、同一のレジストパター
ン１５１ａをマスクとしたままで、ｎウェル１０３の表
面にボロンなどのｐ型不純物が、注入エネルギー：５０
ｋｅＶ、ドーズ量：３．０×１０12ｃｍ-2で注入され
る。この後、レジストパターン１５１ａが除去される。
【００９７】図１７を参照して、ｐ型半導体基板１０１
の表面に選択的にボロンなどのｐ型不純物が注入され
る。これにより、メモリセル領域においてはｐウェル１
０５が、周辺回路領域においてはｐウェル１０７が各々
形成される。この後、このｐウェル１０５、１０７の表
面にボロンなどの不純物が、注入エネルギー：５０ｋｅ
Ｖ、ドーズ量：５．０×１０12ｃｍ-2で注入される。
【００９８】図１８を参照して、アクセストランジスタ
が形成されるべき領域および周辺回路領域上に、通常の
写真製版技術によりレジストパターン１５１ｂが形成さ
れる。このレジストパターン１５１ｂをマスクとして、
ドライバトランジスタが形成されるべき領域表面にボロ
ンなどのｐ型不純物が、注入エネルギー：５０ｋｅＶ、
ドーズ量：３．０×１０12ｃｍ-2で注入される。この
後、レジストパターン１５１ｂが除去される。
【００９９】図１９を参照して、通常の写真製版技術お
よびエッチング技術により、所望の形状を有するゲート
電極層１１５ａ、１２５、１３５が形成される。
【０１００】この後、不純物のイオン注入などによりソ
ース／ドレイン領域が形成され、図１２に示す半導体記
憶装置が製造される。
【０１０１】なお、この後、メモリセルを構成する高抵
抗やビット線が製造されてＳＲＡＭメモリセルおよび周
辺回路が完成する。
【０１０２】なお、上記製造工程においては、各トラン
ジスタ１１０、１２０、１３０のチャネル領域の表面濃
度が上述の濃度となるようにｐ型不純物の注入エネルギ
ーおよびドーズ量が定められている。しかし、これらの
条件に限られず、上記の各トランジスタの表面濃度を実
現する条件は、図２０に基づいて決められてもよい。
【０１０３】図２０は、５０ｋｅＶの注入エネルギーで
ボロンを注入した場合の各ゲート酸化膜厚におけるドー
ズ量とトランジスタのしきい値電圧との関係を示すグラ
フである。図２０を参照して、上記の製造方法において
は、各トランジスタのゲート酸化膜厚が１０ｎｍである
場合について説明した。しかし、これ以外の膜厚にゲー
ト酸化膜厚を設定した場合（たとえば８ｎｍ、１２ｎ
ｍ）には、その膜厚に応じたドーズ量を選択することに
より所望のしきい値電圧が得られる。
【０１０４】本実施例の半導体記憶装置では、メモリセ
ル領域のｐウェル１０５と周辺回路領域のｐウェル１０
７とが電気的に接続されているため、実施例１と同様の
効果を奏する。
【０１０５】また本実施例の半導体記憶装置では、ドラ
イバトランジスタのしきい値電圧がアクセストランジス
タのしきい値電圧よりも大きく、かつアクセストランジ
スタのしきい値電圧が周辺トランジスタのしきい値電圧
よりも大きい。このため、データ保持の安定性の向
上、メモリセルの読出動作の安定化、動作速度の向
上、メモリセルのデータの反転の抑制、といった効果
が生ずる。以下、そのことについて詳細に説明する。
【０１０６】 メモリセルのデータ保持の安定化 図２１は、図３４に示すＳＲＡＭの等価回路図を部分的
に示す図である。図２１を参照して、ＳＲＡＭのメモリ
セルにおいてデータを保持するには、オフ状態のドライ
バトランジスタＱ１を流れる電流Ｉ3 が高抵抗負荷Ｒ１
を流れる電流Ｉ 2 より小さくならなければならない。す
なわち、電流Ｉ3 が電流Ｉ2 より大きい場合には、記憶
ノードＮ１の電位がＧＮＤ電位に近づくことになり、他
方の記憶ノード（Ｎ２）の“Ｌ”と区別がつきにくくな
るからである。
【０１０７】本実施例では、ドライバトランジスタのし
きい値電圧が、他のトランジスタのしきい値電圧に比べ
て最も大きく設定されている。このため、図２２に示す
subthreshold 特性より、ドライバトランジスタＱ１の
ソース−ドレイン間を流れる電流ＩDS（Ｉ3 ）を小さく
することができる。つまり、図２２を参照して、しきい
値電圧をＶth1 からＶth2 へと大きくすると、 subthre
shold 特性より、ソース−ドレイン間を流れる電流がＩ
DS1 からＩDS2 へと小さくなるからである。このよう
に、ドライバトランジスタのしきい値電圧を最も大きく
設定したことにより、図２１におけるドライバトランジ
スタＱ１を流れる電流Ｉ3 が少なくなる。したがって、
記憶ノードＮ１の電位を維持できるため、データ保持の
安定性が向上する。
【０１０８】 メモリセルの読出動作の安定化 図２３（ａ）、（ｂ）は、図３４に示すメモリセルの等
価回路図を、読出動作に関する２つのインバータ回路に
分解して示した図である。図２３を参照して、メモリセ
ルの読出特性は、ビット線およびワード線をＶCCに固定
し、ドライバトランジスタのゲート電圧（相手方の記憶
ノードの電圧）を変化させ、自身の記憶ノードの電圧変
化から求められる。
【０１０９】図２４は、上記のＳＲＡＭの読出特性を示
す特性図である。図２４を参照して、横軸は記憶ノード
Ｎ２の電圧、縦軸は記憶ノードＮ１の電圧を各々示して
いる。曲線α1 は記憶ノードＮ２の電圧を変化させた場
合の記憶ノードＮ１の電圧変化特性を示している。また
曲線γ1 は記憶ノードＮ１の電圧を変化させたときの記
憶ノードＮ２の電圧変化特性を示している。
【０１１０】曲線α1 とγ1 とは、３点Ｐ1 、Ｐ2 、Ｐ
3 で交わる、点Ｐ3 は記憶ノードＮ１が“Ｈ”、また点
Ｐ1 は記憶ノードＮ２が“Ｈ”のデータを記憶している
ことに対応する。さらに、点Ｐ2 は不安定点で、読出時
に、この点Ｐ2 にとどまることはない。図中、円ｈ1 で
示される領域がいわゆるメモリセルの目と呼ばれるもの
である。このメモリセルの目が大きいほど、一般に読出
動作が安定するとされている。
【０１１１】このメモリセルの目については、EVERT SE
EVINCK et al., IEEE JOURNAL OF SOLID-STATE CIRCUIT
S, VOL. SC-22, No.5, OCTOBER 1987 pp.748〜pp.754や
H.Shinohara et al., VLSI '82, pp.106〜pp.107に示
されている。
【０１１２】このメモリセルの目を大きくし、読出動作
を安定させる方法の１つとして、アクセストランジスタ
のしきい値電圧Ｖthを下げる方法がある。アクセストラ
ンジスタＱ３、Ｑ４のしきい値電圧Ｖthには、図２４の
ＶCC−θ1 （ＶCCとθ1 の距離）と、ＶCC−θ2 （ＶCC
とθ2 の距離）が対応する。
【０１１３】図２５は、アクセストランジスタのしきい
値電圧Ｖthを図２４に示す場合に比べて小さくした場合
の特性図である。図２５を参照して、アクセストランジ
スタＱ３、Ｑ４のしきい値電圧Ｖthを各々ＶCC−θ3 、
ＶCC−θ4 と小さくした場合、メモリセルの目が、円ｈ
1 から円ｈ3 に拡大している。このようにＳＲＡＭの読
出動作を安定にするためには、アクセストランジスタの
しきい値電圧は低いほうが良い。
【０１１４】本実施例の半導体記憶装置では、アクセス
トランジスタのしきい値電圧は、ドライバトランジスタ
のしきい値電圧よりも低く設定されている。このため、
読出時の動作を安定化させることが可能である。
【０１１５】 動作速度の高速化 高速で動作されるために必要な１つの要素は、周辺回路
を構成するｎＭＯＳトランジスタの電流駆動能力ＩDSで
ある。ＩDSは、（ＶGS−Ｖth）n （ｎ＝１〜２）にほぼ
比例することから、ＩDSの増大には、しきい値電圧Ｖth
を小さく設定することが有効である。なおＶGSはゲート
とソース間に印加される電圧である。
【０１１６】本実施例の半導体記憶装置においては、周
辺トランジスタのしきい値電圧が、他のトランジスタの
しきい値電圧に比べて最も低く設定されている。このた
め、この周辺トランジスタの電流駆動能力ＩDSを大きく
することができ、高速動作を実現することが可能とな
る。
【０１１７】 データの反転の抑制 上述のより、アクセストランジスタのしきい値電圧は
小さいほうが好ましい。しかし、アクセストランジスタ
のしきい値電圧を、で述べた周辺トランジスタと同程
度にまで低くすると、メモリセルに蓄積されたデータが
反転しやすくなる。以下そのことについて詳細に説明す
る。
【０１１８】図２１を参照して、アクセストランジスタ
のしきい値電圧を小さくして、その電流駆動能力ＩDSを
増大させると、図２２に示す subthreshold 特性より、
オフ状態のアクセストランジスタＱ３を流れる電流Ｉ1
が大きくなってしまう。この電流Ｉ1 が高抵抗負荷Ｒ１
を流れる電流Ｉ2 より大きくなると、記憶ノードＮ１の
電位が下がり、他方の記憶ノード（Ｎ２）の電位より低
くなる。この場合、あたかも記憶ノードＮ１の電位が
“Ｌ”、他方の記憶ノード（Ｎ２）の電位が“Ｈ”とみ
なされ、データの反転が生じてしまう。
【０１１９】本実施例の半導体記憶装置では、アクセス
トランジスタのしきい値電圧は、周辺トランジスタのし
きい値電圧よりも高く設定されている。このため、アク
セストランジスタＱ３を流れる電流Ｉ1 を高抵抗負荷Ｒ
１を流れる電流Ｉ2 より小さくすることができ、データ
の反転を抑制することができる。
【０１２０】なお、〜の効果を得るために好適な各
トランジスタのしきい値電圧の数値は、ドライバトラン
ジスタのしきい値電圧が０．６５Ｖ以上、アクセストラ
ンジスタのしきい値電圧が０．５０Ｖ以上０．６５Ｖ未
満、周辺トランジスタのしきい値電圧が０．５０Ｖ未満
である。
【０１２１】より好ましくは、ドライバトランジスタの
しきい値電圧が０．８０Ｖ以上、アクセストランジスタ
のしきい値電圧は０．５５Ｖ以上０．６５Ｖ未満、周辺
トランジスタのしきい値電圧は０．４０Ｖ以下である。
【０１２２】このように各トランジスタのしきい値電圧
を所望の値に設定することにより、電源電圧がたとえ
３．３Ｖと低電圧化されたＳＲＡＭにおいても、極めて
良好なメモリセル動作を得ることができるとともに、高
駆動能力による高速なＳＲＡＭを得ることができる。
【０１２３】また本実施例の半導体記憶装置の製造方法
は、実施例１と同様の効果を有する。
【０１２４】なお、実施例１および実施例２において
は、半導体基板にｐ型のものを用いた場合について説明
したが、ｎ型の半導体基板が用いられてもよい。以下、
ｎ型の半導体基板を用いた構成およびその製造方法を実
施例３として説明する。
【０１２５】実施例３ 図２６は、本発明の実施例３における半導体記憶装置の
構成を概略的に示す図１２に対応した断面図である。図
２６を参照して、ｎ型半導体基板２０１の表面には、メ
モリセル領域および周辺回路領域の双方に選択的にｐウ
ェル２０５、２０７が形成されている。メモリセル領域
のｐウェル２０５には、ドライバトランジスタ２１０と
アクセストランジスタ２２０が形成されている。また周
辺回路領域のｐウェル２０７には、ｎＭＯＳトランジス
タよりなる周辺トランジスタ２３０が形成されている。
【０１２６】ドライバトランジスタ２１０のしきい値電
圧は、アクセストランジスタ２２０のしきい値電圧より
も高くなるように設定されている。またアクセストラン
ジスタ２２０のしきい値電圧は周辺トランジスタ２３０
のしきい値電圧よりも高くなるように設定されている。
また、メモリセル領域のｐウェル２０５と周辺回路領域
のｐウェル２０７とは同電位にされている。
【０１２７】なおこの各トランジスタ２１０、２２０、
２３０の構成については実施例２で説明したトランジス
タ１１０、１２０、１３０の構成とほぼ同様であるため
その説明は省略する。
【０１２８】次に、本実施例の半導体記憶装置の製造方
法について説明する。図２７〜図３１は、本発明の実施
例３における半導体記憶装置の製造方法を工程順に示す
概略断面図である。
【０１２９】まず図２７を参照して、ｎ型半導体基板２
０１のメモリセル領域および周辺回路領域の所望の領域
に選択的にｐウェル２０５、２０７が形成される。この
後、通常のＬＯＣＯＳ法などを用いて分離絶縁層２４１
が選択的に形成される。ｐウェル２０５、２０７の表面
にゲート酸化膜となるシリコン酸化膜２１４が形成され
る。
【０１３０】図２８を参照して、メモリセル領域および
周辺回路領域の所望の領域に、ボロンなどのｐ型不純物
が、注入エネルギー：５０ｋｅＶ、ドーズ量：５．０×
１０ 12ｃｍ-2で注入される。
【０１３１】図２９を参照して、周辺回路領域上に通常
の写真製版技術によりレジストパターン２５１ａが形成
される。このレジストパターン２５１ａをマスクとして
メモリセル領域の表面に、ボロンなどのｐ型不純物が、
注入エネルギー：５０ｋｅＶ、ドーズ量：３．０×１０
12ｃｍ-2で注入される。この後、レジストパターン２５
１ａが除去される。
【０１３２】図３０を参照して、通常の写真製版技術に
よりアクセストランジスタが形成される領域および周辺
回路領域上にレジストパターン２５１ｂが形成される。
このレジストパターン２５１ｂをマスクとして、ドライ
バトランジスタが形成されるべき領域の表面にボロンな
どのｐ型不純物が、注入エネルギー：５０ｋｅＶ、ドー
ズ量：３．０×１０12ｃｍ-2で注入される。この後、レ
ジストパターン２５１ｂが除去される。
【０１３３】図３１を参照して、ゲート電極層２１５
ａ、２２５、２３５が所望の形状に形成される。この
後、イオン注入などによりソース／ドレイン領域が形成
されて、図２６に示す半導体記憶装置が製造される。
【０１３４】この後、高抵抗層およびビット線などが形
成されてＳＲＡＭが完成する。本実施例の半導体記憶装
置では、メモリセル領域と周辺回路領域とのｐウェル２
０５，２０７は同電位となるように構成されている。こ
のため本実施例の半導体記憶装置は実施例１と同様の効
果を奏する。
【０１３５】本実施例の半導体記憶装置においては、ド
ライバトランジスタのしきい値電圧がアクセストランジ
スタのしきい値電圧よりも大きく、かつアクセストラン
ジスタのしきい値電圧が周辺トランジスタのしきい値電
圧よりも大きく設定されている。このため、実施例２で
説明した〜と同様の効果を有する。
【０１３６】なお、しきい値電圧決定のための不純物の
注入は、実施例３の順序に限らず、所望の表面濃度が得
られれば、いかなる順序であってもよい。以下、本実施
例以外の順序で所望の濃度に形成する方法を実施例４と
して説明する。
【０１３７】実施例４ 図３２と図３３とは、本発明の実施例４における半導体
記憶装置の製造方法を工程順に示す概略断面図である。
【０１３８】本実施例の製造方法は、まず実施例３の図
２７と図２８の工程を経る。この後、図３２を参照し
て、ドライバトランジスタが形成されるべき領域および
周辺回路領域上に通常の写真製版技術によりレジストパ
ターン２５１ｃが形成される。このレジストパターン２
５１ｃをマスクとしてアクセストランジスタが形成され
るべき領域の表面にボロンなどのｐ型不純物が、注入エ
ネルギー：５０ｋｅＶ、ドーズ量：３．０×１０12ｃｍ
-2で注入される。この後、レジストパターン２５１ｃが
除去される。
【０１３９】図３３を参照して、メモリセル領域のアク
セストランジスタが形成されるべき領域および周辺回路
領域上に通常の写真製版技術によりレジストパターン２
５１ｄが形成される。このレジストパターン２５１ｄを
マスクとしてドライバトランジスタが形成されるべき領
域にボロンなどのｐ型不純物が注入エネルギー：５０ｋ
ｅＶ、ドーズ量：６．０×１０12ｃｍ-2で注入される。
この後、レジストパターン２５１ｄが除去される。
【０１４０】この後、実施例３の図３１などと同様の後
工程を経て、ＳＲＡＭが完成される。
【０１４１】本実施例の半導体記憶装置においても、ド
ライバトランジスタのしきい値電圧がアクセストランジ
スタのしきい値電圧よりも大きく、アクセストランジス
タのしきい値電圧が周辺トランジスタのしきい値電圧よ
りも大きく設定されている。このため、実施例２で説明
した〜と同様の効果を有する。
【０１４２】なお、実施例１〜実施例４においては、ド
ライバトランジスタ、アクセストランジスタおよび周辺
トランジスタがＭＯＳトランジスタの場合について説明
したが、これに限られず、ＭＩＳ（Metal Insulator Se
miconductor)トランジスタであればよい。
【０１４３】また、チャネル領域に注入され、かつしき
い値電圧を決定する不純物としてたとえばボロンについ
て説明したが、これに限られず、ソース／ドレイン領域
と逆導電型を呈する不純物であればいかなるものであっ
てもよい。またこのようにしきい値電圧を決定する不純
物の種類を変えた場合には、それに応じて注入エネルギ
ーおよびドーズ量も設定される。またチャネル領域表面
の不純物濃度も不純物の種類に応じて設定される。
【０１４４】なお、図６に示す実施例１では、導電層４
５によってｐウェル５とｐウェル７とを電気的に接続し
ているが、これ以外の方法でｐウェル５とｐウェル７と
を電気的に接続してもよい。
【０１４５】
【発明の効果】請求項１に記載の半導体記憶装置では、
第２の不純物領域の表面近傍における不純物濃度は第３
の不純物領域の不純物濃度より大きく設定されている。
これにより、メモリセルを構成する第１のＭＩＳトラン
ジスタは、周辺回路領域内の第２のＭＩＳトランジスタ
よりしきい値電圧が高くなる。したがって、従来例のご
とく基板バイアス発生回路を設ける必要がなく、基板バ
イアス発生回路分だけチップサイズを縮小化することが
できる。
【０１４６】また、基板バイアス発生回路が不要となる
ため、消費電流を少なくすることができる。
【０１４７】さらに、基板バイアス発生回路が不要であ
るため、第２および第３の不純物領域を電気的に接続
し、同電位にするように構成することができる。よっ
て、第１のＭＩＳトランジスタのゲート絶縁層に印加さ
れる電圧を従来例より小さくでき、ゲート絶縁層の劣化
は著しく抑制される。
【０１４８】請求項２〜７に記載の半導体記憶装置で
は、ドライバトランジスタのしきい値電圧は、アクセス
トランジスタのしきい値電圧よりも大きく、アクセスト
ランジスタのしきい値電圧は周辺回路を構成するｎＭＯ
Ｓトランジスタのしきい値電圧よりも大きい。このた
め、ＳＲＡＭメモリセルのデータ保持の安定性が高くな
り、かつデータの反転も抑制され、さらにＳＲＡＭのメ
モリセルの読出動作は安定し、かつ動作速度も高速化さ
れる。
【０１４９】請求項８に記載の半導体記憶装置の製造方
法では、メモリセル領域に第１の不純物領域を形成する
工程と、トランジスタのしきい値電圧決定のための不純
物を導入する工程とが、同一のレジストパターンをマス
クとして行なわれる。このため、従来の製造方法に比べ
て写真製版回数を増加させることなくメモリセルを構成
するトランジスタのしきい値電圧を周辺回路を構成する
トランジスタのしきい値電圧より高くすることができ
る。
【０１５０】また、従来例のように基板バイアス発生回
路形成のための製造工程が不要であるため、製造工程も
簡略化することができる。
【図面の簡単な説明】
【図１】 本発明の実施例１におけるメモリセル構造を
概略的に示す断面図である。
【図２】 本発明の実施例１におけるＳＲＡＭのメモリ
セル構造の下層からの第１段階目の構成を示す平面構造
図である。
【図３】 本発明の実施例１におけるＳＲＡＭのメモリ
セル構造の下層からの第２段階目の構成を示す平面構造
図である。
【図４】 本発明の実施例１におけるＳＲＡＭのメモリ
セル構造の下層からの第３段階目の構成を示す平面構造
図である。
【図５】 本発明の実施例１におけるＳＲＡＭのメモリ
セル構造の下層からの第４段階目の構成を示す平面構造
図である。
【図６】 本発明の実施例１における半導体記憶装置の
構成を概略的に示す断面図である。
【図７】 本発明の実施例１における半導体記憶装置の
製造方法の第１工程を示す概略断面図である。
【図８】 本発明の実施例１における半導体記憶装置の
製造方法の第２工程を示す概略断面図である。
【図９】 本発明の実施例１における半導体記憶装置の
製造方法の第３工程を示す概略断面図である。
【図１０】 本発明の実施例１における半導体記憶装置
の製造方法の第４工程を示す概略断面図である。
【図１１】 ゲート酸化膜厚とゲート酸化膜への印加電
圧との関係を示すグラフである。
【図１２】 本発明の実施例２における半導体記憶装置
の構成を概略的に示す断面図である。
【図１３】 図１２の各トランジスタのチャネル領域に
おける深さ方向の不純物濃度分布を示すグラフである。
【図１４】 本発明の実施例２における半導体記憶装置
の製造方法の第１工程を示す概略断面図である。
【図１５】 本発明の実施例２における半導体記憶装置
の製造方法の第２工程を示す概略断面図である。
【図１６】 本発明の実施例２における半導体記憶装置
の製造方法の第３工程を示す概略断面図である。
【図１７】 本発明の実施例２における半導体記憶装置
の製造方法の第４工程を示す概略断面図である。
【図１８】 本発明の実施例２における半導体記憶装置
の製造方法の第５工程を示す概略断面図である。
【図１９】 本発明の実施例２における半導体記憶装置
の製造方法の第６工程を示す概略断面図である。
【図２０】 ボロン注入量とトランジスタのしきい値電
圧の関係を示すグラフである。
【図２１】 ＳＲＡＭのメモリセルの等価回路図の部分
拡大図である。
【図２２】 subthreshold 特性を示すグラフである。
【図２３】 ＳＲＡＭのメモリセルの読出動作を説明す
るための等価回路図である。
【図２４】 ＳＲＡＭのメモリセルのデータの読出特性
曲線を示す図である。
【図２５】 アクセストランジスタのしきい値電圧が低
下した場合のメモリセルの目の様子を示すデータの読出
特性曲線を示す図である。
【図２６】 本発明の実施例３における半導体記憶装置
の構成を概略的に示す断面図である。
【図２７】 本発明の実施例３における半導体記憶装置
の製造方法の第１工程を示す概略断面図である。
【図２８】 本発明の実施例３における半導体記憶装置
の製造方法の第２工程を示す概略断面図である。
【図２９】 本発明の実施例３における半導体記憶装置
の製造方法の第３工程を示す概略断面図である。
【図３０】 本発明の実施例３における半導体記憶装置
の製造方法の第４工程を示す概略断面図である。
【図３１】 本発明の実施例３における半導体記憶装置
の製造方法の第５工程を示す概略断面図である。
【図３２】 本発明の実施例４における半導体記憶装置
の製造方法の第１工程を示す概略断面図である。
【図３３】 本発明の実施例４における半導体記憶装置
の製造方法の第２工程を示す概略断面図である。
【図３４】 一般的なＳＲＡＭの等価回路図である。
【図３５】 先行技術文献に示された半導体記憶装置の
構成を概略的に示す断面図である。
【図３６】 従来の半導体記憶装置の製造方法の第１工
程を示す概略断面図である。
【図３７】 従来の半導体記憶装置の製造方法の第２工
程を示す概略断面図である。
【図３８】 従来の半導体記憶装置の製造方法の第３工
程を示す概略断面図である。
【図３９】 従来の半導体記憶装置の製造方法の第４工
程を示す概略断面図である。
【図４０】 従来の半導体記憶装置の製造方法の第５工
程を示す概略断面図である。
【符号の説明】 １，１０１ ｐ型半導体基板、３，１０３ ｎウェル、
５，７，１０５，１０７，２０５，２０７ ｐウェル、
１０ メモリトランジスタ、１１０，２１０ドライバト
ランジスタ、１２０，２２０ アクセストランジスタ、
３０，１３０，２３０ 周辺トランジスタ、４５ 導電
層、２０１ ｎ型半導体基板。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 スタティック型メモリセルを有するメモ
    リセル領域と周辺回路領域とを備えた半導体記憶装置で
    あって、 主表面を有する第１導電型の半導体基板と、 前記メモリセル領域内であって前記半導体基板の主表面
    に形成された第２導電型の第１の不純物領域と、 前記第１の不純物領域内であって前記半導体基板の主表
    面に形成され、かつ前記半導体基板の主表面近傍におい
    て第１の濃度で第１導電型の不純物を有する第１導電型
    の第２の不純物領域と、 前記第２の不純物領域内であって前記半導体基板の主表
    面に所定の距離を隔てて形成された１対のソース／ドレ
    イン領域と、その１対のソース／ドレイン領域に挟まれ
    る領域上にゲート絶縁層を介在して形成されたゲート電
    極層とを有する第１のＭＩＳトランジスタと、 前記周辺回路領域内であって前記半導体基板の主表面に
    形成され、かつ前記半導体基板の主表面近傍において第
    １の濃度より小さい第２の濃度で第１導電型の不純物を
    有する第１導電型の第３の不純物領域と、 前記第３の不純物領域内であって前記半導体基板の主表
    面に所定の距離を隔てて形成された１対のソース／ドレ
    イン領域と、その１対のソース／ドレイン領域に挟まれ
    る領域上にゲート絶縁層を介在して形成されたゲート電
    極層とを有する第２のＭＩＳトランジスタとを備え、 前記第２および第３の不純物領域は電気的に接続されて
    いる、半導体記憶装置。
  2. 【請求項２】 前記第１のＭＩＳトランジスタは、前記
    スタティック型メモリセルを構成するアクセストランジ
    スタとドライバトランジスタとを有し、 前記ドライバトランジスタのしきい値電圧は前記アクセ
    ストランジスタのしきい値電圧よりも大きく、 前記アクセストランジスタのしきい値電圧は前記第２の
    ＭＩＳトランジスタのしきい値電圧よりも大きい、請求
    項１に記載の半導体記憶装置。
  3. 【請求項３】 前記ドライバトランジスタのしきい値電
    圧は０．６５Ｖ以上であり、前記アクセストランジスタ
    のしきい値電圧は０．５０Ｖ以上０．６５Ｖ未満であ
    り、前記第２のＭＩＳトランジスタのしきい値電圧は
    ０．５０Ｖ未満である、請求項１に記載の半導体記憶装
    置。
  4. 【請求項４】 前記ドライバトランジスタの１対のソー
    ス／ドレイン領域に挟まれる領域の前記半導体基板の主
    表面近傍における第１導電型の不純物濃度は２．４×１
    ０16ｃｍ-3以上であり、 前記アクセストランジスタの１対のソース／ドレイン領
    域に挟まれる領域の前記半導体基板の主表面近傍におけ
    る第１導電型の不純物濃度は１．８×１０16ｃｍ-3以上
    ２．４×１０16ｃｍ-3、未満であり、 前記第２のＭＩＳトランジスタの１対の前記ソース／ド
    レイン領域に挟まれる領域の前記第２の濃度は１．８×
    １０16ｃｍ-3未満である、請求項１に記載の半導体記憶
    装置。
  5. 【請求項５】 スタティック型メモリセルを有するメモ
    リセル領域と周辺回路領域とを備えた半導体記憶装置で
    あって、 前記スタティック型メモリセルを構成するドライバトラ
    ンジスタおよびアクセストランジスタと、 前記周辺回路領域に含まれるＭＩＳトランジスタとを備
    え、 前記ドライバトランジスタのしきい値電圧は前記アクセ
    ストランジスタのしきい値電圧より大きく、 前記アクセストランジスタのしきい値電圧は前記ＭＩＳ
    トランジスタのしきい値電圧より大きい、半導体記憶装
    置。
  6. 【請求項６】 前記ドライバトランジスタのしきい値電
    圧は０．６５Ｖ以上であり、前記アクセストランジスタ
    のしきい値電圧は０．５０Ｖ以上０．６５Ｖ未満であ
    り、前記ＭＩＳトランジスタのしきい値電圧は０．５０
    Ｖ未満である、請求項５に記載の半導体記憶装置。
  7. 【請求項７】 主表面を有する半導体基板をさらに備
    え、 前記ドライバトランジスタ、前記アクセストランジスタ
    および前記ＭＩＳトランジスタは、各々前記半導体基板
    の主表面に所定の距離を隔てて形成された１対のソース
    ／ドレイン領域を有し、 前記ドライバトランジスタの１対の前記ソース／ドレイ
    ン領域に挟まれる領域の前記半導体基板の主表面近傍に
    おける濃度は２．４×１０16ｃｍ-3以上であり、 前記アクセストランジスタの１対の前記ソース／ドレイ
    ン領域に挟まれる領域の前記半導体基板の主表面近傍に
    おける濃度は１．８×１０16ｃｍ-3以上２．４×１０16
    ｃｍ-3未満であり、 前記Ｍ１Ｓトランジスタの１対の前記ソース／ドレイン
    領域に挟まれる領域の前記半導体基板の主表面近傍にお
    ける濃度は１．８×１０16ｃｍ-3未満である、請求項６
    に記載の半導体記憶装置。
  8. 【請求項８】 スタティック型メモリセルを有するメモ
    リセル領域と周辺回路領域とを備えた半導体記憶装置の
    製造方法であって、 第１導電型の半導体基板を準備し、前記周辺回路領域に
    おける前記半導体基板の主表面上のレジストパターンを
    マスクとして第２導電型の不純物を導入することによ
    り、前記メモリセル領域内の前記半導体基板の主表面に
    第２導電型の第１の不純物領域を形成する工程と、 前記レジストパターンをマスクとして前記メモリセル領
    域内の前記半導体基板の主表面に第１導電型の不純物を
    導入する工程と、 前記第１の不純物領域内および前記メモリセル領域内に
    選択的に第１導電型の不純物を導入することにより、前
    記第１の不純物領域内における前記半導体基板の主表面
    に第１導電型の第２の不純物領域と、前記周辺回路領域
    内における前記半導体基板の主表面に第１導電型の第３
    の不純物領域とを形成する工程と、 前記第２の不純物領域の表面に第１のＭＩＳトランジス
    タを形成する工程と、 前記第３の不純物領域の表面に第２のＭＩＳトランジス
    タを形成する工程と、 前記第２の不純物領域と前記第３の不純物領域とを電気
    的に接続する導電層を形成する工程とを備えた、半導体
    記憶装置の製造方法。
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