JP2000285015A - 記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 入出力データのビット幅より大きなビット幅
でデータの書き込み読み込みを行うことのできる記憶手
段に対して、そのバス幅を有効に活用する。 【解決手段】 ８ビット幅の入力信号Ｄｉを入力し、イ
ンターフェース１１で入力信号を８ビット単位で８サイ
クルかけて順次格納し、ビット幅を６４ビットにして記
憶部１２に書き込む。また、記憶部１２より６４ビット
幅でデータを読み出してインターフェース１３に格納
し、８ビット単位で８サイクルかけて出力信号Ｄｏとし
て出力する。以上の構成により、入出力データのビット
幅より大きなビット幅でデータの書き込み読み出しを行
うことのできる記憶手段に対して、そのバス幅を有効に
活用することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビ受像機やビ
デオテープレコーダなどの映像信号をメモリに蓄えてデ
ィジタル信号処理するための記憶装置に関するものであ
る。

【０００２】

【従来の技術】近年、ワイドテレビ受像機、ハイビジョ
ンテレビ受像機などでは、ＤＲＡＭを用いたディジタル
信号処理が多用されている。一方で、半導体製造技術の
進歩により、ＤＲＡＭ混載型のシステムＬＳＩが注目さ
れている。しかしながら、従来は映像信号処理用メモリ
としては主に高価格な専用ＦＩＦＯメモリが用いられて
いた。

【０００３】図１３は専用ＬＳＩ＋ＦＩＦＯメモリとい
う構成で、ＮＴＳＣ方式のカラーテレビ信号の輝度信号
・色信号を分離するための３次元Ｙ／Ｃ分離回路の例で
ある。図１３において、１は映像信号を１ライン遅延さ
せるためのラインメモリである。２は全加算器である。
３は映像が静止画か動画かを検出するための動き検出回
路である。４は動画と静止画で処理を切り替えるための
スイッチである。５はある周波数帯域の信号のみを通過
させるバンドパスフィルタである。６はＦＩＦＯメモリ
以外のシステムを実現する専用ＬＳＩである。７は映像
信号を１フレーム遅延させるためのＦＩＦＯメモリであ
る。

【０００４】ＮＴＳＣ信号の場合、輝度信号と色信号が
重畳して送信されるため、テレビジョン受信機側で輝度
信号と色信号を分離して、それぞれを再生する必要があ
る。映像信号が動画の場合は２次元Ｙ／Ｃ分離が適用さ
れ、ＮＴＳＣ信号の色信号がライン毎に反転する性質を
生かし、現ラインの信号からラインメモリ１の出力であ
る１ライン前の信号を加算器２で減算して色信号のみを
抽出する。この処理の後、抽出された信号はスイッチ４
を通してバンドパスフィルタ５を通して色信号として出
力される。バンドパスフィルタ５は色信号の周波数であ
る３．５８ＭＨｚ付近の信号のみを通過させるフィルタ
である。また同時に、現ラインのＮＴＳＣ信号から抽出
されたの色信号を加算器２によって減算し、輝度信号が
出力される。

【０００５】３次元Ｙ／Ｃ分離回路は、静止画の分離処
理を高性能に行うための非常に有効な手法で、ＮＴＳＣ
信号の色信号がフレーム毎に反転する性質を生かし、現
フレームの信号からＦＩＦＯメモリ７の出力である１フ
レーム遅延した信号を加算器２で減算し、色信号を抽出
する。ただし、動画の場合はフレーム間の画素の相関が
少ないため、３次元Ｙ／Ｃ分離で色信号を抽出すること
ができない。このため、動き検出回路３で動画か静止画
かを判定し、動画の場合は２次元Ｙ／Ｃ分離、静止画の
場合は３次元Ｙ／Ｃ分離が適用されるようにスイッチ４
を切り替える。

【０００６】以上のような処理を行う場合、ＮＴＳＣ信
号が８ビットのＡ／Ｄコンバータでディジタル化された
場合、８ビット幅の入出力をもつＦＩＦＯメモリが使用
される。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、入力信号とＦＩＦＯメモリの入出力のバ
ス幅が同じである必要があり、ＦＩＦＯメモリのバス幅
が異なる場合にはシステム構成を変更しなければいけな
いという問題があった。またＦＩＦＯメモリは、デュア
ルポートの映像専用メモリのため、汎用ＤＲＡＭと比べ
てコストが高く、２チップ構成となるため実装面積が大
きいという課題があった。

【０００８】本発明は上記従来の問題点を解決するもの
で、入力信号のバス幅を記憶部のバス幅に合わせた形式
に変換する記憶装置と、1-portの汎用ＤＲＡＭを用い
て、ＦＩＦＯメモリを実現する記憶装置を提供すること
を目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に記載の記憶装置は、第１のパラ
レルデータを入力し、前記第１のパラレルデータをマル
チプレクスして第２のパラレルデータを生成するインタ
ーフェース手段と、前記インターフェース手段の出力で
ある第２のパラレルデータを書き込む記憶手段とを備え
たことを特徴とするものである。

【００１０】上記構成により、例えば記憶手段をＤＲＡ
Ｍ混載ＬＳＩのようにバス幅の広い記憶手段で構成した
場合において、バス幅が広い利点を有効に活用してデー
タの書き込みを行うことが可能となる。

【００１１】上記課題を解決するために、本発明の請求
項２に記載の記憶装置は、第１のパラレルデータを読み
出す記憶手段と、前記第１のパラレルデータをデマルチ
プレクスして第２のパラレルデータを生成するインター
フェース手段とを備えたことを特徴とするものである。

【００１２】上記構成により、例えば記憶手段をＤＲＡ
Ｍ混載ＬＳＩのようにバス幅の広い記憶手段で構成した
場合において、バス幅が広い利点を有効に活用してデー
タの読み出しを行うことが可能となる。

【００１３】上記課題を解決するために、本発明の請求
項３に記載の記憶装置は、第１のパラレルデータを入力
し、前記第１のパラレルデータをマルチプレクスして第
２のパラレルデータを生成する第１のインターフェース
手段と、前記第２のパラレルデータを書き込み、第３の
パラレルデータを読み出す記憶手段と、前記第３のパラ
レルデータをデマルチプレクスして第４のパラレルデー
タを出力する第２のインターフェース手段とを備えたこ
とを特徴とするものである。

【００１４】上記構成により、例えば記憶手段をＤＲＡ
Ｍ混載ＬＳＩのようなバス幅の広い記憶手段で構成した
場合において、バス幅が広い利点を有効に活用してデー
タの書き込み読み出しを行うことが可能となる。

【００１５】上記課題を解決するため、本発明の請求項
４に記載の記憶装置は、請求項１ないし３記載の記憶装
置において、記憶手段がＤＲＡＭであることを特徴とす
るものである。

【００１６】上記構成により、請求項１ないし３記載の
発明による効果を、記憶容量の大きいＤＲＡＭにおいて
実現することが可能となる。

【００１７】上記課題を解決するために、本発明の請求
項５に記載の記憶装置は、請求項３ないし４記載の記憶
装置において、記憶手段と同一半導体上に形成した論理
回路をさらに備えたことを特徴とするものである。

【００１８】上記構成により、請求項１ないし４に記載
の発明による効果を、ＤＲＡＭ混載ＬＳＩにおいて実現
することが可能となる。

【００１９】上記課題を解決するために、本発明の請求
項６に記載の記憶装置は、請求項３ないし５記載の半導
体装置において、記憶手段は書き込み読み出しが同時に
実行できない１ポートメモリであり、第１、第２のイン
ターフェース手段は第１、第２のデータ格納手段であ
り、第１、第４のパラレルデータが同時に入出力できる
ように前記第１、第２のデータ格納手段を制御する制御
部をさらに備えたことを特徴とするものである。

【００２０】上記構成により、記憶手段が１ポートのメ
モリであっても、連続的データの書き込みと連続的デー
タの読み出しを並行して同時に行うことが可能となる。

【００２１】上記課題を解決するために、本発明の請求
項７記載の記憶装置は、請求項６記載の記憶装置におい
て、制御部はある定められた期間において第１のデータ
格納手段または記憶手段にデータの書き込みを行わない
ことを特徴とするものである。

【００２２】上記構成により、例えば入力データが映像
信号とブランキング期間が交互に送られてくるような信
号であってブランキング期間の信号が不要である場合、
ブランキング期間は第１のデータ格納手段または記憶手
段にデータの書き込みを行わないことにより、記憶装置
の容量を小さくすることができる。

【００２３】上記課題を解決するために、本発明の請求
項８に記載の記憶手段は、請求項６ないし７記載の記憶
装置において、第４のパラレルデータの遅延量に応じて
記憶手段に与える書き込みまたは読み出しのアドレスを
変化させることのできるアドレス生成手段と、第２のデ
ータ格納手段の後段に第４のパラレルデータを遅延させ
る各々の遅延量が異なる複数の遅延手段と、前記複数の
遅延手段のうちの一つを選択することにより出力遅延の
異なる第５のパラレルデータを出力する選択手段とを備
えるたことを特徴とするものである。

【００２４】上記構成により、例えば入出力データが映
像信号である場合に、ＮＴＳＣ方式やＰＡＬ方式やＳＥ
ＣＡＭ方式のような様々な方式に対して、遅延量を調整
することにより対応することが可能となる。

【００２５】

【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照しながら説明する。

【００２６】図１は、本発明の一実施形態における記憶
装置の構成を示すものである。図１において、１１は入
力信号Diを受けてバス幅を変換するインターフェース、
１２は入力信号を格納する記憶部、１３は記憶部１２か
ら出力されるデータのバス幅を変換し、出力信号Doを出
力するインターフェースである。

【００２７】本実施形態における記憶装置は、8bitの入
力信号Diが入力されると、記憶部１２の入出力のバス幅
が64bit構成のため、インターフェース１１によって64b
itのバス幅を持つデータに変換される。変換されたデー
タは記憶部１２に書き込まれる。また、記憶部１２から
読み出されたデータは、出力信号Doが8bitのバス幅のた
め、インターフェース１３によって変換された後出力さ
れる。

【００２８】図２は、インターフェース１１、１３の一
実施形態の構成を示すものである。図２において、２１
は8bitのＤフリップフロップ、２２はセレクタである。
インターフェース１１、１３は図２に示すようなシフト
レジスタ構成を用いると簡単に実現できる。図３は本構
成の動作を示すタイミング図である。入力信号Diはクロ
ック信号CLK毎に、図２における最下段のＤフリップフ
ロップ２１に入力され、順次上段のＤフリップフロップ
の送られる。８サイクル後には最上段のＤフリップフロ
ップに入力され、64bit分のデータが揃うため記憶部１
２へのデータ入力となる。記憶部１２から読み出す場合
は、データ取り込み信号LTENをＨレベルにすることで、
インターフェース１３のセレクタ２２を通してＤフリッ
プフロップ２１に入力される。このデータは、8bitずつ
シリアルに出力信号Doに出力される。

【００２９】本実施形態では、入力信号・出力信号は8b
it、記憶部のバス幅は64bitとして説明したが、これら
は入力信号Lbit、出力信号Mbit、記憶部のバス幅はNbit
（ただし、L,M,Nは自然数）でもインターフェースの構
成を変更することにより実現できるが、それぞれの関係
はN=a*L、N=b*M（a,bは１以上の自然数）であれば本実
施例のような単純な回路構成で実施できる。

【００３０】このようなインターフェースを備えること
により、記憶部のデータ入出力バス幅と記憶装置に入出
力される入力信号、出力信号のバス幅が異なる場合で
も、バス幅が同じときと同様に取り扱うことができるた
め、システム設計が容易になる。

【００３１】図４は、本発明でＦＩＦＯ動作を実現する
ための一実施形態における記憶装置の構成を示すもので
ある。図４において、１１は入力信号Diを受けてバス幅
を変換するインターフェース、１３は記憶部１２から出
力されるデータのバス幅を変換し、出力信号Doを出力す
るインターフェースである。４１はタイミング信号発生
器であり、リセット信号RSTとクロック信号CLKが入力さ
れる。タイミング発生器４１はＤＲＡＭ４３およびアド
レス発生器４２、インターフェース１３、トライステー
トバッファ４４に必要なタイミング信号を発生する。４
２はアドレス発生器で、ＤＲＡＭ４３に必要なアドレス
信号を発生する。４３はＤＲＡＭで、本実施例では、入
出力データが６４ビット、ロウアドレスが１２ビット、
カラムアドレスが４ビット構成の４ＭｂｉｔＤＲＡＭを
想定している。汎用のＤＲＡＭでは入出力データのビッ
ト数は通常８または１６程度であるが、本実施例では専
用ＬＳＩに内蔵しているメリットを生かし、入出力デー
タのビット数が大幅に増加している。４４は３ステート
バッファで、ＤＲＡＭ４３にデータを書き込むタイミン
グのみデータを出力し、それ以外はハイインピーダンス
状態になるバッファである。

【００３２】以上のように構成された本実施例の記憶装
置について、以下、その動作を説明する。図５は、本実
施例のＦＩＦＯ動作を示すタイミング図である。入力信
号は、ＤＲＡＭ４３にクロック信号毎に順次格納され、
ｎクロック（ｎは任意の自然数）遅延し、出力信号とし
て出力される。４ＭｂｉｔＤＲＡＭすべてのメモリ空間
を使用した場合、遅延ｎは 2^16*8 = 524288 となる。
次にタイミング信号発生器４１、アドレス発生器４２に
ついて図面を用いながら各部の詳細構成を説明する。な
お、インターフェース１１および１３は図２の構成と同
じであるため、説明を省略する。

【００３３】図６は、タイミング信号発生器４１の構成
例である。図６において、６１は４ビット全加算器であ
り、入力Ａと入力Ｂ、キャリーインＣｉを加算して、加
算結果ＳとキャリーアウトＣｏを出力する。６２は２入
力のＯＲである。６３は４ビットセレクタで、セレクト
入力が０のときは０側の入力を出力し、セレクト入力が
１の時は１側の入力を出力する。６４は、４ビットＤフ
リップフロップである。６５は、全加算器６１、２入力
ＯＲ６２、セレクタ６３、Ｄフリップフロップ６４で構
成されるタイミングカウンタである。６６１〜６６６は
タイミングカウンタの出力tcounterをデコードするため
のデコーダである。６７１は、１ビットＤフリップフロ
ップである。

【００３４】図７は、アドレス発生器４２の構成例であ
る。図７において、７１は１６ビットの全加算器であ
り、入力Ａと入力Ｂ、キャリーインＣｉを加算して、加
算結果ＳとキャリーアウトＣｏを出力する。７３は１６
ビットセレクタで、セレクト入力が０のときは０側の入
力を出力し、セレクト入力が１の時は１側の入力を出力
する。７４は、ロード／ホールド機能付きの１６ビット
Ｄフリップフロップであり、アドレスカウンタ制御信号
CNTENが１のときのみ入力データを取り込み、CNTEN信号
が０のときは入力データを取り込まず、直前の値を保持
する。

【００３５】以上のように構成された記憶装置のＦＩＦ
Ｏ動作について、図８のタイミング図を用いてその動作
を説明する。タイミングカウンタ６５は、リセット信号
および全加算器６１のキャリーアウトが１になったとき
にカウンタ値が０にクリアされる。したがって、リセッ
ト信号が１になったとき、カウンタ値がクリアされ、そ
の後各クロック毎に１つずつカウントアップされる。タ
イミングカウンタ６５は４ビットカウンタのため、カウ
ント値が１５まで進むと、キャリーアウト信号が１にな
るため、次のサイクルで再び０にクリアされる。図８の
タイミング図のtcounter信号は、タイミングカウンタ６
５の出力値を表している。ＤＲＡＭ４３のロウアドレス
制御信号NRASは、タイミングカウンタ６５の出力をデコ
ードし、カウント値が１と２のときにＨレベルとなる。
カラムアドレス制御信号NCASは、タイミングカウンタ６
５の出力をデコードし、カウント値が０，４，８，１２
のときにＬレベルとなる。書き込み制御信号NWEは、タ
イミングカウンタ６５の出力をデコードし、カウント値
が０と８のときにＬレベルとなる。アドレス発生器４２
の制御信号CNTENは、タイミングカウンタ６５の出力を
デコードし、カウント値が２と１１のときにＨレベルと
なる。CNTEN信号がＨレベルに変化したとき、アドレス
発生器４２は、１つずつカウントアップする。リセット
信号RST信号が１になった直後は、初期値（本タイミン
グ図の場合は65535）をロードしており、最初にCNTEN信
号がＨレベルに変化したときにキャリーアウト信号がＨ
レベルになり、カウント値が０になる。データ書き込み
制御信号WENは、タイミングカウンタ６５の出力をデコ
ードし、カウント値が０と８のときにＨレベルとなる。
WENがＨレベルとなったとき、３ステートバッファ４４
は、インターフェース１１に取り込んだデータDQIをＤ
ＲＡＭ４３の入出力バスDQに出力する。データ取り込み
制御信号LTENは、タイミングカウンタ６５の出力をデコ
ードし、カウント値が５と１３のときにＨレベルとな
る。LTENがＨレベルになったとき、インターフェース１
３はＤＲＡＭ４３から読み出したデータDQを取り込む。

【００３６】上記のように生成された制御信号、および
アドレス信号によって、ＤＲＡＭ４３はページモードリ
ード／ライトサイクルを繰り返しＦＩＦＯ動作を行う。
すなわち、タイミングカウンタ６５のカウント値が最初
に３になったとき、ロウアドレス制御信号NRASがＬレベ
ルになり、同時にロウアドレスRADDが０に変化してＤＲ
ＡＭ４３に取り込まれる。次のサイクルでカウント値が
４に変化し、カラム制御信号NCASがＬレベルになり、カ
ラムアドレスCADDが取り込まれる。次のサイクルで６４
ビットのデータDQO0がＤＲＡＭ４３から読み出され、イ
ンターフェース１３にデータが取り込まれる。同様の読
み出しは、タイミングカウンタが１２に変化したときに
も発生する。ＤＲＡＭ４３への書き込みは、タイミング
カウンタが８、０に変化したときに行われる。本実施例
の場合は、このように一つのロウアドレスに対して、ペ
ージリード／ライトを２回ずつ発行している。

【００３７】ＤＲＡＭ４３に対するページリード／ライ
トの回数は、アドレスカウンタの出力に対して、ロウア
ドレスとカラムアドレスをそれぞれどのように割り当て
るかで決定される。本実施例の場合は、図４に示すよう
にロウアドレスRADD[11:0]に対して、アドレスカウンタ
の出力adrc[12:1]を割り当て、カラムアドレスCADD[3:
0]に対して、アドレスカウンタの出力{adrc[15:13],adr
[0]}を割り当てている。この場合は、アドレスカウンタ
が２回加算される毎にロウアドレスが１回、カラムアド
レスが２回変化することになり、結果としてページリー
ド／ライトが２回行われる。ＤＲＡＭはダイナミックな
メモリのため、通常は8ms〜16ms毎にリフレッシュ動作
が必要となる。本実施例のようにアドレスを割り当てる
と、例えばクロックサイクルが60nsの場合、60ns*64/8*
2^13=約4ms毎にすべてのロウアドレスにアクセスするた
め、リフレッシュ動作が不要になるというメリットがあ
る。

【００３８】以上のように本実施形態によれば、ＤＲＡ
Ｍの入出力のインターフェースと単純なタイミング信号
発生器、アドレス発生器、多ビットバス構成のＤＲＡＭ
を用いて、従来はデュアルポートのＦＩＦＯメモリを用
いて実現していたＦＩＦＯ動作を実現することができ
る。ＤＲＡＭを専用ＬＳＩの外部に用意する場合は、各
ビット間の遅延差やピン数の増大という問題が発生する
ため、多ビットバス構成のＤＲＡＭを用いることはほと
んどなかったが、専用ＬＳＩ内部にＤＲＡＭを混載すれ
ば用意に多ビット構成をとることが容易なため、メリッ
トが大きい。

【００３９】なお、本実施例では入出力データを８ビッ
ト、ＤＲＡＭのロウアドレスを１２ビット、カラムアド
レスを４ビット、データバスを６４ビットとしている
が、その他の組み合わせでも同様の動作が実現できるこ
とは明らかである。また、一つのロウアドレスに対する
ページリード／ライトの回数についても本実施例の限り
ではない。

【００４０】図９は、本発明でイネーブル制御を追加し
たＦＩＦＯ動作を実現するための一実施形態における記
憶装置の構成を示すものである。図９において、符号は
図４と全く同一であるので符号及び構成の説明を省略
し、イネーブル制御による前記実施例との動作の相違を
説明をする。イネーブル信号ＥＮは、Ｈレベルの時はＦ
ＩＦＯを動作状態、Ｌレベルの時は停止状態に制御する
ための制御信号である。すなわち、ＦＩＦＯメモリの遅
延量をｎ、イネーブル信号がＬレベルの期間をｊクロッ
ク（ｎ、ｊは任意の自然数)とすると、出力信号Doの遅
延量はｎ＋ｊとなる。これを実現するためには、図９の
ようにタイミング信号発生器４１とインターフェース１
３にイネーブル信号による動作制御回路を追加すればよ
い。例えば、タイミング信号発生器４１のタイミングカ
ウンタ６５は、リセット信号がＨレベルになったとき
と、加算器６１のキャリーアウト出力がＨ（tcounter=1
5）のときにカウント値が０にクリアされるが、２入力
ＯＲ６２を３入力ＯＲに変更し、イネーブル制御信号の
極性を反転して３入力ＯＲの入力とすれば、イネーブル
信号がＬレベルになったときもタイミングカウンタ６６
が０にクリアされる。このためイネーブル信号がＬレベ
ルにある限り、ＤＲＡＭ４３の制御信号NRAS,NCAS,NWE
はＨレベルに保たれ、ＤＲＡＭ４３に対するリード／ラ
イト制御を停止させることができる。またインターフェ
ース１３においては、８ビットのＤフリップフロップを
ロード／ホールド機能付きＤフリップフロップに置き換
えれば、イネーブル信号がＨレベルの時のみＤＲＡＭ４
３からインターフェース１３へのデータの取り込み動作
およびシフト動作を行うことできる。イネーブル信号が
Ｌレベルの時は、イネーブル信号がＨからＬに変化した
ときの変化点の値を出力信号として出力し続ける。

【００４１】タイミング信号発生器４１およびインター
フェース１３の構成を本実施例のようにすることで、Ｆ
ＩＦＯ動作の遅延量がｎ＋ｊとなり、ｊクロックの休止
期間はＤＲＡＭへのリード／ライト動作を停止させるこ
とができる。これを応用すれば、ＤＲＡＭ４３のメモリ
使用量を削減することができる。例えば、従来例でＦＩ
ＦＯメモリの応用例としてあげたＮＴＳＣ信号の３次元
Ｙ／Ｃ分離処理の場合は、テレビ画面に表示する映像信
号の部分のみをＹ／Ｃ分離処理すればよいため、垂直輝
線期間の信号をＦＩＦＯメモリに書き込む必要はない。
垂直輝線期間を含んだ１フレームのＮＴＳＣ信号のデー
タ量は、８ビットのＡ／Ｄを用いて14.3MHzのサンプリ
ングクロックで信号をディジタル化した場合、８ビット
×９１０画素×５２５ライン＝３．８２Mbitであるが、
このうち垂直輝線期間は２１ラインあるためイネーブル
信号による制御を追加し、垂直輝線期間に書き込みを停
止させれば、８ビット×９１０画素×２１ライン＝１５
３Kbit分のメモリ使用量を削減することができる。

【００４２】図１０は、本発明で遅延制御機構をを追加
したＦＩＦＯ動作を実現するための一実施形態における
記憶装置の構成を示すものである。図１０において図４
から追加したブロックの符号を説明すると、１００１は
アドレス制御レジスタで、ＤＲＡＭ４３のメモリ空間の
内、使用する最大アドレスを書き込むレジスタである。
１００２は可変遅延である。１００３は可変遅延の遅延
量を制御するための遅延制御レジスタである。なお、ア
ドレス制御レジスタ１００１および遅延制御レジスタ１
００３は専用ＬＳＩの外部から値を設定する機構を必要
とするが、これは汎用バスとして普及しているものを使
用すればよい。テレビジョン受信機ではフィリップス社
が仕様策定したＩＩＣバスなどが一般に用いられる。次
に、以下図１１、図１２を用いて、遅延制御を行った場
合の前記実施例との動作の相違を説明する。

【００４３】図１１はアドレス発生器４２の構成例で、
図７に示したアドレス発生器の構成と比較すると、比較
器を追加している。１１０１は追加した比較器で、現在
のアドレスを示すＤフリップフロップ７４の出力とアド
レス制御レジスタ１００１の値を比較して、値が同じで
あればＨレベル、値が異なる場合はＬレベルを出力す
る。１１０２、１１０３は比較器１１０１の内部構成
で、それぞれ２入力ＥＸＯＲ、１６入力ＡＮＤである。
このように比較器１１０１を設けることにより、アドレ
ス発生器４２の最大アドレスを制御することができる。
例えば、アドレス制御レジスタに３２７６７という値を
設定すると、アドレスカウンタが３２７６７までカウン
トした後、比較器１１０１の出力がＨレベルになり、次
のサイクルでアドレスカウンタが０になる。ＤＲＡＭ４
３に４Ｍビット容量のものを使用した場合、４Ｍビット
のＤＲＡＭメモリの内、２Ｍビットを使用することにな
り、ＦＩＦＯメモリの遅延量が１／２となる。しかしな
がら、最大アドレスを制御して遅延量を可変する場合、
本記憶装置の構成例では図８のタイミング図に示すとお
り、１回のＤＲＡＭメモリへのアクセス単位として、２
回のページリード／ライトを発行するように構成してい
るため、アドレス制御レジスタの値を１６サイクルおき
に設定しなければならない。このため、遅延量の制御が
１６サイクル単位になるという欠点が発生する。この問
題に対応するために可変遅延を設けている。

【００４４】図１２は、可変遅延の構成例である。図１
２において、２１は８ビットのＤフリップフロップであ
る。１００３は遅延制御レジスタで、何サイクル遅延さ
せるかをあらかじめセットするために使用する。１２０
１は１６入力のセレクタで、遅延制御レジスタの値に応
じて遅延量を０Ｔ〜１５Ｔまで変化させて出力信号Doを
出力する。例えば、遅延制御レジスタ１００３を４ビッ
トのＤフリップフロップで構成し、レジスタ値が０の時
はセレクタ１２０１の０入力をDoに出力、レジスタ値が
１の時はセレクタ１２０１の１入力をDoに出力、以下レ
ジスタ値が２〜１５のときは、セレクタ１２０１の対応
する入力をそれぞれDoに出力するように構成すれば、遅
延制御レジスタ１００３に設定した値がそのまま可変遅
延の遅延量となる。

【００４５】以上のようにアドレス発生器と可変遅延、
および外部からアドレス発生器の最大アドレスと可変遅
延の遅延量を設定するレジスタを設けることにより、Ｆ
ＩＦＯ動作の遅延量を１サイクル刻みで変化させること
が可能な記憶装置を構成することができる。ＦＩＦＯ動
作の遅延量を１サイクル刻みで調整可能であることは、
ＦＩＦＯメモリの応用範囲を広げる上で重要である。例
えば、前記実施例でも引用している３次元Ｙ／Ｃ分離処
理に適用する場合は、テレビ画面上のあるＡというポイ
ントの処理をするときに、１フレーム前のポイントＡの
画素と現フレームのポイントＡの画素を加算または減算
する必要がある。このため、正確に１フレーム分ＦＩＦ
Ｏメモリで遅延させる必要があり、遅延量が１サイクル
ずれても再生される映像がおかしくなり処理が破綻す
る。

【００４６】なお、可変遅延１００２の構成は、本実施
例ではＤフリップフロップを用いて構成しているが、可
変量がさらに大きい場合は、小容量のＳＲＡＭなどを用
いたラインメモリでも構成可能である。

【００４７】

【発明の効果】上記構成により、例えば記憶手段をＤＲ
ＡＭ混載ＬＳＩのようなバス幅の広い記憶手段で構成し
た場合において、バス幅が広い利点を有効に活用してデ
ータの書き込み読み出しを行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例形態における記憶装置のブロ
ック図

【図２】本発明の一実施形態におけるインターフェース
の構成図

【図３】本発明の一実施形態におけるタイミング図

【図４】本発明の一実施形態における記憶装置のブロッ
ク図

【図５】本発明の一実施形態におけるＦＩＦＯ動作のタ
イミング図

【図６】本発明の一実施形態におけるタイミング信号発
生器の構成図

【図７】本発明の一実施形態におけるアドレス発生器の
構成図

【図８】本発明の一実施形態における詳細タイミング図

【図９】本発明の一実施形態における記憶装置のブロッ
ク図

【図１０】本発明の一実施形態における記憶装置のブロ
ック図

【図１１】本発明の一実施形態におけるアドレス発生器
の構成図

【図１２】本発明の一実施形態における可変遅延の構成
図

【図１３】従来例におけるメモリの応用例を示す図

【符号の説明】

１ ラインメモリ ２ 加算器 ３ 動き検出回路 ４ スイッチ ５ バンドパスフィルタ（ＢＰＦ） ６ 専用ＬＳＩ ７ ＦＩＦＯメモリ １１ インターフェース １２ 記憶部 １３ インターフェース ２１ ８ビットＤフリップフロップ ２２ ８ビットセレクタ ４１ タイミング信号発生器 ４２ アドレス発生器 ４３ ＤＲＡＭメモリ ４４ ３ステートバッファ ６１ ４ビット全加算器 ６２ １ビット２入力ＯＲ ６３ ４ビット２入力セレクタ ６４ ４ビットＤフリップフロップ ６６１〜６６５ デコーダ ６７１ １ビットＤフリップフロップ ７１ １６ビット全加算器 ７３ １６ビット２入力セレクタ ７４ １６ビットＤフリップフロップ １００１ アドレス制御レジスタ １００２ 可変遅延 １００３ 遅延制御レジスタ １１０１ 比較器 １１０２ １ビット２入力ＥＸＯＲ １１０３ １ビット１６入力ＡＮＤ １２０１ ８ビット１６入力セレクタ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１のパラレルデータを入力し、前記第
   １のパラレルデータをマルチプレクスして第２のパラレ
   ルデータを生成するインターフェース手段と、 前記インターフェース手段の出力である第２のパラレル
   データを書き込む記憶手段とを備えたことを特徴とする
   記憶装置。
2. 【請求項２】 第１のパラレルデータを読み出す記憶手
   段と、 前記第１のパラレルデータをデマルチプレクスして第２
   のパラレルデータを生成するインターフェース手段とを
   備えたことを特徴とする記憶装置。
3. 【請求項３】 第１のパラレルデータを入力し、前記第
   １のパラレルデータをマルチプレクスして第２のパラレ
   ルデータを生成する第１のインターフェース手段と、 前記第２のパラレルデータを書き込み、第３のパラレル
   データを読み出す記憶手段と、 前記第３のパラレルデータをデマルチプレクスして第４
   のパラレルデータを出力する第２のインターフェース手
   段とを備えたことを特徴とする記憶装置。
4. 【請求項４】 請求項１ないし３記載の記憶装置におい
   て、記憶手段がＤＲＡＭであることを特徴とする記憶装
   置。
5. 【請求項５】 請求項３ないし４記載の記憶装置におい
   て、記憶手段と同一半導体上に形成した論理回路をさら
   に備えたことを特徴とする記憶装置。
6. 【請求項６】 請求項３ないし５記載の半導体装置にお
   いて、記憶手段は書き込み読み出しが同時に実行できな
   い１ポートメモリであり、 第１、第２のインターフェース手段は第１、第２のデー
   タ格納手段であり、 第１、第４のパラレルデータが同時に入出力できるよう
   に前記第１、第２のデータ格納手段を制御する制御部を
   さらに備えたことを特徴とする記憶装置。
7. 【請求項７】 請求項６記載の記憶装置において、制御
   部はある定められた期間において第１のデータ格納手段
   または記憶手段にデータの書き込みを行わないことを特
   徴とする記憶装置。
8. 【請求項８】 請求項６ないし７記載の記憶装置におい
   て、 第４のパラレルデータの遅延量に応じて記憶手段に与え
   る書き込みまたは読み出しのアドレスを変化させること
   のできるアドレス生成手段と、 第２のデータ格納手段の後段に第４のパラレルデータを
   遅延させる各々の遅延量が異なる複数の遅延手段と、 前記複数の遅延手段のうちの一つを選択することにより
   出力遅延の異なる第５のパラレルデータを出力する選択
   手段とを備えるたことを特徴とする記憶装置。