JPS631174A - ビデオメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ライトアドレス（書き込みアドレス）発生回
路から供給されるライトアドレスに従って画像情報を書
き込まれ、リードアドレス（読出しアドレス）発生回路
から供給されるリードアドレスに従って画像情報を読み
出されるビデオメモリに関するものであり、更に詳しく
は、書き込み、続出しの結果として、任意所望の画像情
報処理が行われるようにしたビデオメモリ　（画像メモ
リ）に関するものである。

〔従来の技術〕

デジタル映像機器において、ラインメモリ　（ラインは
１水平走査線を意味するので、１水平走査線分の画像信
号を記憶するに足るメモリを云う）は、ノンインターレ
ース走査、くシ形フィルタ等の画像信号処理回路におい
て用いられる重要なデバイスの一つである。

ライトメモリを用いた画像信号処理回路の一例として、
１９８４年テレビジョン学会誌、第３８巻第１２号、Ｐ
　１０８２〜１０８８　ｒデジタル回路を構成するＩＣ
デバイス」と題する論文に、同じ信号で２回走査するノ
ンインターレース走査についそ述べられている。この例
ではラインメモリを２本用いて構成している。

また、他の例として、１９７９年テレビジョン学会誌、
第３３巻第４号、Ｐ２７１〜２７６［カラーテレビジョ
ン信号の合成と分離」と題する論文に、２次元フィルタ
について述べられている。この文献では、輝度１色度分
離、すなわちＹＣ分離用２次元フィルタとしては、現映
像信号とこれに対してＬＨ（Ｈは１水平走査期間を示す
ものとする。）前および２Ｈ前の映像信号とを用いて演
算を行って目的を達する２Ｈ型のものが、ＩＨ型のもの
より特性が良いと述べられている。

このように、ラインメモリを２本用いて信号処理を行う
と、種々の機能を特性良好に実現することができる。

その他、ラインメモリの画像処理への応用としてデータ
圧縮によるマルチ画面表示１時間軸圧伸によるジッタ補
正等がある。

画像信号処理用のラインメモリとして用いられるＩＣメ
モリとして、例えばソニーより発売されているＣＸＫ５
８０８Ｐがある。このメモリはＩＫＸ８ビット構成であ
り、１０ビツトのアドレスが外部から与えられる。ＮＴ
ＳＣ方式のテレビ信号を４・ｆｓｃ（ｆｓｃは色副搬送
波の周波数）なる周波数で標本化した場合、ＩＨ内の標
本数は９１０個となるので、このメモリＩＣ１個は８ビ
ツトに量子化された映像信号に対してＩＨ分の容量をも
つ。

従ってこのメモリ数個とＩＨ分（９１０ドツト）をカウ
ントする数個のアドレスカウンタとを用いた回路構成で
種々の機能を構成する。

〔発明が解決しようとする問題点〕

上記の従来のＩＣメモリを用いて、たとえばノンインタ
ーレース変換や２次元フィルタ処理を行うために、ＩＨ
および２Ｈ遅延信号を得るのに２個のＩＣメモリと、さ
らにアドレスを発生するために例えば１０ピントのアド
レスカウンタ２個が必要であり、回路構成が複雑となり
メモリ周辺回路規模が増大するという欠点があった。

また、２Ｈ分のメモリ容量を１つのＩＣに単純に集積し
ても、上記機能を実現するためには、入出力端子やアド
レス端子が増加してしまいコストパフォーマンスの低い
ＩＣとなる。

本発明の目的は、１個のｒｃと簡単な周辺回路とで、ノ
ンインターレース変換や、ＬＨおよび２Ｈ遅延信号が得
られるビデオメモリを提供することにある。

〔問題点を解決するための手段〕

容量が少なくとも２Ｈ分のメモリセルアレイと、ｍビッ
ト順次アドレスを発生する第１の回路とｎビット順次ア
ドレスを発生する第２の回路とから成り、ｎビット順次
アドレスを発生する第２の回路出力を上位ビットとする
（ｍ＋ｎ）ビットのライトアドレス発生回路と、ｍビッ
ト順次アドレスを発生する第３の回路とｎビット順次ア
ドレスを発生する第４の回路とから成り、ｎビット順次
アドレスを発生する第４の回路出力を上位ビットとする
（ｍ＋ｎ）ビットのリードアドレス発生回路を少なくと
もＩＣに内蔵する（但し、ｍ、ｎは任意の整数とする）
。

そして、モード切替え信号により、４つの上記順次アド
レスを発生する回路の発生アドレスの変化態様（例えば
、順次アドレスとか、一つおきのアドレスとか、様々な
態様がある）を任意に設定できるようにする。

これにより、上記目的は達成される。

〔作用〕

たとえば第１のモードでは、ｎビット順次アドレスを発
生する第２の回路の出力変化レートを、入力データの書
き込みクロックのレートＷＣＬＫと等しくし、ｍビット
順次アドレスを発生する第１の回路の出力変化レートを
ｎピント順次アドレスを発生する前記第２の回路の最上
位ビットの変化レートと一致させる。ｍビット順次アド
レスを発生する第３の回路の出力変化レートを出力デー
タの読み出しクロックのレートと等しくし、ｎビット順
次アドレスを発生する第４の回路の出力変化レートを、
前記入力データとなるテレビ信号の同期信号の周期のコ
ントロール信号周期とする。

これにより、入力データは、ライトアドレスの上位ｎビ
ア）に対応する２″個に仮想的に分割されたメモリセル
ブロックに順次振分けられて書き込まれる。−方、読出
しは、２″個に仮想的に分割されたメモリセルブロック
の１ブロツク内のデータを順次読出し、コントロール信
号が入力される毎に次のブロック内のデータを連続的に
読み出す。

以上の動作で、連続的に入力されたデータ（テレビ信号
）の２′１個毎のデータが連続になるようなデータの並
べ替えが出来る。

今・ｎ−１とし、ｌフィールド（フィールドは１垂直周
期）前の映像信号データと２フイールド前の映像信号デ
ータとが１ビツト毎にマルチプレクスされて入力される
場合を考えると、出力には、１８分の２フイールド前の
映像信号データと１８分の１フイールド前の映像信号デ
ータとがＩＨ毎に交互に連続的に出力される。すなわち
、２１個毎のデータを連続データに並べ換えて出力する
ことが出来、フィールド補完による高性能ノンインター
レース走査が可能となる。

また、ｍビット順次アドレスを発生する回路とｎビット
順次アドレスを発生する回路の出力変化レートの関係を
ライトアドレス発生回路と、リードアドレス発生回路と
で、前記例と逆にすれば、連続的に入力された映像信号
データを、ライン周期で１ビー／　ト毎にマルチプレク
スできることになる。

また、ｍビット順次アドレスを発生する回路の最上位ビ
ットの変化レートでｎビット順次アドレ。

スを発生する回路のアドレスが変化するようにすれば、
ＦＩＦＯ（ファースト・イン・ファースト・アウト）が
実現できる。

〔実施例〕

第１図は本発明の一実施例を示すブロック図である。本
実施例はＮＴＳＣ方式の映像信号を４・ｆｓｃの周波数
で標本化し、Ａ／Ｄ変換器でデジタル信号に変換された
データを扱うものとする。

第１図において、１はメモリアレイで容量は２０４８ビ
ツトとする。２はデジタル化された映像データの入力端
子、３はライトアドレスデコーダ、４は１ビツトの順次
アドレス発生回路、５は１０ビツトの順次アドレス発生
回路、６は切替えスイッチでモード切替え信号（図示せ
ず）により、接点１．　　ＩＩ、　　ＩＩＩのいずれか
が選択されるものとする。

７．８も切替えスイッチで機能は切替えスイッチ６と同
様である。

９はパルスの立上りエツジ検出回路、１０は２分周回路
、１１はライトクロックＷＣＬＫ入力端子、１２はコン
トロール信号Ｃ３Ｉの入力端子である。１ビツトの順次
アドレス発生回路４と１０ビツトの順次アドレス発生回
路５とで１１ビツトのライトアドレス発生回路を構成す
る。１３はメモリセルアレイ１から読み出されるデジタ
ルデータの出力端子、１４はリードアドレスデコーダ、
１５は１ビツトの順次アドレス発生回路、１６は１０ビ
ツトの順次アドレス発生回路、１７．１８゜１９はモー
ド切替信号で接点１．　　ＩＩ、　　ｍを選択する切替
えスイッチ、２０はコントロール信号ｃｓ２の入力端子
、２１はリードクロフクＲＣＬＫ入力端子である。１ビ
ツトの順次アドレス発生回路１５と１０ビツトの順次ア
ドレス発生回路１６とでリードアドレス発生回路を構成
する。

ただし、ライトアドレス発生回路とリードアドレス発生
回路において、１ビット順次アドレス発住回路が上位ビ
ットになるものとする。

順次アドレス発生回路４，５，１５．１６は、同期式カ
ウンタで構成し、Ｃｌ　ｎはキャリー入力端子、ＣＬＫ
はクロック入力端子、Ｒはリセント入力端子、Ｑは出力
端子とする。

メモリセルアレイ１のメモリセルの一具体例を第２図に
示す、このメモリセルは、第２図に見られるように、書
き込みビット線と読み出しビット線を独立に有するデュ
アルポートセルである。２２．２３は読み出しビット線
、２４．２５は書き込みビット線、２６は書き込みワー
ド線、２７は読み出しワード線、２８．２９はＮＭＯＳ
トランジスタ、３０．３１は書込み用トランスファゲー
ト、３２．３３は読み出し用トランスファゲート、３４
．３５は負荷抵抗である。

このメモリセルは、同一のビット線を共有する複数のメ
モリセルにおいて、任意の１つが書き込み、別の任意の
１つが読み出し、の動作を行うことが可能である。

まず、第１のモードについて説明する。第１図中の切替
スイッチ６．７，８．１？、１８．１９の接点をＩに接
続だ場合の等価ブロック図を第３図に、またタイミング
チャート例を第４図に示す。

第１図と同一符号のブロックは同一機能を有するものと
する。

第４図の（ａ）は周波数８ｆｓｃのライトクロックＷＣ
ＬＫで、第３図の入力端子１１より入力される。

第４図（ｂｌは周波数８　ｆｓｃのリードクロックＲＣ
ＬＫで入力端子２１より入力される。（Ｃ）はコントロ
ール信号Ｃ８１で、ライトクロックＷＣＬＫが１８２０
個入力される毎に、入力端子１２より入力される。（ｄ
ｌはコントロール信号Ｃ３２で、リードクロックＲＣＬ
Ｋ９１０個毎に、入力端子２０より入力される。ｔｅｌ
はライトアドレスデコーダ３の入力を１０進数で示した
ものであり、（ｆ）はリードアドレスデコーダ１４の入
力を１０進数で示したものである。

＋ｅ）、　（ｆ）のアドレス出力より、データ入力端子
２から入力された連続データは、１個とびの連続データ
に並べ替えりれて出力端子１３より出力される。

データ入力端子２より、１フイールド遅延素子前後のデ
ータつまり、１フイールド遅延される前のデータと遅延
された後のデータが１ビツト毎にマルチプレクサされて
入力されると、出力には、ｌフィールド遅延前の連続デ
ータと１フイールド遅延後の連続データが１ライン毎に
交互に出力されることになる。

この様子を第５図に人出力データの概念図として示す。

（ａｌが入力データ、（ｂ）が出力データである。

八が周波数４ｆｓｃでサンプリングされた１フイールド
遅延前の映像データ、Ｂが４ｆｓｃでサンプリングされ
た１フイールド遅延後の映像データとすると、出力には
、３ｆｓｃのデータレートで１フイールド遅延前のデー
タＡが１ライン分連続して出力され、その後１フイール
ド遅延後のデータＢが１ライン分出力される。

これにより、１フイールド前のデータによるノンインタ
ーレース走査が可能になる。

なお、第３図のブロック図および第４図のタイミングチ
ャートにおいては説明をわかりやすくするため、ライト
アドレスとリードアドレスの０番地が時間軸上−致する
ようにしたが、実際はリードアドレスを若干先行させ、
同一アドレスのメモリセルに対しては、リードアクセス
を先行させる。

これは、コントロール信号Ｃ３Ｉを遅延させることによ
り簡単にできる。

次に第Ｈのモードについて説明する。第１図中の切替え
スイッチ６．７，８．１７，１８．１９が、接点Ｈに接
続されている場合の等価ブロック図を第６図に、タイミ
ングチャート例を第７図に示す。

第１図と同一符号のブロックは同一機能を有するブロッ
クとする。

第７図の（ａｌは入力端子１１から入力される周波数４
ｆｓｃのライトクロックＷＣＬＫ、（ｂｌは入力端子２
１から入力される周波数８ｆｓｃリードクロフクＲＣＬ
Ｋ、（Ｃ）は入力端子１２から入力されるコントロール
信号Ｃ３Ｉで、ライトクロック９１０個毎に入力される
。（ｃｌ＋は入力端子２０から入力されるコントロール
信号ＣＳ２で、リードクロック１８２０個毎に入力され
る。（ｅ）はライトアドレスデコーダ入力を１０進数で
表わしたもので、（ｆ）はリードアドレスデコーダ入力
を１０進数で表わしたものである。

（ｅｌ、　（ｆ）のデコーダ出力かられかるように、デ
ータレート４ｆｓｃで入力端子２より入力されたデータ
は、１ライン（データ９１０個分）遅延されたデータと
、２ライン遅延されたデータとが１ビツト毎にマルチプ
レクスされて出力されることになる。

データ出力端子１３からの出力を１ビツト毎に交互にデ
マルチプレクスすることにより、■ライン遅延データと
２ライン遅延データが容易に得られ、さらに現映像信号
データとともに３ライン分のデータで２次元フィルタの
演算が可能になる。

第８図に、入出力データの概念図を示す。Ａ〜Ｄは、そ
れぞれ同一ラインのデータである。

第６図、第７図、第８図の例では、マルチプレクスされ
た出力データは、１ライン毎に先行データが逆転してい
る。実際は第８図ｆｃ）に示すような出力データが望ま
しい。第６図、第７図の例では発明をわかりやすくする
ために用いた。第８図（ｃ）に示すようなデータを得る
ことは数ゲートの論理ゲートを付加すれば可能である。

また、第４図と同様、アドレスの０番地が時間軸上−致
しているが、リードアドレスが先行するのが望ましい。

第■のモードについて説明する。第１図中の切替えスイ
ッチ６．７，８．１７，１８．１９の接続を接点■にし
た場合の等価ブロック図を第９図に、タイミングチャー
トの例を第１０図に示す。

第１０図において、（ａ）は入力端子１１がら入力され
る周波数４ｆｓｃのライトクロックＷＣＬＫ、（ｂｌは
入力端子２１から入力される周波数４ｆｓｃのリードク
ロックＲＣＬＫ、（Ｃ１は入力端子１２がら入力される
コントロール信号Ｃ３Ｉでライトクロック９１０個毎の
周期で入力されるものとする。（ｄｌは入力端子２０か
ら入力されるコントロール信号ＣＳ２でリードクロック
９１０個毎の周期で入力されるものとする。

（Ｑ）は、ライトアドレス発生回路のアドレス出力を１
０進数で示したものである。（ｆ）は、リードアドレス
発生回路のアドレス出力を１０進数で表わしたものであ
る。

この例では入力データをＩＨ遅延したデータが出力に得
られる。

第９図、第１０図から容易に推察されるように、コント
ロール信号Ｃ３Ｉ、Ｃ３２の入力周期を変えれば、メモ
リセルアレイ１の容量の範囲内で任意の時間の遅延を得
ることができる。

この例でも、リードアドレスとライトアドレスのＯ番地
が時間軸上−致しているが、これは説明をわかりやすく
するためで、コントロール信号Ｃ８１を１クロック程度
遅らせば容易にリードアドレスを先行させることができ
る。

第１１図に本発明の他の実施例を示す。これは、第９図
に示す第■のモードに、リードアドレス発生回路の出力
を入力とするデコーダ３６を接続し、デコーダ３６の出
力をデコード出力端子３７を介して、コントロール信号
入力端子１２．２０に導いたものである。

デコーダ３６は、外部からのモード切替信号により、数
種のデコード出力が得られるものとする。

第１１図に示す構成により、あらかじめ設定した数種の
デコード出力に対する遅延時間を周辺回路の増加なくし
て得ることが可能である。

第１２図に、第９図に示す第■のモードの他の実施例、
すなわち第１１図に示した実施例のタイミングチャート
の概念図を示す。第１２図において、（ａｌは入力端子
２から入力されるデータレート４ｆｓｃの入力データで
、Ａ−Ｄは、それぞれ１ライン分（９１０個）のデータ
で構成される。（ｂｌは入力端子１２から入力されるコ
ントロール信号Ｃ８１で１ライン周期で入力される。（
Ｃ１は入力端子２０から入力されるコントロール信号Ｃ
３２で、コントロール信号Ｃ３Ｉに対し、２／３Ｈ時間
遅れて、１ライン周期で入力されるものとする。（ｄｌ
は、アウトプットイネーブル信号で、この信号がハイの
期間に、データ出力端子１３からデータが出力されるも
のとし、コントロール信号Ｃ３２のタイミングで立ち上
り、コントロール信号Ｃ３Ｉのタイミングで立ち下るも
のとする。

アウトプットイネーブル信号に関しては当業者にとって
は周知のもので、特に図示していない。

（ｅｌは出力端子１３からの出力データである。（ｆ）
は時間軸を表わすものとする。

第１２図の例では、入力端子１１がら入力されるライト
クロツタの周波数は４ｆｓｃ／３にし、入力端子２１か
ら入力されるリードクロツタの周波数は４ｆｓｃとする
。このようにすると、データレート４ｆｓｃで入力され
たデータＡは、時刻ｔ、がら２個とびにデータがＯ番地
から書き込まれていく。そして、時刻ｔ２からは、０番
地からデータが読み出される。これにより、データ圧縮
が可能となる。

この機能はフィールドメモリと並用して、テレビにおい
て、全体の画面に小画面をはめ込む、いわゆるピクチャ
ーインピクチャーの機能を実現できる。

また第９図の構成は、先に述べたようにメモリセルとし
て第５図に示すようなデュアルポートセルを用いれば、
ライトクロツタ、リードクロックは独立の周波数に選ぶ
ことができるので、時間軸の圧縮、伸張ができることは
容易に推察できる。

第１図に示した各切替えスイッチは、外部からの２ビツ
トのデジタル信号を入力とする論理回路で容易に実現で
きる。

第１図の順次アドレス発生回路４，１５は、１ビツトと
したが、これは１ビツトに限定されるものではない、ｎ
ビットとすると、２′１個毎のデータの並べ替えが容易
になる。

本実施例では、ＮＴＳＣ信号を４ｆｓｃで標本化したデ
ータの処理について説明したが、本発明は信号のフォー
マットには依存しない。

また、本実施例では、入出力データは並列１ビツトで説
明したが、メモリセルアレイ１および、入出力端子を増
加すれば並列データ入力に対応できるのは容易に類推で
きる。映像信号の場合、６〜８ビツトの並列が適当であ
る。

〔発明の効果〕

本発明によれば、モード切替え信号（２ビット程度のデ
ジタル信号）で切替えることにより、入出力間でのデー
タの並べ替え、データの任意時間の遅延、データ圧縮１
時間軸の圧縮、伸張等が、１個のメモリＩＣで出来るよ
うになり、デジタルＴＶ、ＶＴＲの各種機能が、少ない
コストで実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるメモリアレイ中のメモリセルの具体例を
示す回路図、第３図は本発明の第１の実施態様を示すブ
ロック図、第４図は第３図の回路動作説明のためのタイ
ミングチャート例を示すチャート、第５図は、第３図、
第４図の例の入出力データ概念図、第６図は本発明の第
２の実施態様を示すブロック図、第７図は、第６図の回
路動作説明のためのタイミングチャート例を示すチャー
ト、第８図は、第６図、第７図の例の入出力データ概念
図、第９図は本発明の第３の実施態様を示すブロック図
、第１０図は第９図の回路動作説明のためのタイミング
チャート例を示すチャート、第１１図は本発明の他の実
施例を示すブロック図、第１２図は、第１１図の回路動
作説明のためのタイミングチャート例を示すチャート、
である。 符号の説明 １・・・メモリアレイ、２・・・ライトアドレスデコー
ダ、４・・・１ビット順次アドレス発生回路、５・・・
１０ビット順次アドレス発生回路、６〜８・・・切替ス
イッチ、１４・・・リードアドレスデコーダ、１５・・
・１ビット順次アドレス発生回路、１６・・・１０ビッ
ト順次アドレス発生回路、１７〜１９・・・切替スイッ
チ 代理人　弁理士　並　木　昭　夫 笥　１　図 虜　２　図 ａａＳ図 （α） （Ｃ） ＡＺ　　Ｚ　　Ｚ　ＺＡ２ＡＡＢＡＢＡＢＡ８ＡＢＡＢ
　ＢＣＢＣＢＣ８Ｃ８ＣＢＣＣ［）ＣＣＩ冥　３　図 Ｃ１；　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　０ｏａＷＣＬＫ　　Ｃ５ｔ　　　　
　　　　ＣＳ’２　　　ＲＣＬＫ第　６６Ｉ＋ Ｏｒ、、　　　　　　　　　　　　　　　　　　　　　
　　　　　　　ＤαよＷＣＬｘ　　Ｃ５Ｉ　　　　　　
　　　Ｃ５２ＲＣＬＫ賓　９　図 ＷＣＬＫ　　　Ｃ５Ｉ　　　　　　　　　ＣＳ２　　　
ＲＣＬに第１１　図

Claims (1)

1. 【特許請求の範囲】 １、ライトアドレス発生回路から供給されるライトアド
   レスに従って画像情報を書き込まれ、リードアドレス発
   生回路から供給されるリードアドレスに従って画像情報
   を読み出されるビデオメモリにおいて、 前記ライトアドレス発生回路として、入力ライトクロッ
   クをカウントしてｍビット順次アドレスを発生する第１
   の回路と、同じく入力ライトクロックをカウントしてｎ
   ビット順次アドレスを発生する第２の回路と、から成り
   、（ｍ＋ｎ）ビットのライトアドレスを発生するアドレ
   ス発生回路を用いると共に、前記第１の回路と第２の回
   路の接続態様を切り替えて、入力ライトクロックに対す
   る前記（ｍ＋ｎ）ビットの出力ライトアドレスのアドレ
   ス変化態様を切り替える第１の切り替え回路を具備し、 前記リードアドレス発生回路として、入力リードクロッ
   クをカウントしてｍビット順次アドレスを発生する第３
   の回路と、同じく入力リードクロックをカウントしてｎ
   ビット順次アドレスを発生する第４の回路と、から成り
   、（ｍ＋ｎ）ビットのリードアドレスを発生するアドレ
   ス発生回路を用いると共に、前記第３の回路と第４の回
   路の接続態様を切り替えて、入力リードクロックに対す
   る前記（ｍ＋ｎ）ビットの出力リードアドレスのアドレ
   ス変化態様を切り替える第２の切り替え回路を具備し、 て成ることを特徴とするビデオメモリ（但し、ｍ、ｎは
   それぞれ任意の整数）。