JP2000285016A - メモリ制御回路 - Google Patents
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
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- Read Only Memory (AREA)
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Abstract
(57)【要約】
【課題】 メモリに対するデータの書き込みと読み出し
とを高速にする。 【解決手段】 並列に配置した第１及び第２のメモリ回
路２０、３０に対して、それぞれ書き込みデータＤＩＮ
を供給する。第１のメモリ回路２０に対して、第１のタ
イミングクロックＣＫ−Ｅ、第１のライトイネーブル信
号ＷＥ−Ｅ及び第１のアドレスＡＤ−Ｅを供給する。タ
イミングクロックＣＫ−Ｅ、ライトイネーブル信号ＷＥ
−Ｅ及びアドレスＡＤ−Ｅを基準クロックＢＣＫの１周
期分シフトして第２のタイミングクロックＣＫ−Ｏ、第
２のライトイネーブル信号ＷＥ−Ｏ及び第２のアドレス
ＡＤ−Ｏを生成し、第２のメモリ回路３０に供給する。
とを高速にする。 【解決手段】 並列に配置した第１及び第２のメモリ回
路２０、３０に対して、それぞれ書き込みデータＤＩＮ
を供給する。第１のメモリ回路２０に対して、第１のタ
イミングクロックＣＫ−Ｅ、第１のライトイネーブル信
号ＷＥ−Ｅ及び第１のアドレスＡＤ−Ｅを供給する。タ
イミングクロックＣＫ−Ｅ、ライトイネーブル信号ＷＥ
−Ｅ及びアドレスＡＤ−Ｅを基準クロックＢＣＫの１周
期分シフトして第２のタイミングクロックＣＫ−Ｏ、第
２のライトイネーブル信号ＷＥ−Ｏ及び第２のアドレス
ＡＤ−Ｏを生成し、第２のメモリ回路３０に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ回路に対し
て、連続するデータの書き込み及び読み出しを制御する
メモリ制御回路に関する。
て、連続するデータの書き込み及び読み出しを制御する
メモリ制御回路に関する。
【０００２】
【従来の技術】デジタルデータの誤り訂正処理や、符号
化／復号化処理等においては、デジタルデータに対して
ブロック単位で各種の演算処理を施すように構成され
る。このとき、連続して入力されるデジタルデータは、
１ブロック分がバッファメモリに記憶され、演算処理に
備えて所定の期間保持される。
化／復号化処理等においては、デジタルデータに対して
ブロック単位で各種の演算処理を施すように構成され
る。このとき、連続して入力されるデジタルデータは、
１ブロック分がバッファメモリに記憶され、演算処理に
備えて所定の期間保持される。
【０００３】図４は、連続して入力されるデジタルデー
タをメモリに記憶させるためのメモリ制御回路の構成を
示すブロック図である。
タをメモリに記憶させるためのメモリ制御回路の構成を
示すブロック図である。
【０００４】メモリ回路１０は、演算処理が施されるデ
ータを少なくとも１ブロック分記憶可能な容量を有し、
メモリ制御回路から供給される書き込みデータＤＩＮを
順次記憶すると共に、記憶されたデータを読み出し、読
み出しデータＤＯＵＴとして順次出力する。このメモリ
回路１０は、同期式のメモリであり、タイミングクロッ
クＣＫに従うタイミングでデータの書き込み及び読み出
しを行うように構成される。
ータを少なくとも１ブロック分記憶可能な容量を有し、
メモリ制御回路から供給される書き込みデータＤＩＮを
順次記憶すると共に、記憶されたデータを読み出し、読
み出しデータＤＯＵＴとして順次出力する。このメモリ
回路１０は、同期式のメモリであり、タイミングクロッ
クＣＫに従うタイミングでデータの書き込み及び読み出
しを行うように構成される。
【０００５】メモリ制御回路は、制御信号発生部１、ア
ドレス発生部２及び書き込みデータ供給部３を備え、メ
モリ回路１０に接続される。制御信号発生部１は、デー
タの書き込み指示または読み出し指示に応答して、メモ
リ回路１０の書き込み動作を許可するライトイネーブル
信号ＷＥ及び読み出し動作を許可するリードイネーブル
信号ＲＥを発生する。同時に、制御信号発生部１は、メ
モリ回路１０の動作タイミングを決定するタイミングク
ロックＣＫを発生する。尚、データの書き込み／読み出
しの指示は、演算処理の動作を制御するマイクロプロセ
ッサ等から与えられる。アドレス発生部２は、データの
書き込み／読み出しの指示と共に供給されるアドレス指
示に応答してメモリ回路１０に対するアドレスＡＤを発
生し、メモリ回路１０に供給する。書き込みデータ供給
部３は、連続して入力されるデータを順次取り込んで保
持し、書き込みデータＤＩＮをメモリ回路１０に供給す
る。
ドレス発生部２及び書き込みデータ供給部３を備え、メ
モリ回路１０に接続される。制御信号発生部１は、デー
タの書き込み指示または読み出し指示に応答して、メモ
リ回路１０の書き込み動作を許可するライトイネーブル
信号ＷＥ及び読み出し動作を許可するリードイネーブル
信号ＲＥを発生する。同時に、制御信号発生部１は、メ
モリ回路１０の動作タイミングを決定するタイミングク
ロックＣＫを発生する。尚、データの書き込み／読み出
しの指示は、演算処理の動作を制御するマイクロプロセ
ッサ等から与えられる。アドレス発生部２は、データの
書き込み／読み出しの指示と共に供給されるアドレス指
示に応答してメモリ回路１０に対するアドレスＡＤを発
生し、メモリ回路１０に供給する。書き込みデータ供給
部３は、連続して入力されるデータを順次取り込んで保
持し、書き込みデータＤＩＮをメモリ回路１０に供給す
る。
【０００６】制御信号発生部１、アドレス発生部２及び
書き込みデータ供給部３は、それぞれ基準クロックＢＣ
Ｋに従うタイミングで動作し、ライトイネーブル信号Ｗ
Ｅ、リードイネーブル信号ＲＥ及びタイミングクロック
ＣＫを発生する。そして、書き込み動作では、書き込み
データＤＩＮを供給し、その書き込みアドレスとしてア
ドレスＡＤをライトイネーブル信号ＷＥと共に供給す
る。また、読み出し動作では、読み出しアドレスとして
アドレス信号ＡＤをリードイネーブル信号ＲＥと共に供
給する。
書き込みデータ供給部３は、それぞれ基準クロックＢＣ
Ｋに従うタイミングで動作し、ライトイネーブル信号Ｗ
Ｅ、リードイネーブル信号ＲＥ及びタイミングクロック
ＣＫを発生する。そして、書き込み動作では、書き込み
データＤＩＮを供給し、その書き込みアドレスとしてア
ドレスＡＤをライトイネーブル信号ＷＥと共に供給す
る。また、読み出し動作では、読み出しアドレスとして
アドレス信号ＡＤをリードイネーブル信号ＲＥと共に供
給する。
【０００７】図５は、連続する２データの書き込み動作
を説明するタイミング図である。
を説明するタイミング図である。
【０００８】先ず、書き込みデータＤＩＮとして、デー
タＤ(n)が基準クロックＢＣＫの立ち上がりのタイミン
グで書き込みデータ供給部３に取り込まれ、基準クロッ
クＢＣＫの１周期の間、継続してメモリ回路１０に供給
される。このデータＤ(n)の取り込みと同時に、書き込
み指示によりライトイネーブル信号ＷＥが立ち上げら
れ、さらに、アドレスＡＤがメモリ回路１０のｐ番地を
指定する。そして、タイミングクロックＣＫが立ち上げ
られると、その立ち上がりのタイミングで、データＤ
(n)がメモリ回路１０のｐ番地に書き込まれる。このよ
うな書き込み動作は、データＤ(n)に続いて入力される
データＤ(n+1)に対しても同様に行われる。このとき、
アドレスＡＤは、書き込みデータＤＩＮがデータＤ(n)
からデータＤ(n+1)に切り替わるタイミングでｑ番地を
指定するように変更される。
タＤ(n)が基準クロックＢＣＫの立ち上がりのタイミン
グで書き込みデータ供給部３に取り込まれ、基準クロッ
クＢＣＫの１周期の間、継続してメモリ回路１０に供給
される。このデータＤ(n)の取り込みと同時に、書き込
み指示によりライトイネーブル信号ＷＥが立ち上げら
れ、さらに、アドレスＡＤがメモリ回路１０のｐ番地を
指定する。そして、タイミングクロックＣＫが立ち上げ
られると、その立ち上がりのタイミングで、データＤ
(n)がメモリ回路１０のｐ番地に書き込まれる。このよ
うな書き込み動作は、データＤ(n)に続いて入力される
データＤ(n+1)に対しても同様に行われる。このとき、
アドレスＡＤは、書き込みデータＤＩＮがデータＤ(n)
からデータＤ(n+1)に切り替わるタイミングでｑ番地を
指定するように変更される。
【０００９】図６は、メモリ回路１０に記憶されたデー
タの読み出し動作を説明するタイミング図である。
タの読み出し動作を説明するタイミング図である。
【００１０】制御信号発生部１に読み出し指示が与えら
れると、基準クロックＢＣＫの立ち上がりのタイミング
でリードイネーブル信号ＲＥが立ち上げられ、アドレス
ＡＤがメモリ回路１０のｐ番地を指定する。この状態で
タイミングクロックＣＫが立ち上げられると、メモリ回
路１０のｐ番地に記憶されたデータＤ(n)が読み出さ
れ、読み出しデータＤＯＵＴとして出力される。そし
て、基準クロックＢＣＫの次の立ち上がりのタイミング
で、タイミングクロックＣＫが立ち下げられ、続いて、
アドレスＡＤがｑ番地からｎ＋１番地に変更される。こ
の状態で、クロックＣＫが再度立ち上げられると、メモ
リ回路１０のｑ番地に記憶されたデータＤ(n+1)が読み
出され、読み出しデータＤＯＵＴとして出力される。
れると、基準クロックＢＣＫの立ち上がりのタイミング
でリードイネーブル信号ＲＥが立ち上げられ、アドレス
ＡＤがメモリ回路１０のｐ番地を指定する。この状態で
タイミングクロックＣＫが立ち上げられると、メモリ回
路１０のｐ番地に記憶されたデータＤ(n)が読み出さ
れ、読み出しデータＤＯＵＴとして出力される。そし
て、基準クロックＢＣＫの次の立ち上がりのタイミング
で、タイミングクロックＣＫが立ち下げられ、続いて、
アドレスＡＤがｑ番地からｎ＋１番地に変更される。こ
の状態で、クロックＣＫが再度立ち上げられると、メモ
リ回路１０のｑ番地に記憶されたデータＤ(n+1)が読み
出され、読み出しデータＤＯＵＴとして出力される。
【００１１】
【発明が解決しようとする課題】メモリ制御回路におい
ては、基準クロックＢＣＫに従う周期でデータの書き込
みあるいは読み出しが繰り返されることになる。このと
きの周期は、短くするほどデジタルデータの処理の高速
化に有効であが、メモリ回路１０のアクセスが追従でき
る範囲に限定される。
ては、基準クロックＢＣＫに従う周期でデータの書き込
みあるいは読み出しが繰り返されることになる。このと
きの周期は、短くするほどデジタルデータの処理の高速
化に有効であが、メモリ回路１０のアクセスが追従でき
る範囲に限定される。
【００１２】デジタルデータの演算処理において、演算
回路の処理能力が高くなると、演算処理に要する時間
は、演算処理の過程でデジタルデータを記憶するための
メモリ回路１０のアクセス速度によって決定されること
になる。メモリ回路１０のアクセス速度は、メモリ回路
１０内の回路的な遅延によって決定されるため、メモリ
回路１０の記憶容量を大きくして回路規模が増大する
と、アクセス速度の高速化は困難になる。従って、取り
扱うデジタルデータの量の増大に伴って、所定の処理を
完了するまでに要する時間が長くなるという問題が生じ
る。
回路の処理能力が高くなると、演算処理に要する時間
は、演算処理の過程でデジタルデータを記憶するための
メモリ回路１０のアクセス速度によって決定されること
になる。メモリ回路１０のアクセス速度は、メモリ回路
１０内の回路的な遅延によって決定されるため、メモリ
回路１０の記憶容量を大きくして回路規模が増大する
と、アクセス速度の高速化は困難になる。従って、取り
扱うデジタルデータの量の増大に伴って、所定の処理を
完了するまでに要する時間が長くなるという問題が生じ
る。
【００１３】そこで本発明は、メモリ回路自体のアクセ
ス速度を高速化することなく、デジタルデータの書き込
み／読み出しを高速化することを目的とする。
ス速度を高速化することなく、デジタルデータの書き込
み／読み出しを高速化することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、並列に接続される第１及び第２のメモリ回路に対し
て、連続するデータの書き込みまたは読み出しを制御す
るメモリ制御回路において、データの書き込みを許可す
るライトイネーブル信号及びデータの読み出しを許可す
るリードイネーブル信号を発生する制御信号発生部と、
データの書き込みアドレスを指定するアドレス信号を発
生するアドレス発生部と、書き込みデータを供給する書
き込みデータ供給部と、連続するデータの入出力周期に
従い、上記ライトイネーブル信号及び上記リードイネー
ブル信号を１周期分遅らせるシフト部と、を備え、書き
込みデータを上記第１及び第２のメモリ回路に交互に書
き込むと共に、書き込まれたデータを上記第１及び第２
のメモリ回路から交互に読み出して出力することにあ
る。
解決するために成されたもので、その特徴とするところ
は、並列に接続される第１及び第２のメモリ回路に対し
て、連続するデータの書き込みまたは読み出しを制御す
るメモリ制御回路において、データの書き込みを許可す
るライトイネーブル信号及びデータの読み出しを許可す
るリードイネーブル信号を発生する制御信号発生部と、
データの書き込みアドレスを指定するアドレス信号を発
生するアドレス発生部と、書き込みデータを供給する書
き込みデータ供給部と、連続するデータの入出力周期に
従い、上記ライトイネーブル信号及び上記リードイネー
ブル信号を１周期分遅らせるシフト部と、を備え、書き
込みデータを上記第１及び第２のメモリ回路に交互に書
き込むと共に、書き込まれたデータを上記第１及び第２
のメモリ回路から交互に読み出して出力することにあ
る。
【００１５】本発明によれば、２つのメモリ回路に対し
て交互にデータの書き込みまたは読み出しを行うように
しているため、個々のメモリ回路では、データの入出力
周期の２倍の周期で書き込み及び読み出しが行われる。
従って、メモリ回路の応答速度が同じでも、データの入
出力周期を１／２にすることが可能になる。
て交互にデータの書き込みまたは読み出しを行うように
しているため、個々のメモリ回路では、データの入出力
周期の２倍の周期で書き込み及び読み出しが行われる。
従って、メモリ回路の応答速度が同じでも、データの入
出力周期を１／２にすることが可能になる。
【００１６】
【発明の実施の形態】図１は、本発明のメモリ制御回路
の構成を示すブロック図である。この図においては、図
４と同様に、連続して入力されるデジタルデータを記憶
させるための構成を示す。
の構成を示すブロック図である。この図においては、図
４と同様に、連続して入力されるデジタルデータを記憶
させるための構成を示す。
【００１７】第１（ＥＶＥＮ）のメモリ回路２０及び第
２の（ＯＤＤ）メモリ回路３０は、演算処理が施される
データを少なくともそれぞれ１／２ブロック分記憶可能
な容量を有し、メモリ制御回路から供給される書き込み
データＤＩＮを交互に記憶すると共に、記憶されたデー
タを交互に読み出し、読み出しデータＤＯＵＴとして順
次出力する。これらのメモリ回路２０、３０は、それぞ
れ同期式のメモリであり、図４のメモリ回路１０と同様
に、タイミングクロックＣＫに従うタイミングでデータ
の書き込み及び読み出しを行うように構成される。
２の（ＯＤＤ）メモリ回路３０は、演算処理が施される
データを少なくともそれぞれ１／２ブロック分記憶可能
な容量を有し、メモリ制御回路から供給される書き込み
データＤＩＮを交互に記憶すると共に、記憶されたデー
タを交互に読み出し、読み出しデータＤＯＵＴとして順
次出力する。これらのメモリ回路２０、３０は、それぞ
れ同期式のメモリであり、図４のメモリ回路１０と同様
に、タイミングクロックＣＫに従うタイミングでデータ
の書き込み及び読み出しを行うように構成される。
【００１８】メモリ制御回路は、制御信号発生部１１、
アドレス発生部１２、書き込みデータ供給部１３及びシ
フト部１４を備え、第１及び第２のメモリ回路２０、３
０に接続される。また、第１及び第２のメモリ回路２
０、３０の出力側には、セレクタ１５が接続される。
アドレス発生部１２、書き込みデータ供給部１３及びシ
フト部１４を備え、第１及び第２のメモリ回路２０、３
０に接続される。また、第１及び第２のメモリ回路２
０、３０の出力側には、セレクタ１５が接続される。
【００１９】制御信号発生部１１は、データの書き込み
指示または読み出し指示に応答して、第１のメモリ回路
２０の書き込み動作を許可する第１のライトイネーブル
信号ＷＥ−Ｅ及び第１の読み出し動作を許可するリード
イネーブル信号ＲＥ−Ｅを発生する。同時に、制御信号
発生部１１は、第１のメモリ回路２０の動作タイミング
を決定する第１のタイミングクロックＣＫ−Ｅを発生す
る。この制御信号発生部１１に対するデータの書き込み
／読み出しの指示は、演算処理の動作を制御するマイク
ロプロセッサ等から与えられる。
指示または読み出し指示に応答して、第１のメモリ回路
２０の書き込み動作を許可する第１のライトイネーブル
信号ＷＥ−Ｅ及び第１の読み出し動作を許可するリード
イネーブル信号ＲＥ−Ｅを発生する。同時に、制御信号
発生部１１は、第１のメモリ回路２０の動作タイミング
を決定する第１のタイミングクロックＣＫ−Ｅを発生す
る。この制御信号発生部１１に対するデータの書き込み
／読み出しの指示は、演算処理の動作を制御するマイク
ロプロセッサ等から与えられる。
【００２０】アドレス発生部１２は、データの書き込み
／読み出しの指示と共に供給されるアドレスＡＤを取り
込み、第１のメモリ回路２０に対する第１のアドレスＡ
Ｄ−Ｅ及び第２のメモリ回路３０に対する第２のアドレ
スＡＤ−Ｏを発生し、それぞれ第１のメモリ回路２０及
び第２のメモリ回路３０に供給する。書き込みデータ供
給部１３は、連続して入力されるデータを順次取り込ん
で保持し、書き込みデータＤＩＮを第１及び第２のメモ
リ回路１０、２０に供給する。
／読み出しの指示と共に供給されるアドレスＡＤを取り
込み、第１のメモリ回路２０に対する第１のアドレスＡ
Ｄ−Ｅ及び第２のメモリ回路３０に対する第２のアドレ
スＡＤ−Ｏを発生し、それぞれ第１のメモリ回路２０及
び第２のメモリ回路３０に供給する。書き込みデータ供
給部１３は、連続して入力されるデータを順次取り込ん
で保持し、書き込みデータＤＩＮを第１及び第２のメモ
リ回路１０、２０に供給する。
【００２１】制御信号発生部１１、アドレス発生部１２
及び書き込みデータ供給部１３は、それぞれ基準クロッ
クＢＣＫに従うタイミングで動作し、ライトイネーブル
信号ＷＥ−Ｅ、リードイネーブル信号ＲＥ−Ｅ及びタイ
ミングクロックＣＫ−Ｅを発生する。そして、書き込み
動作では、書き込みデータＤＩＮを供給し、その書き込
みアドレスとしてアドレスＡＤをライトイネーブル信号
ＷＥ−Ｅと共に供給する。また、読み出し動作では、読
み出しアドレスとしてアドレス信号ＡＤをリードイネー
ブル信号ＲＥ−Ｅと共に供給する。
及び書き込みデータ供給部１３は、それぞれ基準クロッ
クＢＣＫに従うタイミングで動作し、ライトイネーブル
信号ＷＥ−Ｅ、リードイネーブル信号ＲＥ−Ｅ及びタイ
ミングクロックＣＫ−Ｅを発生する。そして、書き込み
動作では、書き込みデータＤＩＮを供給し、その書き込
みアドレスとしてアドレスＡＤをライトイネーブル信号
ＷＥ−Ｅと共に供給する。また、読み出し動作では、読
み出しアドレスとしてアドレス信号ＡＤをリードイネー
ブル信号ＲＥ−Ｅと共に供給する。
【００２２】シフト部１４は、例えば、並列に配置され
た複数のＤフリップフロップからなり、ライトイネーブ
ル信号ＷＥ−Ｅ、リードイネーブル信号ＲＥ−Ｅ及びタ
イミングクロックＣＫ−Ｅを基準クロックＢＣＫに従う
タイミングで、基準クロックＢＣＫの１周期分シフトし
て出力する。これらの出力は、第２のライトイネーブル
信号ＷＥ−Ｏ、第２のリードイネーブル信号ＲＥ−Ｏ及
び第２のタイミングクロックＣＫ−Ｏとして第２のメモ
リ回路３０に供給される。
た複数のＤフリップフロップからなり、ライトイネーブ
ル信号ＷＥ−Ｅ、リードイネーブル信号ＲＥ−Ｅ及びタ
イミングクロックＣＫ−Ｅを基準クロックＢＣＫに従う
タイミングで、基準クロックＢＣＫの１周期分シフトし
て出力する。これらの出力は、第２のライトイネーブル
信号ＷＥ−Ｏ、第２のリードイネーブル信号ＲＥ−Ｏ及
び第２のタイミングクロックＣＫ−Ｏとして第２のメモ
リ回路３０に供給される。
【００２３】セレクタ１５は、第１のメモリ回路２０か
ら読み出される第１の読み出しデータＤ−Ｅ及び第２の
メモリ回路３０から読み出される第２の読み出しデータ
Ｄ−Ｏを受け取り、基準クロックＢＣＫに従うタイミン
グで何れか一方を選択して、読み出しデータＤＯＵＴと
して出力する。このセレクタ１５の選択動作は、第１及
び第２のメモリ回路２０、３０の読み出し動作、即ち、
第１及び第２のタイミングクロックＣＫ−Ｅ、ＣＫ−Ｏ
に同期する。例えば、第１のタイミングクロックＣＫ−
Ｅが立ち上がっている間に第１の読み出しデータＤ−Ｅ
を選択し、第２のタイミングクロックＣＫ−Ｏが立ち上
がっている間に第２の読み出しデータＤ−Ｏを選択する
ように制御される。
ら読み出される第１の読み出しデータＤ−Ｅ及び第２の
メモリ回路３０から読み出される第２の読み出しデータ
Ｄ−Ｏを受け取り、基準クロックＢＣＫに従うタイミン
グで何れか一方を選択して、読み出しデータＤＯＵＴと
して出力する。このセレクタ１５の選択動作は、第１及
び第２のメモリ回路２０、３０の読み出し動作、即ち、
第１及び第２のタイミングクロックＣＫ−Ｅ、ＣＫ−Ｏ
に同期する。例えば、第１のタイミングクロックＣＫ−
Ｅが立ち上がっている間に第１の読み出しデータＤ−Ｅ
を選択し、第２のタイミングクロックＣＫ−Ｏが立ち上
がっている間に第２の読み出しデータＤ−Ｏを選択する
ように制御される。
【００２４】以上のメモリ制御回路においては、連続す
るデータＤＩＮを第１のメモリ回路２０と第２のメモリ
回路３０とに交互に書き込むようにしているため、個々
のメモリ回路２０、３０においては、書き込み動作に基
準クロックＢＣＫの２周期分の期間が割り当てられる。
同様に、第１のメモリ回路２０と第２のメモリ回路３０
とから交互に読み出した第１及び第２の読み出しデータ
Ｄ−Ｅ、Ｄ−Ｏを合成して読み出しデータＤＯＵＴを生
成しているため、読み出し動作に基準クロックＢＣＫの
２周期分の期間が割り当てられる。従って、各メモリ回
路２０、３０に対する外部からの見かけ上のアクセス速
度は、約２倍となる。
るデータＤＩＮを第１のメモリ回路２０と第２のメモリ
回路３０とに交互に書き込むようにしているため、個々
のメモリ回路２０、３０においては、書き込み動作に基
準クロックＢＣＫの２周期分の期間が割り当てられる。
同様に、第１のメモリ回路２０と第２のメモリ回路３０
とから交互に読み出した第１及び第２の読み出しデータ
Ｄ−Ｅ、Ｄ−Ｏを合成して読み出しデータＤＯＵＴを生
成しているため、読み出し動作に基準クロックＢＣＫの
２周期分の期間が割り当てられる。従って、各メモリ回
路２０、３０に対する外部からの見かけ上のアクセス速
度は、約２倍となる。
【００２５】図２は、本発明のメモリ制御回路の書き込
み動作を説明するタイミング図である。この図において
は、連続する２データＤ(n)、Ｄ(n+1)を第１のメモリ回
路２０と第２のメモリ回路３０とに書き込む場合を示
す。
み動作を説明するタイミング図である。この図において
は、連続する２データＤ(n)、Ｄ(n+1)を第１のメモリ回
路２０と第２のメモリ回路３０とに書き込む場合を示
す。
【００２６】先ず、書き込みデータＤＩＮとして、デー
タＤ(n)が基準クロックＢＣＫの立ち上がりのタイミン
グで書き込みデータ供給部１３に取り込まれ、基準クロ
ックＢＣＫの１周期の間、継続して第１のメモリ回路２
０に供給される。このデータＤ(n)の取り込みと同時
に、書き込み指示により第１のライトイネーブル信号Ｗ
Ｅ−Ｅが立ち上げられ、さらに、第１のアドレスＡＤ−
Ｅが第１のメモリ回路２０のｐ番地を指定する。この第
１のライトイネーブル信号ＷＥ−Ｅ及び第１のアドレス
ＡＤ−Ｅは、基準クロックＢＣＫの２周期分、状態が維
持される。第１のライトイネーブル信号ＷＥ−Ｅの立ち
上がりのタイミングから基準クロックＢＣＫの１周期が
経過した後、第１のタイミングクロックＣＫ−Ｅが立ち
上げられ、その立ち上がりのタイミングで、データＤ
(n)が第１のメモリ回路２０のｐ番地に書き込まれる。
ここで、データＤ(n)については、書き込みデータ供給
回路１３において遅延が与えられているため、タイミン
グクロックＣＫの立ち上がりのタイミングでは、第１の
メモリ回路２０に正しく取り込まれる。
タＤ(n)が基準クロックＢＣＫの立ち上がりのタイミン
グで書き込みデータ供給部１３に取り込まれ、基準クロ
ックＢＣＫの１周期の間、継続して第１のメモリ回路２
０に供給される。このデータＤ(n)の取り込みと同時
に、書き込み指示により第１のライトイネーブル信号Ｗ
Ｅ−Ｅが立ち上げられ、さらに、第１のアドレスＡＤ−
Ｅが第１のメモリ回路２０のｐ番地を指定する。この第
１のライトイネーブル信号ＷＥ−Ｅ及び第１のアドレス
ＡＤ−Ｅは、基準クロックＢＣＫの２周期分、状態が維
持される。第１のライトイネーブル信号ＷＥ−Ｅの立ち
上がりのタイミングから基準クロックＢＣＫの１周期が
経過した後、第１のタイミングクロックＣＫ−Ｅが立ち
上げられ、その立ち上がりのタイミングで、データＤ
(n)が第１のメモリ回路２０のｐ番地に書き込まれる。
ここで、データＤ(n)については、書き込みデータ供給
回路１３において遅延が与えられているため、タイミン
グクロックＣＫの立ち上がりのタイミングでは、第１の
メモリ回路２０に正しく取り込まれる。
【００２７】第２のタイミングクロックＣＫ−Ｏ及び第
２のライトイネーブル信号ＷＥ−Ｏは、第１のタイミン
グクロックＣＫ−Ｅ及び第１のライトイネーブル信号Ｗ
Ｅ−Ｅが、それぞれ基準クロックＢＣＫの１周期分だけ
シフトされたものである。このため、第２のメモリ回路
３０に対する書き込み動作は、第１のメモリ回路２０に
対する書き込み動作に対して基準クロックＢＣＫの１周
期分遅れたタイミングで同じように繰り返される。この
とき、第２のアドレスＡＤ−Ｏについては、第２のメモ
リ回路３０のｑ番地を指定している。そして、入力デー
タＤＩＮは、シフト部１４を通らずに第２のメモリ回路
３０に供給されるため、第２のタイミングクロックＣＫ
−Ｏの立ち上がりのタイミングでは、データＤ(n)に続
いて取り込まれるデータＤ(n+1)が第２のメモリ回路３
０のｑ番地に書き込まれる。
２のライトイネーブル信号ＷＥ−Ｏは、第１のタイミン
グクロックＣＫ−Ｅ及び第１のライトイネーブル信号Ｗ
Ｅ−Ｅが、それぞれ基準クロックＢＣＫの１周期分だけ
シフトされたものである。このため、第２のメモリ回路
３０に対する書き込み動作は、第１のメモリ回路２０に
対する書き込み動作に対して基準クロックＢＣＫの１周
期分遅れたタイミングで同じように繰り返される。この
とき、第２のアドレスＡＤ−Ｏについては、第２のメモ
リ回路３０のｑ番地を指定している。そして、入力デー
タＤＩＮは、シフト部１４を通らずに第２のメモリ回路
３０に供給されるため、第２のタイミングクロックＣＫ
−Ｏの立ち上がりのタイミングでは、データＤ(n)に続
いて取り込まれるデータＤ(n+1)が第２のメモリ回路３
０のｑ番地に書き込まれる。
【００２８】図３は、第１及び第２のメモリ回路２０、
３０に記憶されたデータの読み出し動作を説明するタイ
ミング図である。この図においては、第１のメモリ回路
２０のｐ番地に記憶されたデータＤ(n)と、第２のメモ
リ回路３０のｑ番地に記憶されたデータＤ(n+1)とを連
続して読み出す場合を示す。
３０に記憶されたデータの読み出し動作を説明するタイ
ミング図である。この図においては、第１のメモリ回路
２０のｐ番地に記憶されたデータＤ(n)と、第２のメモ
リ回路３０のｑ番地に記憶されたデータＤ(n+1)とを連
続して読み出す場合を示す。
【００２９】制御信号発生部１１に読み出し指示が与え
られると、基準クロックＢＣＫの立ち上がりのタイミン
グで第１のリードイネーブル信号ＲＥ−Ｅが立ち上げら
れ、第１のアドレスＡＤ−Ｅが第１のメモリ回路２０の
ｐ番地を指定する。この第１のリードイネーブル信号Ｒ
Ｅ−Ｅ及び第１のアドレスＡＤ−Ｅは、基準クロックＢ
ＣＫの２周期分、状態が維持される。第１のリードイネ
ーブル信号ＲＥ−Ｅの立ち上がりのタイミングから基準
クロックＢＣＫの１周期が経過した後、第１のタイミン
グクロックＣＫ−Ｅが立ち上げられ、その立ち上がりの
タイミングで、第１のメモリ回路２０のｐ番地に記憶さ
れたデータＤ(n)が第１の読み出しデータＤ−Ｅとして
出力される。
られると、基準クロックＢＣＫの立ち上がりのタイミン
グで第１のリードイネーブル信号ＲＥ−Ｅが立ち上げら
れ、第１のアドレスＡＤ−Ｅが第１のメモリ回路２０の
ｐ番地を指定する。この第１のリードイネーブル信号Ｒ
Ｅ−Ｅ及び第１のアドレスＡＤ−Ｅは、基準クロックＢ
ＣＫの２周期分、状態が維持される。第１のリードイネ
ーブル信号ＲＥ−Ｅの立ち上がりのタイミングから基準
クロックＢＣＫの１周期が経過した後、第１のタイミン
グクロックＣＫ−Ｅが立ち上げられ、その立ち上がりの
タイミングで、第１のメモリ回路２０のｐ番地に記憶さ
れたデータＤ(n)が第１の読み出しデータＤ−Ｅとして
出力される。
【００３０】第２のタイミングクロックＣＫ−Ｏ及び第
２のリードイネーブル信号ＲＥ−Ｏは、第１のタイミン
グクロックＣＫ−Ｅ及び第１のリードイネーブル信号Ｒ
Ｅ−Ｅが、それぞれ基準クロックＢＣＫの１周期分だけ
シフトされたものである。このため、第２のメモリ回路
３０に対する読み出し動作は、第１のメモリ回路２０に
対する書き込み動作に対して基準クロックＢＣＫの１周
期分遅れたタイミングで同じように繰り返される。ここ
で、第２のアドレスＡＤ−Ｏは、第２のメモリ回路３０
のｑ番地を指定している。そして、第２のメモリ回路３
０のｑ番地には、データＤ(n)に続くデータＤ(n+1)が記
憶されているため、このデータＤ(n+1)が第２の読み出
しデータＤ−Ｏとして出力されることになる。
２のリードイネーブル信号ＲＥ−Ｏは、第１のタイミン
グクロックＣＫ−Ｅ及び第１のリードイネーブル信号Ｒ
Ｅ−Ｅが、それぞれ基準クロックＢＣＫの１周期分だけ
シフトされたものである。このため、第２のメモリ回路
３０に対する読み出し動作は、第１のメモリ回路２０に
対する書き込み動作に対して基準クロックＢＣＫの１周
期分遅れたタイミングで同じように繰り返される。ここ
で、第２のアドレスＡＤ−Ｏは、第２のメモリ回路３０
のｑ番地を指定している。そして、第２のメモリ回路３
０のｑ番地には、データＤ(n)に続くデータＤ(n+1)が記
憶されているため、このデータＤ(n+1)が第２の読み出
しデータＤ−Ｏとして出力されることになる。
【００３１】そして、第１のメモリ回路２０からデータ
Ｄ(n)が読み出されたときには、セレクタ１５が第１の
読み出しデータＤ−Ｅを選択しており、データＤ(n)が
読み出しデータＤＯＵＴとなる。そして、基準クロック
ＢＣＫの１周期が経過した後、第２のメモリ回路３０か
らデータＤ(n+1 )が読み出されたときには、セレクタ１
５が第２の読み出しデータＤ−Ｏを選択しており、デー
タＤ(n+1)が読み出しデータＤＯＵＴとなる。この読み
出しデータＤＯＵＴは、図６に示す読み出しデータＤＯ
ＵＴと一致している。
Ｄ(n)が読み出されたときには、セレクタ１５が第１の
読み出しデータＤ−Ｅを選択しており、データＤ(n)が
読み出しデータＤＯＵＴとなる。そして、基準クロック
ＢＣＫの１周期が経過した後、第２のメモリ回路３０か
らデータＤ(n+1 )が読み出されたときには、セレクタ１
５が第２の読み出しデータＤ−Ｏを選択しており、デー
タＤ(n+1)が読み出しデータＤＯＵＴとなる。この読み
出しデータＤＯＵＴは、図６に示す読み出しデータＤＯ
ＵＴと一致している。
【００３２】本発明のメモリ制御回路においては、第１
及び第２のアドレスＡＤ−Ｅ、ＡＤ−Ｏが、ライトイネ
ーブル信号ＷＥ−Ｅ、ＷＥ−Ｏまたはリードイネーブル
信号ＲＥ−Ｅ、ＲＥ−Ｏと共に、基準クロックＢＣＫの
２周期の間維持されることになる。従って、書き込み動
作及び読み出し動作に割り当てられる時間は、図５に示
す書き込み動作または図６に示す読み出し動作と比べて
２倍となる。換言すれば、本願発明のメモリ制御回路に
おいては、基準クロックＢＣＫの周期を１／２で動作さ
せた場合でも、図５に示す書き込み動作または図６に示
す読み出し動作と同等のアクセス時間が確保される。
及び第２のアドレスＡＤ−Ｅ、ＡＤ−Ｏが、ライトイネ
ーブル信号ＷＥ−Ｅ、ＷＥ−Ｏまたはリードイネーブル
信号ＲＥ−Ｅ、ＲＥ−Ｏと共に、基準クロックＢＣＫの
２周期の間維持されることになる。従って、書き込み動
作及び読み出し動作に割り当てられる時間は、図５に示
す書き込み動作または図６に示す読み出し動作と比べて
２倍となる。換言すれば、本願発明のメモリ制御回路に
おいては、基準クロックＢＣＫの周期を１／２で動作さ
せた場合でも、図５に示す書き込み動作または図６に示
す読み出し動作と同等のアクセス時間が確保される。
【００３３】以上の実施形態においては、２つのデータ
を連続して書き込む場合と読み出す場合とを例示した
が、データが２つずつ連続する場合であれば、同じ動作
を繰り返すことによって４つ以上のデータの書き込み及
び読み出しが可能になる。
を連続して書き込む場合と読み出す場合とを例示した
が、データが２つずつ連続する場合であれば、同じ動作
を繰り返すことによって４つ以上のデータの書き込み及
び読み出しが可能になる。
【００３４】
【発明の効果】本発明によれば、メモリ回路自体の動作
を高速化することなく、外部からのデータの書き込み及
び外部へのデータの読み出しを高速化することができ
る。
を高速化することなく、外部からのデータの書き込み及
び外部へのデータの読み出しを高速化することができ
る。
【図１】本発明のメモリ制御回路の構成を示すブロック
図である。
図である。
【図２】本発明のメモリ制御回路の書き込み動作を説明
するタイミング図である。
するタイミング図である。
【図３】本発明のメモリ制御回路の読み出し動作を説明
するタイミング図である。
するタイミング図である。
【図４】従来のメモリ制御回路の構成を示すブロック図
である。
である。
【図５】従来のメモリ制御回路の書き込み動作を説明す
るタイミング図である。
るタイミング図である。
【図６】従来のメモリ制御回路の読み出し動作を説明す
るタイミング図である。
るタイミング図である。
１、１１ 制御信号発生部 ２、１２ アドレス発生部 ３、１３ 書き込みデータ供給部 １０、２０、３０ メモリ回路 １４ シフト部 １５ セレクタ
Claims (2)
- 【請求項１】 並列に接続される第１及び第２のメモリ
回路に対して、連続するデータの書き込みまたは読み出
しを制御するメモリ制御回路において、データの書き込
みを許可するライトイネーブル信号及びデータの読み出
しを許可するリードイネーブル信号を発生する制御信号
発生部と、データの書き込みアドレスを指定するアドレ
ス信号を発生するアドレス発生部と、書き込みデータを
供給する書き込みデータ供給部と、連続するデータの入
出力周期に従い、上記ライトイネーブル信号及び上記リ
ードイネーブル信号を１周期分遅らせるシフト部と、を
備え、書き込みデータを上記第１及び第２のメモリ回路
に交互に書き込むと共に、書き込まれたデータを上記第
１及び第２のメモリ回路から交互に読み出して出力する
ことを特徴とするメモリ制御回路。 - 【請求項２】 上記シフト部のシフト動作に同期して、
上記第１及び第２のメモリ回路から読み出されるデータ
の一方を選択して出力するセレクタを備えたことを特徴
とする請求項１に記載のメモリ制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8926099A JP2000285016A (ja) | 1999-03-30 | 1999-03-30 | メモリ制御回路 |
| TW089100783A TW501145B (en) | 1999-03-30 | 2000-01-19 | Memory control circuit |
| US09/535,604 US6314046B1 (en) | 1999-03-30 | 2000-03-27 | Dual memory control circuit |
| KR10-2000-0015979A KR100383421B1 (ko) | 1999-03-30 | 2000-03-29 | 메모리 제어 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8926099A JP2000285016A (ja) | 1999-03-30 | 1999-03-30 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000285016A true JP2000285016A (ja) | 2000-10-13 |
Family
ID=13965799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8926099A Pending JP2000285016A (ja) | 1999-03-30 | 1999-03-30 | メモリ制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6314046B1 (ja) |
| JP (1) | JP2000285016A (ja) |
| KR (1) | KR100383421B1 (ja) |
| TW (1) | TW501145B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380990B1 (ko) * | 2000-01-19 | 2003-04-18 | 인피니언 테크놀로지스 아게 | 가변적인 개수의 데이터 출력을 갖춘 회로 장치 및가변적인 개수의 데이터 출력을 갖춘 회로 장치로부터데이터를 판독 출력하기 위한 장치 |
| KR100795643B1 (ko) | 2005-06-22 | 2008-01-17 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 및 데이터 기입 방법 |
| JP2019526934A (ja) * | 2016-08-26 | 2019-09-19 | サンライズ メモリー コーポレイション | ３次元アレイにおける容量結合型不揮発性薄膜トランジスタストリング |
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| US7380092B2 (en) * | 2002-06-28 | 2008-05-27 | Rambus Inc. | Memory device and system having a variable depth write buffer and preload method |
| JP2003262624A (ja) * | 2002-03-11 | 2003-09-19 | Hitachi Kenki Fine Tech Co Ltd | 超音波探査装置 |
| US7003684B2 (en) * | 2002-03-27 | 2006-02-21 | Via Technologies, Inc. | Memory control chip, control method and control circuit |
| US7804735B2 (en) * | 2008-02-29 | 2010-09-28 | Qualcomm Incorporated | Dual channel memory architecture having a reduced interface pin requirements using a double data rate scheme for the address/control signals |
| US9842651B2 (en) | 2015-11-25 | 2017-12-12 | Sunrise Memory Corporation | Three-dimensional vertical NOR flash thin film transistor strings |
| US9892800B2 (en) | 2015-09-30 | 2018-02-13 | Sunrise Memory Corporation | Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates |
| US12537057B2 (en) | 2015-09-30 | 2026-01-27 | Sunrise Memory Corporation | Three-dimensional vertical nor flash thin film transistor strings |
| US11120884B2 (en) | 2015-09-30 | 2021-09-14 | Sunrise Memory Corporation | Implementing logic function and generating analog signals using NOR memory strings |
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| US10692874B2 (en) | 2017-06-20 | 2020-06-23 | Sunrise Memory Corporation | 3-dimensional NOR string arrays in segmented stacks |
| US10608008B2 (en) | 2017-06-20 | 2020-03-31 | Sunrise Memory Corporation | 3-dimensional nor strings with segmented shared source regions |
| JP7425069B2 (ja) | 2019-01-30 | 2024-01-30 | サンライズ メモリー コーポレイション | 基板接合を用いた高帯域幅・大容量メモリ組み込み型電子デバイス |
| JP7655853B2 (ja) | 2019-02-11 | 2025-04-02 | サンライズ メモリー コーポレイション | 垂直型薄膜トランジスタ、及び、垂直型薄膜トランジスタの、３次元メモリアレイのためのビット線コネクタとしての応用メモリ回路方法 |
| WO2021127218A1 (en) | 2019-12-19 | 2021-06-24 | Sunrise Memory Corporation | Process for preparing a channel region of a thin-film transistor |
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| TWI767512B (zh) | 2020-01-22 | 2022-06-11 | 美商森恩萊斯記憶體公司 | 薄膜儲存電晶體中冷電子抹除 |
| CN115362436A (zh) | 2020-02-07 | 2022-11-18 | 日升存储公司 | 准易失性系统级存储器 |
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| WO2021173209A1 (en) | 2020-02-24 | 2021-09-02 | Sunrise Memory Corporation | High capacity memory module including wafer-section memory circuit |
| US11507301B2 (en) | 2020-02-24 | 2022-11-22 | Sunrise Memory Corporation | Memory module implementing memory centric architecture |
| WO2021207050A1 (en) | 2020-04-08 | 2021-10-14 | Sunrise Memory Corporation | Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional nor memory string array |
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| CN116547796A (zh) | 2021-01-20 | 2023-08-04 | 日升存储公司 | 垂直nor闪存薄膜晶体管串及其制造 |
| WO2023287908A1 (en) | 2021-07-16 | 2023-01-19 | Sunrise Memory Corporation | 3-dimensional memory string array of thin-film ferroelectric transistors |
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1999
- 1999-03-30 JP JP8926099A patent/JP2000285016A/ja active Pending
-
2000
- 2000-01-19 TW TW089100783A patent/TW501145B/zh not_active IP Right Cessation
- 2000-03-27 US US09/535,604 patent/US6314046B1/en not_active Expired - Fee Related
- 2000-03-29 KR KR10-2000-0015979A patent/KR100383421B1/ko not_active Expired - Fee Related
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