JP2000277715A - 半導体基板，その製造方法及び半導体装置 - Google Patents
半導体基板，その製造方法及び半導体装置Info
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- JP2000277715A JP2000277715A JP11081514A JP8151499A JP2000277715A JP 2000277715 A JP2000277715 A JP 2000277715A JP 11081514 A JP11081514 A JP 11081514A JP 8151499 A JP8151499 A JP 8151499A JP 2000277715 A JP2000277715 A JP 2000277715A
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Abstract
(57)【要約】
【課題】 引っ張り歪みを受けたシリコン層をチャネル
領域として利用することにより、特性のよいかつ安価な
電界効果トランジスタを提供する。 【解決手段】 石英基板４の上に、高温で貼合わされた
後、室温に戻すことによる熱膨張率差に起因する引っ張
り歪みを受けたシリコン層が形成されている。引っ張り
歪みを受けたシリコン層の一部がチャネル領域１３とな
っており、このチャネル領域１３は電子が走行するｎチ
ャネルとなっている。チャネル領域１３の上には、ゲー
ト絶縁膜１５と、ゲート電極１６とが形成されている。
チャネル領域１３の両側には、ソ−ス・ドレイン領域１
７，１８が形成されている。チャネル領域１３の伝導帯
は引っ張り歪を受けてスプリットし、伝導帯端は実効質
量の小さい電子がはいるバンドによって構成されるの
で、電子移動度の高い電子が走行する。
領域として利用することにより、特性のよいかつ安価な
電界効果トランジスタを提供する。 【解決手段】 石英基板４の上に、高温で貼合わされた
後、室温に戻すことによる熱膨張率差に起因する引っ張
り歪みを受けたシリコン層が形成されている。引っ張り
歪みを受けたシリコン層の一部がチャネル領域１３とな
っており、このチャネル領域１３は電子が走行するｎチ
ャネルとなっている。チャネル領域１３の上には、ゲー
ト絶縁膜１５と、ゲート電極１６とが形成されている。
チャネル領域１３の両側には、ソ−ス・ドレイン領域１
７，１８が形成されている。チャネル領域１３の伝導帯
は引っ張り歪を受けてスプリットし、伝導帯端は実効質
量の小さい電子がはいるバンドによって構成されるの
で、電子移動度の高い電子が走行する。
Description
【０００１】
【発明の属する技術分野】本発明は、引っ張り歪みを受
けたシリコン層を有する半導体基板，その製造方法及び
これを利用した半導体装置に関するものである。
けたシリコン層を有する半導体基板，その製造方法及び
これを利用した半導体装置に関するものである。
【０００２】
【従来の技術分野】現在、シリコン基板上に形成される
トランジスタとして、金属-酸化膜絶縁体-半導体（ＭＯ
Ｓ）型の電界効果トランジスタが主流であるが、動作速
度などの電気的特性の点においては、化合物半導体を利
用したＭＥＳＦＥＴなどの域までは達していないのが現
状である。これは、ＭＯＳ型電界効果トランジスタの基
本的な動作特性は、チャネル領域を走行するキャリア
（電子又は正孔）の移動度に大きく左右されるからであ
る。
トランジスタとして、金属-酸化膜絶縁体-半導体（ＭＯ
Ｓ）型の電界効果トランジスタが主流であるが、動作速
度などの電気的特性の点においては、化合物半導体を利
用したＭＥＳＦＥＴなどの域までは達していないのが現
状である。これは、ＭＯＳ型電界効果トランジスタの基
本的な動作特性は、チャネル領域を走行するキャリア
（電子又は正孔）の移動度に大きく左右されるからであ
る。
【０００３】そこで、ＭＯＳ型電界効果トランジスタの
基本的な特性を向上させる方法として、文献（J. Welse
r et al., "Strain dependence of the performance en
hancement in strained-Si n-MOSFETs," IEDM Tech. Di
g. 1994, p.373. およびK. Rim et al., "Enhanced hol
e mobilities in surface-channel strained-Si p-MOSF
ETs," IEDM Tech. Dig. 1995, p.517.）に、Ｓｉチャネ
ル層に引っ張り歪を与える方法が報告されている。
基本的な特性を向上させる方法として、文献（J. Welse
r et al., "Strain dependence of the performance en
hancement in strained-Si n-MOSFETs," IEDM Tech. Di
g. 1994, p.373. およびK. Rim et al., "Enhanced hol
e mobilities in surface-channel strained-Si p-MOSF
ETs," IEDM Tech. Dig. 1995, p.517.）に、Ｓｉチャネ
ル層に引っ張り歪を与える方法が報告されている。
【０００４】図１１は、上記方法により形成される電界
効果トランジスタの半導体領域の基本的な構造を示す断
面図である。同図に示すように、半導体領域の基本的な
構造は、シリコン基板１００の上に、Ｇｅ含有量が０か
らｘまで傾斜的に増加しているＳｉＧｅバッファ層１０
１と、格子緩和されたＳｉ1-x Ｇｅx 層１０２と、引っ
張り歪を受けたＳｉ層１０３とを順次設けたものであ
る。これは、ＳｉＧｅバッファ層１０１上に形成された
Ｓｉ1-x Ｇｅx 層１０２を格子緩和させることにより、
Ｓｉ1-x Ｇｅx 層１０２の格子定数を無歪のＳｉＧｅと
等しくなるよう大きくし、その上に成長するＳｉ層１０
３に引っ張り歪みを与えようとするものである。
効果トランジスタの半導体領域の基本的な構造を示す断
面図である。同図に示すように、半導体領域の基本的な
構造は、シリコン基板１００の上に、Ｇｅ含有量が０か
らｘまで傾斜的に増加しているＳｉＧｅバッファ層１０
１と、格子緩和されたＳｉ1-x Ｇｅx 層１０２と、引っ
張り歪を受けたＳｉ層１０３とを順次設けたものであ
る。これは、ＳｉＧｅバッファ層１０１上に形成された
Ｓｉ1-x Ｇｅx 層１０２を格子緩和させることにより、
Ｓｉ1-x Ｇｅx 層１０２の格子定数を無歪のＳｉＧｅと
等しくなるよう大きくし、その上に成長するＳｉ層１０
３に引っ張り歪みを与えようとするものである。
【０００５】図１２（ａ）〜（ｃ）は、それぞれ順に、
Ｓｉ1-x Ｇｅx 層とＳｉ層との積層前の格子状態を示す
結晶構造図、積層後にＳｉ層が引っ張り歪を受けた状態
を示す結晶構造図、及びＳｉ1-x Ｇｅx 層とＳｉ層とに
よるヘテロ接合構造のバンド図である。図１２（ａ）に
示すように、Ｓｉ結晶の格子定数はＳｉ1-x Ｇｅx 結晶
の格子定数よりも小さいので、Ｓｉ1-x Ｇｅx 層の上に
Ｓｉ層をエピタキシャル成長させると、図１２（ｂ）に
示すごとくＳｉ層はＳｉ1-x Ｇｅx 層によって引っ張り
歪を受ける。その結果、Ｓｉ1-x Ｇｅx 層と引っ張り歪
をうけたＳｉ層とからなるヘテロ接合構造のエネルギー
バンドは、図１２（ｃ）に示すようになる。すなわち、
Ｓｉ層は引っ張り歪を受けることにより、伝導帯では６
重の縮退が解け、２重および４重に縮退したバンド（Δ
（２）及びΔ（４））にスプリットする。一方、価電子
帯でも同様に２重の縮退が解け、ライトホール（ＬＨ）
とヘビーホール（ＨＨ）のバンドにスプリットする。
Ｓｉ1-x Ｇｅx 層とＳｉ層との積層前の格子状態を示す
結晶構造図、積層後にＳｉ層が引っ張り歪を受けた状態
を示す結晶構造図、及びＳｉ1-x Ｇｅx 層とＳｉ層とに
よるヘテロ接合構造のバンド図である。図１２（ａ）に
示すように、Ｓｉ結晶の格子定数はＳｉ1-x Ｇｅx 結晶
の格子定数よりも小さいので、Ｓｉ1-x Ｇｅx 層の上に
Ｓｉ層をエピタキシャル成長させると、図１２（ｂ）に
示すごとくＳｉ層はＳｉ1-x Ｇｅx 層によって引っ張り
歪を受ける。その結果、Ｓｉ1-x Ｇｅx 層と引っ張り歪
をうけたＳｉ層とからなるヘテロ接合構造のエネルギー
バンドは、図１２（ｃ）に示すようになる。すなわち、
Ｓｉ層は引っ張り歪を受けることにより、伝導帯では６
重の縮退が解け、２重および４重に縮退したバンド（Δ
（２）及びΔ（４））にスプリットする。一方、価電子
帯でも同様に２重の縮退が解け、ライトホール（ＬＨ）
とヘビーホール（ＨＨ）のバンドにスプリットする。
【０００６】すなわち、このようなヘテロ接合構造によ
って、図１１に示すＳｉ層１０３の伝導帯端は２重に縮
退したバンドΔ（２）により構成され、エネルギー的に
はＳｉ1-x Ｇｅx 層１０２の電子よりも小さくなる。し
たがって、Ｓｉ層１０３をチャネルとする電界効果トラ
ンジスタを構成すれば、有効質量の小さいバンドΔ
（２）の電子がチャネルを走行するので、Ｓｉ層１０３
の横方向における電子移動度が向上し、トランジスタの
動作速度が向上する。また、バンドΔ（２）のエネルギ
ーレベルは、Ｓｉ1-x Ｇｅx 層１０２の伝導帯端におけ
るエネルギーレベルよりも低くなるので、Ｓｉ層１０３
をチャネルとして用いることにより、Ｓｉ層とＳｉ1-x
Ｇｅx 層との間に形成されるヘテロ障壁を利用して電子
をＳｉ層に閉じ込めることができる。
って、図１１に示すＳｉ層１０３の伝導帯端は２重に縮
退したバンドΔ（２）により構成され、エネルギー的に
はＳｉ1-x Ｇｅx 層１０２の電子よりも小さくなる。し
たがって、Ｓｉ層１０３をチャネルとする電界効果トラ
ンジスタを構成すれば、有効質量の小さいバンドΔ
（２）の電子がチャネルを走行するので、Ｓｉ層１０３
の横方向における電子移動度が向上し、トランジスタの
動作速度が向上する。また、バンドΔ（２）のエネルギ
ーレベルは、Ｓｉ1-x Ｇｅx 層１０２の伝導帯端におけ
るエネルギーレベルよりも低くなるので、Ｓｉ層１０３
をチャネルとして用いることにより、Ｓｉ層とＳｉ1-x
Ｇｅx 層との間に形成されるヘテロ障壁を利用して電子
をＳｉ層に閉じ込めることができる。
【０００７】一方、Ｓｉ層１０３の価電子帯端は、有効
質量の小さいライトホールによるバンドにより構成さ
れ、エネルギー的にはＳｉ1-x Ｇｅx 層１０２のホール
よりも小さくなる。したがって、このようなＳｉ層１０
３をｐチャネル型トランジスタのチャネル領域として用
いることにより、有効質量の小さいライトホールがＳｉ
層１０３の横方向に移動してホール移動度が向上し、ト
ランジスタの動作速度が向上する。
質量の小さいライトホールによるバンドにより構成さ
れ、エネルギー的にはＳｉ1-x Ｇｅx 層１０２のホール
よりも小さくなる。したがって、このようなＳｉ層１０
３をｐチャネル型トランジスタのチャネル領域として用
いることにより、有効質量の小さいライトホールがＳｉ
層１０３の横方向に移動してホール移動度が向上し、ト
ランジスタの動作速度が向上する。
【０００８】このようにｎチャネル電界効果トランジス
タ、ｐチャネル電界効果トランジスタともに、引っ張り
歪を受けたＳｉ層１０３をチャネル領域として用いるこ
とにより、トランジスタ特性の向上が報告されている。
タ、ｐチャネル電界効果トランジスタともに、引っ張り
歪を受けたＳｉ層１０３をチャネル領域として用いるこ
とにより、トランジスタ特性の向上が報告されている。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来の方法により構成される電界効果トランジスタに
おいては、以下のような問題があった。
た従来の方法により構成される電界効果トランジスタに
おいては、以下のような問題があった。
【００１０】第１に、チャネル領域となるＳｉ層１０３
に引っ張り歪を加えるためには、ＳｉＧｅバッファ１０
１層をシリコン基板１００上に十分に厚く、格子緩和す
るまで成長する必要があるが、格子緩和させる際に、Ｓ
ｉＧｅバッファ層１０１内に多数の転位が発生する。ま
た、Ｓｉ1-x Ｇｅx 層１０２の上に形成されるＳｉ層１
０３内にも多数の転位が内在している。このような転位
は、トランジスタの特性を劣化させるばかりではなく、
長期的な信頼性においても問題である。例えば、これま
で、ＳｉＧｅバッファ層の構成を工夫することによる転
位の低減が報告されているが、現在のところ転位密度を
１０5 ｃｍ-2程度に減らすのが限界であり、非常に欠陥
の多いデバイスとなっている。
に引っ張り歪を加えるためには、ＳｉＧｅバッファ１０
１層をシリコン基板１００上に十分に厚く、格子緩和す
るまで成長する必要があるが、格子緩和させる際に、Ｓ
ｉＧｅバッファ層１０１内に多数の転位が発生する。ま
た、Ｓｉ1-x Ｇｅx 層１０２の上に形成されるＳｉ層１
０３内にも多数の転位が内在している。このような転位
は、トランジスタの特性を劣化させるばかりではなく、
長期的な信頼性においても問題である。例えば、これま
で、ＳｉＧｅバッファ層の構成を工夫することによる転
位の低減が報告されているが、現在のところ転位密度を
１０5 ｃｍ-2程度に減らすのが限界であり、非常に欠陥
の多いデバイスとなっている。
【００１１】第２に、このような格子緩和のためのバッ
ファ層は、十分に厚い（膜厚が１μｍ以上）ことを必要
とするため、結晶成長のための時間が非常に長くかかり
スループットという観点からみて実用性に乏しい。
ファ層は、十分に厚い（膜厚が１μｍ以上）ことを必要
とするため、結晶成長のための時間が非常に長くかかり
スループットという観点からみて実用性に乏しい。
【００１２】本発明の目的は、転位が多く内在した格子
緩和のための厚いバッファ層を不要としながら、チャネ
ル層に引っ張り歪を与える手段を講ずることにより、特
性の優れたトランジスタ及びトランジスタの形成のため
の半導体基板を提供することにある。
緩和のための厚いバッファ層を不要としながら、チャネ
ル層に引っ張り歪を与える手段を講ずることにより、特
性の優れたトランジスタ及びトランジスタの形成のため
の半導体基板を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、シリコンより熱膨張係数の小さい基板
上に、高温でシリコン層を張り合わせた後、室温にもど
すことにより、貼り合わせたシリコン層に引っ張り歪み
を与えるようにしている。このとき、貼り合わせられる
シリコン層の厚さを、シリコン層と基板との熱膨張係数
差と貼り合わせ温度に依存して変化するシリコン層の歪
み量によって決定される臨界膜厚（転位が発生する膜
厚）以下とすることで、転位を内在することなくシリコ
ン層に引っ張り歪みを与えることができる。
に、本発明では、シリコンより熱膨張係数の小さい基板
上に、高温でシリコン層を張り合わせた後、室温にもど
すことにより、貼り合わせたシリコン層に引っ張り歪み
を与えるようにしている。このとき、貼り合わせられる
シリコン層の厚さを、シリコン層と基板との熱膨張係数
差と貼り合わせ温度に依存して変化するシリコン層の歪
み量によって決定される臨界膜厚（転位が発生する膜
厚）以下とすることで、転位を内在することなくシリコ
ン層に引っ張り歪みを与えることができる。
【００１４】図１〜図３は、シリコン層に引っ張り歪み
を与えるための原理を説明する図である。
を与えるための原理を説明する図である。
【００１５】図１に示すように、シリコン層を、フリー
スタンディングの状態で、高温状態から室温状態に戻す
と、熱膨張係数に応じた値Δ（Ｓｉ）だけ収縮する。一
方、図２に示すように、シリコンよりも熱膨張係数の小
さい材料からなる基板を、フリースタンディングの状態
で、高温状態から室温状態に戻すと、熱膨張係数に応じ
た値Δ（Ｓｕｂ）だけ収縮する。
スタンディングの状態で、高温状態から室温状態に戻す
と、熱膨張係数に応じた値Δ（Ｓｉ）だけ収縮する。一
方、図２に示すように、シリコンよりも熱膨張係数の小
さい材料からなる基板を、フリースタンディングの状態
で、高温状態から室温状態に戻すと、熱膨張係数に応じ
た値Δ（Ｓｕｂ）だけ収縮する。
【００１６】一方、図３に示すように、上記基板の上に
シリコン層を高温状態で貼り付けてから、両者を室温に
戻したときの変化を説明する。基板がシリコン層に比べ
て非常に厚い場合には、貼合わせ体全体の収縮量はほぼ
基板の収縮量Δ（Ｓｕｂ）に等しくなる。その結果、シ
リコン層は基板に引っ張られた形となって、基板面に平
行な方向に伸び、基板面に垂直な方向に縮んだ状態、つ
まり引っ張り歪みを受けた状態となる。このとき、シリ
コン層が基板から受ける歪みは、次式（１）のように表
わされる。
シリコン層を高温状態で貼り付けてから、両者を室温に
戻したときの変化を説明する。基板がシリコン層に比べ
て非常に厚い場合には、貼合わせ体全体の収縮量はほぼ
基板の収縮量Δ（Ｓｕｂ）に等しくなる。その結果、シ
リコン層は基板に引っ張られた形となって、基板面に平
行な方向に伸び、基板面に垂直な方向に縮んだ状態、つ
まり引っ張り歪みを受けた状態となる。このとき、シリ
コン層が基板から受ける歪みは、次式（１）のように表
わされる。
【００１７】 ε＝｛Ｋsi−Ｋsub ｝・ΔＴ （１） ε ：歪み量 Ｋsi ：シリコンの熱膨張係数 Ｋsub ：基板の熱膨張係数 ΔＴ ：貼り合わせ温度と室温との温度差 このとき、シリコン層の厚みを上式（１）で求められる
歪み量εに応じた臨界膜厚（転位が発生する膜厚）以下
にしておくことで、転位の内在しない引っ張り歪みを受
けたシリコン層を形成することができる。
歪み量εに応じた臨界膜厚（転位が発生する膜厚）以下
にしておくことで、転位の内在しない引っ張り歪みを受
けたシリコン層を形成することができる。
【００１８】図４は、引っ張り歪みを受ける前のシリコ
ン層のエネルギーバンド図である。同図に示すように、
伝導帯は６重に縮退したバンド（Δ（６））となってお
り、価電子帯においてもライトホール（ＬＨ）とヘビー
ホール（ＨＨ）とが縮退したバンドとなっている。
ン層のエネルギーバンド図である。同図に示すように、
伝導帯は６重に縮退したバンド（Δ（６））となってお
り、価電子帯においてもライトホール（ＬＨ）とヘビー
ホール（ＨＨ）とが縮退したバンドとなっている。
【００１９】図５は、引っ張り歪みを受けたシリコン層
のエネルギーバンド図である。同図に示すように、シリ
コン層が引っ張り歪みを受けることにより、伝導帯では
６重の縮退が解け、２重および４重に縮退したバンド
（Δ（２）及びΔ（４））にスプリットする。この時、
伝導帯端は２重に縮退したバンドΔ（２）により構成さ
れる。一方、価電子帯でも同様に縮退が解け、ライトホ
ール（ＬＨ）とヘビーホール（ＨＨ）バンドにスプリッ
トする。この時、価電子帯端は有効質量の小さいライト
ホール（ＬＨ）によるバンドにより構成される。
のエネルギーバンド図である。同図に示すように、シリ
コン層が引っ張り歪みを受けることにより、伝導帯では
６重の縮退が解け、２重および４重に縮退したバンド
（Δ（２）及びΔ（４））にスプリットする。この時、
伝導帯端は２重に縮退したバンドΔ（２）により構成さ
れる。一方、価電子帯でも同様に縮退が解け、ライトホ
ール（ＬＨ）とヘビーホール（ＨＨ）バンドにスプリッ
トする。この時、価電子帯端は有効質量の小さいライト
ホール（ＬＨ）によるバンドにより構成される。
【００２０】図５に示すバンド構造を有するシリコン層
をチャネル層とするｎチャネル型ＭＯＳトランジスタを
形成すると、電流をシリコン層に平行に流した場合、伝
導帯端となるバンドΔ（２）においては、面内での電子
の有効質量が小さくなることにより電子移動度が向上
し、トランジスタの動作速度が向上する。さらに、伝導
帯の縮退がとけΔ（２）およびΔ（４）のバンドに分離
すると、各バンドの谷同士の間の散乱を抑制することが
できるので、移動度の向上が期待できる。
をチャネル層とするｎチャネル型ＭＯＳトランジスタを
形成すると、電流をシリコン層に平行に流した場合、伝
導帯端となるバンドΔ（２）においては、面内での電子
の有効質量が小さくなることにより電子移動度が向上
し、トランジスタの動作速度が向上する。さらに、伝導
帯の縮退がとけΔ（２）およびΔ（４）のバンドに分離
すると、各バンドの谷同士の間の散乱を抑制することが
できるので、移動度の向上が期待できる。
【００２１】一方、図５に示すバンド構造を有するシリ
コン層をチャネル層とするｐチャネル型ＭＯＳトランジ
スタを形成すると、正孔の有効質量が小さくなることに
よりホール移動度が向上し、トランジスタの動作速度が
向上する。
コン層をチャネル層とするｐチャネル型ＭＯＳトランジ
スタを形成すると、正孔の有効質量が小さくなることに
よりホール移動度が向上し、トランジスタの動作速度が
向上する。
【００２２】以上の基本的な原理に基づいて、本発明で
は、以下のような半導体基板，その製造方法及び半導体
装置に関する手段を講じている。
は、以下のような半導体基板，その製造方法及び半導体
装置に関する手段を講じている。
【００２３】本発明の半導体基板は、シリコンより熱膨
張係数の小さい材料からなる基板と、上記基板上に設け
られ、使用温度よりも高い温度下で貼り付けられた後、
使用温度に戻されることにより引っ張り歪みを受けてい
るシリコン層とを備えている。
張係数の小さい材料からなる基板と、上記基板上に設け
られ、使用温度よりも高い温度下で貼り付けられた後、
使用温度に戻されることにより引っ張り歪みを受けてい
るシリコン層とを備えている。
【００２４】これにより、この半導体基板を利用して、
この半導体基板のシリコン層をチャネル領域とする電界
効果トランジスタを形成することにより、上述のような
バンドのスプリットによる動作速度の高い電界効果トラ
ンジスタが得られる。したがって、この半導体基板を従
来のシリコンのみからなるウエハに代えて高速の電界効
果トランジスタを形成するためのウエハとして、広く利
用することができる。
この半導体基板のシリコン層をチャネル領域とする電界
効果トランジスタを形成することにより、上述のような
バンドのスプリットによる動作速度の高い電界効果トラ
ンジスタが得られる。したがって、この半導体基板を従
来のシリコンのみからなるウエハに代えて高速の電界効
果トランジスタを形成するためのウエハとして、広く利
用することができる。
【００２５】上記半導体基板において、上記基板を石英
により構成することにより、シリコンと石英との間の大
きな熱膨張係数差を利用して、大きな引っ張り歪みを受
けたシリコン層を有するＳＯＩ基板が得られることにな
る。
により構成することにより、シリコンと石英との間の大
きな熱膨張係数差を利用して、大きな引っ張り歪みを受
けたシリコン層を有するＳＯＩ基板が得られることにな
る。
【００２６】上記半導体基板において、上記シリコン層
の厚みを、歪みにより転位が発生する臨界膜厚未満とす
ることにより、欠陥の少ない結晶性の高いシリコン層が
得られることになる。
の厚みを、歪みにより転位が発生する臨界膜厚未満とす
ることにより、欠陥の少ない結晶性の高いシリコン層が
得られることになる。
【００２７】上記半導体基板において、上記シリコン層
の歪みを、０．０２〜１％とすることにより、電界効果
トランジスタのチャネル領域となるシリコン層の厚みを
臨界膜厚未満に維持しつつ、縮退が解けたバンド構造を
有するシリコン層を得ることができる。
の歪みを、０．０２〜１％とすることにより、電界効果
トランジスタのチャネル領域となるシリコン層の厚みを
臨界膜厚未満に維持しつつ、縮退が解けたバンド構造を
有するシリコン層を得ることができる。
【００２８】本発明の半導体装置は、シリコンより熱膨
張係数の小さい材料からなる基板上に設けられた半導体
装置であって、上記基板上に設けられ基板により引っ張
り歪みを受けているシリコン層からなるチャネル領域
と、上記チャネル領域の上に形成されたゲート絶縁膜
と、上記ゲート絶縁膜の上に設けられたゲート電極と、
上記チャネル領域の両側に形成されたソース・ドレイン
領域とを備えている。
張係数の小さい材料からなる基板上に設けられた半導体
装置であって、上記基板上に設けられ基板により引っ張
り歪みを受けているシリコン層からなるチャネル領域
と、上記チャネル領域の上に形成されたゲート絶縁膜
と、上記ゲート絶縁膜の上に設けられたゲート電極と、
上記チャネル領域の両側に形成されたソース・ドレイン
領域とを備えている。
【００２９】これにより、上述のような高い動作速度を
有する電荷効果トランジスタとして機能する半導体装置
が得られる。
有する電荷効果トランジスタとして機能する半導体装置
が得られる。
【００３０】上記半導体装置において、上記チャネル領
域として、電子が走行するｎチャネルと正孔が走行する
ｐチャネルとを設け、相補型電界効果トランジスタとし
て機能させることが好ましい。
域として、電子が走行するｎチャネルと正孔が走行する
ｐチャネルとを設け、相補型電界効果トランジスタとし
て機能させることが好ましい。
【００３１】上記半導体装置において、上記基板を石英
により構成することにより、上述のようなバンドの縮退
が解ける効果と空乏層容量の低減効果とが相俟って、特
に高い動作速度を有するＳＯＩ型の半導体装置が得られ
る。
により構成することにより、上述のようなバンドの縮退
が解ける効果と空乏層容量の低減効果とが相俟って、特
に高い動作速度を有するＳＯＩ型の半導体装置が得られ
る。
【００３２】上記半導体装置において、上記シリコン層
の厚みは、歪みにより転位が発生する臨界膜厚未満であ
ることが好ましい。
の厚みは、歪みにより転位が発生する臨界膜厚未満であ
ることが好ましい。
【００３３】上記半導体装置において、上記シリコン層
の歪みは、０．０２〜１％であることが好ましい。
の歪みは、０．０２〜１％であることが好ましい。
【００３４】本発明の半導体基板の製造方法は、シリコ
ンより熱膨張係数の小さい材料からなる基板とシリコン
層とを使用温度よりも高い温度下で貼りあわせる工程
（ａ）と、上記基板及びシリコン層が互いに貼合わされ
た状態で、使用温度に戻すことにより上記シリコン層に
引っ張り歪みを与える工程（ｂ）とを備えている。
ンより熱膨張係数の小さい材料からなる基板とシリコン
層とを使用温度よりも高い温度下で貼りあわせる工程
（ａ）と、上記基板及びシリコン層が互いに貼合わされ
た状態で、使用温度に戻すことにより上記シリコン層に
引っ張り歪みを与える工程（ｂ）とを備えている。
【００３５】この方法により、上述のように、高い機能
を有する電界効果トランジスタを形成するのに適した半
導体基板が容易に得られることになる。
を有する電界効果トランジスタを形成するのに適した半
導体基板が容易に得られることになる。
【００３６】上記半導体基板の製造方法において、上記
シリコン層の表面から所定深さの部位に水素を注入して
水素ドープ層を形成する工程と、上記水素がドープされ
たシリコン層の表面と上記基板とを仮接合する工程と、
熱処理により上記シリコン層を上記水素ドープ層を境界
として分離させる工程とをさらに備えることにより、い
わゆるスマート・カット法を利用して、上述の半導体基
板を容易に製造することができる。
シリコン層の表面から所定深さの部位に水素を注入して
水素ドープ層を形成する工程と、上記水素がドープされ
たシリコン層の表面と上記基板とを仮接合する工程と、
熱処理により上記シリコン層を上記水素ドープ層を境界
として分離させる工程とをさらに備えることにより、い
わゆるスマート・カット法を利用して、上述の半導体基
板を容易に製造することができる。
【００３７】上記半導体基板の製造方法において、上記
基板として導電性材料を用いる場合には、上記工程
（ａ）の前に、上記基板上にシリコン酸化膜を形成する
工程をさらに備えることにより、下地の基板と電気的に
絶縁されたシリコン層を有する半導体基板が得られるこ
とになる。
基板として導電性材料を用いる場合には、上記工程
（ａ）の前に、上記基板上にシリコン酸化膜を形成する
工程をさらに備えることにより、下地の基板と電気的に
絶縁されたシリコン層を有する半導体基板が得られるこ
とになる。
【００３８】上記半導体基板の製造方法において、上記
シリコン層を、歪みにより転位が発生する臨界膜厚未満
の厚みになるまで薄くする工程をさらに備えることが好
ましい。
シリコン層を、歪みにより転位が発生する臨界膜厚未満
の厚みになるまで薄くする工程をさらに備えることが好
ましい。
【００３９】上記半導体基板の製造方法において、上記
工程（ａ）における貼合わせ温度は、工程（ｂ）におけ
るシリコン層に与える歪みが０．０２〜１％になる温度
範囲であることが好ましい。
工程（ａ）における貼合わせ温度は、工程（ｂ）におけ
るシリコン層に与える歪みが０．０２〜１％になる温度
範囲であることが好ましい。
【００４０】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について説明する。
明の実施の形態について説明する。
【００４１】（第１の実施形態）図６（ａ）〜（ｆ）
は、いわゆるスマート・カット法と呼ばれる方法を利用
した本発明の実施形態である半導体基板の製造工程を示
す断面図である。
は、いわゆるスマート・カット法と呼ばれる方法を利用
した本発明の実施形態である半導体基板の製造工程を示
す断面図である。
【００４２】まず、図６（ａ）に示す工程で、主面が
（１００）面であるシリコン基板１を準備し、表面上の
汚れや吸着物を除去するための洗浄を行なう。このと
き、シリコン基板１の表面には、厚み１〜２ｎｍ程度の
薄いケミカル酸化膜２が形成されている。
（１００）面であるシリコン基板１を準備し、表面上の
汚れや吸着物を除去するための洗浄を行なう。このと
き、シリコン基板１の表面には、厚み１〜２ｎｍ程度の
薄いケミカル酸化膜２が形成されている。
【００４３】次に、図６（ｂ）に示す工程で、シリコン
基板１内に、水素イオン（Ｈ+ ）を注入する。この時の
条件は、例えば注入のための加速電圧が５０ｋｅＶで、
ドーズ量が５×１０16ｃｍ-2程度である。この水素のイ
オン注入により、シリコン基板１内において、シリコン
基板１の表面からの深さが約２００ｎｍの部位に水素注
入層３が形成される。
基板１内に、水素イオン（Ｈ+ ）を注入する。この時の
条件は、例えば注入のための加速電圧が５０ｋｅＶで、
ドーズ量が５×１０16ｃｍ-2程度である。この水素のイ
オン注入により、シリコン基板１内において、シリコン
基板１の表面からの深さが約２００ｎｍの部位に水素注
入層３が形成される。
【００４４】次に、図６（ｃ）に示す工程で、シリコン
基板１のケミカル酸化膜２を下方に向けて、予め洗浄さ
れた清浄な石英基板４の上にシリコン基板１を載置す
る。
基板１のケミカル酸化膜２を下方に向けて、予め洗浄さ
れた清浄な石英基板４の上にシリコン基板１を載置す
る。
【００４５】そして、図６（ｄ）に示す工程で、約５０
０℃の熱処理を施すことにより、石英基板４とシリコン
基板１とを仮に貼り合わせるとともに、シリコン基板１
を水素注入層３を境として上下２つの部分に分離させ
る。このとき、石英基板４には、厚みが約２００ｎｍの
シリコン層５が仮に貼合わされた状態となっている。シ
リコン基板１のうち剥離された部分は除去しておく。
０℃の熱処理を施すことにより、石英基板４とシリコン
基板１とを仮に貼り合わせるとともに、シリコン基板１
を水素注入層３を境として上下２つの部分に分離させ
る。このとき、石英基板４には、厚みが約２００ｎｍの
シリコン層５が仮に貼合わされた状態となっている。シ
リコン基板１のうち剥離された部分は除去しておく。
【００４６】次に、図６（ｅ）に示す工程で、約１３０
０℃の熱処理を行なって、シリコン層５上のケミカル酸
化膜２と石英基板１との接着を強力なものにする。この
時点で、シリコン層５には、ほとんど歪みはないものと
考えられるが、その表面つまり水素注入層３が形成され
ていた部分は、凹凸が激しい状態となっている。そし
て、その後、２５℃程度の室温に戻すことにより、シリ
コン層５には、石英基板４との熱膨張係数の差に起因す
る引っ張り歪みが生じる。
０℃の熱処理を行なって、シリコン層５上のケミカル酸
化膜２と石英基板１との接着を強力なものにする。この
時点で、シリコン層５には、ほとんど歪みはないものと
考えられるが、その表面つまり水素注入層３が形成され
ていた部分は、凹凸が激しい状態となっている。そし
て、その後、２５℃程度の室温に戻すことにより、シリ
コン層５には、石英基板４との熱膨張係数の差に起因す
る引っ張り歪みが生じる。
【００４７】次に、図６（ｆ）に示す工程で、シリコン
層５の表面を研磨し、平坦でダメージのほとんどない表
面を露出させる。
層５の表面を研磨し、平坦でダメージのほとんどない表
面を露出させる。
【００４８】図７は、本実施形態の製造工程によって形
成された半導体基板の構造を示す断面図である。同図に
示す半導体基板において、シリコン層５が受ける歪み量
εは、上記式（１）に基づき、以下のように計算され
る。
成された半導体基板の構造を示す断面図である。同図に
示す半導体基板において、シリコン層５が受ける歪み量
εは、上記式（１）に基づき、以下のように計算され
る。
【００４９】 ε＝（２．６×１０-6−０．５４×１０-6）×（１３００−２５） ＝０．２６（％） したがって、本実施形態の製造工程によると、容易かつ
欠陥の内在しない方法によって、引っ張り歪みを受けた
シリコン層を有する半導体基板を形成することができ、
この半導体基板を各種の高性能トランジスタ作製用基板
として広く利用することが可能になる。
欠陥の内在しない方法によって、引っ張り歪みを受けた
シリコン層を有する半導体基板を形成することができ、
この半導体基板を各種の高性能トランジスタ作製用基板
として広く利用することが可能になる。
【００５０】このシリコン層に与えるべき歪み量εは、
一般的には大きいほどバンドの縮退を解いてスプリット
させる機能を高めることができ、好ましいといえる。た
だし、現実にはトランジスタを形成するために必要なシ
リコン層の厚みと、転位を発生させない臨界膜厚との関
連を考慮する必要がある。そして、これらを考慮する
と、シリコン層に与えるべき歪み量εは、０．０２〜１
％の範囲であることが好ましい。シリコン層の厚みは、
１０〜５００ｎｍ程度が好ましい。
一般的には大きいほどバンドの縮退を解いてスプリット
させる機能を高めることができ、好ましいといえる。た
だし、現実にはトランジスタを形成するために必要なシ
リコン層の厚みと、転位を発生させない臨界膜厚との関
連を考慮する必要がある。そして、これらを考慮する
と、シリコン層に与えるべき歪み量εは、０．０２〜１
％の範囲であることが好ましい。シリコン層の厚みは、
１０〜５００ｎｍ程度が好ましい。
【００５１】なお、本実施形態では、基板に石英基板を
用いたが、基本的には、シリコンより熱膨張係数が小さ
ければ、どのような材料からなる基板を用いてもシリコ
ン層に引っ張り歪みを与えることは可能である。導電性
材料からなる基板を用いてもよく、その場合には、予め
基板上にシリコン酸化膜などの絶縁膜を形成した後に、
水素イオン注入を施したシリコン基板と基板側のシリコ
ン酸化膜などの絶縁膜とを貼りあわせることにより、絶
縁膜を挟んで両者を接合させることができる。導電性材
料としては、カーボンや、ニッケル２８〜３８％，クロ
ム２〜１０％を含む鉄からなるアンバー型合金，ニッケ
ル３２％，コバルト５％を含む鉄からなる超不変鋼など
の熱膨張係数の小さいものがある。
用いたが、基本的には、シリコンより熱膨張係数が小さ
ければ、どのような材料からなる基板を用いてもシリコ
ン層に引っ張り歪みを与えることは可能である。導電性
材料からなる基板を用いてもよく、その場合には、予め
基板上にシリコン酸化膜などの絶縁膜を形成した後に、
水素イオン注入を施したシリコン基板と基板側のシリコ
ン酸化膜などの絶縁膜とを貼りあわせることにより、絶
縁膜を挟んで両者を接合させることができる。導電性材
料としては、カーボンや、ニッケル２８〜３８％，クロ
ム２〜１０％を含む鉄からなるアンバー型合金，ニッケ
ル３２％，コバルト５％を含む鉄からなる超不変鋼など
の熱膨張係数の小さいものがある。
【００５２】なお、基板とシリコン層との間に、両者の
中間的に熱膨張率を有する中間層を介在させることによ
り、熱膨張係数差を適宜調整し、シリコン層の引っ張り
歪みを臨界膜厚の関係で適正範囲に調整することも可能
である。
中間的に熱膨張率を有する中間層を介在させることによ
り、熱膨張係数差を適宜調整し、シリコン層の引っ張り
歪みを臨界膜厚の関係で適正範囲に調整することも可能
である。
【００５３】また、シリコン層と石英基板等とを貼合わ
せる方法は、本実施形態で説明したスマート・カット法
に限定されるものではなく、一般的な貼合わせ方法を用
いてもよいことはいうまでもない。
せる方法は、本実施形態で説明したスマート・カット法
に限定されるものではなく、一般的な貼合わせ方法を用
いてもよいことはいうまでもない。
【００５４】（第２の実施形態）図８は、本発明の第２
の実施形態に係る引っ張り歪みを受けたシリコン層をチ
ャネル領域として用いたｎ−ＭＯＳＦＥＴの構造を示す
断面図である。
の実施形態に係る引っ張り歪みを受けたシリコン層をチ
ャネル領域として用いたｎ−ＭＯＳＦＥＴの構造を示す
断面図である。
【００５５】本実施形態のｎ−ＭＯＳＦＥＴは、第１の
実施形態の製造方法によって形成された半導体基板を用
いて形成されており、石英基板４の上に、ケミカル酸化
膜２を挟んでｎ−ＭＯＳＦＥＴの各要素が設けられてい
る。引っ張り歪みを受けたシリコン層は、素子分離とし
て機能するＳｉＯ2 分離溝４０によって分断されてお
り、このＳｉＯ2 分離溝４０で囲まれる部分が活性領域
となっている。引っ張り歪みを受けたシリコン層の一部
は、電子が走行するチャネル領域１３となっている。ま
た、チャネル領域１３上には、シリコン層の熱酸化によ
って形成されたシリコン酸化膜からなるゲート絶縁膜１
５が設けられており、さらにその上にはゲート電極１６
が形成されている。また、引っ張り歪みを受けたシリコ
ン層のうちチャネル領域１３の両側には、ｎ+ 層からな
るソ−ス・ドレイン領域１７，１８が形成され、その上
にはソ−ス・ドレイン電極１９，２０がそれぞれ形成さ
れている。
実施形態の製造方法によって形成された半導体基板を用
いて形成されており、石英基板４の上に、ケミカル酸化
膜２を挟んでｎ−ＭＯＳＦＥＴの各要素が設けられてい
る。引っ張り歪みを受けたシリコン層は、素子分離とし
て機能するＳｉＯ2 分離溝４０によって分断されてお
り、このＳｉＯ2 分離溝４０で囲まれる部分が活性領域
となっている。引っ張り歪みを受けたシリコン層の一部
は、電子が走行するチャネル領域１３となっている。ま
た、チャネル領域１３上には、シリコン層の熱酸化によ
って形成されたシリコン酸化膜からなるゲート絶縁膜１
５が設けられており、さらにその上にはゲート電極１６
が形成されている。また、引っ張り歪みを受けたシリコ
ン層のうちチャネル領域１３の両側には、ｎ+ 層からな
るソ−ス・ドレイン領域１７，１８が形成され、その上
にはソ−ス・ドレイン電極１９，２０がそれぞれ形成さ
れている。
【００５６】本実施形態のｎ−ＭＯＳＦＥＴにおいて、
引っ張り歪をうけたシリコン層からなるチャネル領域１
３を走行する電子は、ゲート電極１６に印加される電圧
により制御されている。ここで、引っ張り歪みを受けて
いるチャネル領域１３において、伝導帯は縮退が解け
て、図５に示したように、バンドΔ（２）が伝導帯端と
なっている。ゲート電極１６に印加された電圧によって
生じる電界により誘起された電子は、引っ張り歪みを受
けたチャネル領域１３に蓄積され、基板面に平行な方向
に走行する。バンドΔ（２）においては、この方向に走
行する電子の有効質量は小さく、結果として電子の移動
度が向上し、ｎ−ＭＯＳＦＥＴの動作速度が向上する。
また、チャネル層の伝導帯の縮退が解けΔ（２）および
Δ（４）のバンドに分離することにより、谷同士の間の
散乱を抑制することができ、さらなる移動度の向上が期
待できる。
引っ張り歪をうけたシリコン層からなるチャネル領域１
３を走行する電子は、ゲート電極１６に印加される電圧
により制御されている。ここで、引っ張り歪みを受けて
いるチャネル領域１３において、伝導帯は縮退が解け
て、図５に示したように、バンドΔ（２）が伝導帯端と
なっている。ゲート電極１６に印加された電圧によって
生じる電界により誘起された電子は、引っ張り歪みを受
けたチャネル領域１３に蓄積され、基板面に平行な方向
に走行する。バンドΔ（２）においては、この方向に走
行する電子の有効質量は小さく、結果として電子の移動
度が向上し、ｎ−ＭＯＳＦＥＴの動作速度が向上する。
また、チャネル層の伝導帯の縮退が解けΔ（２）および
Δ（４）のバンドに分離することにより、谷同士の間の
散乱を抑制することができ、さらなる移動度の向上が期
待できる。
【００５７】具体的には、例えば、０．２２％の引っ張
り歪みを受けたシリコン層をチャネルとするｎ−ＭＯＳ
ＦＥＴにおいては、約３０％の移動度の向上が期待でき
る。
り歪みを受けたシリコン層をチャネルとするｎ−ＭＯＳ
ＦＥＴにおいては、約３０％の移動度の向上が期待でき
る。
【００５８】さらに、本実施形態のｎ−ＭＯＳＦＥＴ
は、下方の基板が絶縁性材料である石英によって構成さ
れているために、空乏層容量の低減により動作速度がさ
らに向上する。特に、本実施形態のｎ−ＭＯＳＦＥＴ
は、下地が絶縁性の石英基板４であるために高周波信号
が逃げることがなく、高周波用デバイスに適した構造と
いえる。
は、下方の基板が絶縁性材料である石英によって構成さ
れているために、空乏層容量の低減により動作速度がさ
らに向上する。特に、本実施形態のｎ−ＭＯＳＦＥＴ
は、下地が絶縁性の石英基板４であるために高周波信号
が逃げることがなく、高周波用デバイスに適した構造と
いえる。
【００５９】（第３の実施形態）図９は、本実施形態に
係る引っ張りひずみを受けたシリコン層をチャネル領域
として用いたｐ−ＭＯＳＦＥＴの構造を示す断面図であ
る。
係る引っ張りひずみを受けたシリコン層をチャネル領域
として用いたｐ−ＭＯＳＦＥＴの構造を示す断面図であ
る。
【００６０】本実施形態のｐ−ＭＯＳＦＥＴは、第１の
実施形態の製造方法によって形成された半導体基板を用
いて形成されており、石英基板４の上に、ケミカル酸化
膜２を挟んでｐ−ＭＯＳＦＥＴの各要素が設けられてい
る。引っ張り歪みを受けたシリコン層は、素子分離とし
て機能するＳｉＯ2 分離溝４０によって分断されてお
り、このＳｉＯ2 分離溝４０で囲まれる部分が活性領域
となっている。引っ張り歪みを受けたシリコン層の一部
は、正孔が走行するチャネル領域２３となっている。チ
ャネル領域２３の上には、引っ張り歪みを受けたシリコ
ン層の熱酸化によって形成されたシリコン酸化膜により
構成されるゲート絶縁膜２５が設けられており、さらに
その上にはゲート電極２６が形成されている。また、引
っ張り歪みを受けたシリコン層のうちチャネル領域２３
の両側には、ｐ+ 層からなるソ−ス・ドレイン領域２
７，２８が形成され、その上にはソ−ス・ドレイン電極
２９，３０がそれぞれ形成されている。
実施形態の製造方法によって形成された半導体基板を用
いて形成されており、石英基板４の上に、ケミカル酸化
膜２を挟んでｐ−ＭＯＳＦＥＴの各要素が設けられてい
る。引っ張り歪みを受けたシリコン層は、素子分離とし
て機能するＳｉＯ2 分離溝４０によって分断されてお
り、このＳｉＯ2 分離溝４０で囲まれる部分が活性領域
となっている。引っ張り歪みを受けたシリコン層の一部
は、正孔が走行するチャネル領域２３となっている。チ
ャネル領域２３の上には、引っ張り歪みを受けたシリコ
ン層の熱酸化によって形成されたシリコン酸化膜により
構成されるゲート絶縁膜２５が設けられており、さらに
その上にはゲート電極２６が形成されている。また、引
っ張り歪みを受けたシリコン層のうちチャネル領域２３
の両側には、ｐ+ 層からなるソ−ス・ドレイン領域２
７，２８が形成され、その上にはソ−ス・ドレイン電極
２９，３０がそれぞれ形成されている。
【００６１】ここで、本実施形態のｐ−ＭＯＳＦＥＴに
おいては、引っ張り歪をうけたチャネル領域２３を走行
するホールは、ゲート電極２６に印加される電圧により
制御されている。ここで、引っ張り歪により、チャネル
領域２３の価電子帯は縮退が解け、図５に示したように
ライトホールバンド（ＬＨ）が伝導帯端となっている。
ゲート電極２６に印加した電圧によって生じる電界によ
り誘起されたホールは引っ張り歪を受けたチャネル領域
２３に蓄積され、基板面に水平な方向に走行する。ＬＨ
バンドでは、この方向に走行するホールの有効質量は小
さく、結果としてホールの移動度が向上し、ｐ−ＭＯＳ
ＦＥＴの動作速度が向上する。また、チャネル層の価電
子帯の縮退がとけ、ライトホール（ＬＨ）及びヘビーホ
ール（ＨＨ）のバンドに分離することにより、谷同士の
間の散乱を抑制することができ、さらなる移動度の向上
が期待できる。
おいては、引っ張り歪をうけたチャネル領域２３を走行
するホールは、ゲート電極２６に印加される電圧により
制御されている。ここで、引っ張り歪により、チャネル
領域２３の価電子帯は縮退が解け、図５に示したように
ライトホールバンド（ＬＨ）が伝導帯端となっている。
ゲート電極２６に印加した電圧によって生じる電界によ
り誘起されたホールは引っ張り歪を受けたチャネル領域
２３に蓄積され、基板面に水平な方向に走行する。ＬＨ
バンドでは、この方向に走行するホールの有効質量は小
さく、結果としてホールの移動度が向上し、ｐ−ＭＯＳ
ＦＥＴの動作速度が向上する。また、チャネル層の価電
子帯の縮退がとけ、ライトホール（ＬＨ）及びヘビーホ
ール（ＨＨ）のバンドに分離することにより、谷同士の
間の散乱を抑制することができ、さらなる移動度の向上
が期待できる。
【００６２】具体的に、例えば０．２２％の引っ張り歪
みを受けたシリコン層をチャネル領域とするｐ−ＭＯＳ
ＦＥＴにおいては、約５０％の移動度の向上が期待でき
る。
みを受けたシリコン層をチャネル領域とするｐ−ＭＯＳ
ＦＥＴにおいては、約５０％の移動度の向上が期待でき
る。
【００６３】さらに、本実施形態のｎ−ＭＯＳＦＥＴ
は、下方の基板が絶縁性材料である石英によって構成さ
れているために、空乏層容量の低減により動作速度がさ
らに向上する。
は、下方の基板が絶縁性材料である石英によって構成さ
れているために、空乏層容量の低減により動作速度がさ
らに向上する。
【００６４】また、従来の引っ張り歪みを与えたＳｉ／
ＳｉＧｅ構造を利用したｐ−ＭＯＳＦＥＴにおいては、
引っ張り歪みを受けた表面シリコンチャネル層の他に、
Ｓｉ／ＳｉＧｅ界面がチャネル層として働くことも懸念
される。これは、価電子帯端エネルギーがシリコン層よ
りＳｉＧｅ層の方が大きく、ホールがＳｉ／ＳｉＧｅヘ
テロ界面にたまりやすいバンド構造となっているためで
ある。しかしながら、本発明では、ＳｉＧｅ層が不要で
シリコン層に引っ張り歪みを与えることができるため、
このような問題も回避することができる。
ＳｉＧｅ構造を利用したｐ−ＭＯＳＦＥＴにおいては、
引っ張り歪みを受けた表面シリコンチャネル層の他に、
Ｓｉ／ＳｉＧｅ界面がチャネル層として働くことも懸念
される。これは、価電子帯端エネルギーがシリコン層よ
りＳｉＧｅ層の方が大きく、ホールがＳｉ／ＳｉＧｅヘ
テロ界面にたまりやすいバンド構造となっているためで
ある。しかしながら、本発明では、ＳｉＧｅ層が不要で
シリコン層に引っ張り歪みを与えることができるため、
このような問題も回避することができる。
【００６５】（第４の実施形態）図１０は、本実施形態
に係る引っ張り歪みを受けたシリコン層を各々のチャネ
ル領域として利用したｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦ
ＥＴとを有するＣＭＯＳＦＥＴの構造を示す断面図であ
る。
に係る引っ張り歪みを受けたシリコン層を各々のチャネ
ル領域として利用したｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦ
ＥＴとを有するＣＭＯＳＦＥＴの構造を示す断面図であ
る。
【００６６】本実施形態のＣＭＯＳＦＥＴは、基本的に
は、石英基板２の上にケミカル酸化膜２を挟んで、第２
の実施形態で説明したｎ−ＭＯＳＦＥＴと第３の実施形
態で説明したｐ−ＭＯＳＦＥＴとがＳｉＯ2 分離溝４０
を介して隣接して形成された構造となっている。
は、石英基板２の上にケミカル酸化膜２を挟んで、第２
の実施形態で説明したｎ−ＭＯＳＦＥＴと第３の実施形
態で説明したｐ−ＭＯＳＦＥＴとがＳｉＯ2 分離溝４０
を介して隣接して形成された構造となっている。
【００６７】そして、ｎ−ＭＯＳＦＥＴにおいては、引
っ張り歪みを受けたシリコン層の一部がチャネル領域１
３となっており、このチャネル領域１３は電子が走行す
るｎチャネルとなっている。チャネル領域１３の上に
は、引っ張り歪みを受けたシリコン層の熱酸化によって
形成されたシリコン酸化膜により構成されるゲート絶縁
膜１５と、ゲート電極１６とが形成されている。引っ張
り歪みを受けたシリコン層のうちチャネル領域１３の両
側には、ｎ+ 層からなるソ−ス・ドレイン領域１７，１
８が形成され、その上にはソ−ス・ドレイン電極１９，
２０がそれぞれ形成されている。
っ張り歪みを受けたシリコン層の一部がチャネル領域１
３となっており、このチャネル領域１３は電子が走行す
るｎチャネルとなっている。チャネル領域１３の上に
は、引っ張り歪みを受けたシリコン層の熱酸化によって
形成されたシリコン酸化膜により構成されるゲート絶縁
膜１５と、ゲート電極１６とが形成されている。引っ張
り歪みを受けたシリコン層のうちチャネル領域１３の両
側には、ｎ+ 層からなるソ−ス・ドレイン領域１７，１
８が形成され、その上にはソ−ス・ドレイン電極１９，
２０がそれぞれ形成されている。
【００６８】一方、ｐ−ＭＯＳＦＥＴにおいては、引っ
張り歪みを受けたシリコン層の一部がチャネル領域２３
となっており、このチャネル領域２３はホールが走行す
るｐチャネルとなっている。チャネル領域２３の上に
は、引っ張り歪みを受けたシリコン層の熱酸化によって
形成されたシリコン酸化膜により構成されるゲート絶縁
膜２５と、ゲート電極２６とが形成されている。引っ張
り歪みを受けたシリコン層のうちチャネル領域２３の両
側には、ｎ+ 層からなるソ−ス・ドレイン領域２７，２
８が形成され、その上にはソ−ス・ドレイン電極２９，
３０がそれぞれ形成されている。
張り歪みを受けたシリコン層の一部がチャネル領域２３
となっており、このチャネル領域２３はホールが走行す
るｐチャネルとなっている。チャネル領域２３の上に
は、引っ張り歪みを受けたシリコン層の熱酸化によって
形成されたシリコン酸化膜により構成されるゲート絶縁
膜２５と、ゲート電極２６とが形成されている。引っ張
り歪みを受けたシリコン層のうちチャネル領域２３の両
側には、ｎ+ 層からなるソ−ス・ドレイン領域２７，２
８が形成され、その上にはソ−ス・ドレイン電極２９，
３０がそれぞれ形成されている。
【００６９】本実施形態のＣＭＯＳデバイスによると、
引っ張り歪を受けているシリコン層をｎチャネルとして
もｐチャネルとしても利用することができる。すなわ
ち、共通のシリコン層に、それぞれ電子，ホールが高速
で走行するチャネル領域１３，２３を構成することがで
き、ｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴ共に高い動作
速度を有するＣＭＯＳデバイスが得られる。
引っ張り歪を受けているシリコン層をｎチャネルとして
もｐチャネルとしても利用することができる。すなわ
ち、共通のシリコン層に、それぞれ電子，ホールが高速
で走行するチャネル領域１３，２３を構成することがで
き、ｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴ共に高い動作
速度を有するＣＭＯＳデバイスが得られる。
【００７０】
【発明の効果】本発明の半導体基板によると、シリコン
より熱膨張係数の小さい材料からなる基板と、高温下で
貼り付けられた後低温に戻されることにより引っ張り歪
みを受けているシリコン層とを設けたので、シリコン層
をチャネル領域とする動作速度の高い電界効果トランジ
スタを形成するためのウエハとしての利用を図ることが
できる。
より熱膨張係数の小さい材料からなる基板と、高温下で
貼り付けられた後低温に戻されることにより引っ張り歪
みを受けているシリコン層とを設けたので、シリコン層
をチャネル領域とする動作速度の高い電界効果トランジ
スタを形成するためのウエハとしての利用を図ることが
できる。
【００７１】本発明の半導体装置によると、シリコンよ
り熱膨張係数の小さい材料からなる基板上に、引っ張り
歪みを受けているシリコン層をチャネル領域とする電界
効果トランジスタを設けたので、高い動作速度を有する
高周波用に適した半導体装置が得られる。
り熱膨張係数の小さい材料からなる基板上に、引っ張り
歪みを受けているシリコン層をチャネル領域とする電界
効果トランジスタを設けたので、高い動作速度を有する
高周波用に適した半導体装置が得られる。
【００７２】本発明の半導体基板の製造方法によると、
上述の半導体基板を容易に実現することができる。
上述の半導体基板を容易に実現することができる。
【図１】シリコン層の高温から室温への温度変化に伴う
熱収縮量を説明するための図である。
熱収縮量を説明するための図である。
【図２】シリコンよりも熱膨張係数の小さい材料からな
る基板の高温から室温への温度変化に伴う熱収縮量を説
明するための図である。
る基板の高温から室温への温度変化に伴う熱収縮量を説
明するための図である。
【図３】シリコン層と基板とを張り合わせたものの高温
から室温への温度変化に伴う熱収縮量を説明するための
図である。
から室温への温度変化に伴う熱収縮量を説明するための
図である。
【図４】引っ張り歪みを受けていないシリコン層のエネ
ルギーバンド図である。
ルギーバンド図である。
【図５】引っ張り歪みを受けたシリコン層のエネルギー
バンド図である。
バンド図である。
【図６】第１の実施形態に係るスマート・カット法によ
る半導体基板の製造工程を示す断面図である。
る半導体基板の製造工程を示す断面図である。
【図７】第１の実施形態における半導体基板の構造を示
す断面図である。
す断面図である。
【図８】第２の実施形態における引っ張り歪みを受けた
シリコン層をｎチャネルとするｎ−ＭＯＳＦＥＴの構造
を示す断面図である。
シリコン層をｎチャネルとするｎ−ＭＯＳＦＥＴの構造
を示す断面図である。
【図９】第３の実施形態における含み引っ張り歪みを受
けたシリコン層をｐチャネルとするｐ−ＭＯＳＦＥＴの
構造を示す断面図である。
けたシリコン層をｐチャネルとするｐ−ＭＯＳＦＥＴの
構造を示す断面図である。
【図１０】第４の実施形態における引っ張り歪みを受け
たシリコン層をそれぞれｎチャネル，ｐチャネルとする
ｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴからなるＣＭＯＳ
ＦＥＴの構造を示す断面図である。
たシリコン層をそれぞれｎチャネル，ｐチャネルとする
ｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴからなるＣＭＯＳ
ＦＥＴの構造を示す断面図である。
【図１１】従来のヘテロ接合構造を有する半導体装置の
例であって、シリコン基板上に、ＳｉＧｅバッファ層，
格子緩和されたＳｉ1-x Ｇｅx 層及び引っ張り歪を受け
たシリコン層を形成した構造を示す断面図である。
例であって、シリコン基板上に、ＳｉＧｅバッファ層，
格子緩和されたＳｉ1-x Ｇｅx 層及び引っ張り歪を受け
たシリコン層を形成した構造を示す断面図である。
【図１２】従来例におけるＳｉ1-x Ｇｅx 層とＳｉ層と
の積層前の格子状態を示す結晶構造図、積層後にＳｉ層
が引っ張り歪を受けた状態を示す結晶構造図、及びＳｉ
1- x Ｇｅx 層とＳｉ層とによるヘテロ接合構造のバンド
図である。
の積層前の格子状態を示す結晶構造図、積層後にＳｉ層
が引っ張り歪を受けた状態を示す結晶構造図、及びＳｉ
1- x Ｇｅx 層とＳｉ層とによるヘテロ接合構造のバンド
図である。
１ シリコン基板 ２ ケミカル酸化膜 ３ 水素注入層 ４ 石英基板 ５ シリコン層 １３ チャネル領域 １５ ゲート絶縁膜 １６ ゲート電極 １７ ソース領域 １８ ドレイン領域 １９ ソース電極 ２０ ドレイン電極 ２３ チャネル領域 ２５ ゲート絶縁膜 ２６ ゲート電極 ２７ ソース領域 ２８ ドレイン領域 ２９ ソース電極 ３０ ドレイン電極 ４０ ＳｉＯ2 分離溝
Claims (14)
- 【請求項１】 シリコンより熱膨張係数の小さい材料か
らなる基板と、 上記基板上に設けられ、使用温度よりも高い温度下で貼
り付けられた後、使用温度に戻されることにより引っ張
り歪みを受けているシリコン層とを備えている半導体基
板。 - 【請求項２】 請求項１記載の半導体基板において、 上記基板は、石英により構成されていることを特徴とす
る半導体基板。 - 【請求項３】 請求項１又は２記載の半導体基板におい
て、 上記シリコン層の厚みは、歪みにより転位が発生する臨
界膜厚未満であることを特徴とする半導体基板。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の半導体基板において、 上記シリコン層の歪みは、０．０２〜１％であることを
特徴とする半導体基板。 - 【請求項５】 シリコンより熱膨張係数の小さい材料か
らなる基板上に設けられた半導体装置であって、 上記基板上に設けられ基板により引っ張り歪みを受けて
いるシリコン層からなるチャネル領域と、 上記チャネル領域の上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられたゲート電極と、 上記チャネル領域の両側に形成されたソース・ドレイン
領域とを備えている半導体装置。 - 【請求項６】 請求項５記載の半導体装置において、 上記チャネル領域として、電子が走行するｎチャネルと
正孔が走行するｐチャネルとを備え、相補型電界効果ト
ランジスタとして機能することを特徴とする半導体装
置。 - 【請求項７】 請求項５又は６記載の半導体装置におい
て、 上記基板は、石英により構成されていることを特徴とす
る半導体装置。 - 【請求項８】 請求項５〜７のうちいずれか１つに記載
の半導体装置において、上記シリコン層の厚みは、歪み
により転位が発生する臨界膜厚未満であることを特徴と
する半導体装置。 - 【請求項９】 請求項５〜８のうちいずれか１つに記載
の半導体装置において、 上記シリコン層の歪みは、０．０２〜１％であることを
特徴とする半導体装置。 - 【請求項１０】 シリコンより熱膨張係数の小さい材料
からなる基板とシリコン層とを使用温度よりも高い温度
下で貼りあわせる工程（ａ）と、 上記基板及びシリコン層が互いに貼合わされた状態で、
使用温度に戻すことにより上記シリコン層に引っ張り歪
みを与える工程（ｂ）とを備えている半導体基板の製造
方法。 - 【請求項１１】 請求項１０記載の半導体基板の製造方
法において、 上記シリコン層の表面から所定深さの部位に水素を注入
して水素ドープ層を形成する工程と、 上記水素がドープされたシリコン層の表面と上記基板と
を仮接合する工程と、熱処理により上記シリコン層を上
記水素ドープ層を境界として分離させる工程 とをさらに備えていることを特徴とする半導体基板の製
造方法。 - 【請求項１２】 請求項１０又は１１記載の半導体基板
の製造方法において、 上記基板として導電性材料を用い、 上記工程（ａ）の前に、上記基板上にシリコン酸化膜を
形成する工程をさらに備えていることを特徴とする半導
体基板の製造方法。 - 【請求項１３】 請求項１０〜１２のうちいずれか１つ
に記載の半導体基板の製造方法において、 上記シリコン層を、歪みにより転位が発生する臨界膜厚
未満の厚みになるまで薄くする工程をさらに備えている
ことを特徴とする半導体基板の製造方法。 - 【請求項１４】 請求項１０〜１３のうちいずれか１つ
に記載の半導体基板の製造方法において、 上記工程（ａ）における貼合わせ温度は、工程（ｂ）に
おけるシリコン層に与える歪みが０．０２〜１％になる
温度範囲であることを特徴とする半導体基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11081514A JP2000277715A (ja) | 1999-03-25 | 1999-03-25 | 半導体基板，その製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11081514A JP2000277715A (ja) | 1999-03-25 | 1999-03-25 | 半導体基板，その製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000277715A true JP2000277715A (ja) | 2000-10-06 |
Family
ID=13748466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11081514A Pending JP2000277715A (ja) | 1999-03-25 | 1999-03-25 | 半導体基板，その製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000277715A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1999
- 1999-03-25 JP JP11081514A patent/JP2000277715A/ja active Pending
Patent Citations (1)
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