JP2000286696A - 分周回路 - Google Patents

Abstract

(57)【要約】 【課題】 構成要素数を低減し、レイアウト効率を改善
しかつデューティ比５０％の分周信号を実現する。 【解決手段】 入力信号（ＩＮ）のＫサイクル与えられ
た信号を遅延するＫ・Ｔ遅延回路（８０ａ）の出力信号
と入力信号のＭサイクル与えられた信号を遅延するＭ・
Ｔ遅延回路（８０ｃ）のフィードバック部（８０ｄ）を
介してのフィードバック信号との論理演算処理を行なっ
た信号をＭ・Ｔ遅延回路へ与える。このＭ・Ｔ遅延回路
が生成する信号のうちデューティ調整回路（８０ｅ）に
より入力信号のＫ／２サイクル位相のずれた信号の論理
和／論理積演算を行なってデューティ比を調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、与えられた信号
を分周するための回路に関し、特に、小占有面積で所望
の分周比の分周信号を容易に生成することができる分周
回路に関する。

【０００２】

【従来の技術】図３６は、従来の１／３分周回路の構成
を概略的に示す図である。図３６において、従来の１／
３分周回路は、２段のカスケード接続されるＪＫフリッ
プフロップＦＦ１およびＦＦ２を含む。ＪＫフリップフ
ロップＦＦ１は、クロック入力ＣＰにクロック信号ＣＬ
Ｋを受け、入力ＪにＪＫフリップフロップＦＦ２の出力
／Ｑ２からの信号を受け、入力Ｋに固定値“１”を受け
る。ＪＫフリップフロップＦＦ２は、クロック入力ＣＰ
にクロック信号ＣＬＫを受け、入力Ｊにフリップフロッ
プＦＦ１の出力Ｑ１からの信号を受け、入力Ｋに固定値
“１”を受ける。これらのＪＫフリップフロップＦＦ１
およびＦＦ２は、リセット入力Ｒにリセット信号ＲＳＴ
を受ける。次に、この図３６に示す１／３分周回路の動
作を図３７に示すタイミングチャートを参照して説明す
る。

【０００３】まず、リセット信号ＲＳＴが活性化され、
ＪＫフリップフロップＦＦ１およびＦＦ２の出力信号Ｑ
１およびＱ２がともにＬレベルに初期設定される。これ
らのＪＫフリップフロップＦＦ１およびＦＦ２はダウン
エッジ型フリップフロップであり、クロック信号ＣＬＫ
の立下がりでその出力信号Ｑ１およびＱ２の状態が決定
される。サイクル♯１においてクロック信号ＣＬＫが立
下がると、ＪＫフリップフロップＦＦ１は、その入力Ｊ
へ与えられる信号／Ｑ２がＨレベルであるため、出力信
号Ｑ１は、その状態が反転し、Ｈレベルに立上がる。Ｊ
ＫフリップフロップＦＦ２は、このクロック信号ＣＬＫ
の立下がり時において、入力Ｊへ与えられる信号Ｑ１は
Ｌレベルであるために、その出力信号Ｑ２はＬレベルを
維持する。

【０００４】次に、クロック信号ＣＬＫがサイクル♯２
において立下がると、ＪＫフリップフロップＦＦ１は、
その入力Ｊに与えられる信号／Ｑ２がＨレベルであるた
め、その出力信号Ｑ１の状態が反転し、出力信号Ｑ１が
Ｌレベルとなる。一方、ＪＫフリップフロップＦＦ２
は、クロック信号ＣＬＫの立下がり時において、信号Ｑ
１がＨレベルであるため、出力信号Ｑ２は、状態が反転
し、Ｈレベルとなり、応じて信号／Ｑ２がＬレベルとな
る。

【０００５】クロックサイクル♯３において、クロック
信号ＣＬＫがＬレベルに立下がると、ＪＫフリップフロ
ップＦＦ１においては、入力Ｊに与えられる信号／Ｑ２
はＬレベルであるため、その出力信号Ｑ１は、Ｌレベル
を維持する。一方、ＪＫフリップフロップＦＦ２におい
ては、信号Ｑ１がＬレベルであるため、その出力信号Ｑ
２がＬレベルに立下がる。応じて、信号／Ｑ２がＨレベ
ルとなる。

【０００６】クロックサイクル♯４において、クロック
信号ＣＬＫが立下がると、ＪＫフリップフロップＦＦ１
は、その入力Ｊに与えられる信号／Ｑ２がＨレベルであ
るため、その出力信号Ｑ１の状態が反転し、出力信号Ｑ
１がＬレベルからＨレベルに立上がる。一方、ＪＫフリ
ップフロップＦＦ２においては、クロック信号ＣＬＫの
立下がり時において、出力信号Ｑ１がＬレベルであるた
め、出力信号Ｑ２はＬレベルを維持する。以降、この動
作が、クロックサイクル♯５から♯９…において繰返さ
れる。

【０００７】したがって図３６に示す１／３分周回路に
おいては、クロック信号ＣＬＫの３サイクルにおいてク
ロック信号ＣＬＫの１周期期間信号Ｑ１およびＱ２がＨ
レベルを維持する。したがって、これらの信号Ｑ１およ
びＱ２は、クロック信号ＣＬＫの３倍の周期を有してお
り、クロック信号ＣＬＫを１／３分周した信号となる。

【０００８】

【発明が解決しようとする課題】分周回路は、基本クロ
ック信号を分周して、さまざまな周期で回路を動作させ
るために広く用いられている。たとえば、直列データを
並列データに変換する直列／並列変換回路において分周
回路が用いられる。内部の低速動作する回路部分と高速
動作する回路部分とに対しそれぞれ基本クロック信号お
よび分周信号を与えて、クロック信号に同期動作させる
場合もある。

【０００９】このような分周クロック信号は、内部回路
の動作を高速化するためにはそのＨレベル期間とＬレベ
ル期間とが等しいデューティ比５０％とするのが好まし
い。しかしながら、図３６に示す１／３分周回路におい
て、分周信号Ｑ１およびＱ２のデューティ比は約３３％
である。また、ＪＫフリップフロップＦＦ１およびＦＦ
２の各々は、通常、マスタフリップフロップおよびスレ
ーブフリップフロップの構成を有しており、交差結合さ
れたロジック回路を含んでいる。したがって、構成要素
数（トランジスタ数）が多く、回路占有面積が大きいと
いう問題がある。デューティ比５０％を達成するため
に、図３８（Ａ）に示すように、カウンタを用いること
がある。

【００１０】図３８（Ａ）は、カウンタを利用する分周
回路の構成の一例を示す図である。図３８（Ａ）におい
て、分周回路は、クロック信号ＣＬＫをカウントするＮ
進カウンタ９００と、Ｎ進カウンタ９００からのカウン
トアップ指示信号φＵＰに従ってその出力信号ＤＶＣの
論理状態を反転するＴフリップフロップ９０２を含む。
Ｎ進カウンタ９００は、クロック信号ＣＬＫをＮ個カウ
ントするとカウントアップ指示信号φＵＰを活性状態へ
駆動する。したがって図３８（Ｂ）に示すように、クロ
ック信号ＣＬＫがＮ個与えられるごとに、Ｔフリップフ
ロップ９０２からの信号ＤＶＣの論理状態が反転する。
したがって、このＴフリップフロップ９０２からの信号
ＤＶＣは、クロック信号ＣＬＫを分周比１／２Ｎで分周
した信号となる。またＨレベル期間およびＬレベル期間
は、クロック信号ＣＬＫのＮサイクルであり、ほぼ、こ
の出力信号ＤＶＣのデューティ比を５０％に設定するこ
とができる。

【００１１】しかしながら、この図３８（Ａ）に示すよ
うなＮ進カウンタを利用する場合、カウントアップ指示
信号φＵＰの発生タイミングのずれ等により、正確にデ
ューティ比を５０％に設定するのは困難である。また、
Ｎ進カウンタは、Ｄ型フリップフロップなどを用いて構
成され、構成要素数が多く、回路占有面積を低減するこ
とができない。また、このようなＮ進カウンタを利用す
る場合、分周比は１／２Ｎとなり、１／（２Ｎ＋１）の
分周比により分周する分周回路を実現することはできな
い。

【００１２】また、図３６に示すような同期式カウンタ
を用いた分周回路において、その分周比を小さくする
（分周信号の周期を長くする）ように拡張する場合、Ｊ
Ｋフリップフロップ間に分周比に応じて論理ゲートを挿
入する必要があり、その分周回路を拡張して所望の分周
比を有する分周回路を実現するのは困難であるという問
題がある。

【００１３】それゆえ、この発明の目的は、占有面積の
小さな汎用性に優れた分周回路を提供することである。

【００１４】この発明の他の目的は、デューティ比５０
％の分周信号を正確にかつ容易に生成することのできる
分周回路を提供することである。

【００１５】この発明のさらに他の目的は、容易に所望
の分周比の分周信号を生成する分周回路を提供すること
である。

【００１６】この発明のさらに他の目的は、異なる分周
比へ容易に拡張することのできる分周回路を提供するこ
とである。

【００１７】

【課題を解決するための手段】請求項１に係る分周回路
は、周期Ｔを有するクロック信号に同期して動作し、与
えられた信号をこのクロック信号のＫ周期であるＫ・Ｔ
遅延して出力する第１の遅延段と、クロック信号に同期
して動作し、与えられた信号をクロック信号のＭ周期Ｍ
・Ｔ遅延して出力する第２の遅延段と、この第２の遅延
段の出力信号を第１の遅延段の入力へフィードバックす
るためのフィードバック回路と、第１の遅延段の出力信
号とフィードバック回路のフィードバック信号とを受
け、該受けた信号に所定の論理処理を施して第２の遅延
段へ与える論理回路とを備える。Ｋは、整数であり、Ｍ
は自然数である。またこの論理回路は、受けた信号の論
理レベルがともに第１の論理レベルのときに出力する信
号の論理レベルが、そうでないときの出力信号の論理レ
ベルと異なる。また、分周比は１／（２Ｍ＋Ｋ）で与え
られる。

【００１８】請求項２に係る分周回路は、請求項１の分
周回路が、さらに、第２の遅延段に結合され、この第２
の遅延段の生成する信号から、互いに位相がクロック信
号のＫ／２周期ずれた信号を導出し、該導出された信号
に対し論理和演算処理を施して出力するデューティ調整
手段を含む。

【００１９】請求項３に係る分周回路は、請求項２のデ
ューティ調整手段が、クロック信号に同期して動作し、
第２の遅延段の出力信号をクロック信号のＫ／２周期遅
延して出力する第３の遅延段と、この第２の遅延段の出
力信号と第３の遅延段の出力信号との論理和演算処理を
行なって出力する論理ゲートとを備える。

【００２０】請求項４に係る分周回路は、請求項２の回
路において第２の遅延段が、各々がクロック信号に同期
し動作し、与えられた信号を取込み、ラッチし出力する
各々がクロック信号の１周期の遅延時間を与えるＭ段の
カスケード接続される遅延ラッチ回路を含む。これらの
遅延ラッチ回路の各々は、クロック信号に同期して動作
し、互いに相補的に信号の取込みおよびラッチを行なう
カスケード接続される２段の単位ラッチ回路を含む。デ
ューティ調整手段は、第２の遅延段の単位ラッチ回路の
出力信号から、互いに位相がクロック信号のＫ／２周期
ずれた信号を受けて論理和演算処理を施して出力する論
理ゲートを備える。

【００２１】請求項５に係る分周回路は、請求項１のフ
ィードバック回路が、第２の遅延段の出力信号を反転す
る反転回路を備える。論理回路は、この反転回路の出力
信号と第１の遅延段の出力信号との論理積演算処理を行
なって第２の遅延段へ与える論理ゲートを含む。

【００２２】請求項６に係る分周回路は、請求項１のフ
ィードバック回路が、第２の遅延段の出力信号を非反転
で伝達する信号線を備える。論理回路は、この第１の遅
延段の出力信号とフィードバック回路の伝達する第２の
遅延段の出力信号との否定論理積演算処理を施して出力
する。

【００２３】請求項７に係る分周回路は、請求項６の分
周回路が、さらに、第２の遅延段に結合され、第２の遅
延段の生成する信号に従って互いにクロック信号のＫ／
２周期位相のずれた信号を導出し、この導出された信号
の論理積演算処理を施して出力するデューティ調整回路
をさらに備える。

【００２４】請求項８に係る分周回路は、請求項７のデ
ューティ調整回路が、クロック信号に同期して動作し、
第２の遅延段の出力信号をクロック信号のＫ／２周期遅
延して出力する第３の遅延段と、第２の遅延段の出力信
号とこの第３の遅延段の出力信号との論理積演算処理を
施して出力する論理ゲートを備える。

【００２５】請求項９に係る分周回路は、請求項７の分
周回路において、第２の遅延段が、クロック信号に同期
して動作して、与えられる信号の取込み、ラッチおよび
出力をする各々がクロック信号の１周期の遅延時間を与
えるＭ段のカスケード接続される遅延ラッチ回路を含
む。これらの複数の遅延ラッチ回路の各々は、クロック
信号に同期して互いに相補的に信号の取込みおよびラッ
チを行なうカスケード接続される２段の単位ラッチ回路
を含む。デューティ調整手段は、この第２の遅延段の単
位ラッチ回路の出力信号から互いに位相がクロック信号
のＫ／２周期ずれた信号を受けて論理積演算処理を施し
て出力する論理ゲートを備える。

【００２６】請求項１０に係る分周回路は、請求項１の
第２の遅延段が、遅延時間がクロック信号の１周期単位
で変更可能な可変遅延段を備える。

【００２７】請求項１１に係る分周回路は、請求項１０
の可変遅延手段が、互いに並列に設けられかつ互いに異
なる遅延時間を有する複数のラッチ型遅延回路と、選択
信号に従ってこれら複数のラッチ型遅延回路の１つを選
択する選択回路とを含む。

【００２８】請求項１２の分周回路は、周期Ｔを有する
クロック信号に同期して動作し、与えられた信号をこの
クロック信号のＮ周期遅延して出力する遅延段と、この
遅延段の出力信号を反転してこの遅延段の入力へ伝達す
るフィードバック回路を備える。ここで、Ｎは自然数で
ある。

【００２９】請求項１３に係る分周回路は、請求項１２
の遅延段が、各々がクロック信号に同期して動作し、与
えられた信号を取込み、ラッチしかつ出力するＮ段のカ
スケード接続された遅延ラッチ回路を備える。

【００３０】請求項１４に係る分周回路は、請求項１２
の遅延段が、クロック信号の１周期単位で遅延時間が変
更可能な可変遅延段を備える。

【００３１】請求項１５に係る分周回路は、請求項１２
の遅延段が、クロック信号に同期して動作してラッチお
よび出力を行なうＮ段の遅延ラッチ回路と、選択信号に
従ってこれら複数の遅延ラッチ回路の所定数の遅延ラッ
チ回路をバイパスしてフィードバック回路と信号の授受
を行なうようにするための選択手段とを備える。

【００３２】請求項１６に係る分周回路は、請求項１２
の遅延段が、フリップフロップと異なるノンフリップフ
ロップ型ラッチ回路を備える。このノンフリップフロッ
プ型ラッチ回路は、クロック信号に同期して与えられた
信号の取込み、ラッチおよび出力を行なう。

【００３３】請求項１７に係る分周回路は、請求項１の
第１および第２の遅延段の各々が、フリップフロップと
異なるノンフリップフロップ型ラッチ回路を備える。こ
のノンフリップフロップ型ラッチ回路は、クロック信号
に同期して与えられた信号の取込み、ラッチおよび出力
を行なう。

【００３４】クロック信号に同期して動作する遅延回路
を配置し、かつ論理回路を第１および第２の遅延段の間
に介挿するだけである。この論理回路によりＭ＋Ｋサイ
クルとＭサイクルで交互に第２の遅延段の出力信号の論
理状態を反転することができ、応じて周期２（Ｍ＋（Ｋ
／２））Ｔの信号を生成することができる。遅延段の間
に論理回路が１段介挿されるだけであり、容易に回路を
拡張して分周比を変更することができる。またＫの値を
１または２とすることにより、周期を奇数倍および偶数
倍にする分周を容易に実現する回路を得ることができ
る。

【００３５】また、単に遅延段の出力信号を反転して遅
延段の入力部へ伝達する場合、容易にその遅延段の遅延
時間の２倍の周期を有する分周信号を生成することがで
き、論理処理は必要とされない。

【００３６】また、周期２（Ｍ＋（Ｋ／２））Ｔの分周
信号を生成する場合、互いに位相がＫ／２周期ずれた信
号の論理処理を行なうことにより、分周信号（Ｍ＋Ｋ）
／２の期間、正確にＨレベルまたはＬレベルに設定する
ことができ、デューティ比５０％の分周信号を容易に生
成することができる。

【００３７】

【発明の実施の形態】［基本形式］図１は、この発明の
出発点となる分周回路の基本構成を示す図である。図１
においては、１／３分周回路の構成を示す。ここで、以
下の説明において、分周比は、入力信号の周波数Ｆｉｎ
と分周後の信号の周波数Ｆｏｕｔの比Ｆｏｕｔ／Ｆｉｎ
で示す。したがって、分周比１／３は、分周信号の周波
数が、入力信号の周波数の１／３倍になることを示す。

【００３８】図１において、１／３分周回路は、各々が
入力信号（クロック信号）ＩＮに従って与えられた信号
を転送しかつラッチするＤラッチ１−ａ〜１−ｄと、Ｄ
ラッチ１−ｄの出力信号を反転するインバータ２−ｃ
と、Ｄラッチ１−ｂの出力信号とインバータ２−ｃの出
力信号とを受けるＮＡＮＤ回路３と、ＮＡＮＤ回路３の
出力信号を反転してＤラッチ１−ｃの入力ＤＩへ与える
インバータ２−ｂを含む。インバータ２−ｃの出力信号
は、またＤラッチ１−ａの入力ＤＩへ与えられる。Ｄラ
ッチ１−ａの出力ＤＯは、Ｄラッチ１−ｂの入力ＤＩに
接続される。Ｄラッチ１−ｃの出力ＤＯは、Ｄラッチ１
−ｄの入力ＤＩに接続される。

【００３９】入力信号ＩＮは周期Ｔを有する単相クロッ
ク信号であり、インバータ２−ａにより反転入力信号を
生成する。Ｄラッチ１−ａ〜１−ｄの各々は、クロック
入力Ｃ１およびＣ２に互いに相補な２相の入力信号を受
けて、入力ＤＩに与えられる信号の転送およびラッチを
行なう。Ｄラッチ１−ａおよび１−ｂは互いに相補的に
ラッチ／転送動作を行ない、Ｄラッチ１−ｃおよび１−
ｄは、互いに相補にラッチ／転送を行なう。Ｄラッチ１
−ｂおよび１−ｄは入力信号ＩＮがＨレベルのときスル
ー状態となる。

【００４０】Ｄラッチ１−ａ〜１−ｄの各々は、その内
部構成は後に説明するが、クロック入力Ｃ１に与えられ
る信号がＨレベルのときには与えられた信号の状態にか
かわらず、出力信号の状態を固定するラッチ状態とな
り、クロック入力Ｃ１に与えられる信号がＬレベルのと
きに、与えられた信号を転送するスルー状態となる。し
たがって、２段のＤラッチにより、入力信号ＩＮの１サ
イクルの遅延が生じる。１段のＤラッチにより、入力信
号ＩＮの半サイクルの遅延が生じる。次に、この図１に
示す分周回路の動作を図２に示すタイミングチャート図
を参照して説明する。

【００４１】今、図２に示すように、クロックサイクル
♯０の前のサイクルにおいてＤラッチ１−ａ〜１−ｄを
リセットした状態を考える。この状態においては、ノー
ドＢ、ＢＡ、およびＣの信号はすべてＬレベルであり、
一方、ノードＡの信号はＨレベルとなる。Ｄラッチ１−
ａは、入力信号ＩＮがＬレベルのときにスルー状態とな
り、Ｄラッチ１−ｂは、入力信号ＩＮがＨレベルのとき
にスルー状態となる。したがって、クロックサイクル♯
０において入力信号ＩＮがＨレベルに立上がると、Ｄラ
ッチ１−ｂからのノードＢ上の出力信号がＨレベルに立
上がる。Ｄラッチ１−ｃは、ノードＢＡのＬレベルの信
号をラッチしており、入力信号ＩＮがＨレベルに立上が
っても、ノードＣ上の信号はＬレベルを維持する。

【００４２】入力信号ＩＮがＬレベルに立下がると、Ｄ
ラッチ１−ａがノードＡ上のＨレベルの信号を取込みＤ
ラッチ１−ｂへ伝達する。Ｄラッチ１−ｂはこの状態に
おいてラッチ状態を維持しており、ノードＢの信号はＨ
レベルを維持する。クロックサイクル♯０において、ノ
ードＢの信号がＨレベルに立上がると、インバータ２−
ｂからノードＢＡ上に出力される信号がＨレベルに立上
がる。Ｄラッチ１−ｃが、クロックサイクル♯０におい
て入力信号ＩＮの立下がりに応答してノードＢＡ上のＨ
レベルの信号を取込みＤラッチ１−ｄへ伝達する。Ｄラ
ッチ１−ｄはこの状態においてまだラッチ状態にあり、
ノードＣの信号は、変化せず、Ｌレベルを維持する。

【００４３】クロックサイクル♯１において、入力信号
ＩＮがＨレベルに立上がると、Ｄラッチ１−ｄがスルー
状態となり、Ｄラッチ１−ｃによりラッチされているＨ
レベルの信号をノードＣ上に伝達する。応じて、インバ
ータ２−ｃからノードＡ上に伝達される信号がＬレベル
に立下がり、ノードＢＡ上の信号がＬレベルに立下が
る。Ｄラッチ１−ｂは、Ｄラッチ１−ａから伝達される
Ｈレベルの信号を伝達しており、したがってノードＢ上
の信号はＨレベルを維持する。

【００４４】クロックサイクル♯１において入力信号Ｉ
ＮがＬレベルに立下がると、Ｄラッチ１−ａおよび１−
ｃはスルー状態となり、それぞれの出力信号がＬレベル
となる。一方、Ｄラッチ１−ｂおよび１−ｄは、ラッチ
状態を維持しており、それぞれの出力信号は変化しな
い。

【００４５】クロックサイクル♯２において、入力信号
ＩＮがＨレベルに立上がると、Ｄラッチ１−ｄがスルー
状態となり、ノードＣ上に、Ｄラッチ１−ｃによりラッ
チされていたＬレベルの信号が伝達され、応じてノード
Ａ上の信号がＨレベルとなる。Ｄラッチ１−ｂは、Ｄラ
ッチ１−ａによりラッチされているＬレベルの信号をノ
ードＢ上に伝達する。したがってノードＡ上の信号がＨ
レベルに立上がっても、ノードＢの信号がＬレベルに立
下がるため、ノードＢＡの信号はＬレベルを維持する。

【００４６】すなわち、Ｄラッチ１−ａおよび１−ｂ
は、ノードＡ上の信号を入力信号ＩＮの１クロックサイ
クル期間遅延させてノードＢに伝達し、またＤラッチ１
−ｃおよび１−ｄは、ノードＢＡ上の信号を入力信号Ｉ
Ｎの１クロックサイクル期間遅延してノードＣに伝達し
ている。すなわち、ノードＡ上の信号変化が１クロック
サイクル期間遅れてノードＢに伝達され、ノードＢＡ上
の信号変化が、入力信号ＩＮの１クロックサイクル期間
遅れてノードＣ上に伝達される。ノードＢＡの信号がＨ
レベルとなるのは、ノードＡおよびノードＢ上の信号が
ともにＨレベルのときである。ノードＣの信号がＨレベ
ルとなると、ノードＡの信号はＬレベルとなる。したが
って、ノードＢＡの信号がＨレベルとなるのは、Ｄラッ
チ１−ｃおよび１−ｄが有する遅延時間すなわち入力信
号ＩＮの１クロックサイクル期間である。したがってノ
ードＣ上の信号がＨレベルとなるのも、入力信号ＩＮの
１クロックサイクル期間であり、このノードＣの出力信
号がＨレベルとなるのは、入力信号ＩＮの３クロックサ
イクルに１回である。すなわち入力信号ＩＮを１／３の
分周比で分周した信号がノードＣから出力される。

【００４７】この図１に示すような分周回路を用いる場
合、単にＤラッチ１−ｂおよび１−ｃの間に分周信号の
状態を変化させるための論理回路（ＡＮＤ回路）が挿入
されているだけである。またノードＣからの分周信号
は、入力信号ＩＮに同期して変化する。したがって、入
力信号ＩＮに同期した分周信号を得ることができる。

【００４８】［Ｄラッチの構成１］図３（Ａ）は、この
発明において用いられるＤラッチの構成を示す図であ
る。図３（Ａ）において、Ｄラッチ１は、クロック入力
Ｃ１およびＣ２に結合され、クロック入力Ｃ１への信号
がＬレベルのとき導通し、入力ＤＩ上の信号を通過させ
るＣＭＯＳトランスミッションゲートＴＱ１と、ＣＭＯ
ＳトランスミッションゲートＴＱ１から伝達された信号
を出力ＤＯへ伝達する２段のカスケード接続されるイン
バータＩＶ１およびＩＶ２と、クロック入力ノードＣ１
およびＣ２に結合され、クロック入力ノードＣ１の信号
がＨレベルのときに導通し、出力ＤＯをインバータＩＶ
１の入力へ結合するＣＭＯＳトランスミッションゲート
ＴＱ２を含む。

【００４９】この図３（Ａ）に示すＤラッチ１において
は、ＣＭＯＳトランスミッションゲートＴＱ１およびＴ
Ｑ２は相補的に導通／非導通状態となる。ＣＭＯＳトラ
ンスミッションゲートＴＱ１の導通時、ＣＭＯＳトラン
スミッションゲートＴＱ２は非導通状態であり、入力Ｄ
Ｉに与えられた信号が、インバータＩＶ１およびＩＶ２
を介して出力ＤＯに伝達される。この状態においてラッ
チは行なわれていない。一方、ＣＭＯＳトランスミッシ
ョンゲートＴＱ１の非導通時、ＣＭＯＳトランスミッシ
ョンゲートＴＱ２が導通状態となり、インバータＩＶ２
の出力信号がインバータＩＶ１の入力にフィードバック
され、インバータラッチ回路が構成される。すなわち、
クロック入力Ｃ１の信号がＬレベルのときには、このＤ
ラッチ１が、スルー状態となり、クロック入力Ｃ１の信
号がＨレベルのときには、Ｄラッチ１は、ラッチ状態と
なる。

【００５０】この図３（Ａ）に示すＤラッチ１において
は、用いられているトランジスタの数は、８個である
（インバータＩＶ１およびＩＶ２それぞれにおいて２個
のトランジスタが用いられている）。したがって、従来
のようなフリップフロップを用いる構成に比べて、構成
要素数を大幅に低減することができる。

【００５１】なお、ＣＭＯＳトランスミッションゲート
ＴＱ１およびＴＱ２各々に代えて、ＭＯＳトランジスタ
１つで構成されるトランスファゲートが用いられてもよ
い。

【００５２】［Ｄラッチの構成２］図３（Ｂ）は、この
発明に用いられるＤラッチの他の構成を示す図である。
図３（Ｂ）において、Ｄラッチ１は、入力ＤＩ上の信号
を反転するインバータＩＶ３と、クロック入力Ｃ１およ
びＣ２に結合され、クロック入力Ｃ１の信号がＬレベル
のときに導通し、インバータＩＶ３の出力信号を通過さ
せるＣＭＯＳトランスミッションゲートＴＱ３と、ＣＭ
ＯＳトランスミッションゲートＴＱ３から伝達された信
号を反転して出力ＤＯへ伝達するインバータＩＶ４を含
む。

【００５３】この図３（Ｂ）に示すＤラッチ１において
は、インバータＩＶ３は、常時入力ＤＩに与えられた信
号を反転している。ＣＭＯＳトランスミッションゲート
ＴＱ３の導通状態のときには、インバータＩＶ３および
ＩＶ４がカスケード接続され、バッファとして動作し、
入力ＤＩに与えられた信号が出力ＤＯに伝達される。Ｃ
ＭＯＳトランスミッションゲートＴＱ３が非導通状態の
ときには、インバータＩＶ３とインバータＩＶ４は分離
される。インバータＩＶ４は、ＣＭＯＳトランスミッシ
ョンゲートＴＱ３によりフローティング状態とされたそ
の入力の信号を持続的に出力ＤＯに反転して伝達する。

【００５４】この図３（Ｂ）に示すようなダイナミック
型Ｄラッチにおいても、用いられるトランジスタの数
は、６個であり、構成要素数を大幅に低減することがで
きる。この図３（Ｂ）に示すＤラッチにおいても、ＣＭ
ＯＳトランスミッションゲートＴＱ３に代えて、１つの
ＭＯＳトランジスタで構成されるトランスファゲートが
用いられてもよい。

【００５５】［Ｄラッチの構成３］図３（Ｃ）は、この
発明で用いられるＤラッチのさらに他の構成を示す図で
ある。図３（Ｃ）において、Ｄラッチ１は、電源ノード
と接地ノードの間に直列接続されるＭＯＳトランジスタ
ＰＴ１，ＰＴ２，ＮＴ１およびＮＴ２と、ノードＮＤ上
の信号を反転して出力ＤＯへ伝達するインバータＩＶ５
と、電源ノードと接地ノードの間に直列に接続されるＭ
ＯＳトランジスタＰＴ３，ＰＴ４，ＮＴ３およびＮＴ４
を含む。

【００５６】ｐチャネルＭＯＳトランジスタＰＴ１およ
びｎチャネルＭＯＳトランジスタＮＴ２のゲートが入力
ＤＩに接続される。ｐチャネルＭＯＳトランジスタＰＴ
２のゲートはクロック入力Ｃ１に接続され、ｎチャネル
ＭＯＳトランジスタＮＴ１のゲートがクロック入力Ｃ２
に結合される。ｐチャネルＭＯＳトランジスタＰＴ３お
よびｎチャネルＭＯＳトランジスタＮＴ４のゲートが出
力ＤＯに接続される。ｐチャネルＭＯＳトランジスタＰ
Ｔ４のゲートがクロック入力Ｃ２に接続され、ｎチャネ
ルＭＯＳトランジスタＮＴ３のゲートがクロック入力Ｃ
１に接続される。ＭＯＳトランジスタＰＴ１，ＰＴ２，
ＮＴ１およびＮＴ２が、トライステートインバータを構
成し、またＭＯＳトランジスタＰＴ３，ＰＴ４，ＮＴ３
およびＮＴ４が別のトライステートインバータを構成す
る。ＭＯＳトランジスタＰＴ４およびＮＴ３のドレイン
がノードＮＤに接続される。

【００５７】クロック入力Ｃ１に与えられる信号がＬレ
ベルのときに、ＭＯＳトランジスタＰＴ２およびＮＴ１
が導通し、入力ＤＩ上の信号が反転されてノードＮＤに
伝達される。ＭＯＳトランジスタＰＴ４およびＮＴ３
は、このときには、非導通状態であるため、ノードＮＤ
は、ＭＯＳトランジスタＰＴ１，ＰＴ２，ＮＴ１および
ＮＴ２で構成されるトライステートインバータにより駆
動される。

【００５８】一方、クロック入力Ｃ１の信号がＨレベル
となると、ＭＯＳトランジスタＰＴ２およびＮＴ１が非
導通状態となり、ノードＮＤと入力ＤＩは切離される。
一方、ＭＯＳトランジスタＰＴ４およびＮＴ３が導通
し、出力ＤＯ上の信号が反転されてノードＮＤへ伝達さ
れる。したがってこの状態では、ＭＯＳトランジスタＰ
Ｔ３，ＰＴ４，ＮＴ３およびＮＴ４とインバータＩＶ５
によるインバータラッチが形成され、ノードＮＤ上の信
号がラッチされる。

【００５９】この図３（Ｃ）に示す構成においても、用
いられるトランジスタの数は１０個であり、クロック同
期型のフリップフロップよりも、構成要素が少ない。

【００６０】図１に示す分周回路においてノードＣの式
は次式で表わされる。 Ｃ＝［Ａ＊Ｂ］（−１）＝［ＺＣ＊Ｚ（Ｃ（−１））］（−１）…（Ａ−１） ここで、Ｘ（−ｎ）において、ＸはノードＡ，Ｂ，Ｃを
示す。

【００６１】（−ｎ）は、ノードＸのｎ周期前の値が演
算対象となることを示す。すなわち、（−１）は、１周
期前の信号が演算対象となることを示し、（−０．５）
は、半周期前の信号が演算対象となることを示す。

【００６２】＊は論理積演算を示す。Ｚは、論理反転を
表わす。

【００６３】式（Ａ−１）は、ノードＡおよびＢの信号
の論理積をとった信号が１周期遅れてノードＣに伝達さ
れることを示す。ノードＡの信号は、ノードＣの反転信
号であり、またノードＢの信号は、ノードＡの信号を１
周期遅延した信号である。したがって、上述の式（Ａ−
１）が得られる。

【００６４】［変更例１］図４（Ａ）は、図１に示す分
周回路の第１の変更例を示す図である。図４（Ａ）にお
いて、分周回路は、それぞれ与えられた信号を入力信号
ＩＮの１周期であるＴ遅延する１Ｔ遅延回路１０ａおよ
び１０ｂと、１Ｔ遅延回路１０ａおよび１０ｂの出力信
号を受けるＡＮＤ回路１１と、ＡＮＤ回路１１の出力信
号を反転して１Ｔ遅延回路１０ｂへ与えるインバータ回
路１２を含む。１Ｔ遅延回路１０ｂの出力信号はまた、
１Ｔ遅延回路１０ａの入力へ与えられる。ＡＮＤ回路１
１から、分周信号が出力される。

【００６５】図４（Ｂ）は、図４（Ａ）に示す１Ｔ遅延
回路１０ａおよび１０ｂの構成を概略的に示す図であ
る。図４（Ｂ）において、１Ｔ遅延回路１０は、入力信
号ＩＮの立下がりに同期して与えられた信号を取込みか
つ立上がりに応答してラッチするＤラッチ１ａと、入力
信号ＩＮの立上がりに同期して与えられた信号を取込
み、かつ立下がりに同期してラッチするＤラッチ１ｂを
含む。すなわち、この１Ｔ遅延回路１０は、２つの縦続
接続されるＤラッチを備え、与えられた信号を転送動作
により入力信号ＩＮの１周期遅延して出力する。次に、
この図４（Ａ）に示す分周回路の動作を図４（Ｃ）に示
すタイミングチャートを参照して説明する。

【００６６】リセット状態において、ノードＮＡおよび
ＮＢの出力信号はＬレベルであり、またノードＣの信号
もＬレベルである。したがってインバータ１２の出力信
号がＨレベルとなる。１クロックサイクル期間経過する
と、このインバータ１２の出力信号が１Ｔ遅延回路１０
ｂを介してノードＮＡへ伝達され、ノードＮＡの信号が
Ｈレベルに立上がる。このときには、ノードＮＢの信号
はまだＬレベルであるため、ノードＣの出力信号はＬレ
ベルである。

【００６７】さらに１サイクル経過すると、１Ｔ遅延回
路１０ａからノードＮＢに伝達される信号がＨレベルと
なり、応じてＡＮＤ回路１１からノードＣに伝達される
信号がＨレベルに立上がる。このノードＣ上の信号が立
上がりに応答してインバータ１２の出力信号がＬレベル
に変化する。

【００６８】さらに１クロックサイクル経過すると、１
Ｔ遅延回路１０ｂの出力信号がＬレベルとなり、応じて
ＡＮＤ回路１１からノードＣに伝達される信号がＬレベ
ルとなり、インバータ１２の出力信号がＨレベルとな
る。次のサイクルにおいて、１Ｔ遅延回路１０ａの出力
信号がＬレベルとなり、一方、１Ｔ遅延回路１０ｂの出
力信号はインバータ１２ａの出力信号によりＨレベルと
なる。以降、この動作が繰返される。

【００６９】したがって、この図４（Ａ）に示す構成に
おいても、ノードＣからの信号は入力信号ＩＮの３サイ
クルの周期をもって変化しており、１／３分周された信
号を得ることができる。

【００７０】この図４（Ａ）に示す分周回路は、図１に
示す分周回路において、分周信号をノードＢＡから取出
した構成と等価である。したがって、このノードＣから
の信号は次式を満足する。

【００７１】Ｃ＝ＺＣ（−１）＊ＺＣ（−２） この図４（Ａ）に示す回路は、図１に示す分周回路と等
価である。図１の分周回路においてノードＡおよびノー
ドＢの論理積信号を入力信号の１サイクル遅延するが、
これは、ノードＡの１サイクル前の信号Ａ（−１）とノ
ードＢの１サイクル前の信号Ｂ（−１）の論理積をとる
のと等価である。したがって次式が得られる。

【００７２】 Ｃ＝Ａ（−１）＊Ｂ（−１）＝ＺＣ（−１）＊ＺＣ（−２）…（Ａ−２） ［変更例２］図５（Ａ）は、図１に示す分周回路の第２
の変更例を示す図である。図５（Ａ）において、分周回
路は、１Ｔ遅延回路１０ａおよび１０ｂの出力信号の否
定論理積演算を行なうＮＡＮＤ回路１３を含む。このＮ
ＡＮＤ回路１３からノードＣに分周信号が出力される。
また、ＮＡＮＤ回路１３の出力信号が１Ｔ遅延回路１０
ｂの入力へ与えられる。次に、この図５（Ａ）に示す分
周回路の動作について図５（Ｂ）を参照して、説明す
る。

【００７３】初期状態（リセット状態）においては、ノ
ードＮＡおよびＮＢの信号がＬレベルであり、ノードＣ
の信号はＨレベルである。入力信号ＩＮがＨレベルに立
上がると、１Ｔ遅延論理１０ｂの出力信号がノードＣの
信号に従ってＨレベルに立上がる（入力信号ＩＮがＬレ
ベルのときにノードＣのＨレベルは取込まれている）。
ノードＮＡの電圧レベルがＨレベルに立上がっても、ノ
ードＮＢはＬレベルであるため、ノードＣの信号はＨレ
ベルを維持する。

【００７４】次に入力信号ＩＮがＨレベルに立上がる
と、ノードＮＡの信号がノードＮＢに伝達され、ノード
ＮＢの信号がＨレベルとなり、応じてＮＡＮＤ回路１３
によりノードＣの信号がＬレベルに立下がる。このとき
１Ｔ遅延回路１０ｂは、入力信号ＩＮの立上がり時にラ
ッチ状態にあるため、ノードＮＡの信号はＨレベルを維
持している。

【００７５】次に入力信号ＩＮがＨレベルに立上がる
と、このノードＣのＬレベルの信号がノードＮＡに伝達
され、ＮＡＮＤ回路１３により、ノードＣの電圧レベル
がＨレベルに立上がる。このとき、まだノードＮＡのＬ
レベルの信号は、ノードＮＢに伝達されていないため、
ノードＮＢはＨレベルを維持する。

【００７６】次に入力信号ＩＮがＨレベルに立上がる
と、このノードＮＡのＬレベルがノードＮＢに伝達さ
れ、ノードＮＢの電圧レベルがＬレベルとなる。一方、
ノードＮＡは、ノードＣが先のサイクルにおいてＨレベ
ルであったため、再びＨレベルに復帰する。

【００７７】したがって、この図５（Ａ）に示す分周回
路においては、ノードＣからの分周信号は、１サイクル
期間Ｌレベルとなり、２サイクル期間Ｈレベルとなる。
すなわち、図１または４に示す分周信号を反転した信号
となる。この図５（Ａ）に示す構成においても、ノード
Ｃから出力される分周信号は、入力信号ＩＮの３サイク
ルの周期を有している。この図５（Ａ）に示す分周回路
の分周信号の関係は、次式で表わされる。

【００７８】 Ｃ＝Ｚ［Ｃ（−１）＊Ｃ（−２）］…（Ａ−３） ［変更例３］図６（Ａ）は、この分周回路の第３の変更
例を示す図である。図６（Ａ）においては、分周回路
は、ノードＣの信号を入力信号の１サイクル期間遅延す
る１Ｔ遅延回路１０ｃと、ノードＣの信号と１Ｔ遅延回
路１０ｄの出力信号の論理積をとるＡＮＤ回路１１ａ
と、ＡＮＤ回路１１ａの出力信号を１サイクル期間遅延
する１Ｔ遅延回路１０ｄと、１Ｔ遅延回路１０ｃの出力
信号を反転してノードＣへ伝達するインバータ１２ａを
含む。

【００７９】この図６（Ａ）に示す分周回路は、図１に
示す分周回路と、インバータ１２ａの位置が異なるだけ
である。したがって、この図６（Ａ）に示す分周回路を
用いた場合、図５（Ｂ）に示す波形図の分周信号と同様
の波形を有する分周信号が得られる。図６（Ａ）に示す
分周回路のノードＣの信号は次式の関係を満たす。

【００８０】 Ｃ＝Ｚ［｛Ｃ＊Ｃ（−１）｝（−１）］…（Ａ−４） ［変更例４］図６（Ｂ）は、図１に示す分周回路の第４
の変更例を示す図である。この図６（Ｂ）に示す分周回
路は、図６（Ａ）に示す分周回路においてインバータ１
２ａを、１Ｔ遅延回路１０ｄの入力部に移動させた構成
と等価である。したがってこの図６（Ｂ）においても、
同様、分周比１／３で分周した信号がノードＣから出力
される。この図６（Ｂ）に示す分周回路のノードＣに現
れる信号は次式で表わされる。

【００８１】 Ｃ＝Ｚ［Ｃ＊Ｃ（−１）］（−１）…（Ａ−５） また、式（Ａ−３）を変形すれば、次式が得られる。

【００８２】 Ｃ＝Ｚ［Ｃ（−１）＊Ｃ（−２）］＝ＺＣ（−１）＋ＺＣ（−２）…（Ａ−６ ） この式Ａ−６に示されるＯＲ回路およびインバータを用
いる構成では、図５（Ｂ）に示す信号波形図の論理を反
転した波形が得られる。したがって、この場合において
も、同様、入力信号ＩＮを１／３の分周比で分周した信
号が得られる。

【００８３】いずれの構成が用いられてもよい。単に、
介挿される論理回路の構成を異なせることにより、２つ
の１Ｔ遅延回路を利用して、分周比１／３の分周回路を
容易に実現することができる。

【００８４】基本構成は１サイクル期間位相のずれた信
号の論理積をとり、それをさらに１サイクル遅延させて
分周信号を生成する。

【００８５】上述のような基本構成を利用することによ
り容易に任意の分周比を有する分周回路を実現すること
ができる。

【００８６】［実施の形態１］図７（Ａ）は、この発明
の実施の形態１に従う分周回路の構成を示す図である。
この図７（Ａ）に示す分周回路は、図１に示す分周回路
と、以下の点においてその構成が異なっている。すなわ
ち、図７（Ａ）に示す分周回路は、ノードＣ上の信号を
入力信号ＩＮの半サイクル遅延してノードＣＤへ伝達す
るＤラッチ１−ｘと、Ｄラッチ１−ｘの出力信号とノー
ドＣの出力信号とを受けるＮＯＲ回路４と、ＮＯＲ回路
４の出力信号を反転して分周信号ＯＵＴを出力するイン
バータ２−ｄをさらに含む。このＤラッチ１−ｘは、入
力信号ＩＮがＬレベルのときにスルー状態となり、Ｈレ
ベルのときにラッチ状態となる。すなわち、このＤラッ
チ１−ｘにより、ノードＣＤには、ノードＣ上のＨレベ
ルの信号が入力信号ＩＮの半サイクル遅れて伝達され
る。次に、この図７（Ａ）に示す分周回路の動作につい
て図７（Ｂ）に示すタイミングチャート図を参照して説
明する。

【００８７】ノードＡ、ＢおよびＣ上の信号変化は、先
の図１に示す分周回路の信号変化と同じであり、入力信
号ＩＮを分周比１／３で分周した信号が現れる。ノード
Ｃには、入力信号ＩＮの１サイクル期間Ｈレベルとな
り、２サイクル期間Ｌレベルとなる信号が伝達される。
ノードＣＤには、このノードＣ上の信号よりも半サイク
ル遅れてＨレベルに立上がる信号が伝達される。ＮＯＲ
回路４およびインバータ２−ｄの組合せは、ＯＲ回路と
して動作する。したがって、出力信号ＯＵＴとして、ノ
ードＣおよびＣＤ上の信号がともにＨレベルの期間Ｈレ
ベルとなる信号が出力される。したがって、この出力信
号ＯＵＴは、入力信号ＩＮの１．５サイクル期間Ｈレベ
ルとなり、残りの１．５サイクル期間Ｌレベルとなる。
この出力信号ＯＵＴもまた、入力信号ＩＮの３倍の周期
を有している。したがって、デューティ比５０％の１／
３分周信号を得ることができる。このデューティ比５０
％の信号を用いることにより、この分周信号に従って内
部回路を高速にかつ効率的に動作させることができる。
出力信号ＯＵＴは、ノードＣの信号と次式で示される関
係を満たす。

【００８８】 ＯＵＴ＝Ｃ＋Ｃ（−０．５） …（Ｂ−１） この図７（Ａ）に示す分周回路においては、出力信号Ｏ
ＵＴの入力信号ＩＮに対する遅延は、Ｄラッチ１−ｘお
よびＮＯＲ回路４およびインバータ２−ｄにおける遅延
時間であり、この分周信号の入力信号ＩＮに対する出力
遅延は十分小さくすることができる。

【００８９】［変更例］図８（Ａ）は、この発明の実施
の形態１の変更例の構成を示す図である。この図８
（Ａ）に示す分周回路は、図６（Ｂ）に示す構成と以下
の点において異なっている。すなわち、ノードＣの信号
を、入力信号ＩＮの半サイクル遅延するためのＤラッチ
１−ｘと、Ｄラッチ１−ｘの出力信号とノードＣの信号
とを受けるＮＡＮＤ回路１３ｂと、ＮＡＮＤ回路１３ｂ
の出力信号を受けるインバータ２−ｄとがさらに設けら
れる。Ｄラッチ１−ａおよび１−ｂが、図６（Ｂ）に示
す１Ｔ遅延回路１０ｃに相当し、Ｄラッチ１−ｃおよび
１−ｄが、図６（Ｂ）に示す１Ｔ遅延回路１０ｄに対応
する。次に、この図８（Ａ）に示す分周回路の動作を、
図８（Ｂ）に示すタイミングチャートを参照して説明す
る。

【００９０】ノードＢの信号がＬレベルに変化すると、
ＮＡＮＤ回路１３ａの出力信号がＨレベルとなる。この
ＮＡＮＤ回路１３ａの出力信号が１サイクル遅延されて
ノードＣへ伝達される。このノードＣの信号は、入力信
号ＩＮの半サイクル遅延されてノードＣＤへ伝達され
る。ノードＣおよびノードＡは、同じ信号変化を示す。
ノードＢは、ノードＡに対して入力信号の１サイクル遅
延して信号が変化する。ノードＢの電圧レベルがＬレベ
ルに変化し、ＮＡＮＤ回路１３ａの出力信号がＨレベル
となると、１サイクル経過後、ノードＡおよびノードＣ
の信号がＨレベルとなる。続いて１サイクル経過後に、
ノードＢの電圧レベルがＨレベルに立上がる。応じてＮ
ＡＮＤ回路１３ａの出力信号がＬレベルとなり、１クロ
ックサイクル経過後、ノードＡおよびＣの電圧レベルが
Ｌレベルに変化する。

【００９１】したがってノードＡおよびＣは、入力信号
ＩＮの２サイクル期間Ｈレベルとなり、１サイクル期間
Ｌレベルとなる。ＮＡＮＤ回路１３ｂおよびインバータ
２−ｄは、ＡＮＤ回路を構成する。したがって、出力信
号ＯＵＴはノードＣおよびＣＤの信号がともにＨレベル
の期間Ｈレベルとなる。ノードＣＤの信号は、ノードＣ
よりも半サイクル遅れてＨレベルとなり、半サイクル遅
れてＬレベルに立下がる。したがって出力信号ＯＵＴ
は、入力信号ＩＮの１．５サイクル期間Ｈレベルとな
り、１．５サイクル期間Ｌレベルとなる。すなわち、出
力信号ＯＵＴのデューティ比は５０％となる。

【００９２】この図８（Ａ）に示す分周回路において
は、出力信号ＯＵＴは、入力信号ＩＮの立下がりに応答
してＨレベルとなり、出力信号ＯＵＴは入力信号ＩＮに
対し半分サイクル位相が遅れる。しかしながら、Ｄラッ
チ１−ａ〜１−ｄおよび１−ｘに対する入力信号ＩＮの
極性を反転する（クロック入力ノードを入れ換える）こ
とにより、出力信号ＯＵＴを、入力信号ＩＮの立上がり
に同期させて変化させることができる。また、インバー
タ２−ｄを取除いてＮＡＮＤ１３ｂの出力をＯＵＴする
ことによっても、同様に同期させて変化させることがで
きる。

【００９３】デューティ調整のために、１段のＤラッチ
およびＯＲ回路を用いる構成は、分周信号がＨレベルの
期間が、入力信号の１サイクルのときに利用でき、入力
信号ＩＮの２サイクル期間分周信号がＨレベルとなると
きには、Ｄラッチ１−ｘおよびＡＮＤ回路の組合せを利
用する。これにより、デューティ比５０％の１／３分周
信号を得ることができる。

【００９４】この分周回路の構成は、先に説明した図４
（Ａ）および図５（Ａ）に示す回路に対しも適用すると
ができる。

【００９５】この図８（Ａ）に示す構成においても、出
力段は１段のＤラッチとＮＡＮＤ回路１３ａおよびイン
バータ２−ｄであり、入力信号ＩＮに対する遅延は、十
分小さくすることができる。

【００９６】［変更例２］図９は、この発明の実施の形
態１の変更例２の構成を概略的に示す図である。図９に
おいては、Ｄラッチの間に、バッファ回路が挿入され
る。すなわち、Ｄラッチ１−ａの入力にインバータ２−
ｃの出力信号を受けるバッファ回路１６ａが配置され、
Ｄラッチ１−ａおよび１−ｂの間にバッファ回路１６ｂ
が配置される。Ｄラッチ１−ｃおよび１−ｄの間に、バ
ッファ回路１６ｃが配置され、Ｄラッチ１−ｄの出力部
にバッファ回路１６ｄが配置される。他の構成は、図７
（Ａ）に示す構成と同じであり、対応の部分には同一参
照番号を付しその詳細説明は省略する。

【００９７】Ｄラッチ１−ａ〜１−ｄおよび１−ｘは、
入力信号ＩＮに従って、与えられた信号の転送およびラ
ッチを行っている。したがって入力信号ＩＮの変化と、
これらのＤラッチ１−ａ〜１−ｄおよび１−ｘのＤＩに
与えられる信号が競合するレーシング状態となる場合、
正確な信号の取込みおよびラッチを行なうことができ
ず、正確な分周動作を行なうことができない。バッファ
回路１６ａ−１６ｄを設けることにより、信号のＤラッ
チ間の転送時間を調整し、入力信号ＩＮと各Ｄラッチの
入力ＤＩに与えられる信号とのレーシングが生じるのを
防止する。これにより、入力信号ＩＮが高速のクロック
信号であっても、正確に、分周比１／３の分周信号を生
成することができる。

【００９８】以上のように、この発明の実施の形態１に
従えば、Ｄラッチを利用して分周回路を形成しているた
め、分周回路の構成要素数が低減され、小占有面積の分
周回路を実現することができる。また、出力段にＤラッ
チとＯＲ回路またはＡＮＤ回路を用いることにより、デ
ューティ比５０％の分周信号を正確に生成することがで
きる。

【００９９】［実施の形態２］図１０（Ａ）は、この発
明の実施の形態２に従う分周回路の構成を示す図であ
る。図１０（Ａ）に示す分周回路は、図１に示す分周回
路と以下の点が異なっている。すなわち、Ｄラッチ１−
ｃの出力信号とＤラッチ１−ｄの出力信号を受けるＮＯ
Ｒ回路４と、このＮＯＲ回路４の出力信号を反転して分
周信号ＯＵＴを生成するインバータ２−ｄが設けられ
る。

【０１００】Ｄラッチ１−ｄは、入力信号ＩＮがＨレベ
ルとなるとスルー状態となり、一方Ｄラッチ１−ｃは、
入力信号ＩＮがＬレベルとなるとスルー状態となる。

【０１０１】したがって、図１０（Ｂ）に示す信号波形
図のように、ノードＣの信号が、入力信号ＩＮの立上が
りに応答してＨレベルに立上がるとき、Ｄラッチ１−ｃ
の出力信号は、このノードＣの出力信号よりも半サイク
ル早くＨレベルとなる。したがって、ＮＯＲ回路４およ
びインバータ２−ｄにより、これらのＤラッチ１−ｃお
よび１−ｄの出力信号の論理和（ＯＲ）をとることによ
り、出力信号ＯＵＴは、ノードＣの信号よりも入力信号
ＩＮの半サイクル早くＨレベルとなり、かつノードＣの
信号がＬレベルとなるとＬレベルとなる信号となる。す
なわち、出力信号ＯＵＴは、入力信号ＩＮの１．５サイ
クル期間Ｈレベルとなり、また１．５サイクル期間Ｌレ
ベルとなる。

【０１０２】したがって、この図１０（Ａ）に示す構成
に従えば、分周回路に余分のＤラッチを設けることな
く、デューティ比５０％の１／３分周信号を生成するこ
とができる。この図１０（Ａ）に示す構成においても、
分周信号ＯＵＴを入力信号ＩＮのＨレベルへの立上がり
に応答してＨレベルとするためには、Ｄラッチ１−ａ〜
１−ｄのクロック入力Ｃ１およびＣ２へ与えられる入力
信号ＩＮの極性を反転すればよい。

【０１０３】［変更例］図１１（Ａ）は、この発明の実
施の形態２の変更例の構成を示す図である。図１１
（Ａ）に示す構成は、図８（Ａ）に示す構成と以下の点
において異なっている。すなわち、Ｄラッチ１−ｘは設
けられていない。ＮＡＮＤ回路１３ｂは、Ｄラッチ１−
ｃの出力信号とＤラッチ１−ｄの出力信号とを受ける。

【０１０４】この図１１（Ａ）に示す分周回路の構成に
おいては、図１１（Ｂ）に示すタイミングチャート図に
見られるように、ノードＡおよびＣの信号は、入力信号
ＩＮの立上がりに従って２サイクル期間Ｈレベルとな
り、再び入力信号ＩＮの立上がりに応答して１サイクル
期間Ｌレベルとなる。ノードＢの信号は、このノードＡ
の信号よりも１サイクル期間遅れている。Ｄラッチ１−
ｃの出力信号は、ノードＣの信号よりも入力信号ＩＮの
半サイクル期間進んでいる。したがって、ＮＡＮＤ回路
１３ｂおよびインバータ２−ｄにより、Ｄラッチ１−ｃ
および１−ｄの出力信号の論理積を求めることにより、
出力信号ＯＵＴは、入力信号ＩＮの立上がりに応答して
１．５サイクル期間Ｈレベルとなり、かつ入力信号ＩＮ
の立下がりに応答して１．５サイクル期間Ｌレベルとな
る。したがって、出力信号ＯＵＴは、入力信号ＩＮを分
周比１／３で分周したデューティ比５０％の信号とな
る。

【０１０５】この図１１（Ａ）に示す分周回路において
は、デューティ比を調整するための余分のＤラッチは必
要とされない。単にＮＡＮＤ回路およびインバータの論
理回路が必要とされるだけであり、回路構成が簡略化さ
れる。また、分周信号の遅延は、ＮＡＮＤ回路１３ｂお
よびインバータ２−ｄにおける遅延と、Ｄラッチ１−ｃ
および１−ｄの遅延時間であり（Ｄラッチがスルー状態
となり、出力信号が変化する）、分周信号の入力信号Ｉ
Ｎに対する遅延時間は十分小さくすることができる。

【０１０６】この実施の形態２における分周信号ＯＵＴ
は、次式で表わすことができる。 ＯＵＴ＝Ｃ＋Ｃ（０．５） …（Ｂ−２） ＯＵＴ＝Ｃ＊Ｃ（０．５） …（Ｂ−３） 式Ｂ−２は、論理回路としてＯＲ回路を用いた場合であ
り、式（Ｂ−３）は、論理回路としてＡＮＤ回路を用い
た場合である。

【０１０７】なお、この実施の形態２においても、先の
図９に示すように、レーシングの発生を防止するため
に、Ｄラッチの間にバッファを挿入してもよい。

【０１０８】以上のように、この発明の実施の形態２に
従えば、分周信号を生成するＤラッチの互いに半サイク
ル位相のずれた信号の論理和／論理積を求めることによ
り分周信号を生成しているため、デューティ比５０％の
分周信号を正確に生成することができる。

【０１０９】なお、この実施の形態２においても、ノー
ドＣに分周信号を生成する構成は、先の図１から図９に
おいて示す回路のいずれが用いられてもよい。

【０１１０】［実施の形態３］図１２（Ａ）は、この発
明の実施の形態３に従う分周回路の構成を概略的に示す
図である。図１２（Ａ）においては、図９に示す構成に
加えて、さらに、インバータ２−ｂとＤラッチ１−ｃの
間に、２段のＤラッチ１−ｅおよび１−ｆが挿入され
る。他の構成は、図９に示す構成と同じであり、対応す
る部分には同一参照番号を付し、詳細説明は省略する。

【０１１１】この図１２（Ａ）に示す分周回路において
は、ノードＢＡとノードＣの間に４段のＤラッチ１−
ｅ，１−ｆ，１−ｃ，および１−ｄが接続される。した
がって、ノードＢＡの信号は、入力信号ＩＮの２サイク
ル経過後ノードＣに伝達される。次に、この図１２
（Ａ）に示す分周回路の動作について図１２（Ｂ）に示
すタイミングチャート図を参照して説明する。

【０１１２】今、ノードＡおよびＢの信号がともにＨレ
ベルにある状態を考える。この状態では、ノードＣの信
号は、Ｌレベルである。

【０１１３】サイクル♯０においてノードＣの信号がＨ
レベルに立上がると、ノードＡの信号がＬレベルに立下
がり、応じて、ノードＢＡの信号がＬレベルに立下が
る。このノードＡのＬレベルの信号は、２サイクル経過
後、ノードＣに伝達される。したがって、ノードＣは、
サイクル♯０および♯１の間、Ｈレベルの信号となる。
一方、ノードＢには、ノードＡの信号が１サイクル遅れ
て伝達される。したがって、ノードＢの信号がサイクル
♯１においてＬレベルに立下がる。ＮＡＮＤ回路３およ
びインバータ２−ｂはＡＮＤ回路を構成しており、ノー
ドＢＡは、このノードＡおよびＢの信号のいずれか一方
がＬレベルの間Ｌレベルとなる。したがって、サイクル
♯０からサイクル♯２の間、ノードＢＡの信号はＬレベ
ルとなる。ノードＢＡの信号が２サイクル遅れてノード
Ｃに伝達されるため、サイクル♯０からサイクル♯２の
間ノードＢＡがＬレベルにあれば、ノードＣは、サイク
ル♯２からサイクル♯４の間Ｌレベルとなる。一方サイ
クル♯２においてノードＣの信号がＬレベルに立下がる
と、ノードＡの信号がＨレベルとなり、１サイクル経過
後のサイクル♯３においてノードＢの信号がＨレベルと
なる。

【０１１４】したがって、この図１２（Ａ）に示す分周
回路においては、ノードＣには、２サイクル連続してＨ
レベル、続いて３サイクル連続してＨレベルとなる信号
が現われる。すなわち、入力信号ＩＮの５サイクルを周
期として変化する信号がノードＣに伝達される。すなわ
ち、入力信号ＩＮを、分周比１／５で分周した信号がノ
ードＣに伝達される。

【０１１５】ＮＯＲ回路４およびインバータ２−ｄは、
ＯＲ回路を構成している。このＮＯＲ回路４は、Ｄラッ
チ１−ｄおよび１−ｘの出力信号を受けている。したが
って、出力信号ＯＵＴは、ノードＣの信号がＬレベルに
立下がってから、半サイクル経過後Ｌレベルとなる。こ
れにより、分周信号ＯＵＴは、Ｈレベル期間が入力信号
ＩＮの２．５サイクル、Ｌレベル期間が入力信号ＩＮの
２．５サイクル期間の信号となり、デューティ比５０％
の１／５分周信号が得られる。

【０１１６】すなわち、単に、インバータ２−ｂとノー
ドＣの間の遅延時間を、入力信号ＩＮの１周期増加させ
ることにより、１／３分周回路を１／５分周回路に容易
に拡張することができる。この図１２（Ａ）に示す分周
回路のノードＣの信号は次式で表わされる。

【０１１７】 Ｃ＝［Ａ＊Ｂ］（−２）＝［ＺＣ＊ＺＣ（−１）］（−２）…（Ｃ−１） 出力信号ＯＵＴは、先の式（Ｂ−１）で与えられる。

【０１１８】［変更例１］図１３（Ａ）は、この発明の
実施の形態３の変更例１の構成を示す図である。この図
１３（Ａ）に示す分周回路では、図１０（Ａ）に示す分
周回路に加えて、インバータ２−ｂとＤラッチ１−ｃの
間に、２段のカスケード接続されるＤラッチ１−ｅおよ
び１−ｆが挿入される。他の構成は、図１０（Ａ）に示
される構成と同じであり、対応する部分には同一参照番
号を付しその詳細説明は省略する。

【０１１９】この図１３（Ａ）に示す分周回路は、図１
２（Ａ）に示す分周回路と比べると、ノードＣの信号
と、このノードＣの信号より半サイクル進んだ信号すな
わちＤラッチの１−ｃの出力信号とをＮＯＲ回路４が受
けている。したがって、図１３（Ｂ）のタイミングチャ
ート図に示すように、ノードＣの信号は、２サイクル期
間Ｈレベルとなり、３サイクル期間Ｌレベルとなる１／
５の分周比で分周された信号であり、出力信号ＯＵＴ
は、このノードＣの信号よりも、立上がりが入力信号Ｉ
Ｎの半サイクル進んだ信号となる。したがって、出力信
号ＯＵＴは、Ｈレベル期間が２．５サイクル、かつＬレ
ベルが２．５サイクルのデューティ比５０％の信号とな
る。

【０１２０】この出力信号ＯＵＴは、先の式（Ｂ−２）
で表わすことができる。 ［変更例２］図１４（Ａ）は、この発明の実施の形態３
の変更例２の構成を概略的に示す図である。この図１４
（Ａ）に示す分周回路は、図１３（Ａ）に示す分周回路
と以下の点が異なっている。すなわち、ＮＯＲ回路４
が、Ｄラッチ１−ｆの出力信号とＤラッチ１−ｃの出力
信号を受ける。他の構成は、図１３（Ａ）に示す構成と
同じであり、対応する部分には同一参照番号を付し詳細
説明は省略する。

【０１２１】Ｄラッチ１−ｆの出力信号は、ノードＣの
信号よりも、入力信号ＩＮの１サイクル位相が進んでい
る。一方、Ｄラッチ１−ｃの出力信号はノードＣの信号
よりも、半サイクル位相が進んでいる。したがって、図
１４（Ｂ）に示すように、出力信号ＯＵＴは、ノードＣ
の信号の立上がりよりも１サイクル早い時点でＨレベル
に立上がり、ノードＣがＬレベルに立下がるよりも半サ
イクル早くＬレベルに立下がる。すなわち、出力信号Ｏ
ＵＴは、入力信号ＩＮの２．５サイクル期間Ｈレベルと
なり、２．５サイクル期間Ｌレベルとなる。したがっ
て、デューティ比５０％の１／５分周信号が得られる。

【０１２２】この場合、出力信号ＯＵＴは、次式で表わ
される。 ＯＵＴ＝Ｃ（０．５）＋Ｃ（１）＝Ｃ＋Ｃ（０．５） これは、入力信号ＩＮの１サイクル分信号の位相が進め
ば、入力信号ＩＮに対する位相関係は元に戻るためであ
る。

【０１２３】［変更例３］図１５（Ａ）は、この発明の
実施の形態３の変更例３の構成を示す図である。この図
１５（Ａ）に示す構成においては、ＮＯＲ回路４が、Ｄ
ラッチ１−ｅおよび１−ｆのそれぞれの出力信号を受け
る。他の構成は、図１３（Ａ）または図１４（Ａ）に示
す構成と同じである。

【０１２４】この図１５（Ａ）に示す分周回路において
は、図１５（Ｂ）に示すようにＤラッチ１−ｅの出力信
号はノードＣの信号に比べて位相が１．５サイクル進ん
でいる。一方、Ｄラッチ１−ｆの出力信号はノードＣの
信号に比べて入力信号ＩＮの１サイクル期間位相が進ん
でいる。したがって、出力信号ＯＵＴがノードＣの信号
がＨレベルに立上がるよりも１．５サイクル早くＨレベ
ルに立上がり、ノードＣの信号がＬレベルに立下がるよ
りも１サイクル期間早くＬレベルに立下がる。したがっ
て、出力信号ＯＵＴはＨレベル期間が２．５サイクル、
Ｌレベル期間が２．５サイクルのデューティ比５０％の
１／５分周された信号となる。この場合の出力信号ＯＵ
Ｔは次式で表わされる。

【０１２５】 ＯＵＴ＝Ｃ（１）＋Ｃ（１．５）＝Ｃ＋Ｃ（０．５） ［変更例４］図１６（Ａ）は、この発明の実施の形態３
の変更例４の構成を示す図である。この図１６（Ａ）に
示す構成においては、ＮＯＲ回路４が、インバータ２−
ｂの出力信号とＤラッチ１−ｅの出力信号とを受ける。
他の構成は、図１３（Ａ）、図１４（Ａ）および図１５
（Ａ）に示す構成と同じである。

【０１２６】この図１６（Ａ）に示す分周回路において
は、図１６（Ｂ）に示すようにノードＢＡの信号がＨレ
ベルに立上がると、出力信号ＯＵＴがＨレベルに立上が
る。このノードＢＡの信号がＬレベルに立下がってから
入力信号ＩＮの半サイクル経過後に、出力信号ＯＵＴが
Ｌレベルに立下がる。ノードＢＡの信号は、入力信号Ｉ
Ｎの２サイクル期間Ｈレベルとなる。したがって、出力
信号ＯＵＴは、Ｈレベル期間が２．５サイクル、Ｌレベ
ル期間が２．５サイクルのデューティ比５０％の信号と
なる。この場合、出力信号ＯＵＴは次式で表わされる。

【０１２７】 ＯＵＴ＝Ｃ（１．５）＋Ｃ（２）＝Ｃ＋Ｃ（０．５） この図１３（Ａ）から図１６（Ａ）に示す１／５分周回
路において、４段の縦続接続されるＤラッチ１−ｃ〜１
−ｆにおいて、位相が互いに半サイクルずれた信号の組
をＮＯＲ回路で受けることにより、出力信号ＯＵＴのＨ
レベル期間を入力信号ＩＮの半サイクル期間長くするこ
とができる。このとき、適当な組のＤラッチを選択する
ことにより、入力信号ＩＮの立上がりに同期した１／５
分周比の信号および入力信号ＩＮの立下がりに同期した
分周比１／５の信号のいずれも得ることができる。

【０１２８】［変更例５］図１７（Ａ）は、この発明の
実施の形態３の変更例５の構成を概略的に示す図であ
る。この図１７（Ａ）に示す分周回路は、２Ｔ遅延回路
２０からの互いに位相が半サイクルずれた信号を受ける
ＡＮＤ回路１５が設けられている点が、図６（Ｂ）に示
す回路構成と異なる。この図１７（Ａ）に示す１／５分
周回路では、その動作波形を図１７（Ｂ）に示すよう
に、ノードＣの信号は、２サイクル期間Ｌレベルとな
り、３サイクル期間Ｈレベルとなる。このノードＣの信
号が入力信号ＩＮ（図１７（Ａ）には示さず）の１サイ
クル遅れてノードＢに伝達される。したがって、ノード
ＢＡの信号は、３サイクル期間Ｈレベルとなり、２サイ
クル期間Ｌレベルとなる（ＮＡＮＤ回路１３ａがノード
ＢおよびＣの信号を受けているため）。このノードＢＡ
の信号が入力信号ＩＮの２サイクル期間遅れてノードＣ
に伝達される。２Ｔ遅延回路２０は、その内部に、４段
のカスケード接続されるＤラッチを含んでいる。２Ｔ遅
延回路２０において１つのＤラッチの入力および出力の
信号は、互いに半サイクル位相がずれている。したがっ
て、この１つのＤラッチの入力および出力の信号をＡＮ
Ｄ回路１５で受けることにより、Ｈレベル期間が２．５
サイクル、Ｌレベル期間が２．５サイクルのデューティ
比５０％の出力信号ＯＵＴが得られる。

【０１２９】［変更例６］図１８は、この発明の実施の
形態３の変更例６の構成を示す図である。この図１８に
示す分周回路においては、２Ｔ遅延回路２０の出力部
に、さらに入力信号の半サイクルノードＣの信号を遅延
する１／２Ｔ遅延回路（Ｄラッチ）１−ｘが設けられ
る。ノードＣの信号と１／２Ｔ遅延回路（Ｄラッチ）１
−ｘの出力信号をＡＮＤ回路１５が受ける。他の構成
は、図１７（Ａ）に示す構成と同じである。

【０１３０】この図１８に示す分周回路においても、ノ
ードＣのＨレベル期間を、半サイクル短くした出力信号
ＯＵＴが得られる。この出力信号は、図１７（Ｂ）に示
す波形図において出力信号ＯＵＴを、半サイクル位相を
遅らせた信号で表わされる。したがって、この図１８に
示す分周回路においても、デューティ比５０％の１／５
分周回路を得ることができる。

【０１３１】この１／５分周回路の構成は、上述の構成
に限定されず、種々の変形例が可能である。これらの分
周信号を得るための式としては、次式がある。

【０１３２】 Ｃ＝Ａ（−２）＊Ｂ（−２）＝ＺＣ（−２）＊ＺＣ（−３）…（Ｃ−２） Ｃ＝Ｚ［Ｃ（−２）＊Ｃ（−３）］ …（Ｃ−３） Ｃ＝Ｚ［｛Ｃ＊Ｃ（−１）｝（−２）］ …（Ｃ−４） Ｃ＝Ｚ［Ｃ＊Ｃ（−１）］（−２） …（Ｃ−５） 式（Ｃ−３）〜（Ｃ−５）の場合、デューティ比５０％
の分周信号を得るために、互いに位相が、半サイクルず
れた信号をＡＮＤ回路で受ける。式（Ｃ−２）の場合に
は、デューティ比５０％の信号を生成するためには、Ｏ
Ｒ回路を利用する。

【０１３３】以上のように、この発明の実施の形態３に
従えば、Ｄラッチをカスケード接続し、このカスケード
接続されたＤラッチの間に１段の論理回路を挿入するだ
けで、小占有面積の１／５分周回路を得ることができ
る。また、半サイクル位相のずれた信号の論理和／論理
積をとることにより、デューティ比５０％の１／５分周
された信号を得ることができる。

【０１３４】また、５０％のデューティ比の信号を得る
場合、Ｄラッチ１段の遅延と、論理回路（ＡＮＤ回路ま
たは、ＯＲ回路（ＮＯＲ回路＋インバータ））の遅延だ
けであり、入力信号ＩＮの変化に対する分周信号の遅延
は十分小さくすることができる。

【０１３５】なお、信号のレーシングを防止するため
に、Ｄラッチの間に、バッファ回路が挿入されてもよ
い。

【０１３６】［実施の形態４］図１９（Ａ）は、この発
明の実施の形態４に従う分周回路の構成を示す図であ
る。この図１９（Ａ）に示す分周回路においては、Ｄラ
ッチ１−ｆとＤラッチ１−ｃの間に２（Ｎ−２）段のＤ
ラッチの組１−ｇｇが挿入される。他の構成は、図１２
（Ａ）に示す構成と同じであり、対応する部分には同一
参照番号を付しその詳細説明は省略する。このＤラッチ
群１−ｇｇは、（Ｎ−２）Ｔの遅延時間を与える。した
がって、インバータ２−ｂの出力からノードＣまでの間
の遅延時間は、Ｎ・Ｔとなる。次に、この図１９（Ａ）
に示す分周回路の動作を図１９（Ｂ）に示す信号波形図
を参照して説明する。

【０１３７】ノードＣの電圧レベルがＨレベルに立上が
ると、ノードＡの電圧レベルがＬレベルに立下がり、応
じてノードＢＡの電圧レベルもＬレベルに立下がる。ノ
ードＡの信号は、１サイクル遅れてノードＢに伝達され
る。このノードＢＡのＬレベルは、Ｎサイクル経過した
後ノードＣに伝達される。したがって、ノードＣの信号
は、Ｎサイクル期間Ｎ，Ｔの間Ｈレベルとなる。ノード
ＢＡは、ノードＡおよびＢの一方の信号がＬレベルのと
きには、Ｌレベルとなる。したがって、ノードＢＡは
（Ｎ＋１）サイクル期間（Ｎ＋１）Ｔの間Ｌレベルとな
る。したがって、ノードＣへはノードＢＡの信号がＮサ
イクル遅れて伝達されるため、ノードＣの信号も、Ｈレ
ベルがＮサイクル（Ｎ・Ｔ）、Ｌレベルの期間がＮ＋１
サイクル（Ｎ＋１）Ｔとなる。したがって、ノードＣの
信号は、周期がＮ・Ｔ＋（Ｎ＋１）Ｔ＝（２Ｎ＋１）Ｔ
となり、入力信号ＩＮを１／（２Ｎ＋１）で分周した信
号がノードＣに得られる。

【０１３８】ＮＯＲ回路４およびインバータ２−ｄによ
るＯＲ回路は、ノードＣの信号とＤラッチ１−ｘの信号
の論理和をとっている。したがって、出力信号ＯＵＴ
は、Ｈレベル期間が、半サイクルＴ／２長くなり、一
方、Ｌレベル期間がノードＣの信号に比べて半サイクル
短くなる。したがって、出力信号ＯＵＴは入力信号ＩＮ
を１／（２Ｎ＋１）の分周比で分周した信号でありかつ
デューティ比５０％を有する。

【０１３９】このノードＣの信号は、次式で表わされ
る。 Ｃ＝［Ａ＊Ｂ］（−Ｎ）＝［ＺＣ＊Ｚ（Ｃ−１）］（−Ｎ） …（Ｄ−１） この図１９（Ａ）に示すように、Ｄラッチの構成要素数
は少ないため、少数の構成要素で、１／（２Ｎ＋１）分
周回路を得ることができる。また、単にＤラッチの数を
増加しているだけであり、規則的にＤラッチが繰返し配
置されるだけであり、規則的に同じパターンを繰返すだ
けでよく、レイアウト効率が向上する。また、入力信号
ＩＮに対する分周信号ＯＵＴの遅延は、Ｄラッチ１−ｘ
の遅延と論理和ゲート（ＮＯＲゲート４およびインバー
タ２−ｄ）の遅延であり、十分小さくすることができ
る。

【０１４０】なお、この図１９（Ａ）に示す構成におい
ても、入力信号ＩＮに対するＤラッチの各入力信号のレ
ーシングが生じないように、Ｄラッチの間にバッファが
挿入されてもよい。

【０１４１】［変更例１］図２０は、この発明の実施の
形態４の変更例１の構成を示す図である。この図２０に
示す構成においては、Ｄラッチ１−ｃおよび１−ｄの出
力信号がＮＯＲ回路４へ与えられる。デューティ調整の
ためのＤラッチ１−ｘは設けられていない。他の構成
は、図１９（Ａ）に示す構成と同じであり、対応する部
分には同一参照番号を付しその詳細説明は省略する。

【０１４２】この図２０に示す構成においても、デュー
ティ比５０％の１／（２Ｎ＋１）分周された信号を得る
ことができる。ノードＣの信号変化は、図１９（Ａ）に
示す信号変化と同じであるためである。

【０１４３】出力ＯＵＴは、式（Ｂ−２）で与えられ
る。この図２０に示す構成においても、レーシング防止
のためのバッファがＤラッチの間に挿入されてもよい。

【０１４４】［変更例２］図２１は、この発明の実施の
形態４の変更例２の構成を概略的に示す図である。図２
１に示す構成においては、１Ｔ遅延回路１０ｃと２Ｎ段
のＤラッチで構成されるＮ・Ｔ遅延回路２５の間にＮＡ
ＮＤ回路１３ａが配置される。さらに、Ｎ・Ｔ遅延回路
２５の出力信号を入力信号ＩＮ（図２１には示さず）を
半サイクル遅延する１／２・Ｔ遅延回路１−ｘと、Ｎ・
Ｔ遅延回路２５の出力信号と１／２・Ｔ遅延回路（Ｄラ
ッチ）１−ｘの出力信号を受けるＡＮＤ回路１５が設け
られる。

【０１４５】この図２１に示す分周回路は、図６（Ｂ）
に示す１／４分周回路の拡張である。ノードＣには、し
たがって（Ｎ＋１）サイクル期間Ｈレベルとなり、Ｎサ
イクル期間Ｌレベルとなる信号が現われる。ＡＮＤ回路
１５により、このノードＣのＨレベル期間を半サイクル
短くすることにより、ＨレベルおよびＬレベルのそれぞ
れの期間がともに（Ｎ＋１／２）サイクルとなるデュー
ティ比５０％の１／（２Ｎ＋１）分周信号ＯＵＴが得ら
れる。

【０１４６】［変更例３］図２２は、この発明の実施の
形態４の変更例３の構成を概略的に示す図である。図２
２に示す構成においては、Ｎ・Ｔ遅延回路２５において
生成される互いに半サイクル位相のずれた信号をＡＮＤ
回路１５が受ける。他の構成は、図２１に示す構成と同
じである。この図２２に示す構成においても、同様、デ
ューティ比５０％の１／（２Ｎ＋１）分周された信号Ｏ
ＵＴが得られる。

【０１４７】この１／（２Ｎ＋１）の分周比で入力信号
ＩＮを分周する場合、ノードＣの信号は、次式で表わさ
れる。

【０１４８】 Ｃ＝Ａ（−Ｎ）＊Ｂ（−Ｎ）＝Ｚ（Ｃ（−Ｎ））＊Ｚ（Ｃ（−Ｎ−１）） …（Ｄ−２） Ｃ＝Ｚ［Ｃ（−Ｎ）＊Ｃ（−Ｎ−１）］ …（Ｄ−３） Ｃ＝Ｚ［｛Ｃ＊Ｃ（−１）｝（−Ｎ）］ …（Ｄ−４） Ｃ＝Ｚ［Ｃ＊Ｃ（−１）］（−Ｎ） …（Ｄ−５） 出力ＯＵＴは、前の式（Ｂ−１）および（Ｂ−２）のい
ずれかである。

【０１４９】なお、分周信号はノードＣから取出すので
はなく、ノードＢＡすなわちＮ・Ｔ遅延回路の入力また
はノードＡから取出すように構成されてもよい。

【０１５０】以上のように、この発明の実施の形態４に
従えば、単に、Ｄラッチを規則的に繰返し配列し、１サ
イクル位相のずれた信号の論理積／否定論理積をとり、
その論理演算結果をＮサイクル遅延して再び論理回路へ
フィードバックしているため、容易に、１／（２Ｎ＋
１）分周された信号を単にＤラッチを追加するだけで得
ることができ、レイアウト効率の優れた分周回路を得る
ことができる。また、半サイクル位相のずれた信号の論
理和／論理積をとることにより、容易にデューティ比５
０％の分周信号を生成することができる。

【０１５１】［実施の形態５］図２３は、この発明の実
施の形態５に従う分周回路の構成を示す図である。図２
３においては、入力信号ＩＮに対する１／３分周信号Ｏ
ＵＴ１および１／５分周信号ＯＵＴ２を生成する。１／
３分周回路は、１Ｔ遅延回路１０ｃおよび１０ｄと、１
Ｔ遅延回路１０ｄの出力信号と１Ｔ遅延回路１０ｃの出
力信号の論理演算処理を施して１Ｔ遅延回路１０ｄへ与
えるロジック回路３０ａと、１Ｔ遅延回路１０ｄが生成
する信号のうち互いに半サイクル位相のずれた信号によ
り、デューティ比５０％の信号を生成するデューティ調
整回路３５ａを含む。ロジック回路３０ａは、ＮＡＮＤ
回路１３ａまたはＡＮＤ回路（ＮＯＲゲート４およびイ
ンバータ２−ｂの組合せ）に対応する。デューティ調整
回路３５ａは、１Ｔ遅延回路１０ｄの生成する信号から
半サイクル位相のずれた信号を生成して、これらの信号
の論理和／論理積を求めることにより、１／３分周信号
ＯＵＴ１を生成する。

【０１５２】１／５分周回路は、２Ｔ遅延回路２０の出
力信号を遅延する１Ｔ遅延回路１０ｅと、１Ｔ遅延回路
１０ｅの出力信号と２Ｔ遅延回路２０の出力信号の論理
演算処理を行なうロジック回路３０ｂと、２Ｔ遅延回路
２０の出力信号から半サイクル位相のずれた信号を生成
して（取出して）論理和／論理積演算を行なってデュー
ティ比５０％の分周信号ＯＵＴ３を生成するデューティ
調整回路３５ｂを含む。

【０１５３】ロジック回路３０ｂはロジック回路３０ａ
と同じ構成を備え、デューティ調整回路３５ｂは、デュ
ーティ調整回路３５ａと同じ構成を備える。したがっ
て、入力信号ＩＮから、１／３分周信号ＯＵＴ１および
１／５分周信号ＯＵＴ２を生成する場合、これらの分周
信号ＯＵＴ１およびＯＵＴ２の入力信号ＩＮに対する遅
延時間は同一である。したがって、分周信号ＯＵＴ１お
よびＯＵＴ２による入力信号ＩＮに対するスキューが生
じない。したがって、分周信号ＯＵＴ１に従って動作す
る内部回路および分周信号ＯＵＴ２に従って動作する内
部回路は、入力信号ＩＮに対し、同じタイミングで動作
開始を行なわせることができ（タイミングスキューが生
じない）、内部回路を高速動作させることができる（ク
ロックスキューを考慮する必要がなく、タイミングマー
ジンを小さくすることができるため）。

【０１５４】以上のように、この発明の実施の形態５に
従えば、異なる分周比の信号を生成する分周回路におい
て、この分周信号の出力部を同一構成としているため、
入力信号に対するタイミングスキューの生じない複数の
分周信号を生成することができ、正確な内部クロック信
号（動作タイミング規定信号）を生成することができ
る。

【０１５５】なお、図２３において、複数の分周信号の
分周比は１／３および１／５に限定されず、用いられる
用途に応じて適当に定められればよい。

【０１５６】［実施の形態６］図２４は、この発明の実
施の形態６に従う分周回路の構成を示す図である。図２
４においては、Ｄラッチ１−ｃおよび１−ｄの間に、遅
延時間が変更可能な可変遅延回路４０が挿入される。他
の構成は、図７（Ａ）に示す構成と同じであり、対応す
る部分には同一参照番号を付しその詳細説明は省略す
る。

【０１５７】可変遅延回路４０は、遅延が２Ｔサイクル
の２Ｔ遅延回路４０ａと、遅延時間が１Ｔサイクルの１
Ｔ遅延回路４０ｂと、遅延が、０サイクルのバッファ回
路４０ｃを含む。２Ｔ遅延回路４０ａは、選択信号ＣＮ
ＴＬ−Ｃおよびインバータ２−ｅからの反転選択信号に
応答して導通するＣＭＯＳトランスミッションゲート５
−ａと、ＣＭＯＳトランスミッションゲート５−ａの出
力信号を入力信号ＩＮに従って転送する４段のカスケー
ド接続されるＤラッチ１−ｅ〜１−ｈと、選択信号ＣＮ
ＴＬ−Ｃおよびその反転信号に従って導通し、Ｄラッチ
１−ｈの出力信号をＤラッチ１−ｄに伝達するＣＭＯＳ
トランスミッションゲート５−ｂを含む。４段のＤラッ
チ１−ｅ〜１−ｈにより、２サイクルの遅延が与えられ
る。

【０１５８】１Ｔ遅延回路４０ｂは、選択信号ＣＮＴＬ
−Ｂおよびインバータ２−ｆからの反転選択信号に従っ
て導通し、Ｄラッチ１−Ｃの出力信号を伝達するＣＭＯ
Ｓトランスミッションゲート５−ｃと、ＣＭＯＳトラン
スミッションゲート５−ｃから与えられた信号を入力信
号ＩＮに従って伝達する２段のカスケード接続されるＤ
ラッチ１−ｉおよび１−ｊと、選択信号ＣＮＴＬ−Ｂお
よびその反転信号に従って導通し、Ｄラッチ１−ｊの出
力信号をＤラッチ１−ｄに伝達するＣＭＯＳトランスミ
ッションゲート５−ｄを含む。２段のカスケード接続さ
れるＤラッチ１−ｉおよび１−ｊにより、入力信号ＩＮ
の１サイクルの遅延が与えられる。

【０１５９】バッファ回路４０ｃは、選択信号ＣＮＴＬ
−Ａおよびインバータ２−ｇからの反転選択信号に従っ
て導通し、Ｄラッチ１−ｃの出力信号を伝達するＣＭＯ
Ｓトランスミッションゲート５−ｅと、ＣＭＯＳトラン
スミッションゲート５−ｅの出力信号を伝達する２段の
カスケード接続されるインバータ２−ｈおよび２−ｉ
と、選択信号ＣＮＴＬ−Ａおよびその反転信号に従って
導通し、インバータ２−ｉの出力信号をＤラッチ１−ｄ
へ伝達するＣＭＯＳトランスミッションゲート５−ｆを
含む。２段のカスケード接続されるインバータ２−ｈお
よび２−ｉは、単に、ＣＭＯＳトランスミッションゲー
ト５−ｅを介してＤラッチ１−ｃから与えられる信号を
バッファ処理してＣＭＯＳトランスミッションゲート５
−ｆを介してＤラッチ１−ｄへ伝達する。したがって、
単にレーシング防止機能を有するだけであり、遅延は０
サイクルである。

【０１６０】選択信号ＣＮＴＬ−Ａ〜ＣＮＴＬ−Ｃの１
つが、Ｈレベルの活性状態に設定される。２Ｔ遅延回路
４０ａがＤラッチ１−ｃおよび１−ｄの間に挿入される
と、ノードＢＡとノードＣの間の遅延時間は入力信号Ｉ
Ｎの３サイクル期間３Ｔとなる。この場合には、したが
って、分周比１／７の分周回路が実現される。

【０１６１】１Ｔ遅延回路４０ｂが選択されてＤラッチ
１−ｃおよび１−ｄの間に挿入されると、ノードＢＡと
ノードＣの間の遅延時間は入力信号ＩＮの２サイクル期
間２Ｔとなる。したがって、このときには、分周比１／
５の分周回路が実現される。

【０１６２】バッファ回路４０ｃが選択されたときに
は、ノードＢＡとノードＣの間の遅延時間は入力信号Ｉ
Ｎの１サイクル期間１Ｔとなる。この場合には、実施の
形態１と同様、分周比１／３の分周回路が実現される。

【０１６３】したがって、この可変遅延回路において、
入力信号ＩＮのサイクルＴの整数倍の遅延時間を与える
遅延回路を並列に設け、選択信号に従って１つを選択す
ることにより、所望の分周比を有する分周回路を実現す
ることができる。

【０１６４】なお、この図２４に示す分周回路において
も、分周比５０％の信号が得られるが、この分周比５０
％の信号を生成するための構成として、先の実施の形態
１から５において説明した種々の構成を利用することが
できる。また、ＮＡＮＤ回路３およびインバータ２−ｂ
およびインバータ２−ｃを、１つのＮＡＮＤ回路で置換
えることもできる。この場合には、デューティ比を調整
するための回路は、ＡＮＤ回路となる。

【０１６５】以上のように、この発明の実施の形態６に
従えば、分周信号の分周比を決定する遅延段を可変遅延
段で構成しているため、容易に任意の分周比を有する分
周信号を生成することができる。また、単にＤラッチを
直列に接続して遅延回路を構成し、複数の互いに遅延時
間の異なる遅延回路の出力信号を選択信号により選択す
るように構成しているため、簡易な回路構成で、容易に
所望の分周比を有する分周信号を生成する分周回路を実
現することができる。

【０１６６】なお、図２４に示す構成においても、入力
信号ＩＮに対する伝搬信号のレーシングを防止するため
に、Ｄラッチの間に、バッファが配置されてもよい。

【０１６７】また、分周比を決定する遅延段の遅延時間
を可変にしているだけであり、他の回路部分は共有する
ことができ、最小の構成要素数で、可変分周回路を実現
することができる。

【０１６８】［実施の形態７］図２５（Ａ）は、この発
明の実施の形態７に従う分周回路の構成を示す図であ
る。この図２５（Ａ）に示す分周回路においては、ノー
ドＡとノードＢの間に、４段のＤラッチ１−ａ〜１−ｄ
が配置され、ノードＢＡとノードＣの間に４段のＤラッ
チ１−ｅ〜１−ｈが配置される。

【０１６９】この分周回路は、さらに、ノードＣの信号
を入力信号ＩＮに従って転送する２段のＤラッチ１−ｘ
および１−ｙと、Ｄラッチ１−ｙの出力信号とノードＣ
の信号を受けるＮＯＲ回路４と、ＮＯＲ回路４の出力信
号を反転して分周信号ＯＵＴを生成するインバータ２−
ｄを含む。ノードＣ上の信号がインバータ２−ｃを介し
てＤラッチ１−ａの入力へ伝達される。ノードＢとノー
ドＢＡの間には、先の実施の形態と同様、ノードＢおよ
びＡ上の信号を受けるＮＡＮＤ回路３と、このＮＡＮＤ
回路３の出力信号を反転してＤラッチ１−ｅへ伝達する
インバータ２−ｂが設けられる。次に、この図２５
（Ａ）に示す分周回路の動作を図２５（Ｂ）に示すタイ
ミングチャート図を参照して説明する。

【０１７０】ノードＣ上の信号がＨレベルに立上がる
と、ノードＡの信号がＬレベルに立下がる。ノードＡの
信号は、２サイクル遅れてノードＢに伝達される。ノー
ドＡの立下がりに応答してノードＢＡの信号がＬレベル
に立下がる。ノードＢＡの信号は、Ｄラッチ１−ｅ〜１
−ｈにより、２サイクル遅延されてノードＣへ伝達され
る。したがってノードＣの信号は、入力信号ＩＮの２サ
イクル期間である２・Ｔの間Ｈレベルとなる。すなわち
ノードＡの信号は２サイクル期間Ｌレベルとなる。この
ノードＡの信号よりも２サイクル遅れてノードＢの信号
が、Ｌレベルに立下がる。したがって、ノードＢＡの信
号は、このノードＡおよびＢの信号のいずれかがＬレベ
ルにある期間、すなわち４サイクル期間Ｌレベルとな
る。このノードＢＡの信号が２サイクル遅れてノードＣ
へ伝達される。したがって、ノードＣの信号は、Ｈレベ
ルの期間が２サイクル、Ｌレベルの期間が４サイクルと
なる。すなわち、入力信号ＩＮに対し、ノードＣの信号
は６倍の周期で変化する。したがって、分周比１／６の
信号を得ることができる。Ｄラッチ１−ｘおよび１−ｙ
は、このノードＣの信号を１サイクル遅延している。Ｎ
ＯＲ回路４およびインバータ２−ｄにより、この１サイ
クル遅延された信号とノードＣの信号の論理和がとられ
る。したがって出力信号ＯＵＴは、ノードＣの信号がＨ
レベルに立上がってから、３サイクルの間Ｈレベルとな
り、続く３サイクルの間Ｌレベルとなる。これにより、
デューティ比５０％の分周比１／６の分周信号を得るこ
とができる。

【０１７１】このノードＣの信号は、次式の関係を満た
す。 Ｃ＝［Ａ＊Ｂ］（−２）＝［ＺＣ＊Ｚ（Ｃ（−２））］（−２）…（Ｅ−１） 出力信号ＯＵＴは、次式で表わされる。

【０１７２】 ＯＵＴ＝Ｃ＋Ｃ（−１） …（Ｆ−１） この図２５（Ａ）に示す分周回路により、入力信号ＩＮ
の偶数倍の周期を有する分周信号を生成することができ
る。この場合においても、単にＤラッチの接続段数が調
整されているだけであり、簡易な回路構成で、所望の分
周比を有する分周回路を実現することができる。

【０１７３】［変更例１］図２６（Ａ）は、この発明の
実施の形態７の変更例１の構成を示す図である。この図
２６（Ａ）においては、ＮＯＲ回路４は、Ｄラッチ１−
ｆの出力信号とＤラッチ１−ｈの出力信号を受ける。Ｄ
ラッチ１−ｘおよび１−ｙは設けられていない。他の構
成は、図２５（Ａ）に示す構成と同じであり、対応する
部分には同一参照番号を付し、その詳細説明は省略す
る。

【０１７４】この図２６（Ａ）に示す構成においては、
ＮＯＲ回路４は、ノードＣの信号とこのノードＣの信号
よりも１サイクル位相の進んだ信号とを受けている。し
たがって、図２６（Ｂ）にタイミングチャートを示すよ
うに、インバータ２−ｄの出力信号ＯＵＴは、ノードＣ
の信号の立上がりよりも１サイクル早く立上がり、ノー
ドＣの信号の立下がりに同期してＬレベルに立下がる。
したがって、この場合においても、出力信号ＯＵＴは、
３サイクル期間Ｈレベル、３サイクル期間Ｌレベルとな
り、デューティ比５０％を有する。

【０１７５】なお、この図２６（Ａ）に示す構成におい
て、インバータ２−ｂの出力信号とＤラッチ１−ｆの出
力信号をＮＯＲ回路４へ与えてもよい。入力信号ＩＮの
１サイクル分位相のずれた信号のＯＲ（論理和）をとる
ことにより、デューティ比５０％の信号を得ることがで
きる。

【０１７６】この図２６（Ａ）に示す構成における出力
信号ＯＵＴとノードＣの信号の関係は次式で表わされ
る。

【０１７７】ＯＵＴ＝Ｃ＋Ｃ（１） ［変更例２］図２７（Ａ）は、この発明の実施の形態７
の変更例２の構成を示す図である。この図２７（Ａ）に
示す分周回路は、図２６（Ａ）に示す分周回路と以下の
点が異なっている。すなわち、インバータ２−ｂおよび
２−ｃが取除かれ、ＮＯＲ回路４が、ＮＡＮＤ回路３ｂ
で置換えられる。ノードＡおよびノードＢの信号がＮＡ
ＮＤ回路３ａに与えられて、その否定論理積結果がＤラ
ッチ１−ｅへ与えられる。ＮＡＮＤ回路３ｂおよびイン
バータ２−ｄは、ＡＮＤ回路１５に対応する。

【０１７８】この図２７（Ａ）に示す分周回路において
は、その動作波形を図２７（Ｂ）に示すように、ノード
ＡとノードＣに同じ信号が与えられる。ノードＡがＬレ
ベルになると、ＮＡＮＤ回路３ａの出力信号がＨレベル
となる。ノードＢＡの信号が、２サイクル遅れてノード
Ｃへ伝達される。したがって、ノードＣの信号は、２サ
イクル期間Ｌレベルとなる。ノードＢＡには、ノードＡ
すなわちノードＣの信号が２サイクル遅れて伝達され
る。したがって、ノードＢＡの信号は、ノードＡおよび
Ｂの信号の一方がＬレベルの間Ｈレベルとなる。すなわ
ちノードＢＡは４サイクル期間Ｈレベルとなる。したが
って、ノードＣからの信号は、Ｈレベル期間が４サイク
ル、Ｌレベル期間が２サイクルとなる。すなわち、ノー
ドＣには、入力信号ＩＮの分周比１／６の分周信号が与
えられる。

【０１７９】ＡＮＤ回路１５は、ノードＣの信号とＤラ
ッチ１−ｆの論理積を求めている。したがって、出力信
号ＯＵＴは、ノードＣの信号がＨレベルに立上がると同
期してＨレベルに立上がり、３サイクル期間Ｈレベルと
なる。したがって、出力信号ＯＵＴは、デューティ比５
０％の信号となる。

【０１８０】なお、この図２７（Ａ）に示す構成におい
ても、ＮＡＮＤ回路３ｂは、ノードＢＡの信号とＤラッ
チ１−ｆの信号を受けてもよい。

【０１８１】この図２７（Ａ）に示す分周回路における
ノードＣの信号は次式を満たす。 Ｃ＝Ｚ［Ｃ＊Ｃ（−２）］（−２） この１／６分周回路においても、論理回路３ａとして他
の論理回路の構成を利用することができる。

【０１８２】また、この実施の形態７においても、レー
シング防止のために、Ｄラッチの間にバッファ回路が挿
入されてもよい。

【０１８３】以上のように、この発明の実施の形態７に
従えば、Ｄラッチをカスケード接続し、Ｄラッチの間に
所定サイクルごとに出力を反転する論理回路を設けてい
るため、分周比１／６の分周信号を得ることができる。
またこの場合においても、デューティ調整のために、１
クロックサイクル位相のずれた信号の論理和／論理積を
とることにより、デューティ比５０％の信号を得ること
ができる。このデューティ比調整を行なっても、分周信
号の入力信号に対する遅延は、Ｄラッチ１段および論理
和／論理積回路のゲート遅延であり、十分小さく、入力
信号ＩＮに対し遅延の極めて小さな分周信号を得ること
ができる。

【０１８４】［実施の形態８］図２８（Ａ）は、この発
明の実施の形態８に従う分周回路の構成を示す図であ
る。この図２８（Ａ）に示す分周回路においては、Ｄラ
ッチ１−ｆとＤラッチ１−ｇの間に、２（Ｎ−５）段の
カスケード接続されるＤラッチを含む遅延回路群１−ｇ
ｇが配置される。他の構成は、図２６（Ａ）に示す構成
と同じであり、対応する部分には同一参照番号を付す。

【０１８５】この図２８（Ａ）に示す構成においては、
ノードＢＡとノードＣの間に、２（Ｎ−１）段のＤラッ
チがカスケード接続される。したがってノードＢＡの信
号は、（Ｎ−１）サイクル経過後ノードＣへ伝達され
る。ノードＡの信号は、Ｄラッチ１−ａ〜１−ｄによ
り、２サイクル期間（２Ｔ）経過後ノードＢに伝達され
る。したがって、図２８（Ｂ）に示すように、ノードＡ
の信号がＬレベルに立下がると、（Ｎ−１）サイクル＋
２サイクルすなわち（Ｎ＋１）Ｔの間、ノードＢＡはＬ
レベルを維持する。ノードＢＡの信号が、（Ｎ−１）サ
イクル経過後ノードＣへ伝達される。ノードＣの信号が
Ｈレベルに立上がり、応じて、ノードＢＡの信号がＬレ
ベルになると、（Ｎ−１）サイクル経過後、ノードＣの
信号がＬレベルに立上がる。したがって、ノードＣの信
号は、Ｈレベル期間が（Ｎ−１）Ｔ、Ｌレベル期間が
（Ｎ＋１）Ｔの期間となる。ノードＣの信号は、周期２
Ｎ・Ｔを有しており、入力信号ＩＮの２Ｎ倍の周期を有
している。したがって、このノードＣからは、分周比１
／２Ｎの信号が生成される。

【０１８６】ＮＯＲ回路４およびインバータ２−ｄによ
り、このノードＣの信号のデューティ調整が行なわれ
る。ノードＣの信号とこれより１サイクル位相の進んだ
信号の論理和により、ノードＣの信号のＨレベル期間が
１サイクル長くされる。したがってインバータ２−ｄの
出力信号ＯＵＴは、Ｈレベル期間がＮ・Ｔ、Ｌレベル期
間がＮ・Ｔとなり、デューティ比５０％の信号となる。

【０１８７】したがって、この図２８（Ａ）に示すよう
に、単にＤラッチの個数を１サイクル遅延単位で増加さ
せることにより、容易に所望の分周比を有する分周回路
を生成することができる。このノードＣの信号は、次式
で表わされる。

【０１８８】 Ｃ＝［Ａ＊Ｂ］（−Ｎ＋１）＝［ＺＣ＊Ｚ（Ｃ（−２））］（−Ｎ＋１） …（Ｇ−１） 出力信号ＯＵＴは式（Ｆ−１）で与えられる。

【０１８９】［変更例１］図２９は、この発明の実施の
形態８の変更例１の構成を示す図である。図２９におい
ては、Ｄラッチ１−ｅ、１−ｆ、１−ｇおよび１−ｈと
Ｄラッチ群の遅延回路１−ｇｇに相当する（Ｎ−１）Ｔ
遅延回路５０ｂの出力部に、さらにこのノードＣの信号
を入力信号ＩＮ（図２９には図示せず）の１サイクル遅
延する１Ｔ遅延回路５０ｃが設けられる。ＮＯＲ回路４
は、ノードＣの信号と１Ｔ遅延回路５０ｃの出力信号を
受ける。

【０１９０】２Ｔ遅延回路５０ａは、図２８（Ａ）に示
すＤラッチ１−ａ〜１−ｄに相当する。この図２９に示
す分周回路においても、分周比１／２Ｎの分周信号を得
ることかできる。また、ＮＯＲ回路４およびインバータ
２−ｄにより、デューティ比５０％の分周信号を得るこ
とができる。

【０１９１】［変更例２］図３０は、この発明の実施の
形態８の変更例２の構成を示す図である。この図３０に
示す分周回路は、図２９に示す構成において、インバー
タ２−ｂおよび２−ｃを取除き、ＮＯＲ回路４がＮＡＮ
Ｄ回路３ｂで置換えたものと等価である。ＮＡＮＤ回路
３ａが、ノードＡおよびＢの信号を受ける。

【０１９２】この図３０に示す分周回路においても、ノ
ードＡの信号が、Ｌレベルに立下がると、ノードＢＡの
信号がＨレベルに立上がる。このノードＢＡの信号が、
（Ｎ−１）サイクル経過後ノードＣへ伝達される。した
がってノードＡおよびＣは、Ｌレベル期間が（Ｎ−１）
Ｔとなる。ノードＢＡには、ノードＡの信号が２サイク
ル遅れて伝達される。したがって、ノードＢＡは、（Ｎ
−１）＋２＝（Ｎ＋１）サイクル期間Ｈレベルとなる。
すなわちノードＣからは、（Ｎ−１）Ｔの間Ｌレベルと
なり、（Ｎ＋１）のサイクル期間Ｈレベルとなる信号が
出力される。この場合においても、入力信号ＩＮ（図３
０に示す）を１／２Ｎ分周した信号を得ることができ
る。

【０１９３】ＮＡＮＤ回路３ｂおよびインバータ２−ｄ
により、１Ｔ遅延回路５０ｃの入力信号および出力信号
の論理積を求めることにより、図２８（Ｂ）に示す信号
波形と同様、Ｈレベル期間およびＬレベル期間がともに
Ｎ・Ｔのデューティ比５０％の分周比１／２Ｎの分周信
号を得ることができる。

【０１９４】以上のように、この発明の実施の形態８に
従えば、単に、Ｄラッチの数を１Ｔ単位で増加させるこ
とにより、任意の分周比を有する分周回路を得ることが
できる。また、単にこの分周回路は、Ｄラッチが繰返し
配置されるだけであり、回路配置が規則性を有してお
り、レイアウトを効率的に行なうことができる。また、
先の実施の形態と同様、分周信号の入力信号ＩＮに対す
る遅延時間は、１Ｔ遅延回路５０ｃの遅延時間および論
理和／論理積回路の遅延時間であり、極めて小さい。

【０１９５】また、この１／２Ｎ分周回路においても、
レーシング防止のために、Ｄラッチの間にバッファ回路
が挿入されてもよい。

【０１９６】［実施の形態９］図３１は、この発明の実
施の形態９に従う分周回路の構成を示す図である。この
図３１に示す分周回路においては、インバータ２−ｂと
Ｄラッチ１−ｘの間に可変遅延回路６０が配置される。
他の構成は、図２５に示す構成と同じである。可変遅延
回路６０は、３Ｔの遅延を与える遅延回路６０ａと、２
Ｔの遅延を与える２Ｔ遅延回路６０ｂを含む。遅延回路
６０ａは、選択信号ＣＮＴＬ−Ａおよびインバータ２−
ｅからの反転選択信号に従って導通するＣＭＯＳトラン
スミッションゲート５−ａと、ＣＭＯＳトランスミッシ
ョンゲート５−ａの出力信号を入力信号ＩＮに従って伝
達する６段のカスケード接続されるＤラッチ１−ｅ〜１
−ｊと、選択信号ＣＮＴＬ−Ａおよびその反転信号に従
って導通し、Ｄラッチ１−ｊの出力信号をノードＣに伝
達するＣＭＯＳトランスミッションゲート５−ｂを含
む。

【０１９７】１Ｔ遅延回路６０ｂは、選択信号ＣＮＴＬ
−Ｂとインバータ２−ｆを介して与えられるその反転信
号とに従って導通し、インバータ２−ｂの出力信号を通
過させるＣＭＯＳトランスミッションゲート５−ｃと、
ＣＭＯＳトランスミッションゲート５−ｃから与えられ
た信号を入力信号ＩＮに従って伝達する４段のカスケー
ド接続されるＤラッチ１−ｋ〜１−ｎと、選択信号ＣＮ
ＴＬ−Ｂおよびその反転信号に従って導通し、Ｄラッチ
１−ｎの出力信号をノードＣに伝達するＣＭＯＳトラン
スミッションゲート５−ｄを含む。

【０１９８】この図３１に示す構成においては、選択信
号ＣＮＴＬ−ＡおよびＣＮＴＬ−Ｂの一方がＨレベルに
設定され、他方はＬレベルに設定される。すなわち、２
Ｔ遅延回路６０ａおよび１Ｔ遅延回路６０ｂの一方が、
ノードＢＡとノードＣの間に挿入される。選択信号ＣＮ
ＴＬ−ＡがＨレベルのときには、ＣＭＯＳトランスミッ
ションゲート５−ａおよび５−ｂが導通し、ＣＭＯＳト
ランスミッションゲート５−ｃおよび５−ｄが非導通状
態となる。したがって、ノードＢＡとノードＣの間に
は、３Ｔ遅延回路が挿入される。したがって、このとき
には、１／８の分周比を有する分周信号が生成される。

【０１９９】一方、選択信号ＣＮＴＬ−ＢがＨレベルの
ときには、ノードＢＡとノードＣの間に、２Ｔ遅延回路
６０ｂが挿入される。このときには、ノードＣには、分
周比１／６の分周信号が得られる。ノードＢＡとノード
Ｃの間に、Ｍ・Ｔ遅延回路を挿入すれば、分周比１／２
（Ｍ＋１）の分周信号が得られる。したがって、所望の
分周比を有する分周信号を、単にノードＢＡとノードＣ
の間の遅延時間を変更することにより容易に実現するこ
とができる。

【０２００】また、この図３１に示す構成においても、
レーシング防止用に、Ｄラッチの間に、バッファが挿入
されてもよい。

【０２０１】また、言うまでもなく、インバータ２−ｂ
および２−ｃを取除き、ＮＯＲ回路４をＮＡＮＤ回路で
置換える構成が用いられてもよい。

【０２０２】［実施の形態１０］図３２は、この発明の
実施の形態１０に従う分周回路の構成を示す図である。
図３２においては、１／３分周回路、１／５分周回路、
および１／６分周回路が示される。１／３分周回路は、
１Ｔ遅延回路１０ｃ、論理回路７０ａ、１Ｔ遅延回路１
０ｄ、Ｔ／２遅延回路７１ａおよびロジック回路７２ａ
を含む。１Ｔ遅延回路１０ｃおよび１０ｄならびにＴ／
２遅延回路７１ａはＤラッチで構成される。これは、先
の実施の形態と同じである。ロジック回路７２ａは、Ｏ
Ｒ回路またはＡＮＤ回路である（論理回路７０ａの構成
により決定される）。

【０２０３】１／５分周回路は、同様、１Ｔ遅延回路１
０ｅ、論理回路７０ｂ、２Ｔ遅延回路２０ａ、Ｔ／２遅
延回路７１ｂおよびロジック回路７２ｂを含む。

【０２０４】１／６分周回路は、２Ｔ遅延回路５０ａ、
ロジック回路７０ｃ、２Ｔ遅延回路２０ｂ、Ｔ遅延回路
７２、およびロジック回路７２ｃを含む。この２Ｔ遅延
回路２０ａ、２０ｂ、５０ａ、およびＴ遅延回路７２
も、Ｄラッチのカスケード接続で構成される。

【０２０５】これらの分周回路は、入力信号ＩＮに従っ
て転送操作を行なう。ロジック回路７２ａ、７２ｂおよ
び７２ｃは、同じ回路構成を有しており、ＡＮＤ回路ま
たはＯＲ回路である。一方、Ｔ／２遅延回路７１ａ、お
よび７１ｂとＴ遅延回路７２は単にＤラッチの段数が異
なるだけである。ロジック回路７２ａ、７２ｂおよび２
ｃは、各々は、２つのＤラッチの出力信号を受ける。し
たがって、Ｄラッチの動作は、入力信号ＩＮにより同期
しており、ロジック回路７２ａ〜７２ｃは同一構成であ
るため、それらの分周信号ＯＵＴ１、ＯＵＴ２およびＯ
ＵＴ３は、入力信号ＩＮに対し同じタイミングで変化す
る。すなわち、これらの分周信号ＯＵＴ１、ＯＵＴ２お
よびＯＵＴ３にはスキューは存在しない。したがって内
部回路は異なる分周比を有する分周信号で動作させて
も、正確に入力信号ＩＮに同期して動作させることがで
き、正確な内部動作を実現することができる。

【０２０６】［実施の形態１１］図３３（Ａ）は、この
発明の実施の形態１１に従う分周回路の構成を概略的に
示す図である。図３３（Ａ）において、この発明の実施
の形態１１に従う分周回路は、入力信号ＩＮに同期して
動作し、ノードＡの信号をＫ・Ｔ期間遅延してノードＢ
に伝達するＫ・Ｔ遅延回路８０ａと、ノードＡとノード
Ｂ上の信号に対し所定の論理処理を施してノードＢＡへ
出力する論理回路８０ｂと、入力信号ＩＮに同期して動
作し、ノードＢＡの信号をＭ・Ｔ期間遅延してノードＣ
に伝達するＭ・Ｔ遅延回路８０ｃと、ノードＣの信号を
ノードＡにフィードバックするフィードバック部８０ｄ
を含む。論理回路８０ｂは、ノードＡおよびノードＢの
信号がともに第１の論理レベルのときと、それ以外のと
きとで出力信号の論理レベルが異なる。フィードバック
部８０ｄは、先の実施の形態１から１０において示した
ように、インバータを含むかまたは単なる配線で構成さ
れる。

【０２０７】この分周回路は、さらに、Ｍ・Ｔ遅延回路
８０ｃに結合され、Ｍ・Ｔ遅延回路８０ｃから（Ｋ／
２）Ｔ位相のずれた信号を抽出して、所定の論理処理を
施してデューティ比５０％の信号を出力するデューティ
調整回路８０ｅを含む。ここで、Ｔは入力信号ＩＮの１
周期を示し、ＫおよびＭは自然数であり、またＭ≧Ｋで
ある。Ｋは、先の実施の形態１から１０において説明し
たように、１または２である。次に、この図３３（Ａ）
に示す分周回路の動作を図３３（Ｂ）に示す信号波形図
を参照して説明する。

【０２０８】図３３（Ｂ）においては、論理回路８０ｂ
は論理積演算を行ない、デューティ調整回路８０ｅがノ
ードＣの信号とそれよりＫ／２サイクル位相のずれた信
号とから出力信号ＯＵＴを生成する動作が示される。

【０２０９】論理回路８０ｂがＡＮＤ回路の場合を考え
る。ノードＣの信号がＨレベルに立上がると、ノードＡ
の信号はＬレベルに立下がり、応じてノードＢＡの信号
がＬレベルに立下がる。このノードＢＡの信号はＭ・Ｔ
サイクル経過後ノードＣに伝達される。したがってノー
ドＣの信号がＨレベルとなる期間は、Ｍ・Ｔサイクル期
間となる。ノードＡの信号は、Ｋ・Ｔ遅延回路８０ａを
介してノードＢに伝達される。したがって、ノードＡの
信号がＨレベルに立上がっても、ノードＢの信号は、そ
れよりＫ・Ｔサイクル期間Ｌレベルを維持するため、ノ
ードＢＡの信号も、（Ｍ＋Ｋ）サイクル期間Ｌレベルを
維持する。すなわち、ノードＣの信号は、Ｍサイクル期
間Ｈレベルとなり、（Ｍ＋Ｋ）サイクル期間Ｌレベルと
なる。したがって、ノードＣの信号は、（２Ｍ＋Ｋ）Ｔ
の周期を有する。すなわち、入力信号ＩＮを分周比１／
（２Ｍ＋Ｋ）で分周した信号がノードＣに得られる。

【０２１０】デューティ調整回路８０ｅは、このＭ・Ｔ
遅延回路８０ｃから、互いに位相がＫ・Ｔ／２ずれた信
号を抽出する。したがって、ノードＣの信号のＨレベル
期間が、（Ｍ＋（Ｋ／２））Ｔとなり、またＬレベル期
間が（Ｍ＋（Ｋ／２））Ｔとなる。したがってデューテ
ィ比５０％の信号がデューティ調整回路８０ｅから生成
される。

【０２１１】論理回路８０ｂが、ＮＡＮＤ回路で構成さ
れる場合には、ノードＣの信号の論理レベルは、図３３
（Ｂ）に示す信号波形と反対となる。この場合において
も、デューティ調整回路８０ｅにおいて、Ｋ・Ｔ／２期
間位相のずれた信号を抽出してＡＮＤ処理を行なうこと
により、同様、デューティ比５０％の信号が得られる。

【０２１２】したがって、この図３３（Ａ）に示すよう
に、Ｋ・Ｔ遅延回路８０ａにおける遅延時間Ｋを１また
は２に切換えることにより、分母が奇数および偶数いず
れの分周比の分周信号であっても、容易に生成すること
ができる。Ｍ・Ｔ遅延回路８０ｃの有する遅延時間Ｍ・
Ｔが、Ｋ・Ｔ遅延回路８０ａの有する遅延時間Ｋ・Ｔよ
りも短い場合には、ノードＢ上の信号が変化する前に、
ノードＣの信号が、ノードＡの信号変化に応じて、変化
する。したがってこの場合には、所望の分周比の分周信
号を得ることができない。これは、次式から明らかであ
る。

【０２１３】Ｃ＝［ＺＣ＊Ｚ（Ｃ（−Ｋ））］（−Ｍ） ＝ＺＣ（−Ｍ）＋ＺＣ（−Ｍ−Ｋ） すなわち、Ｍ周期前の信号と、Ｍ周期よりも前の信号の
論理和を求めても意味がない。これは、Ｍ周期よりも前
の信号をＭ周期遅延させても、現在のノードＣの信号に
影響を及ぼさないためである。したがって、Ｍ≧Ｋとす
ることにより、ノードＡおよびＢの信号に応じて、ノー
ドＢＡの信号を、Ｍサイクル期間または（Ｍ＋Ｋ）サイ
クル期間継続して一定の論理レベルに保持することがで
きる。

【０２１４】なお、図３３（Ａ）に示す構成において、
Ｋ・Ｔ遅延回路８０ａを１Ｔ遅延回路または２Ｔ遅延回
路に設定する構成は、先の、図３１に示すように、Ｋ・
Ｔ遅延回路８ａを可変遅延回路で構成することにより、
実現される。

【０２１５】以上のように、この発明の実施の形態１１
に従えば、Ｋ・Ｔ遅延回路およびＭ・Ｔ遅延回路を接続
し、これらの遅延回路の間に、Ｍ・Ｔ遅延回路のフィー
ドバック信号とＫ・Ｔ遅延回路の出力信号の論理演算処
理を施す回路を設けているために、容易に、１／（２Ｍ
＋Ｋ）の分周比を有する分周信号を生成することができ
る。またデューティ調整回路により、Ｋ・Ｔ／２期間位
相のずれた信号を抽出して、論理和／論理積演算処理を
施すことにより、デューティ比５０％の信号を得ること
ができる。

【０２１６】［実施の形態１２］図３４（Ａ）は、この
発明の実施の形態１２に従う分周回路の構成を示す図で
ある。図３４（Ａ）において、分周回路は、６段のカス
ケード接続されるＤラッチ１−ａ〜１−ｆと、Ｄラッチ
１−ｆの出力信号ＯＵＴを反転してノードＡを介して初
段Ｄラッチ１−ａの入力ＤＩへ伝達するインバータ２−
ｂを含む。Ｄラッチ１−ａ〜１−ｆの各々は、入力信号
ＩＮに同期して動作し、与えられた信号を順次転送す
る。この図３４（Ａ）に示す分周回路においては、互い
に相補的に動作するＤラッチの組（たとえば１−ａおよ
び１−ｂ）は、１Ｔ遅延回路として作用する。次に、こ
の図３４（Ａ）に示す分周回路動作を図３４（Ｂ）に示
すタイミングチャート図を参照して説明する。

【０２１７】リセットにより、Ｄラッチ１−ａ〜１−ｆ
のそれぞれの出力をすべてＬレベルに設定する。出力信
号ＯＵＴがＬレベルであれば、インバータ２−ｂからノ
ードＡに伝達される信号がＨレベルとなる。このノード
Ａ上のＨレベルの信号は、Ｄラッチ１−ａ〜１−ｆを介
して伝達される。したがって、３サイクル経過後、出力
信号ＯＵＴがＨレベルに立上がる。この出力信号ＯＵＴ
がＨレベルに立上がると、ノードＡ上の信号はインバー
タ２−ｂによりＬレベルに立下がる。次いで、このノー
ドＡ上のＬレベルの信号が、再びＤラッチ１−ａ〜１−
ｆを介して伝達されて、出力信号ＯＵＴがＬレベルに立
下がる。したがって、この出力信号ＯＵＴは、Ｈレベル
期間が入力信号ＩＮの３サイクル期間、Ｌレベル期間が
入力信号ＩＮの３サイクル期間となる。したがって、デ
ューティ比５０％の分周比１／６の分周信号が得られ
る。

【０２１８】この図３４（Ａ）に示す分周回路は、一般
の１／２Ｎの分周比を有する分周信号を生成する分周回
路に容易に拡張することができる。すなわち、Ｎ・Ｔ遅
延回路を用いる場合、その出力信号を反転してこのＮ・
Ｔ遅延回路の入力部に伝達することにより出力信号は、
Ｎサイクルごとにその論理レベルが変化するため、１／
２Ｎの分周比を有する分周信号を生成することができ
る。したがって、この場合には、分周信号は、次式の関
係を満たす。

【０２１９】ＯＵＴ＝Ｚ（ＯＵＴ（−Ｎ）） この発明の実施の形態１２に従えば、入力信号に同期し
て動作するＤラッチをカスケード接続し、最終段Ｄラッ
チの出力信号を反転して初段Ｄラッチ入力部へ伝達する
ため、容易に出力信号を所定サイクルごとにこの論理レ
ベルを変化させることができ、少ない構成要素数で分周
比１／２Ｎの分周信号を生成することができる。

【０２２０】この構成においても、入力信号ＩＮおよび
インバータ２−ａの出力信号に従ってＤラッチ１−ｆが
動作しているため、出力信号ＯＵＴのこの入力信号ＩＮ
に対する遅延時間を十分小さくすることができる。

【０２２１】なお、この図３４（Ａ）に示す構成におい
ても、信号のレーシングが発生しないように、Ｄラッチ
の間に、バッファ回路が挿入されてもよい。

【０２２２】言うまでもなく、この図３４（Ａ）に示す
１／２Ｎ分周回路は、図３３（Ａ）に示す分周回路にお
いて、Ｋ・Ｔ遅延回路８０ａの遅延時間を０とし、バッ
ファに等しくした構成と等価である（論理回路８０ｂが
バッファ回路（ＡＮＤ回路のとき）またはインバータ
（ＮＡＮＤ回路のとき）として動作する）。

【０２２３】［実施の形態１３］図３５は、この発明の
実施の形態１３に従う分周回路の構成を示す図である。
図３５において、分周回路は、入力信号ＩＮおよびイン
バータ２−ａからの反転入力信号に従って動作し、イン
バータ２−ｂからの信号を伝達する２段の縦続接続され
るＤラッチ１−ａおよび１−ｂと、選択信号ＣＮＴＬ−
ＡがＨレベルのとき導通し、Ｄラッチ１−ｂの出力信号
を伝達するＣＭＯＳトランスミッションゲート５−ａ
と、選択信号ＣＮＴＬ−Ａを受けるインバータ２−ｃの
出力信号がＨレベルのとき導通し、インバータ２−ｂの
出力信号を伝達するＣＭＯＳトランスミッションゲート
５−ｃと、ＣＭＯＳトランスミッションゲート５−ａま
たは５−ｃの出力信号を受け、入力信号ＩＮおよびイン
バータ２−ａの出力する反転入力信号に従って該受けた
信号を伝達する２段のカスケード接続されるＤラッチ１
−ｃおよび１−ｄと、選択信号ＣＮＴＬ−ＢがＨレベル
のとき導通し、Ｄラッチ１−ｄの出力信号を伝達するＣ
ＭＯＳトランスミッションゲート５−ｂと、インバータ
２−ｄを介して与えられる選択信号ＣＮＴＬ−Ｂの反転
信号がＨレベルのとき導通し、インバータ２−ｂの出力
信号を伝達するＣＭＯＳトランスミッションゲート５−
ｄと、入力信号ＩＮおよびインバータ２−ａの出力する
反転入力信号に従って動作し、ＣＭＯＳトランスミッシ
ョンゲート５−ｂまたは５−ｄの出力信号を伝達する２
段のカスケード接続されるＤラッチ１−ｅおよび１−ｆ
を含む。Ｄラッチ１−ｆの出力信号ＯＵＴは、またイン
バータ２−ｂの入力へ与えられる。

【０２２４】選択信号ＣＮＴＬ−ＡおよびＣＮＴＬ−Ｂ
がともにＨレベルのときには、ＣＭＯＳトランスミッシ
ョンゲート５−ａおよび５−ｂがともに導通状態とな
り、一方ＣＭＯＳトランスミッションゲート５−ｃおよ
び５−ｄはともに非導通状態となる。したがってこの分
周回路は、６段のカスケード接続されるＤラッチの出力
のフィードバックにより、３サイクルごとに出力信号Ｏ
ＵＴが変化し、１／６の分周比を有する分周信号を生成
する１／６分周回路となる。

【０２２５】一方、選択信号ＣＮＴＬ−ＡがＬレベル、
選択信号ＣＮＴＬ−ＢがＨレベルのときには、ＣＭＯＳ
トランスミッションゲート５−ａおよび５−ｂが非導通
状態、ＣＭＯＳトランスミッションゲート５−ｃおよび
５−ｄが導通状態となる。インバータ２−ｂの出力信号
がＣＭＯＳトランスミッションゲート５−ｃを介してＤ
ラッチ１−ｃへ与えられる。したがって、この分周回路
は、４段のＤラッチにより構成され、分周比１／４の分
周信号を生成する分周回路として動作する。

【０２２６】選択信号ＣＮＴＬ−ＢをＬレベルに設定す
る（選択信号ＣＮＴＬ−Ａの状態はドントケア）と、Ｃ
ＭＯＳトランスミッションゲート５−ｂが非導通状態、
ＣＭＯＳトランスミッションゲート５−ｄが導通状態と
される。したがって、２段のカスケード接続されるＤラ
ッチ１−ｅおよび１−ｆおよびインバータ２−ｂによる
フィードバックループが生成され、１サイクルごとに出
力信号ＯＵＴの論理レベルが変化する。したがって、こ
のときには、分周回路は、分周比１／２の分周信号を生
成する。

【０２２７】図３５に示すように、Ｄラッチの間に、遅
延段数を切換えるためのＣＭＯＳトランスミッションゲ
ート（または選択回路）を挿入することにより、遅延回
路の遅延段数を変更することができ、分周比を容易に変
更することができる。この可変分周回路においても、出
力信号ＯＵＴは、Ｄラッチ１−ｆから出力される。入力
信号ＩＮに従ってＤラッチ１−ｆは動作しており、した
がって、いずれの分周比であっても、出力信号ＯＵＴの
入力信号ＩＮに対する遅延時間は同じとなる。このＤラ
ッチをバイパスする構成は、先の可変遅延段にも適用で
きる。

【０２２８】なお、この図３４（Ａ）および図３５に示
す分周回路においても、レーシング防止のために、Ｄラ
ッチの間に、バッファ回路が挿入されてもよい。

【０２２９】［他の変更例］ＣＭＯＳトランスミッショ
ンゲートを用いて可変遅延回路を実現する構成におい
て、このＣＭＯＳトランスミッションゲートは、ＭＯＳ
トランジスタ単体で構成されるトランスファゲートで構
成されてもよく、また、トライステートバッファで構成
されてもよい。

【０２３０】また選択信号ＣＮＴＬ−Ａ，ＣＮＴＬ−
Ｂ，およびＣＮＴＬ−Ｃは、、マスク配線により固定的
にその電圧レベルが設定されてもよく、また特定のボン
ディングパッドの電圧レベルに応じてその電圧レベルが
設定されてもよい。さらに、特定のレジスタなどに、こ
れらの制御信号の状態を設定するためのデータが保持さ
れる構成であってもよい。

【０２３１】

【発明の効果】以上のように、この発明に従えば、入力
信号に従って動作するＤラッチをカスケード接続して分
周回路を構成しているために、少ないトランジスタ数で
分周回路を実現することができる。また、このＤラッチ
の段数を変更するだけで所望の分周比を有する分周回路
を実現することができる。

【０２３２】すなわち、請求項１に係る発明に従えば、
Ｋサイクルの遅延時間を有する第１の遅延段とＭサイク
ルの遅延時間を有する第２の遅延段と、この第２の遅延
段の出力信号をフィードバックし、第１遅延段の出力信
号とフィードバック信号との論理処理を施して第２の遅
延段へ伝達するように構成しているため、簡潔な回路構
成で、容易に分周比１／（２Ｍ＋Ｋ）の分周回路を実現
することができる。

【０２３３】請求項２に係る発明に従えば、第２の遅延
段が生成する信号から互いに位相が入力信号のＫ・Ｔ／
２ずれた信号を抽出して論理演算処理を施して出力する
ように構成しているため、容易にデューティ比５０％の
分周信号を生成することができる。また、遅延段の出力
信号を用いているため入力信号に対する遅延時間は十分
少なく、入力信号に対する応答性の優れた分周信号を生
成することができる。

【０２３４】請求項３に係る発明に従えば、第２の遅延
段の出力信号をＫ／２サイクル遅延して第２の遅延段の
出力信号との論理和をとるように構成しているため、確
実にデューティ比５０％の分周信号を生成することがで
きる。また、このときには、第３の遅延段の遅延時間と
論理和演算処理を行なう部分の遅延時間が入力信号に対
して生成されるだけであり、この分周信号の入力信号に
対する遅延時間は十分小さく、入力信号に同期した分周
信号を生成することができる。

【０２３５】請求項４に係る発明に従えば、第２の遅延
段は、Ｍ段のカスケード接続される遅延ラッチ回路で生
成し、この遅延ラッチ回路から互いに位相がＫ・Ｔ／２
ずれた信号を受けて論理和をとって出力するように構成
しているため、正確に、位相の揃った信号を利用して、
デューティ比５０％の分周信号を生成することができ
る。

【０２３６】請求項５に係る発明に従えば、第２遅延段
の出力信号をフィードバック手段により反転して論理回
路へ与え、この論理回路で反転信号と第１の遅延段の出
力信号との論理積をとっているため、確実に、Ｈレベル
期間がＭサイクル、Ｌレベル期間がＭ＋Ｋサイクルとな
る分周信号を得ることができる。

【０２３７】請求項６に係る発明に従えば、第２の遅延
段の出力信号を非反転で受けて、第１の遅延段の出力信
号との否定論理積をとっているために、Ｈレベル期間が
Ｍ＋Ｋサイクル、Ｌレベル期間がＭサイクルとなる分周
比１／（２Ｍ＋Ｋ）の分周信号を生成することができ
る。

【０２３８】請求項７に係る発明に従えば、第２の遅延
段を生成する信号から、Ｋ／２サイクル位相のずれた信
号を導出して、論理積をとって出力しているため、正確
に、分周比５０％の分周信号を生成することができる。

【０２３９】請求項８に係る発明に従えば、第２の遅延
段の出力信号をさらに、Ｋ／２周期遅延し、この遅延信
号と第２の遅延段の出力信号の論理積を取っているた
め、正確に、分周比５０％の分周信号を生成することが
できる。また、単に遅延段を利用しており、入力信号に
同期して動作しており、入力信号に対する遅延の小さな
分周信号を生成することができる。

【０２４０】請求項９に係る発明に従えば、第２の遅延
段は、カスケード接続されるＭ段の遅延ラッチ回路で実
現し、デューティ調整は、この第２の遅延段の遅延ラッ
チ回路の単位ラッチから周期Ｋ／２ずれた信号を受ける
論理積をとって行なっているため、回路構成を複雑化さ
せることなく、入力信号に対する遅延の小さな分周比５
０％の分周信号を生成することができる。

【０２４１】請求項１０に係る発明に従えば、第２の遅
延段は、クロック信号の１周期単位でその遅延時間を変
更可能としているため、容易に所望の分周比を有する分
周信号を回路構成を複雑化させることなく実現すること
ができる。また、この場合は、単に遅延段においては、
遅延時間が変更されているだけであり、第１の遅延段の
構成は変更されず、大幅な回路変更を伴うことなく分周
比を調整することができる。

【０２４２】請求項１１に係る発明に従えば、可変遅延
手段は、複数の互いに遅延時間が異なる複数のラッチ遅
延回路と、選択信号に従って１つのラッチ遅延回路を選
択する回路とで構成しているため、第１の遅延段および
分周信号出力部を変更せずに、遅延時間を変更すること
のできる可変分周回路を実現することができる。

【０２４３】請求項１２に係る発明に従えば、制御信号
をＮ周期遅延して出力する遅延段と、この遅延段の出力
信号を反転して遅延段の入力に伝達するフィードバック
回路とで構成しているため、容易に、周期１／２Ｎの分
周信号を生成することができる。また、この分周信号
は、デューティ比５０％となる。

【０２４４】請求項１３に係る発明に従えば、請求項１
２の遅延段を、入力信号に従って動作するＮ段のカスケ
ード接続される遅延ラッチ回路で構成しているため、規
則的な回路配置により分周回路を実現することができ、
レイアウト効率が改善される。また、ラッチ型遅延回路
で遅延段を構成しているため、回路構成要素数を低減す
ることができる。

【０２４５】請求項１４に係る発明に従えば、遅延段
を、クロック信号の１周期単位で遅延時間が変更可能な
可変遅延段で構成しているため、所望の分周比を有する
分周信号を回路構成を大幅に変更することなく生成する
ことができる。

【０２４６】請求項１５に係る発明に従えば、請求項１
２の遅延段においては、Ｎ段の遅延ラッチのうち２段を
単位として、遅延段をバイパスするように構成している
ため、容易に所望の段数の遅延ラッチ回路を得ることが
でき、所望の分周比を有するデューティ比５０％の分周
信号を生成することができる。

【０２４７】請求項１６に係る発明に従えば、遅延段
は、フリップフロップと異なるノンフリップフロップ型
ラッチ回路で実現しているため、回路構成要素数を低減
することができ、占有面積の小さな分周回路を実現する
ことができる。

【０２４８】請求項１７に係る発明に従えば、請求項１
の第１および第２の遅延段を、ノンフリップフロップ型
ラッチ回路で実現しているため、回路構成要素数を低減
することができ、占有面積の小さな分周回路を実現する
ことができる。

【図面の簡単な説明】

【図１】 この発明に従う分周回路の基本構成を概略的
に示す図である。

【図２】 図１に示す分周回路の動作を示すタイミング
チャート図である。

【図３】 （Ａ）−（Ｃ）は、図１に示すＤラッチの構
成を示す図である。

【図４】 （Ａ）は、図１に示す分周回路の変更例を示
す図であり、（Ｂ）は、（Ａ）に示す１Ｔ遅延回路の構
成を概略的に示し、（Ｃ）は、（Ａ）の示す分周回路の
動作を示すタイミングチャート図である。

【図５】 （Ａ）は、図１に示す分周回路の第２の変更
例を示し、（Ｂ）は、（Ａ）に示す分周回路の動作を示
すタイミングチャート図である。

【図６】 （Ａ）および（Ｂ）は、図１に示す分周回路
のさらに他の変更例をそれぞれ示す図である。

【図７】 （Ａ）は、この発明の実施の形態１に従う分
周回路の構成を示し、（Ｂ）は、（Ａ）に示す分周回路
の動作を示すタイミングチャート図である。

【図８】 （Ａ）は、この発明の実施の形態１の分周回
路の変更例１の構成を示し、（Ｂ）は、（Ａ）に示す分
周回路の動作を示すタイミングチャート図である。

【図９】 この発明の実施の形態１に従う分周回路の変
更例２の構成を概略的に示す図である。

【図１０】 （Ａ）は、この発明の実施の形態２に従う
分周回路の構成を示し、（Ｂ）は、（Ａ）に示す分周回
路の動作を示すタイミングチャート図である。

【図１１】 （Ａ）は、この発明の実施の形態２の分周
回路の変更例を示し、（Ｂ）は、（Ａ）に示す分周回路
の動作を示すタイミングチャート図である。

【図１２】 （Ａ）は、この発明の実施の形態３に従う
分周回路の構成を示し、（Ｂ）は、（Ａ）に示す分周回
路の動作を示すタイミングチャート図である。

【図１３】 （Ａ）は、この発明の実施の形態３の変更
例１の構成を示し、（Ｂ）は、（Ａ）に示す分周回路の
動作を示すタイミングチャート図である。

【図１４】 （Ａ）は、この発明の実施の形態３の変更
例２の構成を示し、（Ｂ）は、（Ａ）に示す分周回路の
動作を示すタイミングチャート図である。

【図１５】 （Ａ）は、この発明の実施の形態３の変更
例３の構成を示し、（Ｂ）は、（Ａ）に示す分周回路の
動作を示すタイミングチャート図である。

【図１６】 （Ａ）は、この発明の実施の形態３の変更
例４の構成を示し、（Ｂ）は、（Ａ）に示す分周回路の
動作を示す信号波形図である。

【図１７】 （Ａ）は、この発明の実施の形態３の変更
例５の構成を示し、（Ｂ）は、（Ａ）に示す分周回路の
動作を示す信号波形図である。

【図１８】 この発明の実施の形態３に従う分周回路の
変更例６の構成を概略的に示す図である。

【図１９】 （Ａ）は、この発明の実施の形態４の分周
回路の構成を示す図であり、（Ｂ）は、（Ａ）に示す分
周回路の動作を示す信号波形図である。

【図２０】 この発明の実施の形態４の変更例１の構成
を概略的に示す図である。

【図２１】 この発明の実施の形態４の変更例２の構成
を概略的に示す図である。

【図２２】 この発明の実施の形態４の変更例３の構成
を概略的に示す図である。

【図２３】 この発明の実施の形態５の分周回路の構成
を概略的に示す図である。

【図２４】 この発明の実施の形態６に従う分周回路の
構成を概略的に示す図である。

【図２５】 （Ａ）は、この発明の実施の形態７の分周
回路の構成を示し、（Ｂ）は、（Ａ）に示す分周回路の
動作を示すタイミングチャート図である。

【図２６】 （Ａ）は、この発明の実施の形態７の変更
例１の構成を概略的に示し、（Ｂ）は、（Ａ）に示す分
周回路の動作を示すタイミングチャート図である。

【図２７】 （Ａ）は、この発明の実施の形態７の変更
例２の構成を概略的に示し、（Ｂ）は、（Ａ）に示す分
周回路の動作を示す信号波形図である。

【図２８】 （Ａ）は、この発明の実施の形態８に従う
分周回路の構成を示し、（Ｂ）は、（Ａ）に示す分周回
路の動作を示す信号波形図である。

【図２９】 この発明の実施の形態８に従う分周回路の
変更例１の構成を概略的に示す図である。

【図３０】 この発明の実施の形態８に従う分周回路の
変更例２の構成を概略的に示す図である。

【図３１】 この発明の実施の形態９に従う分周回路の
構成を概略的に示す図である。

【図３２】 この発明の実施の形態１０に従う分周回路
の構成を概略的に示す図である。

【図３３】 （Ａ）は、この発明の実施の形態１１に従
う分周回路の構成を概略的に示し、（Ｂ）は、（Ａ）に
示す分周回路の動作を示す信号波形図である。

【図３４】 （Ａ）は、この発明の実施の形態１２に従
う分周回路の構成を示し、（Ｂ）は、（Ａ）に示す分周
回路の動作を示すタイミングチャート図である。

【図３５】 この発明の実施の形態１３に従う分周回路
の構成を概略的に示す図である。

【図３６】 従来の分周回路の構成を概略的に示す図で
ある。

【図３７】 図３６に示す分周回路の動作を示すタイミ
ングチャート図である。

【図３８】 （Ａ）は、従来の分周回路の別の構成を示
し、（Ｂ）は、（Ａ）に示す分周回路の動作を示すタイ
ミングチャート図である。

【符号の説明】 １，１−ａ〜１−ｊ，１−ｘ，１−ｙ Ｄラッチ、２−
ａ〜２−ｉ インバータ、１０ａ，１０ｂ，１０ １Ｔ
遅延回路、１１ ＡＮＤ回路、１２ インバータ、１
ａ，１ｂ Ｄラッチ、１３ ＮＡＮＤ回路、１０ｃ，１
０ｄ １Ｔ遅延回路、１１ａ ＡＮＤ回路、１３ａ Ｎ
ＡＮＤ回路、１２ａ インバータ、３ ＮＡＮＤ回路、
４ ＮＯＲ回路、１３ａ，１３ｂ ＮＡＮＤ回路、１６
ａ−１６ｄバッファ、２０ ２Ｔ遅延回路、１５ ＡＮ
Ｄ回路、２５ Ｎ・Ｔ遅延回路、３０ａ，３０ｂ ロジ
ック回路、３５ａ，３５ｂ デューティ調整回路、４０
可変遅延回路、４０ａ，４０ｂ，４０ｃ 遅延ラッチ回
路、５０ａ ２Ｔ遅延回路、５０ｂ （Ｎ−１）Ｔ遅延
回路、５０ｃ １Ｔ遅延回路、６０ 可変遅延回路、６
０ａ，６０ｂ 遅延ラッチ回路、７１ａ，７１ｂ Ｔ／
２遅延回路、５２１Ｔ遅延回路、７２ａ，７２ｂ，７２
ｃ ロジック回路、８０ａ Ｋ・Ｔ遅延回路、８０ｂ
論理回路、８０ｃ Ｍ・Ｔ遅延回路、８０ｄ フィード
バック部、８０ｅ デューティ調整回路、５−ａ〜５−
ｄ ＣＭＯＳトランスミッションゲート。

Claims (17)

【特許請求の範囲】
1. 【請求項１】 周期Ｔを有するクロック信号を分周する
   ための分周回路であって、 前記クロック信号に同期して動作し、与えられた信号を
   前記クロック信号のＫ周期であるＫ・Ｔ遅延して出力す
   るための第１の遅延段を備え、ここで、前記Ｋは整数で
   あり、 前記クロック信号に同期して動作し、与えられた信号を
   前記クロック信号のＭ周期であるＭ・Ｔ遅延して出力す
   るための第２の遅延段を備え、ここで、前記Ｍは、Ｋ以
   上の自然数であり、かつ分周比は１／（２Ｍ＋Ｋ）で与
   えられ、 前記第２の遅延段の出力信号を前記第１の遅延段の入力
   部へフィードバックするためのフィードバック手段、お
   よび 前記第１の遅延段の出力信号と前記フィードバック手段
   のフィードバック信号とを受け、該受けた信号に所定の
   論理処理を施して前記第２の遅延段へ与える論理回路を
   備え、前記論理回路は、前記受けた信号の論理レベルが
   ともに第１の論理レベルのときに出力する信号の論理レ
   ベルが、前記受けた信号の少なくとも１つが第２の論理
   レベルのときに出力する信号の論理レベルと異なる、分
   周回路。
2. 【請求項２】 前記第２の遅延段に結合され、前記第２
   の遅延段の生成する信号から、互いに位相が前記クロッ
   ク信号の（Ｋ／２）周期であるＫ・Ｔ／２ずれた信号を
   導出し、該導出された信号に対し論理和演算処理を施し
   て出力するデューティ調整手段をさらに含む、請求項１
   記載の分周回路。
3. 【請求項３】 前記デューティ調整手段は、前記クロッ
   ク信号に同期して動作し、転送動作により前記第２の遅
   延段の出力信号を前記クロック信号のＫ／２周期遅延し
   て出力する第３の遅延段と、前記第２の遅延段の出力信
   号と前記第３の遅延段の出力信号との論理和をとって出
   力する論理ゲートとを備える、請求項２記載の分周回
   路。
4. 【請求項４】 前記第２の遅延段は、各々が前記クロッ
   ク信号に同期して動作し、与えられた信号を取込み、ラ
   ッチしかつ出力しかつ前記クロック信号の１周期Ｔの遅
   延時間を与えるＭ段のカスケード接続される遅延ラッチ
   回路を含み、前記遅延ラッチ回路の各々は、互いに相補
   的に前記クロック信号に同期して信号の取込みおよびラ
   ッチを行なうカスケード接続される２段の単位ラッチ回
   路を含み、 前記デューティ調整手段は、前記第２の遅延段の単位ラ
   ッチ回路の出力信号から互いに位相が前記（Ｋ／２）Ｔ
   ずれた信号を受けて論理和をとって出力する論理ゲート
   を備える、請求項２記載の分周回路。
5. 【請求項５】 前記フィードバック手段は、前記第２の
   遅延段の出力信号を反転する反転回路を備え、前記論理
   回路は、前記反転回路の出力信号と前記第１の遅延段の
   出力信号との論理積演算処理を行なって前記第２の遅延
   段へ与える論理ゲートを含む、請求項１記載の分周回
   路。
6. 【請求項６】 前記フィードバック手段は、前記第２の
   遅延段の出力信号を非反転で伝達する信号線を備え、 前記論理回路は、前記第１の遅延段の出力信号と前記フ
   ィードバック手段の伝達する信号との否定論理積演算処
   理をとって前記第２の遅延段へ与える論理ゲートを含
   む、請求項１記載の分周回路。
7. 【請求項７】 前記第２の遅延段に結合され、前記第２
   の遅延段の生成する信号に従って互いに前記クロック信
   号のＫ／２周期であるＫ・Ｔ／２位相のずれた信号を導
   出し、該導出された信号の論理積演算処理を施して出力
   するデューティ調整回路をさらに備える、請求項６記載
   の分周回路。
8. 【請求項８】 前記デューティ調整手段は、前記クロッ
   ク信号に同期して動作し、前記第２の遅延段の出力信号
   を前記クロック信号のＫ／２周期であるＫ・Ｔ／２遅延
   して出力する第３の遅延段と、前記第２の遅延段の出力
   信号と前記第３の遅延段の出力信号との論理積演算処理
   を施して出力する論理ゲートを備える、請求項７記載の
   分周回路。
9. 【請求項９】 前記第２の遅延段は、各々が、前記クロ
   ック信号に同期して動作し、与えられた信号を取込み、
   ラッチし、出力しかつ前記クロック信号の１周期である
   Ｔの遅延時間を与えるＭ段のカスケード接続される遅延
   ラッチ回路を含み、前記遅延ラッチ回路の各々は、互い
   に前記クロック信号に同期して相補的に信号の取込み、
   ラッチを行なうカスケード接続される２段の単位ラッチ
   回路を含み、 前記デューティ調整手段は、前記第２の遅延段の単位ラ
   ッチ回路の出力信号から、互いに位相が前記クロック信
   号のＫ／２周期であるＫ・Ｔ／２ずれた信号を受けて論
   理積演算処理を施して出力する論理ゲートを備える、請
   求項７記載の分周回路。
10. 【請求項１０】 前記第２の遅延段は遅延時間が前記ク
    ロック信号の１周期単位で変更可能な可変遅延段を備え
    る、請求項１記載の分周回路。
11. 【請求項１１】 前記可変遅延段は、互いに並列に設け
    られかつ互いに異なる遅延時間を有する複数のラッチ型
    遅延回路と、 選択信号に従って前記複数のラッチ型遅延回路の１つを
    選択する選択回路とを含む、請求項１０記載の分周回
    路。
12. 【請求項１２】 周期Ｔを有するクロック信号を分周す
    る分周回路であって、前記クロック信号に同期して動作
    し、与えられた信号を転送動作により前記クロック信号
    のＮ周期遅延して出力するための遅延段、および前記遅
    延段の出力信号を反転して前記遅延段の入力へ伝達する
    フィードバック回路を備える、分周回路。
13. 【請求項１３】 前記遅延段は、各々が前記クロック信
    号に同期して動作し、与えられた信号の取込み、ラッチ
    および出力を行なうＮ段のカスケード接続された遅延ラ
    ッチ回路を備える、請求項１２記載の分周回路。
14. 【請求項１４】 前記遅延段は、その遅延時間が前記ク
    ロック信号の１周期単位で変更可能な可変遅延段を備え
    る、請求項１２記載の分周回路。
15. 【請求項１５】 前記遅延段は、前記クロック信号に同
    期して動作してラッチおよび出力を行なうＮ段の遅延ラ
    ッチ回路と、前記Ｎ段の遅延ラッチ回路の所定数の遅延
    ラッチ回路を選択信号に従ってバイパスして前記フィー
    ドバック回路と信号の授受を行なうようにする選択手段
    とを備える、請求項１２記載の分周回路。
16. 【請求項１６】 前記遅延段は、フリップフロップと異
    なるノンフリップフロップ型ラッチ回路を備え、前記ノ
    ンフリップフロップ型ラッチ回路は、前記クロック信号
    に同期して与えられた信号の取込み、ラッチおよび出力
    を行なう、請求項１２記載の分周回路。
17. 【請求項１７】 前記第１および第２の遅延段の各々
    は、フリップフロップと異なるノンフリップフロップ型
    ラッチ回路を備え、前記ノンフリップフロップ型ラッチ
    回路は、前記クロック信号に同期して動作して与えられ
    た信号の取込み、ラッチおよび出力をする、請求項１記
    載の分周回路。