JP2000293394A

JP2000293394A - Ｂｉｓｔ機能付きプロセッサ

Info

Publication number: JP2000293394A
Application number: JP11097281A
Authority: JP
Inventors: Kazufumi Hikone; 和文彦根; Norinobu Nakao; 教伸中尾; Kazumi Hatakeyama; 一実畠山; Takashi Hotta; 多加志堀田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-04-05
Filing date: 1999-04-05
Publication date: 2000-10-20
Also published as: CN1269546A; KR20010006956A; CN1118024C; MY132879A; TW472189B; SG86385A1

Abstract

(57)【要約】【課題】プロセッサの命令実行機能を用いてテストを行
うＢＩＳＴ方式において、高速なテストと多くの命令の
組み合わせをテストできる手段を提供する。【解決手段】テスト用命令をランダムに発生する乱数命
令生成手段１２３と乱数命令生成手段が出力する命令情
報信号１３４に基づいて乱数データを出力する乱数デー
タ生成器を備え、セルフテストを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はセルフテスト機能を
組み込んだ論理回路について、高速なテストと高い故障
検出率を達成できる組み込みセルフテスト（ＢＩＳＴ）
技術に関する。

【０００２】

【従来の技術】論理回路の故障を検出するテストの方法
としては、あらかじめ作成しておいたテストデータをテ
スト対象の回路に外部から入力して、その出力応答を観
測することによって故障の有無を判別する方法が一般的
に採用されている。しかし、論理回路の大規模化が進む
につれてテストデータ量が多くなり、そのテスト時間も
延び、テストにかかるコストが増大している。そのた
め、論理回路内にテスト回路を組み込み、論理回路が該
テスト回路を使って自己のテストを行うＢＩＳＴ技術を
採用し、テストにかかるコストを削減することが多くな
っている。

【０００３】従来のＢＩＳＴ技術は、IEEE DESIGN ＆ T
EST OF COMPUTER 誌１９９３年３月号の第７３頁〜第８
２頁、および同誌１９９３年６月号第６９頁〜第７７頁
に記載された“A Tutorial on Built−In Self−Test”
において論じられている。ＢＩＳＴは、図２に示すよう
に、テスト制御部とパターン生成器と応答解析器で構成
される。パターン生成器が出力した信号をテスト対象回
路に入力し、その応答信号を応答解析器が取り込み、応
答解析器の状態を観測することによって故障の有無を判
別する。パターン生成器は、大きく２つの種類に分けら
れる。一つは、作成したテストデータやテスト用プログ
ラムをＲＯＭなどのメモリに保管しておき、それをテス
ト対象回路に出力する方法である。この方法では、メモ
リにテストデータを保存する必要があり、論理回路内に
保存できる量に制限が生じる。そのため、テストデータ
の対象となった故障については検出することができる
が、それ以外の故障については検出ができなくなる問題
点がある。もう一つの方法は、疑似乱数生成器を用いる
方法である。疑似乱数生成器を用いることで大量の疑似
乱数を出力し、テスト対象回路に入力する。このような
疑似乱数を用いる方法では、テスト対象回路が順序回路
の場合、すべての状態を遷移することが難しいことやテ
スト対象回路が組み合わせ回路の場合でも検出が困難な
部分が生じることがあり、高い故障検出率の達成が難し
い。また、順序回路を組み合わせ回路として扱えるよう
に内部記憶素子にも疑似乱数データを直接設定できるよ
うに付加回路を設ける方法が併せて用いられることが多
いが、付加回路のオーバーヘッドによりテストにおいて
高速な回路動作が困難になったり、回路面積の増大が問
題となる。前記２種類のパターン生成器を組み合わせた
例として、特開平5−120052号公報のものがある。この
方法は、マイクロプロセッサの命令実行機能を用いてテ
ストをおこなう方法で、テスト用プログラムはメモリに
保存しておき、該プログラムが使用するデータを疑似乱
数発生器で生成するものである。テストモード指定信号
が入力されるとセルフテストモードとなり、プログラム
メモリに格納されたテスト用命令を実行する際に、テス
ト対象となる演算器（ＡＬＵ）に入力するテストデータ
を疑似乱数発生器により生成することと回路内のステー
タスフラグの状態により疑似乱数を正規化する回路を備
えることにより、テスト用命令に対して多くの有効なテ
ストデータを供給することを目的としている。しかし、
この方法においても、テスト用命令をプログラムメモリ
内に保存しているため、テスト可能な命令の組み合わせ
数は限られてしまい、命令の出現順序により動作が異な
るような論理回路部分に対して十分なテストケースを実
行できない場合が生じてしまう。

【０００４】

【発明が解決しようとする課題】従来例に示したよう
に、テストデータをメモリなどに保存しておくことによ
りセルフテストを行う方法では十分なテストを行うこと
ができないといった問題点があり、また、疑似乱数発生
器だけを使う方法では付加回路のオーバーヘッド（動作
速度低下，面積増大）が問題となる。前記２つの方法を
組み合わせる方法であるプロセッサの命令実行機能を用
いてテストを行う方法においても、テストを行う命令の
組み合わせ数が限られてしまうといった問題がある。Ｂ
ＩＳＴを用いて、高速なテストと高い故障検出率を実現
するためにはこれらの問題点を解決する必要がある。本
発明の目的は、プロセッサの命令実行機能を用いてテス
トを行う方法において、高速なテストと多くの命令組み
合わせをテストできる手段を提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に本発明のプロセッサはテスト用命令をランダムに発生
させる機能を有することを特徴とし、これにより高速な
動作のテストと多くの命令の組合せのテストを可能とす
る。

【０００６】より具体的には、プロセッサが実行すべき
命令を指示するプログラムカウンタと、プログラムカウ
ンタによって指示された命令を格納する命令レジスタ
と、データが格納されるレジスタと、命令レジスタに格
納された命令を読み出し、この読み出した命令に基づい
てレジスタに格納されたデータを読み出し、演算を実行
しレジスタに演算結果であるデータを格納する演算器
と、外部から入力されるテスト信号に基づいてテスト用
命令をランダムに発生させる乱数命令生成手段とを有す
ることにより高速な動作のテストと多くの命令の組合せ
のテストを可能とする。

【０００７】また、プロセッサが実行すべき命令を指示
するプログラムカウンタと、データが格納される複数の
レジスタを有するレジスタファイルと、プログラムカウ
ンタによって指示された命令に基づいてレジスタファイ
ルに格納されたデータを読み出し、演算を実行しレジス
タに演算結果であるデータを格納する演算器と、外部か
ら入力されるテスト信号に基づいて、テスト用命令をラ
ンダムに発生させる乱数命令生成手段と、演算器で演算
を実行するための乱数データを出力する乱数データ出力
手段と、乱数データによる演算結果を格納する応答解析
器とを有することで高速な動作のテストと多くの命令の
組合せのテストを可能とする。

【０００８】また、上記目的を達成するためプログラム
又はデータを格納するメモリと、メモリと接続され、メ
モリに記憶されたデータの読み出し又はメモリへデータ
の書き込みを行うプロセッサとを有する情報処理システ
ムであって、プロセッサは、メモリへのアクセスを行う
ためのアドレスを格納するアドレスレジスタと、メモリ
へ格納又はメモリから読み出したデータを格納するデー
タレジスタと、命令に基づいてデータレジスタに格納さ
れたデータを読み出し、演算を実行する演算器と、外部
から入力される信号に基づいて、アドレスレジスタに格
納されたアドレスを格納する応答解析器とを有すること
によって、高速な動作のテストと多くの命令の組合せの
テストを可能とする情報処理システムを実現することが
できる。また、上記目的を達成するため情報処理システ
ムは、プログラム又はデータを格納するメモリと、メモ
リと接続され、メモリに記憶されたデータの読み出し又
はメモリへデータの書き込みを行うプロセッサとを有す
る情報処理システムであって、プロセッサは、実行すべ
き命令を出力する命令レジスタと、データを格納する複
数のレジスタと、メモリへのアクセスを行うためのアド
レスを格納するアドレスレジスタと、メモリへ格納する
ためのデータ又はメモリから読み出したデータを格納す
るデータレジスタと、命令レジスタから出力された命令
に従って、複数のレジスタ又はデータレジスタに格納さ
れたデータの演算を実行する演算器と、外部からの信号
に基づいて、ランダムに命令を発生し、命令レジスタに
格納する命令生成器と、演算器は命令生成器から出力さ
れる命令に従って実行され、データレジスタに格納され
たデータを取り込む応答解析器とを有することによって
高速な動作のテストと多くの命令の組合せのテストを可
能とする情報処理システムを実現することができる。

【０００９】更に、これらプロセッサの乱数命令生成手
段は、テスト用命令によって発生したテスト命令を命令
レジスタに格納したり、テスト用命令をランダムに発生
させると共に命令に適合したデータをレジスタから出力
するための信号とを出力したり、複数の命令を有し予め
設定された確率に基づいて命令を決定して出力する等の
いずれか、あるいはこれらの組み合わせにより、多くの
命令の組合せのテストを可能にする。

【００１０】また、これらプロセッサの乱数命令生成手
段は、プロセッサが実行する命令を保持する命令保存手
段と、命令保存手段から命令をランダムに選択する命令
選択手段とを有することで、多くの命令の組合せのテス
トを可能とする。

【００１１】また、これらプロセッサの乱数命令生成手
段は、実行する命令の一部分または全体を保存する部分
命令保存手段と、部分命令保存手段が保存している部分
命令に対応して、部分命令を実行可能な命令とするため
に欠けている部分を指示する情報を格納する命令補完情
報保存手段と、部分命令保存手段から部分命令と命令補
完情報手段から部分命令に対応する命令補完情報をラン
ダムに選択する命令選択手段と、選択した部分命令と命
令補完情報に基づき乱数データを補ってプロセッサが実
行する命令を作成する命令作成手段とを有することで、
多くの命令の組合せのテストを可能とする。

【００１２】更に、テストモード信号がセルフテストを
指示する場合には、命令によりデータの出力を指示され
たレジスタファイル内のレジスタに代わって乱数データ
出力手段がデータを出力し、命令によってデータを書く
のを指示されたレジスタファイル内のレジスタに代わっ
て応答解析器がデータを取り込むことにより多くの命令
の組合せのテストを可能とする。

【００１３】更に、テストモード信号がセルフテストを
指示する場合には、これらプロセッサの応答解析器はプ
ログラムカウンタの出力信号、プロセッサがメモリへア
クセスするアドレス、データレジスタの出力を取り込む
ことで高速な動作のテストが可能となる。

【００１４】

【発明の実施の形態】以下、本発明の実施例について述
べる。

【００１５】図１は、本発明の一実施例であるプロセッ
サを含むＬＳＩの構成を示したものである。１０１はバ
ス１１１を介してメモリとの信号のやりとりを行うメモ
リインタフェース、１０２はプログラムカウンタ、１０
３は命令キャッシュ、１０４はプログラムカウンタを制
御するシーケンサ、１０５は命令レジスタ、１０６は命
令レジスタの内容をデコードし演算器等を制御するデコ
ーダ、１０７はデータ格納する３２本のレジスタと、乱
数データ出力手段として乱数データ生成器と、応答解析
器としてＭＩＳＲ（多重入力シグネチャレジスタ）を有
するレジスタファイル、１０８はＡＬＵ（Arithmetic L
ogical Unit ）、１０９はメモリとデータをやり取りす
るレジスタであるＭＤＲ（Memory Data Register）、１
１０はメモリインタフェースにアドレスを指示するＭＡ
Ｒ(Memory Address Register）、１２３はセルフテスト
を行うときにランダムに命令を出力する乱数命令生成手
段、１２５と１４２と１４３は乱数データ出力手段であ
る乱数データ生成器、144と１２６と１２７と１２８は
応答解析器として用いるＭＩＳＲ、１２９と１３０と１
３１と１３２と１４１は通常動作時とテスト動作時の信
号の流れを切り替えるセレクタである。また、１３３は
ＬＳＩの外部から印加するセルフテストを行うことを指
示するテストモード信号であり、１３４は、乱数命令生
成手段１２３が出力する命令１４０の内容を示す命令情
報信号である。また、本実施例の乱数データ生成器は、
命令情報信号１３４を入力し、乱数命令生成手段１２３
が出力する命令に適合した乱数データを出力するように
乱数データの発生方法を変更する機能を有する。また、
１３６と１３７と１３８と１３９は、それぞれＭＩＳＲ
１４４，１２６，１２７，１２８の出力信号であり、プ
ロセッサ外部へ出力される。

【００１６】図３は、本実施例で述べるプロセッサの命
令の一覧である。基本命令はすべてレジスタ間演算であ
る。分岐命令には、無条件分岐命令ＢＲＡ，条件付き分
岐命令ＢＲＡcc（ccは分岐条件を示す。）、サブルーチ
ンへの分岐命令ＣＡＬＬ、サブルーチンからの戻り命令
ＲＴＮの４つがある。他に、ロード命令ＬＯＡＤ，スト
ア命令ＳＴＯＲがある。また、分岐命令およびロード命
令およびストア命令における指定可能なアドレス空間は
２４ビットで表現される。

【００１７】図４に命令フォーマットを示す。命令はす
べて３２ビットの固定長である。基本命令中、ｆ，Ｓ
１，Ｓ２，Ｄフィールドは、それぞれ、演算結果をフラ
グに反映するかどうかを指示するビット、第１ソースレ
ジスタを指示するフィールド、第２ソースレジスタを指
示するフィールドである。また、分岐命令におけるｄは
分岐先のアドレスを示す。

【００１８】図５に図４におけるＯＰ（オペコード）部
分の定義を示す詳細な命令フォーマットを示す。基本命
令では第０ビットから第７ビットは全て０であり、分岐
命令では第４ビットから第７ビットが全て０で、第８ビ
ットから第３１ビットまでに分岐先アドレスがはいる。
ロード・ストア命令では第１６ビットが１で、第０ビッ
トの値によりＬＯＡＤとＳＴＯＲが区別される。

【００１９】本実施例の通常動作時の処理フローについ
て説明する。通常動作時の基本命令の処理は、まずプロ
グラムカウンタ１０２で指される命令が、命令キャッシ
ュ１０３より読み出され、命令レジスタ１０５にセット
される。また、シーケンサ１０４は命令信号１１５，AL
U108よりのフラグ信号１１６よりプログラムカウンタ１
０２を制御する。次にレジスタファイル１０７より、命
令で示されたレジスタのデータがバス１１８，１１９を
通して、ALU108に転送される。次にALU108が演算を行
う。最後に演算された結果が命令で指示されたレジスタ
ファイル１０７内のレジスタに、バス１２０を通して格
納される。

【００２０】分岐命令の処理は、まずプログラムカウン
タ１０２の示される命令が命令キャッシュより読み出さ
れ、命令レジスタにセットされる。次に、ＢＲＡの場
合、命令信号１１５から分岐先アドレスがシーケンサ１
０４へ送られ、バス１１２を通してプログラムカウンタ
１０２を制御する。ＢＲＡccの場合、命令信号１１５か
ら分岐先アドレスと、ALU108からのフラグ信号１１６が
シーケンサ１０４に送られれ、プログラムカウンタ１０
２を制御する。ＣＡＬＬの場合、プログラムカウンタ１
０２の内容をレジスタファイル内のレジスタ０へ待避
し、また、命令信号１１５から分岐先アドレスがシーケ
ンサ１０４へ送られ、バス１１２を通してプログラムカ
ウンタ１０２を制御する。ＲＴＮの場合、レジスタファ
イル１０７内のレジスタ０の内容をプログラムカウンタ
１０２にセットする。

【００２１】ロード・ストア命令の処理は、まずプログ
ラムカウンタ１０２の示される命令が命令キャッシュよ
り読み出され、命令レジスタにセットされる。また、シ
ーケンサ１０４は命令信号１１５，ALU108よりのフラグ
信号１１６よりプログラムカウンタ１０２を制御する。
次に命令で指示されたレジスタの信号がMAR110に転送さ
れる。また、ＳＴＯＲの場合、命令中のＳ１フィールド
で指示されるレジスタの信号をMDR109に転送する。次
に、ＳＴＯＲの場合、MAR110の示すアドレス信号１１７
とMDR109のデータ信号１２１をメモリインタフェース１
０１に送り、メモリインタフェース１０１が該当するア
ドレスのメモリにデータを書き込む。LOADの場合、MAR1
10の示すアドレス信号１１７をメモリインタフェース１
０１に送り、メモリインタフェース１０１から該当する
アドレスのメモリのデータをＭＤＲに受け取り、次にＭ
ＤＲのデータを命令中のＤフィールドで示されるレジス
タに転送する。

【００２２】本実施例のセルフテスト動作時に通常動作
時と異なる動作を説明する。まず、セルフテストを行う
ことを指示するテストモード信号１３３を外部から印加
する。テストモード信号１３３に基づいて、セレクタ１
４１は、命令キャッシュの出力する命令を命令レジスタ
１０５へ出力せず、代わりに乱数命令生成手段の出力す
る命令１４０を命令レジスタ１０５へ出力する。該テス
トモード信号１３３に基づいて、セレクタ１２９はプロ
グラムカウンタ１０２の信号出力先をMISR126へ切り替
える。また、該テストモード信号１３３に基づいて、セ
レクタ１３０はMAR110のアドレス信号１１７の出力先を
MISR127 へ切り替える。また、該テストモード信号１３
３に基づいて、セレクタ１３１はMDR109のデータ信号１
２１の出力先をMISR128 へ切り替える。また、該テスト
モード信号１３３に基づいて、セレクタ１３２はメモリ
インタフェースからのデータ信号１２２をMDR109で転送
せず、代わりに乱数データ生成器１２５の出力する乱数
データを転送する。また、該テストモード信号１３３に
基づいて、命令によりデータの出力を指示されたレジス
タファイル１０７内のレジスタに代わって乱数データ生
成器１４２，１４３がデータを出力し、命令によってデ
ータの格納を指示されたレジスタファイル内のレジスタ
に代わってMISR144 がデータを取り込むようになる。

【００２３】本実施例のセルフテスト動作時の処理フロ
ーを説明する。まず、乱数命令生成手段１２３から命令
１４０が出力され命令レジスタ１０５に転送される。ま
た、乱数命令生成手段１２３は、命令１４０に対応する
命令情報信号１３４を出力する。次に、命令が基本命令
の場合、シーケンサ１０４は命令信号１１５，ALU108よ
りのフラグ信号１１６よりプログラムカウンタ１０２を
制御する。次にレジスタファイル１０７より、命令で示
されたレジスタの信号に代わって乱数データ生成器１４
２，１４３が出力する乱数データがバス１１８，１１９
を通して、ALU108に転送される。次にALU108が演算を行
う。最後に演算された結果が命令で指示されたレジスタ
ファイル１０７内のレジスタに代わってレジスタファイ
ル内のＭＩＳＲに、バス１２０を通して取り込まれる。
また、プログラムカウンタ１０２の出力信号がMISR126
に取り込まれる。

【００２４】命令が分岐命令の場合は、ＢＲＡの場合、
命令信号１１５から分岐先アドレスがシーケンス１０４
へ送られ、バス１１２を通してプログラムカウンタ１０
２を制御する。次にプログラムカウンタ１０２の出力信
号がMISR126 に取り込まれる。ＢＲＡccの場合、命令信
号１１５から分岐先アドレスと、ALU108からのフラグ信
号１１６がシーケンサ１０４に送られ、プログラムカウ
ンタ１０２を制御する。次にプログラムカウンタ１０２
の出力信号がMISR126 に取り込まれる。CALLの場合、プ
ログラムカウンタ１０２の内容をレジスタファイル１０
７内のレジスタ０へ待避する代わりにレジスタファイル
１０７内のＭＩＳＲに取り込まれる。また、命令信号１
１５から分岐先アドレスがシーケンサ１０４へ送られ、
バス112を通してプログラムカウンタ１０２を制御す
る。次にプログラムカウンタ１０２の出力信号がMISR12
6 に取り込まれる。ＲＴＮの場合、レジスタファイル１
０７内のレジスタ０の内容の代わりにレジスタファイル
内の乱数データ生成器の出力する乱数データをプログラ
ムカウンタ１０２にセットする。次にプログラムカウン
タ１０２の出力信号がMISR126 に取り込まれる。

【００２５】命令がロード・ストア命令の場合、シーケ
ンサ１０４は命令信号１１５，ALU108よりフラグ信号１
１６よりプログラムカウンタ１０２を制御する。次に令
令で指示されたレジスタの信号に代わってレジスタファ
イル１０７内の乱数データ生成器の出力信号要MAR110に
転送される。また、ＳＴＯＲの場合、命令中のＳ１フィ
ールドで指示されるレジスタの信号に代わってレジスタ
ファイル１０７内の乱数データ生成器の出力信号をMDR1
09に転送する。次に、ＳＴＯＲの場合、MAR110の示すア
ドレス信号１１７をMISR128 に取り込み、MDR109の出力
データ１２１をMISR128の取り込む。ＬＯＡＤの場合、M
DR110に示すアドレス信号117をMISR128 に取り込み、次
にメモリインタフェース１０１の代わりに乱数データ生
成器の出力信号をMDR109に転送し、次にMDR109のデータ
をレジスタファイル内のＭＩＳＲに取り込む。０セルフテスト動作では、上記の乱数命令生成手段の命令
信号出力からの一連の動作を繰り返す。また、故障の有
無の判別はセルフテストの途中または終了時にＭＩＳＲ
の出力信号１３６，１３７，１３８，１３９を観測し、
ＭＩＳＲの出力信号１３６，１３７，１３８，１３９に
ついてあらかじめ求めておいた故障がない場合のデータ
と比較して不一致となれば故障が存在すると判定する。
判定に用いる該故障のない場合のデータは、本実施例の
ＬＳＩについて、論理シミュレータや故障シミュレータ
を用いてセルフテスト動作のシミュレーションを行うこ
とにより求めることができる。

【００２６】以上、本実施例は、命令をランダムに発生
し、命令実行において用いられるデータを乱数データ生
成器で提供し、命令の実行の結果が反映されるレジスタ
とプログラムカウンタとＭＡＲとＭＤＲのデータをＭＩ
ＳＲにより取り込み、MISRの出力信号を観測し、あらか
じめ求めておいた故障のない場合のＭＩＳＲの出力と比
較するという一連の処理を繰り返すことにより、命令実
行結果が正しいか否かのテストを大量の命令についてテ
スト可能な構成となっている。

【００２７】本実施例に示すように、ランダムに命令を
発生させる機能を設けることで、多くの命令の出現順序
の組み合わせでテストが行えるようになる。また、乱数
命令生成手段の出力する命令情報により、実行される命
令に適合した乱数データ作成することができるため、よ
り効率のよいテストが可能となる。

【００２８】図６は、乱数命令生成手段の一実施例を示
すものである。乱数命令生成手段は、テストを行う命令
を保存しておく命令保存手段７１と命令保存手段で保存
した命令をランダムに選択する命令選択手段７２で構成
される。

【００２９】動作は、セルフテストを行うことを指示す
るテストモード信号１３３が入力されると開始する。ま
ず命令選択手段７２が命令保存手段７１に保存されたど
の命令を選択するかの情報を選択信号７３として命令保
存手段７１に送り、また該情報を命令情報信号１３４と
して出力する。次に選択信号７３を受けた命令保存手段
７１は、該選択信号に対応する命令を１４０に出力す
る。

【００３０】実施例の命令保存手段７１は、選択信号７
３をアドレス信号として入力するメモリを用いることで
実現できる。図７は該メモリの例を示したものである。
メモリは３２ビットごとにアドレスが割り当てられ、セ
ルフテスト動作において発生させる命令を図５の命令形
式に従った３２ビットコードとして格納しておく。図８
の例ではアドレス００００には、命令ＡＤＤ０，Ｒ
(１），Ｒ(１９)，Ｒ(４)を意味する３２ビットコード0
0000000000000010000011001100100、アドレスｎには、
ＬＯＡＤＲ(１），Ｒ(４)を意味する３２ビットコード
10000000000000001000010000000100というようにｎ個の
命令が格納されている。

【００３１】また、実施例の命令選択手段７２は、疑似
乱数発生器として一般に用いられる線形フィードバック
シフトレジスタ（ＬＦＳＲ）で実現できる。ＬＦＳＲ
は、シフトレジスタの最終段出力をシフトレジスタの初
段のＤフリップフロップへフィードバックすると同時に
中間のＤフリップフロップへも排他的論理和を用いてフ
ィードバックを行うようにしたものであり、フィードバ
ックの構成の仕方により、全てのビットが０になる場合
を除いた全てのビットパターンを疑似ランダムに発生可
能である。図８は３３ビットＬＦＳＲの例を示したのも
である。９１はＤフリップフロップ、９００から９３２
までは３３ビット疑似乱数パターン出力信号である。該
ＬＦＳＲにおいて１つの疑似乱数は、Ｄフリップフロッ
プ９１に対して１回のシフト動作を実行させて変化する
Ｄフリップフロップ９１の信号値を疑似乱数パターン出
力信号９００〜９３２に出力することにより得られる。
複数の疑似乱数パターン出力信号を得るためには、必要
に応じて前記シフト動作を繰り返す。また、ＬＦＳＲの
初期値が全てのビットが０の場合では疑似乱数を発生し
ないため、ＬＳＩの電源が入ったとき、またはテストモ
ード信号がセルフテストモードになったときに、初期値
として、全てのビットの信号値が０となる場合以外の信
号値の組み合わせで初期化されるフリップフロップをＤ
フリッププロップ９１として使用する。

【００３２】図８の該ＬＦＳＲから、メモリに格納され
ている命令を指し示すために必要なビット数分の出力信
号を選んでメモリへのアドレス信号として接続し、メモ
リに格納された命令と一対一に対応する該アドレス信号
を乱数命令生成手段が出力する命令の識別に必要な命令
情報信号１３４として出力することにより、図６の実施
例が構成できる。また、同じ命令をメモリの複数アドレ
スに格納しておくと命令選択手段が該命令を選択する確
率があがることを利用して、乱数命令生成手段が発生す
る命令の発生確率を命令毎に設定しておくことが可能で
ある。

【００３３】図９は、乱数命令生成手段の別の実施例を
示したものである。乱数命令生成手段は、テストを行う
命令の一部分または全体を保存する部分命令保存手段10
02と、該部分命令保存手段が保存している部分命令に対
応して、該部分命令を実行可能な命令とするために欠け
ている部分を指示する情報を保存する命令補完情報保存
手段１００３と、部分命令保存手段１００２が保存する
部分命令と命令補完情報保存手段が保存する該部分命令
に対応する命令補完情報をランダムに選択する命令選択
手段１００１と、該選択した部分命令と命令補完情報に
基づいて乱数データを補ってプロセッサが実行する命令
を作成する命令作成手段で構成される。動作は、セルフ
テストを行うことを指示するテストモード信号１３３が
入力されると開始する。まず命令選択手段１００１が、
命令保存手段１００２に保存されたどの部分命令を選択
するかの情報を選択信号１００５として部分命令保存手
段１００２に送り、同時に、該選択情報に対応する命令
補完情報を選択するために選択信号１００５を命令補完
情報保存手段に送る。また、選択信号１００５が命令情
報信号１３４として出力する。次に選択信号１００５を
受けた部分命令保存手段１００２は、選択信号１００５
に対応する部分命令１００６を命令作成手段１００４に
送る。また、命令補完情報保存手段１００３は、該選択
信号1005に対応する命令補完情報１００７を命令作成手
段１００４に送る。次に命令作成手段１００４は、部分
命令１００６と命令補完情報１００７を受け、部分命令
において補完すべき箇所に乱数データを補充することで
実行可能な命令を作成し、命令１４０として出力する。

【００３４】実施例の部分命令保存手段１００２及び命
令補完情報保存手段１００３は、選択信号１００５をア
ドレス信号として入力するメモリを用いることで実現で
きる。図１０は部分命令保存手段を実現するメモリの例
を示したものである。該メモリは３２ビットごとにアド
レスが割り当てられ、セルフテストにおいて発生させる
命令を図５の命令形式に従った３２ビットコードとして
格納しておく、このとき保存する命令コードのうち、乱
数データにより補充したい箇所のビットを０とする。図
１０の例では、アドレス０００１には、命令ＳＵＢ
０，？，？，？を意味する３２ビットコード000000000
00000100000000000000000、アドレス0004には、命令Ｂ
ＲＡ？を意味する３２ビットコード0001000000000000
0000000000000000というようにｍ個の部分命令が格納さ
れている。ここで、命令の意味における？は、命令コー
ド中に乱数データにより補完するフィールドを示す記号
である。たとえば該アドレス０００１の場合は、命令コ
ードのうち第１７ビットから第３１ビットを乱数で補完
することを意味し、対応するビットを全て０として保存
しておく。図１１は命令補完情報保存手段を実現するメ
モリの例を示したものである。該メモリは３２ビットご
とにアドレスが割り当てられ、命令補完情報は３２ビッ
トで表現される。また、図１０のメモリに保存した各部
分命令と各部分命令に対応する命令補完情報が同じアド
レスとなるように格納しておく。命令補完情報の形式
は、部分命令保存手段が保存する部分命令に対応して、
該部分命令中の乱数データにより補完することを示すビ
ットを１として、それ以外のビットを０にすることとす
る。図１１の例では、アドレス０００１は、図１０の部
分命令に対応して、第１７ビットから第３１ビットが１
で、それ以外のビットが０である３２ビットコード0000
0000000000000111111111111111、アドレス０００４に
は、分岐命令の分岐先アドレスを示す第８ビットから第
３１ビットが１、第０ビットから第７ビットが０である
３２ビットコード00000000111111111111111111111111が
格納されている。

【００３５】命令作成手段１００４の詳細な実施例を図
１２に示す。命令作成手段はセルフテストを行うことを
指示するテストモード信号１３３が入力されると動作を
開始する３２ビットの疑似乱数パターンを発生するLFSR
1301と、２つの３２ビットデータを入力して各ビットご
とに論理積を計算し、その結果を出力する３２ビットＡ
ＮＤ計算器１３０２と二つの３２ビットデータを入力し
て各ビットごとに論理和を計算し、その結果を出力する
３２ビットＯＲ計算器１３０３で構成される。動作は、
まず、命令補完情報保存手段が出力する命令補完情報１
００７とLFSR1301が出力する疑似乱数データのビット毎
の論理積を計算し、補完が必要なビットにのみ乱数デー
タが与えられた３２ビットデータを作成する。次に該３
２ビットデータと部分命令保存手段が出力する部分命令
１００６のビット毎の論理和を計算し、補完が必要な部
分に乱数データを得て、命令１４０を出力する。

【００３６】命令選択手段１００１は、図８に示したＬ
ＦＳＲで実現可能である。該LFSRの出力から、部分命令
を保存するメモリと命令補完情報を保存するメモリの内
容を指し示すために必要なビット数分の出力を選んでア
ドレス信号として接続する。該アドレス信号を受けたメ
モリは、該当するアドレスのデータを部分命令1006と命
令補完情報１００７を出力する。また、該アドレス信号
を命令情報信号１３４として出力すれば、乱数命令生成
手段が出力する命令の識別が可能となる。上記実施例の
構成では、メモリに格納する部分命令の数は、図６の実
施例と同様に２のべき乗で表される数とするのが効率が
よいが、ＬＦＳＲの出力をメモリ格納してある部分命令
数ｍに正規化してもよい。また、同じ部分命令をメモリ
の複数アドレスに格納しておくと命令選択手段が該部分
命令を選択する確率があがることを利用して、乱数命令
生成手段が発生する命令の発生確率を部分命令毎に設定
しておくことが可能である。

【００３７】図９の実施例では、命令の一部を乱数デー
タで補うことで命令を作成するため、図６の実施例に比
べてより多様な命令の組み合わせでテストが行うことが
できる。

【００３８】図１３は、図１の実施例で用いられる乱数
データ生成器の詳細な実施例を示したものである。乱数
データ生成器は、１４０１から１４０３に示される複数
個の３２ビット乱数生成器と、該乱数生成器の出力デー
タから一つを選択し、乱数データ１４０６として出力す
るセレクタ１４０４と、命令情報信号１３４を入力し、
該乱数データ生成器が乱数データを出力すべきか否かを
判定し、出力すべき場合は該命令情報信号に対応する乱
数生成器の出力を選択する情報をセレクタに送る機能と
該情報により選択される乱数生成器に対して動作を指示
する信号を出力する機能を有するデコーダ１４０５で構
成される。また、乱数生成器１４０１〜１４０３は、命
令情報１３４に対応して該命令情報により識別される命
令について想定したテスト項目をテスト可能とするため
に必要なデータ形式に当てはまるデータを出力する。

【００３９】処理フローは、まず乱数命令生成手段１２
３から出力される命令情報信号134を入力するとデコー
ダ１４０５は該乱数データ生成器が乱数データを出力す
べきか否かを判定し、出力すべき場合は命令情報に対応
した乱数データを出力する乱数生成器を指定する信号を
セレクタ１４０４へ出力し、また該デコーダは命令情報
に対応した乱数データを出力する乱数生成器１４０１〜
１４０３の中の１つの乱数生成器に対して乱数データの
出力を指示する。次に指示を受けた乱数生成器は乱数デ
ータをセレクタ１４０４に出力する。次にセレクタ１４
０４は、デコーダ１４０５から指定された乱数生成器の
出力する乱数データを命令情報信号134に適合した乱数
データとして出力する。この実施例の乱数データ生成器
によると、命令情報信号１３４に対応して該命令情報に
より識別される命令について想定したテスト項目をテス
ト可能とするために必要なデータ形式に当てはまる乱数
データを該命令に適合した乱数データとして出力する。

【００４０】命令情報信号に適合した乱数データを出力
する該乱数生成器は、ＬＦＳＲと該ＬＦＳＲの出力を入
力とする組み合わせ回路を用いて容易に実現できる。た
とえば、ある命令ａのテストを行うためのデータとし
て、ビットデータが固定されている部分が必要である場
合は、ＬＦＳＲの出力をマスクする回路を付加すればよ
い。具体例として、図１の実施例のプロセッサにおける
ロード命令を示す。ロード命令ＬＯＡＤＲ(Ｓ１），Ｒ
(Ｄ)は、Ｓ１で指示されるレジスタのデータをアドレス
とするメモリ上のデータをＤで指示するレジスタに転送
する命令である。該命令において、該アドレスをランダ
ムに変化させて命令を実行するテストを行うために、Ｓ
１で指示されるレジスタのデータに代わって乱数データ
生成器が出力するデータを利用する場合、アドレス空間
が２４ビットに制限されているため、乱数データ生成器
が出力するデータも２４ビットで表現される必要があ
る。このロード命令に適合する乱数データを出力する該
乱数生成器は図１８に示す。乱数生成器は、３２ビット
の疑似乱数を出力するLFSR1902と８ビット論理積演算を
行う組み合わせ論理回路１９０３で構成される。

【００４１】処理フローは、まずデコーダ１４０５から
送られる動作指示信号１９０１を入力するとＬＦＳＲは
３２ビット疑似乱数パターンを出力する。次に該３２ビ
ット疑似乱数パターンの上位８ビットの信号が論理積演
算回路１９０３に送られ、該演算回路１９０３は８ビッ
トの全てが０である信号と論理積演算を行い、８ビット
全てが０となるデータ１９０５を出力する。最後にデー
タ１９０５と３２ビット疑似乱数パターンの下位２４ビ
ットデータ１９０４をあわせたデータをロード命令に適
合した３２ビットデータ１９０６として出力する。

【００４２】また、ある命令ｂについて想定したテスト
項目をテストするために必要なデータ形式を有する命令
ｂに適合したデータとして、ビット毎に０と１の生起確
率を調節したデータが必要な場合、ＬＦＳＲの複数ビッ
トの出力の論理和を出力とすれば１の生起確率は上が
り、論理積を出力とすれば０の生起確率が上がることを
利用して組み合わせ回路を設計して乱数生成器を構成で
きる。このほか、命令ｃに適合したデータとしてビット
パターンの集合が用意されていて、その中からランダム
に選択されたパターンを命令ｃに適合したデータとして
テストに用いる場合は、ビットパターンを保存したメモ
リとＬＦＳＲを用い、ＬＦＳＲの出力をメモリのデータ
読み出しアドレス生成に使用することで実現できる。

【００４３】図１で用いられる乱数データ生成器の別の
実施例を図１７に示す。

【００４４】乱数データ生成器は命令情報信号１３４を
入力し、該乱数データ生成器が乱数データを出力すべき
か否かを判定し、乱数データを出力すべき場合は、LFSR
1807に対して疑似乱数データの出力を指示する信号１８
０９を送る機能と該命令情報に適合した乱数データを選
択するための情報１８０８をセレクタ１８０４に送る機
能とを有するデコーダ１８０５と、３２ビット疑似乱数
データを出力するLFSR1807と、該ＬＦＳＲの出力した３
２ビットデータを命令情報信号１３４により識別される
命令に適合した乱数データとなるように変更してセレク
タ１８０４へ出力する命令適合化手段１８０１〜１８０
３と、選択情報１８０８に基づいて、該命令適合化手段
の出力から、該命令情報に適合した乱数データを選択し
出力するセレクタ１８０４とで構成される。

【００４５】処理のフローは、まず乱数命令生成手段１
２３から出力される命令情報信号１３４を入力するとデ
コーダ１８０５は該乱数データ生成器が乱数データを出
力すべきか否かを判定し、乱数データを出力すべき場合
は、命令情報に対応した乱数データを出力する命令適合
化手段を選択する情報１８０８をセレクタ１８０４へ出
力し、また該デコーダはLFSR1807に対して疑似乱数デー
タの出力を指示する信号１８０９を送る。次に指示を受
けたLFSR1807は疑似乱数データを命令適合化手段１８０
１〜１８０３へ出力する。命令適合化手段は、該ＬＦＳ
Ｒから得た疑似乱数データを命令に適合した疑似乱数デ
ータとなるように変更し、セレクタ１８０４へ出力す
る。次にセレクタ１８０４は、選択情報１８０８に基づ
き、命令適合化手段の出力する疑似乱数データから命令
情報信号１３４に適合した疑似乱数データを選択し、命
令情報信号１３４によって識別される命令に適合した乱
数データ１８０６として出力する。

【００４６】本実施例における命令適合化手段の具体例
として、図１の実施例のプロセッサにおけるロード命令
を示す。ロード命令ＬＯＡＤＲ(Ｓ１），Ｒ（Ｄ）は、
Ｓ１で指示されるレジスタのデータをアドレスとするメ
モリ上のデータをＤで指示するレジスタに転送する命令
である。該命令において、該アドレスをランダムに変化
させて命令を実行するテストを行うために、Ｓ１で指示
されるレジスタのデータに代わって乱数データ生成器が
出力するデータを利用する場合、アドレス空間が２４ビ
ットに制限されているため、乱数データ生成器が出力す
るデータも２４ビットで表現される必要がある。LFSR18
07の出力する疑似乱数データを該ロード命令に適合する
ように変更する命令適合化手段を図１９に示す。命令適
合化手段は、８ビット論理積演算を行う組み合わせ論理
回路２００１と２４ビットの信号を何の変更も加えるそ
のまま出力するスルー回路２００２で構成される。

【００４７】図１４は、図１の実施例におけるレジスタ
ファイルの詳細な実施例を示すものである。レジスタフ
ァイルは、２つのリードポート、１つの書き込みポート
を持ち、データを保存する３２本のレジスタと、テスト
モード信号によって、レジスタの出力信号の代わりに乱
数データ生成器の出力信号に切り替えてデータバスへ出
力する出力セレクタ１５００及び１５０１と、応答解析
器として３２ビットデータを取り込むMISR1505と、バス
１２０から入力されるレジスタへの書き込みデータをテ
ストモード信号によってＭＩＳＲへ出力する入力切換器
で構成される。通常動作時においては、バス１２０から
入力される書き込みデータは、命令で指示されるレジス
タへ格納される。また、命令により選択されたレジスタ
のデータは、バス１１８及びバス１１９へ出力される。
セルフテスト動作においては、バス１２０から入力され
る書き込みデータは、入力切換器によりMISR1505へ送ら
れ、該ＭＩＳＲに取り込まれる。また、命令により選択
されたレジスタのデータは、出力セレクタによって切り
替えられ、乱数データ生成器１５０３と１５０４の出力
データが代わりにバス１１８及び１１９へ出力される。

【００４８】図１の実施例において、テストモード信号
がセルフテストモードを指示する場合に、シーケンサ１
０４内の１つ以上の記憶素子に代わって乱数データ出力
手段が信号を出力する構成の実施例を図１５に示す。シ
ーケンサは順序回路であり、組み合わせ回路部１６０１
と（ｉ個）の記憶素子１６０４から１６０６で構成され
る。テストモード信号１３３がセルフテストを指示する
場合は、セレクタ1602及び１６０３が記憶素子の１６０
５及び１６０６の代わりに乱数データ生成器１６０９の
出力信号１６０７及び１６０８を出力する。乱数データ
生成器は図８に示したＬＦＳＲの出力から２ビットを接
続すればよい。本実施例では、２つの記憶素子をセレク
タによる切り替えの対象としているが、これに制約され
るわけではなく、一つ以上の記憶素子を対象とする構成
が可能である。本実施例の構成を導入することによっ
て、乱数命令生成生成手段が分岐命令以外を発生した場
合でもプログラムカウンタのデータに多様性を持たせた
テストが可能となる。

【００４９】図１６は、図１の実施例中のＭＩＳＲの構
成を示したものである。ＭＩＳＲは、ＢＩＳＴ機能にお
いて応答解析器として一般に用いられており、ＬＦＳＲ
の各ビットに排他的論理和を用いて信号を入力するよう
に構成される。１７１はＤフリップフロップ、１７００
から１７３２はデータ入力信号線で３３ビット構成とな
っており、取り込むデータに必要な信号をデータ入力信
号線に接続する。データの取り込みはシフト動作を行う
際に各ＤＦＦの出力と取り込むデータの排他的論理和を
各ＤＦＦに取り込むことにより行われる。このデータの
取り込みを伴うシフト動作を繰り返し、取り込んだデー
タの圧縮を行う。

【００５０】本発明によれば、テスト用命令をランダム
に発生させる機能を設けることで、多くの命令の出現順
序の組み合わせでテストが行えるようになる。また、乱
数命令生成手段の出力する命令情報により、実行される
命令に適合した乱数データ作成することができるため、
より効率のよいテストが可能となる。これにより、高い
故障検出率が達成可能となる。また、乱数命令生成手段
や乱数データ出力手段をハードウェアで実現する事によ
り高速なテストが可能となる。

【００５１】

【発明の効果】本発明によれば、高い故障検出率を達成
することができると共に、高速なテストが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例を示すプロセッサの構成図であ
る。

【図２】ＢＩＳＴの従来技術の構成図である。

【図３】図１のプロセッサの命令を示す図である。

【図４】図１のプロセッサの命令形式を示す図である。

【図５】図１のプロセッサの命令形式の詳細を示す図で
ある。

【図６】図１における乱数命令生成手段の実施例を示す
構成図である。

【図７】図６における命令保存手段を実現するメモリの
内容を示す図である。

【図８】疑似乱数を発生する線形フィードバックシフト
レジスタ（ＬＦＳＲ）の構成図である。

【図９】図１における乱数命令生成手段の別の実施例を
示す構成図である。

【図１０】図９における部分命令保存手段を実現するメ
モリの内容を示す図である。

【図１１】図９における命令補完情報保存手段を実現す
るメモリの内容を示す図である。

【図１２】図９における命令作成手段の詳細な実施例を
示す構成図である。

【図１３】図１における乱数データ生成器の実施例を示
す構成図である。

【図１４】図１におけるレジスタファイルの実施例を示
す構成図である。

【図１５】本発明におけるシーケンサの実施例を示す構
成図である。

【図１６】多重入力シグネチャレジスタ（ＭＩＳＲ）の
構成図である。

【図１７】図１における乱数データ生成器の別の実施例
を示す構成図である。

【図１８】図１３における乱数生成器の具体例を表す図
である。

【図１９】図１８における命令適合化手段の具体例を示
す図である。

【符号の説明】

１０１…メモリインタフェース、１０２…プログラムカ
ウンタ(ＰＣ)、１０３…命令キャッシュ、１０４…シー
ケンサ、１０５…命令レジスタ、１０６…デコーダ、１
０７…レジスタファイル、１０８…ＡＬＵ(Arithmetic
Logical Unit）、１０９…メモリデータレジスタ（ＭＤ
Ｒ）、１１０…メモリアドレスレジスタ（ＭＡＲ）、１
２３…乱数命令生成手段、１２５…乱数データ生成器、
１２６，１２７，１２８…多重入力シグネチャレジスタ
（ＭＩＳＲ）、１２９，１３０，１３１，１３２…セレ
クタ、１３３…テストモード信号、１３４…命令情報信
号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者畠山一実茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者堀田多加志茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内Ｆターム(参考） 5B048 AA20 CC11 DD01 DD06 DD10 DD15 DD16

Claims

【特許請求の範囲】

【請求項１】実行すべき命令を指示するプログラムカウ
ンタと、上記プログラムカウンタによって指示された命令を格納
する命令レジスタと、データが格納されるレジスタと、上記命令レジスタに格納された命令を読み出し、この読
み出した命令に基づいて上記レジスタに格納されたデー
タを読み出し、演算を実行し上記レジスタに演算結果で
あるデータを格納する演算器と、外部から入力されるテスト信号に基づいてテスト用命令
をランダムに発生させる乱数命令生成手段とを有するプ
ロセッサ。
【請求項２】請求項１において、上記乱数命令生成手段
は、上記テスト信号に基づいて発生したテスト用命令を
上記命令レジスタに格納するプロセッサ。
【請求項３】請求項１において、上記乱数命令生成手段は、テスト用命令をランダムに発
生させると共に、該命令に適合したデータを上記レジス
タから出力するための信号とを出力するプロセッサ。
【請求項４】請求項１乃至３において、上記乱数命令生成手段は、複数の命令を有し、予め設定
された確立に基づいて命令を決定して出力するプロセッ
サ。
【請求項５】実行すべき命令を指示するプログラムカウ
ンタと、データが格納される複数のレジスタを有するレジスタフ
ァイルと、上記プログラムカウンタによって指示された命令に基づ
いて上記レジスタファイルに格納されたデータを読み出
し、演算を実行し上記レジスタに演算結果であるデータ
を格納する演算器と、外部から入力されるテスト信号に基づいて、テスト用命令をランダムに発生させる乱数命令生成手段
と、上記演算器で演算を実行するための乱数データを出力す
る乱数データ出力手段と、上記乱数データによる演算結果を格納する応答解析器と
を有するプロセッサ。
【請求項６】請求項５において、上記応答解析器は上記
テスト信号に基づいて上記プログラムカウンタの出力信
号を取り込むプロセッサ。
【請求項７】請求項１乃至６のいずれか１項において、上記乱数命令生成手段は、プロセッサが実行する命令を
保存する命令保存手段と、該命令保存手段から命令をラ
ンダムに選択する命令選択手段とを有するプロセッサ。
【請求項８】請求項１乃至７のいずれか１項において、
上記乱数命令生成手段は、実行する命令の一部分または
全体を保存する部分命令保存手段と、上記部分命令保存
手段が保存している上記部分命令に対応して、該部分命
令を実行可能な命令とするために欠けている部分を指示
する情報を格納する命令補完情報保存手段と、上記部分
命令保存手段から部分命令と命令補完情報保存手段から
上記部分命令に対応する命令補完情報とをランダムに選
択する命令選択手段と、上記選択した部分命令と命令補
完情報に基づき乱数データを補ってプロセッサが実行す
る命令を作成する命令作成手段とを有するプロセッサ。
【請求項９】プログラム又はデータを格納するメモリ
と、上記メモリと接続され、上記メモリに記憶されたデータ
の読み出し又は上記メモリへデータの書き込みを行うプ
ロセッサとを有する情報処理システムであって、上記プロセッサは、実行すべき命令を出力する命令レジスタと、データを格納する複数のレジスタと、上記メモリへのアクセスを行うためのアドレスを格納す
るアドレスレジスタと、上記メモリへ格納するためのデータ又は上記メモリから
読み出したデータを格納するデータレジスタと、上記命令レジスタから出力された命令に従って、複数の
上記レジスタ又は上記データレジスタに格納されたデー
タの演算を実行する演算器と、外部からの信号に基づいて、ランダムに命令を発生し、上記命令レジスタに格納する
命令生成器と、上記演算器は上記命令生成器から出力される命令に従っ
て実行され、上記データレジスタに格納されたデータを
取り込む応答解析器とを有する情報処理システム。