JP2000293431A - 画像処理装置、画像処理装置における記憶装置の制御方法、及び、情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵが記憶装置からデータを読み出す際に
要する時間を短縮する。 【解決手段】 ＣＰＵ３１用のプログラムが格納されて
いるＲＯＭ３４とＲＯＭバス５２との間にＲＯＭ制御回
路３６を設け、このＲＯＭ制御回路３６を介してＲＯＭ
３４のデータの読み出しを行うようにする。また、ＣＰ
Ｕ３１がＲＯＭ３４から、あるアドレスのデータを読み
出した場合には、ＲＯＭ制御回路３６は、このアドレス
の次のアドレスのデータを予め読み出して保持してお
く。プログラムは連続性が高いので、ＣＰＵ３１による
次のアクセスでは、次のアドレスのデータを読み出す場
合が多く、予め読み出したアドレスのデータをＣＰＵ３
１がアクセスしてきた場合には、ＲＯＭ制御回路３６は
この保持しているデータをＣＰＵ３１に送出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像処理装置、画
像処理装置における記憶装置の制御方法、及び、情報処
理装置に関し、特に、記憶装置からの読み出し時間の短
縮を図った画像処理装置、画像処理装置における記憶装
置の制御方法、及び、情報処理装置に関する。

【０００２】

【従来の技術】図８は、従来のページプリンタの概略構
成を示すブロック図である。この図８に示すようにプリ
ンタ１１０は、印刷機構（プリンタエンジン）１２０と
画像処理装置（コントローラ）１３０とを備えて構成さ
れている。

【０００３】画像処理装置１３０は、パソコンなどのコ
ンピュータ１４０から印刷用の入力データを受信して印
刷機構１２０で印刷可能な構成の出力データに変換す
る。印刷機構１２０は、画像処理装置１３０からの出力
データに基づき印刷用紙上に印刷を行う。

【０００４】画像処理装置１３０は、ＣＰＵ（Central
Processing Unit）１３１とメモリ制御装置１３２とＳ
ＤＲＡＭ（Synchronous ＤＲＡＭ）１３３とＲＯＭ（Re
ad Only Memory）１３４とコネクタ１３５と入出力制御
回路１３６とを備えて構成されている。

【０００５】ＣＰＵ１３１は、ＣＰＵバス１３７を介し
てメモリ制御回路１３２に接続されている。このメモリ
制御回路１３２は、ＲＡＭバス１３８を介してＳＤＲＡ
Ｍ１３３に接続されており、ＲＯＭバス１３９及びコネ
クタ１３５を介してＲＯＭ１３４に接続されている。Ｒ
ＯＭ１３４には、コンピュータ１４０からの入力データ
を解釈し画像作成用の出力データに変換するプログラム
や、入力データを出力データに変換するためのフォント
のビットマップデータなどが不揮発的に格納されてい
る。ＳＤＲＡＭ１３３には、入力データや、出力データ
や、入力データから出力データに変換される中間データ
などが揮発的に格納される。つまり、ＳＤＲＡＭ１３３
は、入力データから出力データを生成する際の作業領域
を提供する。

【０００６】また、メモリ制御回路１３２は、ＲＯＭバ
ス１３９を介して入出力制御回路１３６に接続されてい
る。この入出力制御回路１３６には、コンピュータ１４
０から印刷用の入力データが入力されるとともに、この
入力データを変換した画像作成用の出力データを印刷機
構１２０へ出力する。

【０００７】この画像処理装置１３０においては、ＣＰ
Ｕ１３１はＲＯＭ１３４に格納されたプログラムに従っ
て、コンピュータ１２０から入出力制御回路１３６を介
して入力された入力データを画像作成用の出力データに
変換する。そして、入力データが画像作成用の出力デー
タに変換した後、入出力制御回路１３６を介して印刷機
構１２０にこの出力データが出力する。この出力データ
が入力された印刷機構１２０は、出力データに基づいて
ページ毎の印刷を行う。

【０００８】

【発明が解決しようとする課題】上述したところからわ
かるように、ページプリンタの画像処理装置１３０に
は、読み出し速度の比較的おそいＲＯＭ１３４が使用さ
れている。このＲＯＭ１３４には、変換処理用のプログ
ラムやフォントデータが格納されており、ＣＰＵ１３１
は、このＲＯＭ１３４から順次命令を読み出して実行
し、画像作成用の出力データを作成する。

【０００９】しかし、ＲＯＭ１３４は読み出し速度がお
そく、画像生成用の出力データを高速に生成する妨げに
なっている場合が多い。すなわち、このＲＯＭ１３４か
らの読み出し時間が入力データを画像生成用の出力デー
タに変換するのに要する時間に悪影響を及ぼしている場
合が多い。

【００１０】このため、ＲＯＭ１３３に格納されている
プログラム全体あるいは一部をＳＤＲＡＭ１３３にコピ
ーして、このＳＤＲＡＭ１３３にコピーされたプログラ
ムをＣＰＵ１３１が順次読み出すことにより、処理速度
の高速化を図ることが知られている。

【００１１】しかし、このような方式でもＳＤＲＡＭ１
３４の搭載量の少ないページプリンタでは、ＲＯＭ１３
４に格納されているプログラムをコピーする領域をＳＤ
ＲＡＭ１３４内に確保できない場合がある。換言すれ
ば、このような方式で処理速度の高速化を図るために
は、ＳＤＲＡＭ１３３に大容量の揮発性記憶装置を使用
する必要がある。したがって、このような方式でも、低
価格で高速なページプリンタを提供することが困難であ
る。

【００１２】また、ＣＰＵ１３１がＳＤＲＡＭ１３３に
格納されているデータを読み出す速度も、画像生成用の
出力データを高速に生成する上での妨げになっている場
合もある。

【００１３】そこで本発明は、上記課題に鑑みてなされ
たものであり、ＣＰＵが記憶装置からデータを読み出す
際に、ＣＰＵが次に記憶装置からデータを読み出すアド
レスを予測し、このアドレスのデータをプリフェッチし
ておくことにより、記憶装置からのデータの読み出し時
間の短縮を図った画像処理装置を提供することを目的と
する。

【００１４】また、ＲＯＭに格納されているプログラム
をＲＡＭに一旦コピーしなくとも、処理速度の高速化を
図ることのできる画像処理装置を提供することを目的と
する。さらに、このような画像処理装置を用いることに
より低価格で高速な画像出力装置、特に、プリンタを提
供することを目的とする。

【００１５】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係る画像処理装置は、中央処理装置が記憶
装置におけるあるアドレスをアクセスした場合に、次に
中央処理装置がアクセスするアドレスを予測し、この予
測したアドレスのデータを記憶装置から予め読み出して
保持しておくとともに、この予測したアドレスを中央処
理装置がアクセスしてきた場合には、この保持していた
データを中央処理装置へ送出する記憶装置制御回路を備
えることを特徴とする。このような記憶装置制御回路を
設けることにより、予め読み込んだアドレスのデータを
中央処理装置がアクセスしてきた場合には、改めて記憶
装置をアクセスすることなく、そのデータを中央処理装
置へ送出することができるので、記憶装置へのアクセス
時間の短縮を図ることができる。

【００１６】また、一般に記憶装置には、データを不揮
発的に格納している不揮発性記憶装置と、データを揮発
的に格納している揮発性記憶装置とがある。本発明に係
る記憶装置制御回路は、不揮発性記憶装置に対してのみ
に設けてもよいし、揮発性記憶装置に対してのみに設け
てもよいし、不揮発性記憶装置及び揮発性記憶装置の双
方に対して設けてもよい。

【００１７】画像処理装置における不揮発性記憶装置に
は、中央処理装置が処理をするためのプログラムが格納
されている場合が多い。この場合、中央処理装置は不揮
発性記憶装置をシーケンシャルにアクセスする。したが
って、このような不揮発性記憶装置に対して記憶装置制
御回路を設けた場合には、次に中央処理装置がアクセス
するアドレスは、一旦アクセスされたアドレスの次のア
ドレスであると予測することにより、予測が的中する確
率が高まると考えられる。

【００１８】また、画像処理装置における揮発性記憶装
置には、印刷機構で印刷可能な出力データの少なくとも
一部が格納され、高さ方向と横幅方向から構成されるプ
リフェッチバッファが設けられている場合が多い。この
場合、中央処理装置はこのプリフェッチバッファのアド
レスを一旦アクセスした時には、次のアクセスではプリ
フェッチバッファにおける高さ方向直下のアドレスをア
クセスする可能性が高い。したがって、このような揮発
性記憶装置に対して記憶装置制御回路を設けた場合に
は、次に中央処理装置がアクセスするアドレスは、一旦
アクセスされたアドレスに対してプリフェッチバッファ
の横幅分のアドレスを加算したアドレスであると予測す
ることにより、予測が的中する確率が高まると考えられ
る。

【００１９】

【発明の実施の形態】〔第１実施形態〕本発明の第１実
施形態は、メモリ制御回路とＲＯＭとの間に、ＲＯＭの
データを先読み（プリフェッチ）するＲＯＭ制御回路を
組み込むことにより、ＲＯＭの読み出し速度を見かけ上
向上させるものである。以下、図面に基づいて詳細に説
明する。

【００２０】図１は、本発明の第１実施形態に係るペー
ジプリンタの概略構成を示すブロック図である。この図
１に示すようにプリンタ１０は、印刷機構（プリンタエ
ンジン）２０と画像処理装置（コントローラ）３０とを
備えて構成されている。

【００２１】画像処理装置３０は、パソコンなどのコン
ピュータ４０から印刷用の入力データを受信して印刷機
構２０で印刷可能な構成の出力データに変換する。印刷
機構２０は、画像処理装置３０からの出力データに基づ
き印刷用紙上に印刷を行う。画像処理装置３０は、ＣＰ
Ｕ３１とメモリ制御装置３２とＳＤＲＡＭ３３とＲＯＭ
３４とコネクタ３５とＲＯＭ制御回路３６と入出力制御
回路３７とＲＡＭ制御回路３８とを備えて構成されてい
る。

【００２２】ＣＰＵ３１は、本実施形態における中央処
理装置を構成している。このＣＰＵ３１は、ＣＰＵバス
５０を介してメモリ制御回路３２に接続されている。メ
モリ制御回路３２は、ＲＡＭバス５１を介してＳＤＲＡ
Ｍ３３に接続されている。また、メモリ制御回路３２
は、ＲＯＭバス５２とＲＯＭ制御回路３６とコネクタ３
５を介してＲＯＭ３４に接続されている。

【００２３】ＲＯＭ３４は、本実施形態における不揮発
性記憶装置を構成している。このＲＯＭ３４には、コン
ピュータ４０からの入力データを解釈し画像作成用の出
力データに変換するプログラムや、入力データを出力デ
ータに変換するためのフォントのビットマップデータな
どが不揮発的に格納されている。ＣＰＵ３１は、このＲ
ＯＭ３４に格納されたプログラムを順次読み出して、変
換処理を実行する。本実施形態では、ＲＯＭ３４は、Ｄ
ＩＭＭ（Dual Inline Module Memory）で構成されてい
るが、ＳＩＭＭ（Single Inline Module Memory）等で
構成してもよい。

【００２４】ＲＯＭ３４は、コネクタ３５を介してＲＯ
Ｍ制御回路３６に接続されている。このＲＯＭ制御回路
３６は、本実施形態における次に記憶装置制御回路を構
成している。ＲＯＭ制御回路３６は、ＣＰＵ３１がＲＯ
Ｍ３４をアクセスする際の制御を行う回路であり、ＲＯ
Ｍ３４よりも高速でＣＰＵ３１がデータを読み出すこと
ができるよう構成されている。このＲＯＭ制御回路３６
は、ＣＰＵ３１から指定されたアドレスのデータをＲＯ
Ｍ３４から読み出すとともに、次のアドレスのデータを
予め読み出して保持しておく。そして、この予め読み出
した次のアドレスのデータを、ＣＰＵ３１がその後のサ
イクルでＲＯＭ３４から読み出そうとした場合には、こ
のＲＯＭ制御回路３６が保持しているデータをＣＰＵ３
１に送出することにより、読み出し時間の短縮を図る。

【００２５】ＳＤＲＡＭ３３は、同期型ＤＲＡＭであ
り、本実施形態における揮発性記憶装置を構成してい
る。このＳＤＲＡＭ３３は、ＲＡＭ制御回路３８を介し
てメモリ制御回路３２に接続されている。ＳＤＲＡＭ３
３には、入力データや、出力データや、入力データから
出力データに変換される中間データなどが揮発的に格納
される。つまり、ＳＤＲＡＭ３３は、入力データから出
力データを生成する際の作業領域を提供する。

【００２６】また、メモリ制御回路３２は、ＲＯＭバス
５２を介して入出力制御回路３７に接続されている。こ
の入出力制御回路３７には、コンピュータ４０から印刷
用の入力データが入力されるとともに、この入力データ
を変換した画像作成用の出力データを印刷機構２０へ出
力する。

【００２７】詳しくは後述するが、ＣＰＵ３１とメモリ
制御回路３２とを接続するＣＰＵバス５０では、システ
ムアドレスデータ信号ＳＹＳＡＤや、システムコマンド
信号ＳＹＳＣＭＤや、有効信号ＰＶＡＬＩＤや、有効信
号ＥＶＡＬＩＤが、送受される。また、メモリ制御回路
３２とＲＯＭ制御回路３６とを接続するＲＯＭ制御回路
５２では、アドレス信号ＡＤＤや、データ信号ＤＡＴＡ
や、チップセレクト信号ＣＳや、出力イネーブル信号Ｏ
Ｅが、送受される。

【００２８】図２は、図１におけるＲＯＭ制御回路の内
部構成を示すブロック図である。この図２に示すよう
に、ＲＯＭ制御回路３６は、アドレスカウンタ６０とレ
ジスタ６１と比較器６２と制御回路６３とセレクタ６４
とプリフェッチバッファ６５とを備えて構成されてい
る。また、ＲＯＭバス５２は、アドレスバス５２ａとデ
ータバス５２ｂとを備えている。

【００２９】アドレスカウンタ６０には、アドレスバス
５２ａからアドレス信号ＡＤＤが入力される。そして、
アドレスカウンタ６０は、このアドレス信号ＡＤＤが示
すアドレスをインクリメント、つまり１だけ増加して、
アドレスカウンタ信号ＡＣＮＴとしてレジスタ６１とセ
レクタ６４とに出力する。

【００３０】レジスタ６１は、このアドレスカウンタ信
号ＡＣＮＴを一時的に保持し、比較アドレス信号ＣＭＰ
ＡＤとして、比較器６２に出力する。比較器６２は、プ
リフェッチしたデータが有効かどうかを判断するため
に、アドレス信号ＡＤＤの示すアドレスと比較アドレス
信号ＣＭＰＡＤの示すアドレスとを比較する回路であ
る。このため、比較器６２には、レジスタ６１からの比
較アドレス信号ＣＭＰＡＤと、アドレスバス５２ａから
のアドレス信号ＡＤＤとが入力される。比較器６２は、
これら比較アドレス信号ＣＭＰＡＤとアドレス信号ＡＤ
Ｄとを比較し、両者が一致したか否かを示す比較結果信
号ＣＭＰを制御回路６３に出力する。

【００３１】制御回路６３はこのＲＯＭ制御回路３６の
全体制御を行う回路であり、内部にステートマシン６３
ａが設けられている。この制御回路６３は、比較結果信
号ＣＭＰに基づいてセレクタ切替信号ＳＷをセレクタ６
４に出力する。セレクタ６４は、このセレクタ切替信号
ＳＷに基づいて、アドレス信号ＡＤＤとアドレスカウン
タ信号ＡＣＮＴとの一方を、ＲＯＭアドレス信号ＲＯＭ
ＡＤＤとして、ＲＯＭ３４へ出力する。すなわち、セレ
クタ６４は、プリフェッチがヒットしている間はアドレ
スカウンタ信号ＡＣＮＴを出力し、プリフェッチがミス
した場合にはアドレス信号ＡＤＤを出力する。また、制
御回路６３は、所定のタイミングで、ＲＯＭ３４にＲＯ
Ｍチップセレクト信号ＲＯＭＣＳとＲＯＭ出力イネーブ
ル信号ＲＯＭＯＥを出力する。

【００３２】プリフェッチバッファ６５は、プリフェッ
チしたデータを一時的に保存するメモリである。本実施
形態では、このプリフェッチバッファ６５は４ワード分
の容量を有している。これは、ＲＯＭ３４へのアクセス
が４回のバースト転送によりなされるよう構成されてい
るためである。

【００３３】このプリフェッチバッファ６５には、ＲＯ
Ｍ３４からデータを読み出したＲＯＭデータ信号ＲＯＭ
Ｄが入力され、このデータを一時的に保持する。そし
て、プリフェッチバッファ６５は、制御回路６３からの
データ出力信号ＯＵＴに基づいて、このプリフェッチバ
ッファ６５に保持されているデータをデータ信号ＤＡＴ
Ａとしてデータバス５２ｂに出力する。

【００３４】本実施形態では、アドレス信号ＡＤＤとア
ドレスカウンタ信号ＡＣＮＴと比較アドレス信号ＣＭＰ
ＡＤとＲＯＭアドレス信号ＲＯＭＡＤＤとＲＯＭデータ
信号ＲＯＭＤとデータ信号ＤＡＴＡとは、３２ビットの
パラレル信号である。比較結果信号ＣＭＰとＲＯＭチッ
プセレクト信号ＲＯＭＣＳとＲＯＭ出力イネーブル信号
ＲＯＭＯＥとは、１ビットの信号である。

【００３５】次に、図３及び図４に基づいて、ＲＯＭ制
御回路３６の動作を詳細に説明する。図３は、ＲＯＭ制
御回路３６内の制御回路６３に設けられているプリフェ
ッチ制御をするステートマシン６３ａの処理フローを示
す図であり、図４は、ＣＰＵ３１がＲＯＭ３４をアクセ
スした際の画像処理装置３０内の信号のタイミングチャ
ートを示す図である。

【００３６】これらの図に示すように、初期状態ではス
テートマシン６３ａはアイドルの状態にある。このアイ
ドル状態で、ＣＰＵ３１がＣＰＵバス５０を用いて、シ
ステムアドレスデータ信号ＳＹＳＡＤにＲＯＭ３４のア
ドレスｎを出力し、システムコマンド信号ＳＹＳＣＭＤ
にＲＯＭ３４へのリード要求ｒを出力する。また、ＣＰ
Ｕ３１は、これと同時に有効信号ＰＶＡＬＩＤをローに
して、メモリ制御回路３２に、これらシステムアドレス
データ信号ＳＹＳＡＤとシステムコマンド信号ＳＹＳＡ
Ｄを取り込ませる。

【００３７】メモリ制御回路３２は、システムアドレス
データ信号ＳＹＳＡＤに基づいて、アドレス信号ＡＤＤ
にアドレスｎを出力するとともに、チップセレクト信号
ＣＳをローにする。このチップセレクト信号ＣＳがロー
になったことをトリガーとして、ステートマシン６３ａ
は動作を開始する。また、アドレス信号ＡＤＤにアドレ
スｎが入力されたＲＯＭ制御回路３６は、ＲＯＭ３４に
ＲＯＭアドレス信号ＲＯＭＡＤＤにアドレスｎを出力す
る。

【００３８】ステートマシン６３ａのステップＳ０にお
いて、アドレスカウンタ６０からのアドレスカウンタ信
号ＡＣＮＴがアドレスｎになる。ステートマシン６３ａ
のステップＳ１、Ｓ２において、ＲＯＭ３４内において
アドレスｎの検索とデータの読み出しが行われる。ステ
ートマシン６３ａのステップＳ３において、ＲＯＭ出力
イネーブル信号ＲＯＭＯＥがローになる。ステートマシ
ン６３ａのステップＳ４において、ＲＯＭデータ信号Ｒ
ＯＭＤにアドレスｎのデータＤ１が出力され、プリフェ
ッチバッファ６５に格納される。

【００３９】ステートマシン６３ａのステップＳ５にお
いて、プリフェッチバッファ６５からメモリ制御回路３
２へのデータ信号ＤＡＴＡを用いて、データＤ１が出力
され、出力イネーブル信号ＯＥがローになる。また、こ
れと同時に、アドレスカウンタ６０がインクリメントさ
れ、アドレスカウンタ信号ＡＣＮＴがアドレスｎ＋４に
なり、ＲＯＭアドレス信号ＲＯＭＡＤＤもアドレスｎ＋
４になる。このため、ＲＯＭ３４において、アドレスｎ
＋４の検索とデータの読み出しが行われる。なお、アド
レス「ｎ」の後に付される数字は１６進数で表現されて
いるものとする。

【００４０】ステートマシン６３ａのステップＳ６にお
いて、メモリ制御回路３２はＣＰＵ３１へ有効信号ＥＶ
ＡＬＩＤをローにするとともに、システムアドレスデー
タ信号ＳＹＳＡＤを用いてデータＤ１を出力する。これ
により、ＣＰＵ３１はアドレスｎのデータＤ１を取り込
むことができる。また、これと同時に、ＲＯＭ３４から
ＲＯＭデータ信号ＲＯＭＤを用いてアドレスｎ＋４のデ
ータＤ２が出力される。

【００４１】ステートマシン６３ａのステップＳ７〜Ｓ
１１においても、同様の動作が繰り返され、アドレスｎ
＋４のデータＤ２、アドレスｎ＋８のデータＤ３、アド
レスｎ＋ｃのデータＤ４が、ＲＯＭ制御回路３６からデ
ータ信号ＤＡＴＡを用いてメモリ制御回路３２へ出力さ
れる。

【００４２】また、ステートマシン６３ａのステップＳ
１１においては、ステートマシン６３ａは次のプリフェ
ッチを開始する。すなわち、アドレスカウンタ６０がイ
ンクリメントをすることにより、アドレスカウンタＡＣ
ＮＴ信号がアドレスｎ＋１０になる。このため、ＲＯＭ
アドレス信号ＲＯＭＡＤＤもアドレスｎ＋１０になる。

【００４３】ステートマシン６３ａのステップＳ１２に
おいては、レジスタ６１からの比較アドレス信号ＣＭＰ
ＡＤがアドレスｎ＋１０になる。ステートマシン６３ａ
のステップＳ１３、Ｓ１４、Ｓ１５において、ＲＯＭ３
４内でアドレスｎ＋１０の検索とデータの読み出しが行
われる。

【００４４】ステートマシン６３ａのステップＳ１６に
おいて、ＲＯＭデータ信号ＲＯＭＤがアドレスｎ＋１０
のデータＤ５になり、プリフェッチバッファ６５にデー
タＤ５が格納される。また、これと同時に、ＣＰＵ３１
がＣＰＵバス５０を用いて、システムアドレスデータ信
号ＳＹＳＡＤにＲＯＭ３４のアドレスｎ＋１０を出力
し、システムコマンド信号ＳＹＳＣＭＤにＲＯＭ３４へ
のリード要求ｒを出力する。また、ＣＰＵ３１は、これ
と同時に有効信号ＰＶＡＬＩＤをローにして、メモリ制
御回路３２に、これらシステムアドレスデータ信号ＳＹ
ＳＡＤとシステムコマンド信号ＳＹＳＡＤを取り込ませ
る。

【００４５】ステートマシン６３ａのステップＳ１７に
おいて、アドレスカウンタ６０がインクリメントをする
ことにより、アドレスカウンタＡＣＮＴ信号がアドレス
ｎ＋１４になる。このため、ＲＯＭアドレス信号ＲＯＭ
ＡＤＤもアドレスｎ＋１４になる。また、これと同時
に、メモリ制御回路３２からのアドレス信号ＡＤＤがア
ドレスｎ＋１０になり、比較器６２でこのアドレス信号
ＡＤＤと比較アドレス信号ＣＭＰＡＤとが比較される。
ここで両者はともにアドレスｎ＋１０で等しいので、比
較器６２は比較結果信号ＣＭＰをハイにする。つまり、
プリフェッチはヒットしたことになる。

【００４６】ステートマシン６３ａのステップＳ１８に
おいて、プリフェッチがヒットしているので、プリフェ
ッチバッファ６５からプリフェッチしてあるアドレスｎ
＋１０のデータＤ５がデータ信号ＤＡＴＡを用いて出力
される。これにより、メモリ制御回路３２はアドレスｎ
＋１０のデータＤ５を取り込むことができる。つまり、
メモリ制御回路３２は、アドレスｎ＋１０をアドレス信
号ＡＤＤを用いて出力した次のサイクルで、このアドレ
スｎ＋１０のデータＤ５を取り込むことができたことに
なる。また、これと同時に、アドレスｎ＋１４のデータ
Ｄ６がＲＯＭデータ信号ＲＯＭＤを用いて出力され、プ
リフェッチバッファ６５に格納される。

【００４７】ステートマシン６３ａのステップＳ１９に
おいて、メモリ制御回路３２はＣＰＵ３１へ有効信号Ｅ
ＶＡＬＩＤをローにするとともに、システムアドレスデ
ータ信号ＳＹＳＡＤを用いてデータＤ５を出力する。こ
れにより、ＣＰＵ３１はアドレスｎ＋１０のデータＤ５
を取り込むことができる。また、これと同時に、アドレ
スカウンタ６０がインクリメントをすることにより、ア
ドレスカウンタＡＣＮＴ信号がアドレスｎ＋１８にな
る。このため、ＲＯＭアドレス信号ＲＯＭＡＤＤもアド
レスｎ＋１８になる。

【００４８】ステートマシン６３ａのステップＳ２０〜
Ｓ２３においても、同様の動作が繰り返され、アドレス
ｎ＋１４のデータＤ６、アドレスｎ＋１８のデータＤ
７、アドレスｎ＋１ｃのデータＤ８が、ＲＯＭ制御回路
３６からデータ信号ＤＡＴＡを用いてメモリ制御回路３
２へ出力される。

【００４９】ステートマシン６３ａのステップＳ２３に
おいて、プリフェッチバッファ６５が空になった場合に
は、上述したステップＳ１１からを繰り返すこととな
る。また、上述したステップＳ１２〜Ｓ２３の間でプリ
フェッチがミスした場合には、ステートマシン６３ａは
アイドル状態から処理を繰り返す。すなわち、ステップ
Ｓ１２〜Ｓ２３においてＣＰＵ３１によるＲＯＭ３４の
アクセスがなければ、ステップＳ２３で処理が停止する
が、ステップＳ１２〜Ｓ２３の間のいずれかでＣＰＵ３
１がＲＯＭ３４をアクセスし、かつ、プリフェッチミス
をした場合には、最初に述べたアイドルの状態に戻る。

【００５０】以上のように、本実施形態に係る画像処理
装置３０によれば、ＲＯＭバス５２とＲＯＭ３４との間
にＲＯＭ制御回路３６を設け、ＣＰＵ３１がＲＯＭ３４
をアクセスする前にＲＯＭ制御回路３６がＲＯＭ３４の
次のアドレスに格納されているデータをプリフェッチす
ることとしたので、このプリフェッチがヒットした場合
には、ＣＰＵ３１は高速にＲＯＭ制御回路３６からデー
タを読み出すことができる。

【００５１】すなわち、ＲＯＭ３４にはプログラム等の
連続したアドレスが次々に読み出される可能性の高いシ
ーケンシャルデータが格納されている。このためＣＰＵ
３１が、あるアドレスをアクセスした後には、次のアク
セスでは、前回アクセスしたアドレスの次のアドレスを
アクセスすることが予測される。この性質を利用して、
ＣＰＵ３１が、あるアドレスをアクセスした場合には、
ＲＯＭ制御回路３６はＣＰＵ３１からの次のアクセスを
待たずしてその次のアドレスのデータを先読みし、予め
ＲＯＭ制御回路３６内のプリフェッチバッファ６５にそ
のデータを保持しておく。ＣＰＵ３１がプリフェッチバ
ッファ６５に保持したデータのアドレスをその後アクセ
スした場合には、ＲＯＭ制御回路３６はＲＯＭ３４をア
クセスせずにプリフェッチバッファ６５に保持したデー
タをＣＰＵ３１へ送出する。このため、ＣＰＵ３１がＲ
ＯＭ３４をアクセスするのに要する時間を見かけ上短縮
することができる。

【００５２】しかも、一般的に、ＣＰＵ３１がＲＯＭ３
４をアクセスした後に、次にＲＯＭ３４をアクセスする
までには、数クロックの時間がある場合がほとんどであ
るので、ＲＯＭ制御回路３６がＲＯＭ３１をプリフェッ
チすることにより、ＲＯＭ３４のアクセス時間を短縮で
きることが期待される。

【００５３】さらに、ＣＰＵ３１がＲＯＭ３４をアクセ
スした後に、ＳＤＲＡＭ３３をアクセスし、その後にＲ
ＯＭ３４にアクセスする場合もある。このようにある程
度時間が経過した後にＣＰＵ３１がＲＯＭ３４にアクセ
スした場合には、ＲＯＭ制御回路３６は４ワード分のデ
ータのプリフェッチが完了していることとなる。このた
め、ＣＰＵ３１がアクセスしようとしてるＲＯＭ３４の
データはプリフェッチバッファ６５に保持されており、
このプリフェッチバッファ６５保持されているデータは
ＣＰＵ３１が高速に読み出すことができるので、やはり
アクセス時間の短縮を図ることができる。

【００５４】〔第２実施形態〕上述した第１実施形態
は、ＲＯＭ制御回路がＣＰＵの実行するプログラムを格
納しているＲＯＭを先読みするものであったが、第２実
施形態は、ＲＡＭ制御回路が画像作成用の出力データを
格納しているＳＤＲＡＭを先読みするものである。以
下、図面に基づいて詳細に説明する。

【００５５】図５は、本発明の第２実施形態に係るペー
ジプリンタの概略構成を示すブロック図である。なお、
上述した第１実施形態と同様の部分については、同一符
号を付するものとして、その説明は省略する。

【００５６】この図５に示すように、第２実施形態に係
る画像処理装置３０は、上述した第１実施形態にＲＡＭ
制御回路３８に変更を加えて、ＲＡＭ制御回路３８Ａと
したたものである。このＲＡＭ制御回路３８Ａも、ＲＯ
Ｍ制御回路３６とともに、本実施形態における記憶装置
制御回路を構成している。

【００５７】このＲＡＭ制御回路３８Ａは、ＣＰＵ３１
がＳＤＲＡＭ３３をアクセスする際の制御を行う回路で
あり、ＳＤＲＡＭ３３よりも高速でＣＰＵ３１がデータ
を読み出すことができるよう構成されている。このＲＡ
Ｍ制御回路３８Ａは、ＣＰＵ３１から指定されたアドレ
スのデータをＳＤＲＡＭ３３から読み出すとともに、次
にアクセスすることが予測されるアドレスのデータを予
め読み出して保持しておく。そして、この予め読み出し
たアドレスのデータを、ＣＰＵ３１がその後のサイクル
でＳＤＲＡＭ３３から読み出そうとした場合には、この
ＲＡＭ制御回路３８Ａが保持しているデータをＣＰＵ３
１に送出することにより、読み出し時間の短縮を図る。
本実施形態では、ＳＤＲＡＭ３３には、高さ方向と横幅
方向とから構成されるバンドバッファ７０（図６参照）
が形成されている。

【００５８】次に、図６及び図７に基づいて、ＣＰＵ３
１が次に読み出すＳＤＲＡＭ３３のアドレスを如何にし
て予測するかを説明する。図６は、ＳＤＲＡＭ３３に形
成されるバンドバッファ７０の全体構成を示す図であ
り、図７は、文字データをバンドバッファ７０に書き込
む手順を説明するための図である。

【００５９】図６に示すように、バンドバッファ７０
は、全体を１ワード分の複数のセル７１に分割すること
により構成されている。ページプリンタの場合、１ペー
ジの印刷イメージを生成するために、この小容量のメモ
リからなるバンドバッファ７０を繰り返し使用する。つ
まり、１ページ分の印刷イメージを小容量のバンドバッ
ファ７０のサイズに分割して印刷を行う。

【００６０】具体的には、バンドバッファ７０に文字等
のビットマップを書き込んで、最終的な印刷イメージを
作り上げる。この作り上げられた印刷イメージは、入出
力制御回路３７を介して、出力データとして印刷機構２
０に送られる。印刷機構２０に印刷イメージである出力
データを送信し終えたバンドバッファ７０はクリアさ
れ、そのページにおける他の部分の印刷イメージが再び
展開される。この処理を繰り返すことにより、１ページ
分の印刷が行われる。

【００６１】図７に示すように、文字データのようなも
のをバンドバッファ７０に書き込む場合、文字データの
セル７２ａのデータとバンドバッファ７１ａのデータと
をＣＰＵ３１が取り込んで、バンドバッファ７１ａのデ
ータに文字データのセル７２ａのデータを加えて、バン
ドバッファ７０のセル７１ａに書き込む。

【００６２】次に、文字データのセル７２ｂのデータと
バンドバッファ７１ａのデータとをＣＰＵ３１が取り込
んで、バンドバッファ７１ａのデータに文字データのセ
ル７２ｂのデータを加えて、バンドバッファ７０のセル
７１ａに書き込む。この際、文字データのセル７２ｂ中
の右側のデータはバンドバッファ７０のセル７１ａに書
き込みきれないので、ＣＰＵ３１はバンドバッファ７０
のセル７１ｂのデータを読み込んで、バンドバッファ７
１ｂのデータに文字データのセル７２ｂ中の右側のデー
タを加えて、バンドバッファ７０のセル７１ｂに書き込
む。

【００６３】次に、文字データのセル７２ｃのデータと
バンドバッファ７１ｂのデータとをＣＰＵ３１が取り込
んで、バンドバッファ７１ｂのデータに文字データのセ
ル７２ｃのデータを加えて、バンドバッファ７０のセル
７１ｂに書き込む。このようにして、ＣＰＵ３１は１ラ
イン目のビットマップをバンドバッファ７０に展開す
る。同様にして、ＣＰＵ３１は２ライン目、３ライン
目、…のビットマップをバンドバッファ７０に展開す
る。

【００６４】このようにして、ＣＰＵ３１はバンドバッ
ファ７０に文字データを展開するので、２ライン目の展
開の際に、ＣＰＵ３１がバンドバッファ７０から読み込
むセルのアドレスは、１ライン目のアドレスにバンドバ
ッファ７０の横幅分のアドレスを加算したものになる。
したがって、１ライン目の展開が終了した時点で、２ラ
イン目のセル７１ｃのデータを予め読み出して、ＲＡＭ
制御回路３８Ａが保持しておく。そして、ＣＰＵ３１が
バンドバッファ７０のセル７１ｃのデータを読み出そう
とした場合には、ＲＡＭ制御回路３８Ａが保持するセル
７１ｃのデータをＣＰＵ３１へ送出することにより、Ｒ
ＡＭ３３からの読み出しに要する時間を短縮することが
できる。これにより、ＣＰＵ３１がバンドバッファ７０
に印刷イメージを作り上げるのに要する時間を短縮する
ことができ、バンドバッファ７０への描画作業の高速化
を図ることができる。

【００６５】なお、本発明は上記実施形態に限定されず
に種々に変形可能である。例えば、第２実施形態におい
ては、ＲＯＭ制御回路３６とＲＡＭ制御回路３８Ａとの
双方にプリフェッチ機能を設けたが、ＲＯＭ制御回路３
６のプリフェッチ機能は省略してＲＡＭ制御回路３８の
みプリフェッチ機能を設けるようにしてもよい。

【００６６】また、上述した第１実施形態では、プリフ
ェッチバッファ６５の数は１個とし、バッファサイズは
４ワードであるとしたが、これに限られるものではな
い。例えば、２個や４個のプリフェッチバッファ６５を
設け、それぞれのプリフェッチバッファ６５が別々のア
ドレスのプリフェッチ動作を行うようにすれば、プリフ
ェッチミスが減少し、さらなる高速化を期待することが
できる。

【００６７】さらに、上述した第２実施形態において
は、ＲＡＭ制御回路３８ＡをＳＤＲＡＭ３３に形成され
るバンドバッファ７０への書き込み動作に対しても有効
に作用させることもできる。例えば、ＣＰＵ３１は、バ
ンドバッファ７０の１つのセル７１からデータを読み込
んで、演算（画像の論理和など）を行った後、同じセル
７１に書き込みを行うこととなる。このため、ＲＡＭ制
御回路３８Ａにプリフェッチされているセル７１に書き
込みを行うようにすれば、ＳＤＲＡＭ３３に対して書き
込みを行うより、高速に処理することができる。つま
り、ＳＤＲＡＭ３３よりＲＡＭ制御回路３８Ａの方がア
クセススピードが高速なので、読み込み及び書き込みに
要する時間を見かけ上短縮することができる。

【００６８】また、上記実施形態では、本発明を画像出
力装置の一例であるページプログラムに適用した場合を
説明した。しかし、本発明は画像出力装置に限らず、Ｃ
ＰＵ３１等からなる中央処理装置と、ＳＤＲＡＭ３３等
からなる揮発性記憶装置と、ＲＯＭ３４等からなる不揮
発性記憶装置とを有する情報処理装置に適用することが
できる。

【００６９】

【発明の効果】以上説明したように、本発明によれば、
中央処理装置が記憶装置におけるあるアドレスをアクセ
スした場合に、次に中央処理装置がアクセスするアドレ
スを予測し、この予測したアドレスのデータを記憶装置
から予め読み出して保持しておくとともに、この予測し
たアドレスを中央処理装置がアクセスしてきた場合に
は、この保持していたデータを中央処理装置へ送出する
記憶装置制御回路を設けたので、中央処理装置が記憶装
置をアクセスする際に要する時間を短縮することができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るページプリンタの
内部構造を示すブロック図。

【図２】図１におけるＲＯＭ制御回路の内部構成を示す
ブロック図。

【図３】ＲＯＭ制御回路内に設けられたステートマシン
の処理フローを示す図。

【図４】ＣＰＵがＲＯＭから読み出しを行った場合にお
ける画像処理装置内の各種信号のタイミングチャートを
示す図。

【図５】本発明の第２実施形態に係るページプリンタの
内部構造を示すブロック図。

【図６】ＳＤＲＡＭに形成されるバンドバッファの全体
構成を示す図。

【図７】ビットマップデータからなる文字データをバン
ドバッファに展開する手順を説明するための図。

【図８】従来のページプリンタの内部構造を示すブロッ
ク図。

【符号の説明】

１０ プリンタ ２０ 印刷機構 ３０ 画像処理装置 ３１ ＣＰＵ ３２ メモリ制御回路 ３３ ＳＤＲＡＭ ３４ ＲＯＭ ３５ コネクタ ３６ ＲＯＭ制御回路 ３７ 入出力制御回路 ３８ ＲＡＭ制御回路 ３８Ａ ＲＡＭ制御回路 ４０ コンピュータ

Claims (6)

【特許請求の範囲】
1. 【請求項１】コンピュータから入力された印刷用の入力
   データを印刷機構で印刷可能な出力データに変換する画
   像処理装置であって、 前記出力データを生成するのに必要な各種の処理を行う
   中央処理装置と、 前記中央処理装置が行う処理に必要な情報を格納する記
   憶装置と、 前記中央処理装置が前記記憶装置におけるあるアドレス
   をアクセスした場合に、次に前記中央処理装置がアクセ
   スするアドレスを予測し、この予測したアドレスのデー
   タを前記記憶装置から予め読み出して保持しておくとと
   もに、この予測したアドレスを前記中央処理装置がアク
   セスしてきた場合には、この保持していたデータを前記
   中央処理装置へ送出する記憶装置制御回路と、 を備えることを特徴とする画像処理装置。
2. 【請求項２】前記記憶装置は、データを不揮発的に格納
   している不揮発性記憶装置と、データを揮発的に格納し
   ている揮発性記憶装置とから構成されており、 前記記憶装置制御回路は、前記不揮発性記憶装置と前記
   揮発性記憶装置との少なくとも一方に対して設けられて
   いる、 ことを特徴とする請求項１に記載の画像処理装置。
3. 【請求項３】前記不揮発性記憶装置には、前記中央処理
   装置が処理をするためのプログラムが格納されており、 前記記憶装置制御回路は、前記不揮発性記憶装置に対し
   て設けられており、次に前記中央処理装置がアクセスす
   るアドレスは、一旦アクセスされたアドレスの次のアド
   レスであると予測する、 ことを特徴とする請求項２に記載の画像処理装置。
4. 【請求項４】前記揮発性記憶装置には、前記出力データ
   の少なくとも一部が格納され、高さ方向と横幅方向から
   構成されるプリフェッチバッファが設けられており、 前記記憶装置制御回路は、前記揮発性記憶装置に対して
   設けられており、次に前記中央処理装置がアクセスする
   アドレスは、一旦アクセスされたアドレスに対して前記
   プリフェッチバッファの横幅分のアドレスを加算したア
   ドレスであると予測する、 ことを特徴とする請求項２に記載の画像処理装置。
5. 【請求項５】コンピュータから入力された印刷用の入力
   データを印刷機構で印刷可能な出力データに変換する画
   像処理装置における記憶装置の制御方法であって、 中央処理装置が前記記憶装置におけるあるアドレスをア
   クセスした場合に、次に前記中央処理装置がアクセスす
   るアドレスを予測し、この予測したアドレスのデータを
   前記記憶装置から予め読み出して保持しておくととも
   に、この予測したアドレスを前記中央処理装置がアクセ
   スしてきた場合には、この保持していたデータを前記中
   央処理装置へ送出する、 ことを特徴とする記憶装置の制御方法。
6. 【請求項６】各種の処理を行う中央処理装置と、 前記中央処理装置が行う処理に必要な情報を格納する記
   憶装置と、 前記中央処理装置が前記記憶装置におけるあるアドレス
   をアクセスした場合に、次に前記中央処理装置がアクセ
   スするアドレスを予測し、この予測したアドレスのデー
   タを前記記憶装置から予め読み出して保持しておくとと
   もに、この予測したアドレスを前記中央処理装置がアク
   セスしてきた場合には、この保持していたデータを前記
   中央処理装置へ送出する記憶装置制御回路と、 を備えることを特徴とする情報処理装置。